Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele darstellen, näher erläutert. Es zeigen:

1 eine schematische Darstellung eines integrierten ferroelektrischen Speichers,

2 einen zeitlichen Ablauf eines Lesezyklus des integrierten Speichers,

3 einen zeitlichen Ablauf eines Lesezyklus nach dem erfindungsgemäßen Verfahren.

1 ist eine schematische Darstellung einer Ausführungsform eines integrierten ferroelektrischen Speichers zu entnehmen. Dieser weist sogenannte 1-Transistor/1-Kondensator-Speicherzellen MC auf, die in Kreuzungspunkten jeweils eines Bitleitungspaares BLt, BLc mit Wortleitungen WL0 bis WL255 angeordnet sind. Zwischen den beiden Bitleitungen BLt bzw. BLc verläuft eine Plattenleitung PL. Die Bitleitungen BLt, BLc bzw. Spaltenleitungen sind an einen Leseverstärker SA angeschlossen. Die Plattenleitung PL ist mit einer Treiberschaltung PLD verbunden, durch die die Plattenleitung PL an einem vorgegebenen Potential anliegt. Die Speicherzellen MC weisen jeweils einen der Auswahltransistoren T0 bis T255 und einen der Speicherkondensatoren C0 bis C255 auf. Bei den Speicherkondensatoren handelt es sich um Speicherkondensatoren mit ferroelektrischem Speichereffekt. Die Plattenleitung PL ist beispielsweise über die Reihenschaltung des Auswahltransistors T0 und des Speicherkondensators C0 der Speicherzelle MC0 mit der Spaltenleitung BLt verbunden. Die Steueranschlüsse der Auswahltransistoren T0 bis T255 der Speicherzellen MC sind mit jeweils einer der Zeilenleitungen bzw. Wortleitungen WL0 bis WL255 verbunden.

Im folgenden wird ein beispielhafter Lesezugriff des in 1 gezeigten Speichers näher erläutert. Das erfindungsgemäße Verfahren ist sinngemäß ebenfalls auf einen Schreibzyklus des integrierten Speichers anwendbar.

Während eines Lesezugriffs des Speichers treten auf der Bitleitung BLt und der Plattenleitung PL die in 2 gezeigten Potentialverläufe VBLt und VPL auf. Es wird angenommen, daß die Speicherzelle MC0 aktiviert wird. Vor dem Lesezugriff weisen die Spaltenleitung BLt und die Plattenleitung PL, die an der auszuwählenden Speicherzelle MC0 angeschlossen sind, ein Ausgangspotential auf. Das Ausgangspotential ist in diesem Beispiel ein Bezugspotential des integrierten Speichers. Der Auswahltransistor T0 wird zu Beginn des Lesezugriffs durch ein positives Potential, das an der Wortleitung WL0 anliegt, leitend geschaltet. Die Zeilenleitung WL0 wird dazu aktiviert. Gleichzeitig wird an der Plattenleitung PL ein positives Potential VPL angelegt, das unterschiedlich zum Potential VBLt der Spaltenleitung BLt ist. Dieser Zeitpunkt ist als Zeitpunkt t0 gekennzeichnet.

Auf der Bitleitung BLt stellt sich nun eine Lesespannung entsprechend der in der Speicherzelle MC0 gespeicherten Information ein. Dieses Lesesignal wird mit einer Referenzspannung verglichen und in dem angeschlossenen Leseverstärker SA bewertet und verstärkt. Dieser Zeitpunkt ist als Zeitpunkt t1 gekennzeichnet. Nach einer gewissen Zeitspanne, die zum Zurückschreiben der Information in die Speicherzelle MC0 benötigt wird, wird die Plattenleitung PL wieder an das Ausgangspotential angelegt. Dieser Zeitpunkt ist als Zeitpunkt t2 gekennzeichnet. Nach einer weiteren Wartezeit wird zum Zeitpunkt t3 auch die Bitleitung BLt an das Ausgangspotential angelegt. Zum Ende des Lesezyklus wird die Wortleitung WL0 deaktiviert und damit der Auswahltransistor T0 wieder geschlossen. Diese Betriebsart eines ferroelektrischen Speichers wird auch als "Pulsed Plate Concept" bezeichnet. Die 2 zeigt dabei typische Signalverläufe für einen derartigen Zugriff.

An die Bitleitung BLt und die Plattenleitung PL sind weitere Speicherzellen MC angeschlossen, die im oben beschriebenen Zugriffszyklus nicht aktiviert werden. Das heißt, deren Wortleitungen WL werden nicht aktiviert, wodurch die zugehörigen Auswahltransistoren geschlossen sind. Über der jeweiligen Source-Drain-Strecke dieser Auswahltransistoren liegt während des Zugriffszyklus die in 1 gezeigte Differenzspannung VPL – VBLt an. Diese Source-Drain-Spannung kann einen Leckstrom verursachen, der den zugehörigen Speicherkondensator auf- bzw. entlädt.

Durch Integration dieser Differenzspannung über der Zeit erkennt man, daß diese Differenzspannung im hier gezeigten Fall einen Gleichspannungsanteil enthält (in 2 dargestellt durch das Integral der Differenzspannung integ(VPL-VBLt) ungleich Null am Ende des Zugriffszyklus). Dieser Gleichspannungsanteil bewirkt nun, daß bei jedem Zugriffszyklus die nicht ausgewählten Speicherkondensatoren durch Leckströme um eine gewisse Ladungsmenge aufgeladen werden. Diese Ladungsmenge &Dgr;Q ist proportional dem Produkt aus Leckstrom ILeck und dem Integral der Differenz zwischen den Potentialen der Plattenleitung PL und der Bitleitung BLt über der Zeit.

Dadurch erhöht sich nach jedem Zugriffszyklus die Spannung, die an den Anschlüssen des jeweiligen Speicherkondensators anliegt, um einen Betrag &Dgr;V, der ebenfalls proportional dem Produkt aus Leckstrom ILeck und dem Integral der Differenzspannung über der Zeit ist (&Dgr;V ~ ILeck·integ(VPL-VBLt)). Diese Potentialzunahme &Dgr;V, die beispielhaft am Speicherkondensator C3 dargestellt ist, schwächt oder zerstört aufgrund des Leckstroms ILeck des Auswahltransistors T3 mit der Zeit, beispielsweise über mehrere Zugriffszyklen, die in der Speicherzelle MC3 gespeicherte Information.

In 3 ist ein beispielhafter zeitlicher Ablauf eines Lesezyklus gezeigt, der nach dem erfindungsgemäßen Verfahren durchgeführt wird. Wie der 3 zu entnehmen, wird der zeitliche Ablauf derart modifiziert, daß nun das Integral der Differenz zwischen den Potentialen der Plattenleitung PL und der Bitleitung BLt über der Zeit gegen Null geht. Das heißt, der Gleichspannungsanteil der Differenzspannung VPL – VBLt geht gegen Null. Diese Differenzspannung enthält also nur noch einen reinen Wechselspannungsanteil. Das bedeutet, einer der inaktiven Speicherkondensatoren wird während eines Zugriffszyklus durch einen vorhandenen Source-Drain-Leckstrom zwar um einen gewissen Betrag aufgeladen, im gleichen Zyklus jedoch um den gleichen Betrag wieder entladen.

In 3 wurde der Betrieb des Speichers so gewählt, daß die Zeitspanne zwischen dem Zeitpunkt t1 und dem Zeitpunkt t3 die technisch kürzest mögliche Zeitspanne darstellt, um die Signale entsprechend zu verarbeiten. Im Vergleich zu dem Verlauf nach 2 wurde der Zeitpunkt t1 so gewählt, daß die Zeitspanne zwischen dem Zeitpunkt t0 und t1 dementsprechend verlängert wird.

Die in den 2 und 3 gezeigten Absolutwerte der Zeit und der jeweiligen Spannung sind beispielhafte Werte. Da die Spannungswerte und Ladungswerte an den jeweiligen Speicherzellen stark design- und technologieabhängig sind, können diese in einem vergleichsweise großen Bereich schwanken.