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Dokumentenidentifikation DE19910899B4 22.12.2005
Titel Dynamische Halbleiterspeichervorrichtung mit niedrigem Stromverbrauchsmodus
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Itou, Takashi, Tokio/Tokyo, JP
Vertreter PRÜFER & PARTNER GbR, 81545 München
DE-Anmeldedatum 11.03.1999
DE-Aktenzeichen 19910899
Offenlegungstag 17.02.2000
Veröffentlichungstag der Patenterteilung 22.12.2005
Veröffentlichungstag im Patentblatt 22.12.2005
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 8/08   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf dynamische Halbleiterspeichervorrichtungen, und genauer gesagt auf einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit niedrigem Stromverbrauchsmodus, welcher Informationen in seinem Kondensator speichern kann und die elektrostatische Kapazität einer Speicherzelle gegenüber einem normalen Betriebsmodus erhöht.

18 zeigt schematisch einen Zeilendekoder und ein Speicherzellenfeld eines DRAMs.

Bezüglich 18 wird eine an eine Halbleiterspeichervorrichtung extern angelegte Zeilenadresse intern gehalten, damit interne Zeilenadreßsignale INTA0–INTAn an einen Zeilendekoder 722 angelegt werden. Der Zeilendekoder 722 dekodiert die internen Zeilenadreßsignale INTA0–INTAn, um ein Wortleitungsaktivierungssignal auszugeben, das irgendeine der Wortleitungen WL0–WLn aktiviert. Hier verbindet eine herkömmliche Halbleiterspeichervorrichtung eine Speicherzelle mit einer Bitleitung (nicht dargestellt) zum Verstärken des Datenwertes, wobei der Datenwert im binären aus einem H(logisch hohem)-Pegel oder einem L(logisch niedrigem)-Pegel ausgelesen wird.

Es ist in einer kleinen Informationsvorrichtung, welche durch eine Batterie betrieben wird, wie zum Beispiel einem tragbaren Terminal, für eine Halbleiterspeichervorrichtung wünschenswert, einen niedrigeren Strom in einem Wiederaufnahme- oder Unterbrechungszustand zu verbrauchen, als in einem normalen Gebrauchszustand, bei welchem der Anwender den Terminal bedient. Eine Verlängerung des Auffrischungszyklus der gespeicherten Information in dem DRAM ist eine Annäherung. Zu diesem Zwecke sollte die Kapazität des Kondensators pro einer Speicherzelle in dem DRAM erhöht werden. In einem Wiederaufnahme- oder Unterbrechungszustand ist ein niedrigerer Stromverbrauch mehr wünschenswert als eine große Speicherkapazität für eine Halbleiterspeichervorrichtung, die als Hauptspeicher dient.

Im Gegensatz dazu ist eine größere Speicherkapazität mehr wünschenswert für den Hauptspeicher in dem normalen Gebrauchszustand, bei dem der Anwender den Terminal bedient.

Das Vergrößern der Kapazität des Kondensators pro einer Speicherzelle in einem DRAM und das Vergrößern der Speicherkapazität verursachen beide eine Vergrößerung in dem Chipbereich des DRAMs. In Anwendungen, bei denen ein niedriger Stromverbrauch für die kleine Informationsvorrichtung erfordert ist, gab es ein Problem, daß entweder eine Vergrößerung in der Speicherkapazität des Speichers oder eine Verringerung in der Speicherkapazität des Speichers zum Vergrößern des Treiberzeitraums der Batterie in einem Wiederaufnahme- oder Unterbrechungszustand ausgewählt werden mußte.

Aus der US 5,661,678 ist eine dynamische Halbleiterspeichervorrichtung bekannt, bei der zum Erhalten eines verbesserten Auslesesignals stets komplementäre Daten in ein Speicherzellenpaar eingeschrieben werden, die mit demselben Bitleitungspaar verbunden sind.

Aus der US 5,031,151 ist eine dynamische Halbleiterspeichervorrichtung mit als „twin-cell" ausgebildeten Redundanzzellen bekannt, bei der zwei Speicherzellen eine Information komplementär speichern.

Es ist Aufgabe der vorliegenden Erfindung eine dynamische Halbleiterspeichervorrichtung zu schaffen, die einen längeren Auffrischungszyklus zum Reduzieren des Stromverbrauchs in einem Wiederaufnahme- oder Unterbrechungszustand besitzt.

Diese Aufgabe wird gelöst durch eine dynamische Halbleiterspeichervorrichtung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Der Stromverbrauch wird reduziert durch eine Vergrößerung der Speicherkapazität des Speichers in einem normalen Gebrauchszustand, bei dem der Anwender den Terminal bedient, und durch Verringerung der Speicherkapazität des Speichers in einem Wiederaufnahme- oder Unterbrechungszustand.

Eine dynamische Halbleiterspeichervorrichtung weist ein erstes Speicherfeld auf. Das erste Speicherfeld beinhaltet eine erste und eine zweite Speicherzelle, eine erste Bitleitung zum Übertragen der Dateneingabe/Datenausgabe in bezug auf die erste und zweite Speicherzelle, eine erste Wortleitung zum Auswählen der ersten Speicherzelle, eine zweite Wortleitung zum Auswählen der zweiten Speicherzelle und eine Zellauswahlschaltung zum Aktivieren der ersten und der zweiten Wortleitung gemäß einem Adreßsignal zum Auswählen der ersten und der zweiten Speicherzelle. Die Zellauswahlschaltung beinhaltet eine erste Zeilendekoderschaltung, die die erste oder die zweite Speicherzelle gemäß dem Adreßsignal in einem ersten Modus auswählt und die die erste und zweite Speicherzelle gemäß dem Adreßsignal, das der ersten Speicherzelle entspricht, in einem zweiten Modus auswählt.

Der Hauptvorteil der vorliegenden Erfindung ist, daß die dynamische Halbleiterspeichervorrichtung einen Modus einer großen Speicherkapazität, der eine Speicherzelle zum Halten eines Datenwertes benutzt, und einen Modus eines niedrigen Stromverbrauchs, der zwei Speicherzellen zum Halten eines Datenwertes benutzt, beinhaltet. Der Anwender kann aus beiden Modi auswählen. Auf diese Art kann der Anwender passend zwischen diesen beiden Betriebsmodi der Gebrauchsnotwendigkeit entsprechend umschalten.

Weitere Merkmale und Zweckmäßigkeiten von Ausführungsformen der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

1 ein schematisches Blockdiagramm, das eine Struktur einer Halbleiterspeichervorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt;

2 schematisch einen Zeilendekoder 26, ein Speicherzellenfeld 32 und eine Leseverstärker + Eingabe-/Ausgabesteuerschaltung 30;

3 ein Schaltbild, das eine Struktur des Zeilendekoders 26 aus 2 darstellt;

4 ein Schaltbild zum Beschreiben einer Struktur der Leseverstärker + Eingabe-/Rusgabesteuerschaltung 30 und eines Speicherzellenfeldes 32;

5 ein Blockdiagramm, das eine Struktur einer VPP Erzeugungsschaltung 36 aus 1 darstellt;

6 ein Schaltbild, das eine Struktur einer Ringschwingungsschaltung (hoch) 136 aus 5 darstellt;

7 ein Schaltbild, das eine Struktur einer Ringschwingungsschaltung (niedrig) 140 aus 5 darstellt;

8 ein Betriebssignalwellenformdiagramm zum Beschreiben der Wortleitungsauswahl in einer Halbleiterspeichervorrichtung der ersten Ausführungsform;

9 ein Schaltbild, das eine Struktur eines Zeilendekoders 100, die in einer zweiten Ausführungsform der vorliegenden Erfindung benutzt wird, darstellt;

10 ein Betriebssignalwellenformdiagramm zum Beschreiben eines Betriebes des Zeilendekoders 100;

11 ein Blockdiagramm eines 64-Megabit synchronen dynamischen Speicher mit wahlfreiem Zuriff (64M SDRAM), der ein Beispiel einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt;

12 ein Schaltbild zum Beschreiben einer Struktur eines Modusregisters 510 und einer Steuerschaltung 508;

13 ein Betriebssignalwellenformdiagramm zum Beschreiben einer Moduseinstellung für ein Modusregister;

14 die Entsprechung zwischen der Bankstruktur und dem Zeilendekoder in einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

15 ein Diagramm zum Beschreiben einer Betriebsmodusbankumschaltung;

16 ein Schaltbild zum Beschreiben der Struktur zum Erzeugen eines Modusauswahlsignals CELL2 gemäß einer fünften Ausführungsform der vorliegenden Erfindung;

17 ein Schaltbild, das die Struktur zum Erzeugen eines Modusauswahlsignals CELL2 in einer Halbleiterspeichervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung darstellt; und

18 schematisch einen Zeilendekoder und ein Speicherzellenfeld in einem DRAM.

Ausführungsformen der vorliegenden Erfindung werden im folgenden mit Bezug zu den Diagrammen beschrieben. In den Diagrammen werden identischen oder sich entsprechenden Teilen dieselben Bezugszeichen zugewiesen.

Erste Ausführungsform

Bezüglich 1 enthält eine Halbleiterspeichervorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung Steuersignaleingabeanschlüsse 26, eine Adreßeingabeanschlußgruppe 8, einen Eingabeanschluß 14, an dem ein Datensignal Din eingegeben wird, einen Ausgabeanschluß 16, aus dem ein Datensignal Dout ausgegeben wird, einen Masseanschluß 12, der ein Massepotential Vss erhält, und ein Stromversorgungsanschluß 10, der ein externes Stromversorgungspotential Ext. Vcc erhält.

Außerdem enthält die Halbleiterspeichervorrichtung 1 eine Takterzeugungsschaltung 22, einen Zeilen- und Spaltenadreßpuffer 24, einen Zeilendekoder 26, einen Spaltendekoder 28, einen Leseverstärker + Eingabe-/Rusgabesteuer-Schaltung 30, ein Speicherzellenfeld 32, eine Gatterschaltung 18, einen Dateneingabepuffer 20 und einen Datenausgabepuffer 34.

Die Takterzeugungsschaltung 22 erzeugt einen Steuertakt entsprechend einem vorbestimmten Betriebsmodus entsprechend einem extern angelegten externen Zeilenadreßabtastsignal Ext. /RAS und einem externen Spaltenadreßabtastsignal Ext. /CAS, angelegt über die Steuersignaleingabeanschlüsse 2 und 4, zum Steuern des gesamten Betriebes der Halbleiterspeichervorrichtung 1. In dem Selbstauffrischungsbetrieb, bei dem ein niedriger Stromverbrauch erfordert ist, wird ein Modusauswahlsignal CELL2, das nachher beschrieben werden wird, aktiv gemacht.

Der Zeilen- und Spaltenadreßpuffer 24 liefert ein internes Zeilenadreßsignal und ein internes Spaltenadreßsignal, die gemäß der jeweils an den Zeilendekoder 26 und den Spaltendekoder 28 extern angelegten Adreßsignale A0–An (n ist eine natürliche Zahl) erzeugt sind.

In die bzw. aus der Speicherzelle in dem Speicherzellenfeld 32, die durch den Zeilendekoder 26 und den Spaltendekoder 28 spezifiziert ist, wird ein Datenwert durch den Eingabeanschluß 14 oder den Ausgabeanschluß 16 über die Leseverstärker + Eingabe-/Ausgabesteuer-Schaltung 30 und einen Dateneingabepuffer 20 oder einen Datenausgabepuffer 34 ein- oder ausgegeben.

Bezüglich 2 erhält und dekodiert der Zeilendekoder 26 interne Zeilenadreßsignale INTA0–INTAn zum Aktivieren der Wortleitungen WL0–WLm (m: natürliche Zahl). Es soll erwähnt werden, daß sich der Zeilendekoder 26 von dem herkömmlichen Fall darin unterscheidet, daß die Art der Aktivierung einer Wortleitung durch die Modifizierung des Dekodierungsbetriebes gemäß dem Modusauswahlsignal CELL2 geändert wird.

3 zeigt ein Schaltbild, das eine Struktur des Zeilendekoders 26 aus 2 darstellt. Der Einfachheit halber wird der Fall der 3 Bits von INTA0–INTA2 als interne Adreßsignale INTA0–INTAn beschrieben werden.

Bezüglich 3 enthält der Zeilendekoder 26 einen Inverter 42, der ein Modusauswahlsignal CELL2 erhält und invertiert, eine NAND-Schaltung 44, die die Ausgabe des Inverters 42 und ein internes Adreßsignal INTA2 erhält, eine UND-Schaltung 46, die die Ausgabe der NAND-Schaltung 44 und ein Wortleitungsaktivierungssignal WLT erhält, eine NAND-Schaltung 48, die die Ausgabe der UND-Schaltung 46 und die Ausgabe des Inverters 42 erhält, und eine UND-Schaltung 50, die die Ausgabe der NAND-Schaltung 48 und das Wortleitungsaktivierungssignal WLT erhält. Die Ausgabe der UND-Schaltung 46 wird ein Vordekodiersignal /IA2, wohingegen die Ausgabe der UND-Schaltung 50 ein Vordekodiersignal IA2 wird.

Außerdem enthält der Zeilendekoder 26 einen Inverter 52, der das interne Adreßsignal INTA1 zum Ausgeben eines Vordekodiersignals /IA1 erhält und invertiert, einen Inverter 54, der das Vordekodiersignal /IA1 zum Ausgeben eines Vordekodiersignals IA1 erhält und invertiert, einen Inverter 56, der das interne Adreßsignal INTA0 zum Ausgeben eines Vordekodiersignals /IA0 erhält und invertiert, und einen Inverter 58, der das Vordekodiersignal /IA0 zum Ausgeben eines Vordekodiersignals IA0 erhält und invertiert.

Außerdem erhält der Zeilendekoder 26 eine 3 NAND-Schaltug 60, die die Vordekodiersignale /IA0, /IA1, /IA2 erhält, einen Inverter 62, der die Ausgabe der 3 NAND-Schaltung 60 zum Ausgeben eines Wortleitungsaktivierungssignals WL0 erhält und invertiert, eine 3 NAND-Schaltung 64, die die Vordekodiersignale /IA0, /IA1, IA2 erhält, einen Inverter 66, der die Ausgabe der 3 NAND-Schaltung 64 zum Ausgeben eines Wortleitungsaktivierungssignals WL1 erhält und invertiert, eine 3 NAND-Schaltung 68, die die Vordekodiersignale /IA0, /IA1, /IA2 erhält, einen Inverter 70, der die Ausgabe der 3 NAND-Schaltung 68 zum Ausgeben eines Wortleitungsaktivierungssignals WL2 erhält und invertiert, eine 3 NAND-Schaltung 72, die die Vordekodiersignale /IA0, /IA1, IA2 erhält, und einen Inverter 74, der die Ausgabe der 3 NAND-Schaltung 72 zum Ausgeben eines Wortleitungsaktivierungssignals WL3 erhält und invertiert.

Außerdem enthält der Zeilendekoder 26 eine 3 NAND-Schaltung 76, die die Vordekodiersignale /IA0, /IA1, IA2 erhält, einen Inverter 78, der die Ausgabe der 3 NAND-Schaltung 76 zum Ausgeben eines Wortleitungsaktivierungssignals WL4 erhält, eine 3 NAND-Schaltung 80, die die Vordekodiersignale /IA0, IA1, IA2 erhält, einen Inverter 82, der die Ausgabe der 3 NAND-Schaltung 80 zum Ausgeben eines Wortleitungsaktivierungssignals WL5 erhält und invertiert, eine 3 NAND-Schaltung 84, die die Vordekodiersignale IA0, IA1, /IA2 erhält, einen Inverter 86, der die Ausgabe der 3 NAND-Schaltung 84 zum Ausgeben eines Wortleitungsaktivierungssignals WL6 erhält und invertiert, eine 3 NAND-Schaltung 88, die die Vordekodiersignale IA0, IA1, IA2 erhält, und einen Inverter 90, der die Ausgabe der 3 NAND-Schaltung 88 zum Ausgeben eines Wortleitungsaktivierungssignals WL7 erhält und invertiert.

Der Zeilendekoder 26 aktiviert eines der Wortleitungsaktivierungssignale WL0–WL7 gemäß dem Wert der internen Adreßsignale INTA0–INTA2 und des Wortleitungsaktivierungssignals WLT, wenn das Modusauswahlsignal CELL2 sich auf einem L-Pegel befindet. Wenn sich das Modusauswahlsignal CELL2 auf einem H-Pegel befindet, erreichen beide der Vordekodiersignale /IA2 und IA2 einen H-Pegel als Reaktion darauf, daß das Wortleitungsaktivierungssignal WLT auf einen H-Pegel aktiviert wird. Deshalb werden zwei der Wortleitungsaktivierungssignale WL0–WL7 aktiv gemacht.

4 zeigt ein Schaltbild zum Beschreiben einer Struktur einer Leseverstärker + Eingabe-/Ausgabesteuer-Schaltung 30 und eines Speicherzellenfeldes 32 aus 1. Ein Block des Zeilendekoders 26 und des Spaltendekoders 28 ist ebenso als Referenz dargestellt, um die Verbindung klarzustellen.

Bezüglich 4 enthält die Leseverstärker + Eingabe-/Ausgabesteuer-Schaltung 30 einen N-Kanal-MOS-Transistor 102a, der aktiv durch ein Spaltenauswahlsignal CSL0 zum Verbinden einer Eingabe-/Ausgabesignalleitung IO0 und einer Bitleitung BLa gemacht wird, einen N-Kanal-MOS-Transistor 104a, der aktiv durch ein Spaltenauswahlsignal CSL0 zum Verbinden einer Eingabe-/Ausgabesignalleitung /IO0 und einer Bitleitung /BLa gemacht wird und einen Leseverstärker 122a, der die Potentialdifferenz zwischen der Bitleitung BLa und der Bitleitung /BLa verstärkt.

Die Leseverstärker + Eingabe-/Ausgabesteuer-Schaltung 30 enthält außerdem einen N-Kanal-MOS-Transistor 102b, der aktiv durch ein Spaltenauswahlsignal CSL1 zum Verbinden der Eingabe-/Ausgabesignalleitung IO0 und einer Bitleitung BLb gemacht wird, einen N-Kanal-MOS-Transistor 104b, der durch ein Spaltenauswahlsignal CSL1 zum Verbinden einer Eingabe-/Ausgabesignalleitung /IO0 und einer Bitleitung /BLb gemacht wird, und einen Leseverstärker 122b, der die Potentialdifferenz zwischen der Bitleitung BLb und der Bitleitung /BLb verstärkt.

Außerdem enthält die Leseverstärker + Eingabe-/Ausgabesteuer-Schaltung 30 einen N-Kanal-MOS-Transistor 102c, der aktiv durch ein Spaltenauswahlsignal CSL0 zum Verbinden einer Eingabe-/Ausgabesignalleitung IO1 und einer Bitleitung BLc gemacht wird, einen N-Kanal-MOS-Transistor 104c, der aktiv durch ein Spaltenauswahlsignal CSL0 zum Verbinden einer Eingabe-/Ausgabesignalleitung /IO1 und einer Bitleitung /BLc gemacht wird, und einen Leseverstärker 122c, der die Potentialdifferenz zwischen der Bitleitung BLc und der Bitleitung /BLc verstärkt.

Die Leseverstärker + Eingabe-/Ausgabesteuer-Schaltung 30 enthält außerdem einen N-Kanal-MOS-Transistor 102d, der aktiv durch ein Spaltenauswahlsignal CSL1 zum Verbinden einer Eingabe-/Ausgabesignalleitung IO1 und einer Bitleitung BLd gemacht wird, einen N-Kanal-MOS-Transistor 104d, der aktiv durch ein Spaltenauswahlsignal CSL1 zum Verbinden einer Eingabe-/Ausgabesignalleitung /IO1 und einer Bitleitung /BLd gemacht wird, und einen Leseverstärker 122d, der die Potentialdifferenz zwischen der Bitleitung BLd und der Bitleitung /BLd verstärkt.

Das Speicherzellenfeld 32 enthält einen Kondensator 108a, der eine mit einer Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten zum Speichern einer Information dient, einen Zugriffstransistor 106a, der aktiv durch ein Wortleitungsaktivierungssignal WL0 zum Verbinden des Speicherknotens des Kondensators 108a mit der Bitleitung BLa gemacht wird, einen Kondensator 112a, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, einen Zugriffstransistor 110a, der aktiv durch ein Wortleitungsaktivierungssignal WL2 zum Verbinden des Speicherknotens des Kondensators 112a mit der Bitleitung /BLa gemacht wird, einen Kondensator 116a, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als Speicherknoten dient, einen Zugriffstransistor 114a, der aktiv durch das Wortleitungsaktivierungssignal WL1 zum verbinden des Speicherknotens des Kondensators 116a mit der Bitleitung BLa gemacht wird, einen Kondensator 120a, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als Speicherknoten dient, und einen Zugriffstransistor 118a, der aktiv durch das Wortleitungsaktivierungssignal WL3 zum Verbinden des Speicherknotens des Kondensators 120a mit der Bitleitung /BLa gemacht wird.

Außerdem enthält das Speicherzellenfeld 32 einen Kondensator 108b, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten zum Speichern einer Information dient, einen Zugriffstransistor 106b, der aktiv durch das Wortleitungsaktivierungssignal WL0 zum Verbinden des Speicherknotens des Kondensators 108b mit der Bitleitung BLb gemacht wird, einen Kondensator 112b, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als Speicherknoten dient, einen Zugriffstransistor 110b, der aktiv durch das Wortleitungsaktivierungssignal WL2 zum Verbinden des Speicherknotens des Kondensators 112b mit der Bitleitung /BLb gemacht wird, einen Kondensator 116b, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als Speicherknoten dient, einen Zugriffstransistor 114b, der aktiv durch das Wortleitungsaktivierungssignal WL1 zum Verbinden des Speicherknotens des Kondensators 116b mit der Bitleitung BLb gemacht wird, einen Kondensator 120b, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als Speicherknoten dient, und einen Zugriffstransistor 118b, der aktiv durch das Wortleitungsaktivierungssignal WL3 zum Verbinden des Speicherknotens des Kondensators 120b mit der Bitleitung /BLb gemacht wird.

Außerdem enthält das Speicherzellenfeld 32 einen Kondensator 108c, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten zum Speichern einer Information dient, einen Zugriffstransistor 106c, der aktiv durch das Wortleitungsaktivierungssignal WL4 zum Verbinden des Speicherknotens des Kondensators 108c mit der Bitleitung BLc gemacht wird, einen Kondensator 112c, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, einen Zugriffstransistor 110c, der aktiv durch das Wortleitungsaktivierungssignal WL6 zum Verbinden des Speicherknotens des Kondensators 112c mit der Bitleitung /BLc gemacht wird, einen Kondensator 116c, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, einen Zugriffstransistor 114c, der aktiv durch das Wortleitungsaktivierungssignal WL5 zum Verbinden des Speicherknotens des Kondensators 116c mit der Bitleitung BLc gemacht wird, einen Kondensator 120c, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, und einen Zugriffstransistor 118c, der aktiv durch das Wortleitungsaktivierungssignal WL7 zum Verbinden des Speicherknotens des Kondensators 120c mit der Bitleitung /BLc gemacht wird.

Außerdem enthält das Speicherzellenfeld 32 einen Kondensator 108d, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten zum Speichern einer Information dient, einen Zugriffstransistor 106d, der aktiv durch das Wortleitungsaktivierungssignal WL4 zum Verbinden des Speicherknotens des Kondensators 108d mit der Bitleitung BLd gemacht wird, einen Kondensator 112d, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, einen Zugriffstransistor 110d, der aktiv durch das Wortleitungsaktivierungssignal WL6 zum Verbinden des Speicherknotens des Kondensators 112d mit der Bitleitung /BLd gemacht wird, einen Kondensator 116d, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, einen Zugriffstransistor 114d, der aktiv durch das Wortleitungsaktivierungssignal WL5 zum Verbinden des Speicherknotens des Kondensators 116d mit der Bitleitung BLd gemacht wird, einen Kondensator 120d, der eine mit der Zellplatte CP verbundene Elektrode besitzt und bei dem die andere Elektrode als ein Speicherknoten dient, und einen Zugriffstransistor 118d, der aktiv durch das Wortleitungsaktivierungssignal WL7 zum Verbinden des Speicherknotens des Kondensators 120d mit der Bitleitung /BLd gemacht wird.

Bezüglich 5 enthält die in 1 gezeigte VPP-Erzeugungsschaltung 36 eine VPP-Erfassungsschaltung 146, die ein Aktivierungssignal EN0 aktiviert, wenn ein verstärktes Potential VPP einen vorbestimmten Spannungspegel nicht erreicht hat, einen Inverter 132, der ein Modusauswahlsignal CELL2 erhält und invertiert, eine UND-Schaltung 134, die das Modusauswahlsignal CELL2 und das Aktivierungssignal EN0 zum Erzeugen eines Aktivierungssignals EN1 erhält, eine Ringschwingungsschaltung bzw. Ringoszillatorschaltung (hoch) 136, die aktiv zum Erzeugen eines Taktsignals CKH gemacht wird, wenn sich das Aktivierungssignal EN1 auf dem H-Pegel befindet, eine UND-Schaltung 138, die die Ausgabe des Inverters 132 und das Aktivierungssignal EN0 zum Ausgeben eines Aktivierungssignals EN2 erhält, eine Ringschwingungsschaltung (niedrig) 140, die aktiv zum Erzeugen eines Taktsignals CKL gemacht wird, wenn sich das Aktivierungssignal EN2 auf einem H-Pegel befindet, ein Taktauswahlgatter 142, das ein Taktsignal CKH und ein Taktsignal CKL liefert, wenn sich das Modusauswahlsignal CELL2 jeweils auf einem H-Pegel und einem L-Pegelbefindet, und eine VPP-Pumpschaltung 144, die ein verstärktes Potential VPP gemäß dem Taktsignal, das von dem Taktauswahlgatter 142 ausgegeben wird, erzeugt.

Bezüglich 6 beinhaltet die Ringschwingungsschaltung (hoch) 136 eine NAND-Schaltung 150, die ein Taktsignal CKH liefert, wenn sich das Aktivierungssignal EN1 auf einem H-Pegel befindet, und eine Verzögerungsschaltung 148, die ein Taktsignal CKH zum Zurückführen des verzögerten Signals zu der Eingabe der NAND-Schaltung 150 erhält und verzögert.

Die Verzögerungsschaltung 148 enthält eine gerade Anzahl von Stufen von Invertern 152154, die in Reihe miteinander verbunden sind. Die Anzahl der Stufen der Inverter wird vergrößert oder verringert wie benötigt.

Bezüglich 7 beinhaltet die Ringschwingungsschaltung (niedrig) 140 eine NAND-Schaltung 160, die ein Taktsignal CKL liefert, wenn sich das Aktivierungssignal EN2 auf einem H-Pegel befindet, und eine Verzögerungsschaltung 158, die ein Taktsignal CKL zum Zurückführen des verzögerten Signals zu der Eingabe der NAND-Schaltung 160 erhält und verzögert.

Die Verzögerungsschaltung 158 enthält eine gerade Anzahl von Stufen von Invertern 162164, die in Reihe miteinander verbunden sind. Die Anzahl dieser Inverter ist größer als die Anzahl der Inverter in der Verzögerungsschaltung 148 aus 6. Da die Verzögerungsschaltung 158 eine Verzögerungszeit besitzt, die größer ist als die der Verzögerungsschaltung 148, wird die Schwingungsfrequenz der Ringschwingungsschaltung 140 niedriger als die Schwingungsfrequenz der Ringschwingungsschaltung 136.

8 zeigt ein Betriebssignalwellenformdiagramm zum Beschreiben einer Wortleitungsauswahl in der Halbleiterspeichervorrichtung der ersten Ausführungsform.

Bezüglich den 3 und 8 befindet sich das Modusauswahlsignal CELL2 auf einem L-Pegel während dem Zeitraum T1. Hier wird angenommen, daß sich alle internen Adreßsignale INTA0–INTA2 auf einem L-Pegel befinden. Wenn das Wortleitungsaktivierungssignal WLT auf einen H-Pegel von einem L-Pegel heraufgesetzt wird, wird das Vordekodiersignal /IA2 aus den Vordekodiersignalen IA2 und /IA2 in dem Zeilendekoder 26 aktiv gemacht, da sich das interne Adreßsignal INTA2 auf einem L-Pegel befindet. Da sich die internen Adreßsignale INTA0 und INTA1 beide auf einem L-Pegel befinden, wird nur das Wortleitungsaktivierungssignal WL0 aktiv gemacht. Als Antwort auf den Fall des Wortleitungsaktivierungssignals WLT werden das Vordekodiersignal /IA2 und dann das Wortleitungsaktivierungssignal WL0 heruntergezogen.

Der Zeitraum T2 entspricht dem Fall, in welchem sich das Gerät, in dem die Halbleiterspeichervorrichtung verwendet wird, in einem niedrigen Stromverbrauchsmodus, wie zum Beispiel ein Wiederaufnahmezustand, befindet. Hier wird das Modusauswahlsignal CELL2 auf ein H-Pegel gesetzt. Ähnlich dem Zeitraum von T1 wird ein Fall betrachtet, in dem sich alle der internen Adreßsignale INTA0–INTA2 auf einem L-Pegel befinden. Wenn das Wortleitungsaktivierungssignal WLT auf ein H-Pegel von einem L-Pegel heraufgezogen wird, befindet sich das interne Adreßsignal INTA2 auf einem L-Pegel und das Modusauswahlsignal CELL2 befindet sich auf einem H-Pegel. Deshalb werden die Vordekodiersignale IA2 und /IA2 beide von einem L-Pegel in einen H-Pegel aktiv gemacht. Da sich die internen Adreßsignale INTA0 und INTA1 beide auf einem L-Pegel befinden, werden die Wortleitungsaktivierungssignal WL0 und WL1 beide von einem L-Pegel zu einem H-Pegel getrieben.

Hier verbinden die Wortleitungsaktivierungssignale WL0 und WL1 zur gleichen Zeit die Speicherknoten der Kondensatoren 108a und 116a in dem Speicherzellenfeld 32, dargestellt in 4, mit der Bitleitung BLa. Deshalb wird dieselbe Information in die oder aus den Speicherknoten der Kondensatoren 108a und 116a geschrieben oder gelesen.

Da das Wortleitungsaktivierungssignal WL1 zusätzlich zu dem Wortleitungsaktivierungssignal WL0 aktiv gemacht werden muß, muß die Treiberfähigkeit der VPP-Erzeugungsspannung, die das verstärkte Potential zum Treiben dieser Aktivierungssignale liefert, vergrößert werden.

Wenn sich das in 5 gezeigte Modusauswahlsignal CELL2 auf einem H-Pegel befindet, besitzt der Takt, der die VPP-Pumpschaltung 144 treibt, ein hohes Taktsignal. Deshalb wird die Fähigkeit der VPP-Erzeugungsschaltung 36, die ein verstärktes Potential liefert, zu dem Zeitraum T2 vergrößert.

In einem DRAM geht die in dem Speicherknoten des Kondensators in der Speicherzelle gespeicherte Ladung allmählich mit der Zeit verloren. Deshalb ist der Auffrischungsbetrieb des Auslesens des in dem Speicherknoten gespeicherten Datenwertes und des wiederholten Schreibens des Datenwertes in konstanten Zeitabständen erforderlich.

Wenn ein Zugriffstransistor leitend gemacht wird, wird die in dem Kondensator gespeicherte Ladung zu der Bitleitung entladen. Daraus resultierend wird das Potential der Bitleitung geändert. Der Zyklus des Auffrischungsbetriebes muß ausgeführt werden, wenn diese Potentialdifferenz größer ist, als die Potentialdifferenz, die durch den Leseverstärker 112a verstärkt werden kann.

Durch die Speicherung derselben Information in dem Kondensator 116a genauso wie in dem Kondensator 108a zum Entladen der doppelt so großen Ladung auf die Bitleitung, wird die Potentialänderung der Bitleitung größer werden, so daß der Auffrischungszyklus verlängert werden kann. So kann ein Stromverbrauch verringert werden.

Wie oben beschrieben besitzt die Halbleiterspeichervorrichtung der ersten Ausführungsform ein Modusauswahlsignal CELL2 auf einem L-Pegel, das in einem normalen Betriebsmodus angelegt ist. Hier erhält und dekodiert der Zeilendekoder 26 interne Adreßsignale INTA0–INTAn zum Aktivieren einer Wortleitung WL0–WLm. Als Antwort auf diese Aktivierung wird eine Datenübertragung oder eine Datenauffrischung in bezug auf eine vorbestimmte Speicherzelle ausgeführt.

In dem Fall, in dem ein niedriger Stromverbrauch wie zum Beispiel in einem Wiederaufnahme- oder Unterbrechungszustand erfordert wird, wird das Modusauswahlsignal CELL2 auf ein H-Pegel gesetzt. Als Antwort aktiviert der Zeilendekoder 26 zwei vorbestimmte Wortleitungen aus den Wortleitungen WL0–WLm entsprechend den internen Zeilenadreßsignalen INTA0–INTAn. Als Antwort auf diese Aktivierung hat die Halbleiterspeichervorrichtung die Daten in dem Speicherzellenfeld aufgefrischt. Hier wird ein Datenwert in zwei Speicherzellen gespeichert. Genauer gesagt sind zwei Speicherzellen mit einer Bitleitung verbunden, wenn zwei Wortleitungen gleichzeitig ausgewählt werden, wobei die in den beiden Speicherzellen gespeicherte Ladung auf die Bitleitung entladen wird. Als Ergebnis wird zwischen dem Paar der Bitleitungen eine größere Potentialdifferenz erzeugt, als in diesem Fall, in dem nur eine Speicherzelle verbunden ist. Dies ist zurückzuführen auf die Änderung des Verhältnisses der Kapazität der Bitleitung zu der Kapazität der Speicherzelle. So kann der Auffrischungszyklus verlängert werden.

Mit anderen Worten wird das Modusauswahlsignal CELL2 auf ein L-Pegel zum Ausführen eines Speicherbetriebes wie ein normaler DRAM gesetzt, wenn die Speicherkapazität wichtiger ist als der Stromverbrauch, und das Modusauswahlsignal CELL2 wird auf ein H-Pegel zum Erlauben eines niedrigen Stromverbrauchbetriebes mit einem längeren Auffrischungszyklus gesetzt, wenn ein niedriger Stromverbrauch wichtiger ist als die Speicherkapazität. Der Anwender kann wie benötigt passend zwischen den beiden Betriebsmodi umschalten.

Zweite Ausführungsform

Eine Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung unterscheidet sich von der Halbleiterspeichervorrichtung der ersten Ausführungsform darin, daß ein Zeilendekoder 100 anstatt dem Zeilendekoder 26 vorgesehen ist.

9 zeigt ein Schaltbild, das eine Struktur des Zeilendekoder 100 der zweiten Ausführungsform darstellt.

Bezüglich 9 unterscheidet sich die Halbleiterspeichervorrichtung der zweiten Ausführungsform von der Halbleiterspeichervorrichtung der ersten Ausführungsform darin, daß der Zeilendekoder 100 außerdem eine Verzögerungsschaltung 182, die das Wortleitungsaktivierungssignal WLT zum Ausgeben eines Wortleitungsaktivierungssignals WLTD0 erhält und verzögert, und ein Auswahlgatter 184 enthält, das ein Wortleitungsaktivierungssignal WLT als ein Wortleitungsaktivierungssignal WLTD an die UND-Schaltung 50 liefert, wenn sich das Modusauswahlsignal CELL2 auf einem L-Pegel befindet, und ein Wortleitungsaktivierungssignal WLTD0 als ein Wortleitungsaktivierungssignal WLTD an die UND-Schaltung 50 liefert, wenn sich das Modusauswahlsignal CELL2 auf einem H-Pegel befindet. Die Verzögerungsschaltung 182 enthält eine gerade Anzahl von Stufen von Invertern 186188, die in Serie miteinander verbunden sind, und erhält ein Wortleitungsaktivierungssignal WLT zum Ausgeben eines Wortleitungsaktivierungssignals WLTD.

Die übrigen Elemente sind ähnlich mit denen des Zeilendekoder 26 auf 3. Deshalb wird die Beschreibung davon nicht wiederholt werden.

10 zeigt ein Betriebssignalwellenformdiagramm zum Beschreiben eines Betriebes des Zeilendekoders 100.

Bezüglich 10 befindet sich das Modusauswahlsignal CELL2 auf einem L-Pegel während dem Zeitraum T1. Hier wird angenommen, daß alle internen Adreßsignale INTA0–INTA2 sich auf einem L-Pegel befinden. Wenn das Wortleitungsaktivierungssignal WLT von einem L-Pegel zu einem H-Pegel getrieben wird, befinden sich die internen Adreßsignale INTA2 auf einem L-Pegel. Deshalb wird nur das Vordekodiersignal /IA2 aus den Vordekodiersignalen IA2 und /IA2 des Zeilendekoders 100 aktiv gemacht. Da sich die internen Adreßsignale INTA0 und INTA1 beide auf einem L-Pegel befinden, wird nur das Wortleitungsaktivierungssignal WL0 aktiv gemacht. Als Antwort auf das Fallen des Wortleitungsaktivierungssignals WLT fallen die Vordekodiersignale /IA2 und danach das Wortleitungsaktivierungssignal WL0.

Zum Zeitraum T2, in dem das Modusauswahlsignal CELL2 in einen H-Pegel gesetzt wird, wird das in 9 gezeigte Wortleitungsaktivierungssignal WLTD entsprechend der Ausgabe der Verzögerungsschaltung 182 aktiv gemacht. Deshalb wird die Vergrößerung des Vordekodiersignals IA2 gegenüber der Vergrößerung des Vordekodiersignals /IA2 gemäß dem Betrag der Verzögerung der Verzögerungsschaltung 182 verzögert. Dieses bedeutet, daß der Erhöhungszeitpunkt und der Fallzeitpunkt der Wortleitungsaktivierungssignale WL0 und WL1, die zur gleichen Zeit aktiv gemacht werden, voneinander abweichen. Der Strom wird durch die VPP-Erzeugungsschaltung 36 aus 1 zum Aufladen der Wortleitung bei der Erhöhung des Wortleitungsaktivierungssignals verbraucht. Deshalb können durch ein Heraufsetzen dieser Wortleitungsaktivierungssignale in einer abweichenden Art zwei Wortleitungsaktivierungssignale in einem aktiven Zustand zur selben Zeit beobachtet werden, ohne die Stromversorgungsfähigkeit der VPP-Erzeugungsschaltung 36 erhöhen zu müssen.

Dritte Ausführungsform

11 zeigt ein Blockdiagramm eines 64 Megabit synchronen dynamischen Speichers mit wahlfreiem Zugriff (64M SDRAM), der ein Beispiel für eine Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt.

Bezüglich 11 enthält ein SDRAM 500 einen Adreßpuffer 504, der externe Adreßsignale A0–A12 und Bankadreßsignale BA0 und BA1 zum Erzeugen interner Adreßsignale INTA0–INTA12 erhält, einen Taktsignalpuffer 502, der ein externes Taktsignal CLK und ein Taktaktivierungssignal CKE zum Erzeugen eines internen Taktsignales ICLK erhält, einen Steuersignalpuffer 506 zum Erhalten eines Chipauswahlsignals /CS, eines Zeilenadreßabtastsignals /RAS, eines Spaltenadreßabtastsignals /CAS, eines Schreibaktivierungssignals /WE und eines Eingabe-/Ausgabe-DQ-Maskensignals DQM entsprechend dem internen Taktsignal ICLK, eine Steuerschaltung 508, die das interne Taktsignal ICKL, die internen Adreßsignale INTA0–INTA12 und die Ausgabe des Steuersignalpuffers 506 zum Liefern der Steuerung des gesamten Chips erhält, und einen Modusregister 510 zum Aufrechterhalten des Betriebsmodus des SDRAMs entsprechend der Ausgabe des Steuersignalpuffers 506 durch Bestimmung durch die Steuerschaltung 508.

Der SDRAM 500 enthält außerdem einen DQ-Puffer 514 zum Dateneingeben/-ausgeben und ein Speicherfeld 512, das die extern angelegten Daten speichert. Das Speicherfeld 512 ist in die vier Banken der Speicherfelder 512a512d zum Erlauben eines unabhängigen Betriebes unterteilt.

12 zeigt ein Schaltbild zum Beschreiben der Struktur eines Modusregisters 510 und einer Steuerschaltung 508. In 12 ist nur der Abschnitt der Steuerschaltung 508 dargestellt, der mit dem Datensetzen durch das Modusregister 510 zusammenhängt.

Bezüglich 12 enthält die Steuerschaltung 508 einen Befehlsdekoder 522, der das Steuersignal des Steuersignalpuffers 506 zum Dekodieren eines Befehls erhält, einen Inverter 528, der ein Signal /MEST, das vorübergehend auf einen L-Pegel durch den Befehlsdekoder 522 aktiviert ist, zum Ausgeben eines Modusregistersetzsignal MSET erhält und invertiert, wenn er einen Modusregistersetzbefehl (MRS) zum Aktualisieren des Setzmodus des Modusregisters 510 erhält, einen getakteten Inverter 530, der das interne Adreßsignal INTA0 erhält und durch das Modusregistersetzsignal MSET aktiv gemacht wird, einen Inverter 532, der die Ausgabe des getakteten Inverters 530 erhält und invertiert, einen Inverter 534, der die Ausgabe des Inverters 532 zum Ausgeben des invertierten Signals an den Eingabeknoten des Inverters 532 erhält und invertiert, einen getakteten Inverter 536, der das interne Adreßsignal INTA1 erhält und entsprechend dem Modusregistersetzsignal MSET aktiv gemacht wird, einen Inverter 538, der die Ausgabe des getakteten Inverters 536 erhält und invertiert, einen Inverter 540, der die Ausgabe des Inverters 538 zum Ausgeben des invertierten Signals an den Eingabeknoten des Inverters 538 erhält und invertiert, einen getakteten Inverter 542, der ein internes Adreßsignal INTA2 erhält und durch das Modusregistersetzsignal MSET aktiv gemacht wird, einen Inverter 544, der die Ausgabe des getakteten Inverters 542 erhält und invertiert, einen Inverter 546, der die Ausgabe des Inverters 544 zum Ausgeben des invertierten Signals an den Eingabeknoten des Inverters 544 erhält und invertiert, einen getakteten Inverter 548, der ein internes Adreßsignal INTA8 erhält und durch das Modusregistersetzsignal MSET aktiv gemacht wird, einen Inverter 550, der die Ausgabe des getakteten Inverters 548 erhält und invertiert und einen Inverter 552, der die Ausgabe des Inverters 550 zum Ausgeben des invertierten Signals an den Eingabeknoten des Inverters 550 erhält und invertiert. Das Modusregister 510 enthält Halteschaltungen MA0, MA1 und MA2, die jeweils die Ausgaben der Inverter 532, 538, 544 halten, und eine Halteschaltung MA8, die die Ausgabe des Inverters 550 hält. Hier stellen die Halteschaltungen MA0, MA1 und MA2 eine Burstlängeneinstelleinheit 524 zum Festsetzen der Burstlänge des SDRAMs dar. Die Halteschaltung MA8 ist eine Modussetzeinheit 526, die die Information des Modusauswahlsignals CELL2, das bei einem Wiederaufnahme- oder Unterbrechungszustand in einen H-Pegel gesetzt ist, behält.

13 zeigt ein Betriebssignalwellenformdiagramm zum Beschreiben des Modussetzens für das Modusregister.

Zum Zeitpunkt T1 in 13 wird, wenn ein Chipauswahlsignal /CS=L, ein Zeilenadreßabtastsignal /RAS=L, ein Schreibaktivierungssignal /WE=L und ein Spaltenadreßabtastsignal /CAS=L an den Steuersignalpuffer beim Anstieg des Taktsignals CLK angelegt werden, ein Modusregistersetzbefehl (MRS) durch den Befehlsdekoder erkannt.

Als Antwort erscheint ein Einmalpuls von H → L → H in dem Modusregistersetzsignal /MSET. Die in 12 gezeigten getakteten Inverter 530, 536, 542 und 548 werden aktiv gemacht, wobei das interne Adreßsignal INTAn zu dem Modusregister MAn übertragen wird, um gehalten zu werden.

Die intern gehaltenen Adressen, zum Beispiel die Adressen in den Modusregistern MA0–MA2, zeigen die Burstlänge an. Hier wird zum Beispiel MA8 als ein Zeilendekodersteuersignal CELL2 benutzt.

So erlaubt die Halbleiterspeichervorrichtung der dritten Ausführungsform dem Anwender, den Zeilendekoder extern zu steuern. Der Anwender kann auch in dem Betriebsmodus, in dem Strom an die Halbleiterspeichervorrichtung geliefert wird, den Steuermodus frei wählbar ändern.

Vierte Ausführungsform

14 zeigt das Verhältnis zwischen einer Bankstruktur und einem Zeilendekoder in einer Halbleiterspeichervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung.

Die Halbleiterspeichervorrichtung der vierten Ausführungsform unterscheidet sich von der Halbleiterspeichervorrichtung der dritten Ausführungsform darin, daß ein Umschalten durch Anlegen der Modusauswahlsignale CELL2, CELL2B, CELL2C und CELL2D an die Zeilendekoder 564a, 564b, 564c und 564d, die entsprechend für die Banken 562a, 562b, 562c und 562d vorgesehen sind, erlaubt ist. Ähnlich der dritten Ausführungsform können die Modusauswahlsignale CELL2, CELL2B, CELL2C und CELL2D durch das Setzen der Adreßanschlüsse festgesetzt werden, wenn der Modusregistersetzbefehl (MRS) eingegeben ist.

15 zeigt ein Diagramm zum Beschreiben des Umschaltens des Betriebsmodus in den jeweiligen Banken.

Bezüglich 15 kann zum Beispiel ein Speicherzellenfeld 562a (Bank A) den Auffrischungszyklus zu 256 ms gesetzt bekommen, was ungefähr zweimal der vorherigen Länge entspricht, obwohl die Kapazität nur 8 Mbits beträgt. Die verbleibenden Speicherfelder 562b562d (Banken B, C, D) besitzen einen Auffrischungszyklus von 128 ms, obwohl die Kapazität 16 Mbits beträgt.

Dementsprechend können die Banken B, C, D als DRAM für Datenspeicherung in dem normalen Gebrauchszustand verwendet werden und die Bank A kann als Datenspeicher in einem Wiederaufnahme- oder Unterbrechungszustand, in dem die Frequenz des Zugriffs niedrig ist, verwendet werden. Da der Betriebsmodus jeder Bank entsprechend festgesetzt werden kann, kann das Gewicht zwischen der Kapazität und dem Stromverbrauch wie gewünscht von dem Anwender gemäß der Anwendung festgesetzt werden. Für einen Chip, bei dem die Speicherkapazität wie zum Beispiel in einem Mikrocomputer mit eingebauten DRAM festgelegt ist, ist die Gewichtung zwischen der Kapazität und dem Stromverbrauch variabel. Es gibt einen weiteren Vorteil, nämlich daß ein geeigneter Gebrauch entsprechend dem Betrieb beeinflußt werden kann.

Fünfte Ausführungsform

16 zeigt ein Schaltbild zum Beschreiben der Struktur der Erzeugung eines Modusauswahlsignals CELL2 gemäß einer fünften Ausführungsform der vorliegenden Erfindung.

Bezüglich 16 unterscheidet sich die Halbleiterspeichervorrichtung der fünften Ausführungsform von der Halbleiterspeichervorrichtung der ersten Ausführungsform darin, daß die erstgenannte eine Steuersignaleingabefläche 702, einen Inverter 704, der das Signal, das an die Fläche 702 angelegt ist, erhält und invertiert, und einen Inverter 706, der die Ausgabe des Inverters 704 zum Ausgeben des Modusauswahlsignals CELL2 erhält und invertiert, enthält.

Dementsprechend kann das Modusauswahlsignal CELL2 durch eine externe Quelle gesteuert werden. Außerdem kann der Betriebsmodus durch eine Verbindungs- bzw. Bondoption in Montagephase festgelegt werden.

Sechste Ausführungsform

17 zeigt ein Schaltbild, das eine Struktur zum Erzeugen des Modusauswahlsignals CELL2 in einer Halbleiterspeichervorrichtung gemäß der sechsten Ausführungsform der vorliegenden Erfindung darstellt.

Bezüglich 17 unterscheidet sich die Halbleiterspeichervorrichtung der sechsten Ausführungsform von der Halbleiterspeichervorrichtung der ersten Ausführungsform darin, daß die erstgenannte ein Sicherungselement 708 und einen Widerstand 710, die miteinander in Reihe zwischen einem Stromversorgungspotential Vcc und einem Massepotential geschaltet bzw. verbunden sind, einen Inverter 712, der das Potential des Verbindungsknotens des Sicherungselementes 708 und des Widerstandes 710 erhält und invertiert, und einen Inverter 714, der die Ausgabe des Inverters 712 zum Ausgeben des Modusauswahlsignals CELL2 erhält und invertiert, enthält.

Das Sicherungselement 708 wird zum Beispiel aus Polysilizium zum Auswählen eines leitenden Zustandes oder eines nichtleitenden Zustandes entsprechend eines Lasertrimmens und dergleichen gebildet.

Der Widerstand 710 besitzt einen hohen Widerstandswert in der Größenordnung von M&OHgr;. Durch ein Durchbrennen des Sicherungselementes 708 kann die Eingabe des Inverters 712 durch den Widerstand 710 auf einen L-Pegel gesetzt werden. Als Antwort erreicht das Modusauswahlsignal CELL2 einen L-Pegel. Wenn das Sicherungselement 708 nicht durchgebrannt wird, wird die Eingabe des Inverters 712 durch ein externes Stromversorungspotential Vcc zu einem H-Pegel getrieben. Als Antwort erreicht das Modusauswahlsignal CELL2 einen H-Pegel. Das Setzen ist sogar bei einer Ersetzung der Positionen des Sicherungselementes 708 und des Widerstandes 710 erlaubt. Dementsprechend kann eine Halbleiterspeichervorrichtung geliefert werden, die in einem ersten Modus, in dem der Auffrischungszyklus lang und die Speicherkapazität klein ist, oder in einem zweiten Modus, in dem die Speicherkapazität groß ist, entsprechend der Anwendung betrieben werden kann. So wird die Herstellungseinstellung und dergleichen entsprechend dem Betrieb erleichtert.


Anspruch[de]
  1. Dynamische Halbleiterspeichervorrichtung mit

    einem ersten Speicherfeld (32, 512a, 562a), wobei das erste Speicherfeld

    eine erste und eine zweite Speicherzelle (108a, 116a),

    eine erste Bitleitung (BLa), die Daten, die bezüglich der ersten und der zweiten Speicherzelle (108a, 116a) ein-/ausgegeben werden, überträgt,

    eine erste Wortleitung (WL0) zum Auswählen der ersten Speicherzelle und

    eine zweite Wortleitung (WL1) zum Auswählen der zweiten Speicherzelle aufweist, und

    einer Zellauswahlschaltung (26, 100), die die erste und zweite Wortleitung zum Auswählen der ersten und der zweiten Speicherzelle (108a, 116a) entsprechend eines Adreßsignals aktiviert, wobei die Zellauswahlschaltung (26, 100) eine erste Zeilendekoderschaltung (26, 100) zum Auswählen der ersten oder der zweiten Speicherzelle entsprechend des Adreßsignals in einem ersten Modus und zum Auswählen der ersten und der zweiten Speicherzelle entsprechend eines Adreßsignals, das der ersten Speicherzelle entspricht, in einem zweiten Modus aufweist.
  2. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, welche außerdem eine Spannungserzeugungsschaltung (36) aufweist, die ein Aktivierungspotential der ersten und der zweiten Wortleitung (WL0, WL1) an die erste Zeilendekoderschaltung (26, 100) liefert, wobei die Spannungserzeugungsschaltung (36) eine Stromversorgungsfähigkeit besitzt, die in dem zweiten Modus größer als in dem ersten Modus ist.
  3. Dynamische Halbleiterspeichervorrichtung nach Anspruch 2, wobei die Spannungserzeugungsschaltung (36)

    eine erste Oszillatorschaltung (140), die in dem ersten Modus zum Erzeugen eines ersten Taktsignals aktiviert ist,

    eine zweite Oszillatorschaltung (136), die in dem zweiten Modus zum Erzeugen eines zweiten Taktsignals, das eine kürzere Zykluszeit als die Zykluszeit des ersten Taktsignals besitzt, aktiviert ist, und

    eine Ladungspumpschaltung (144), die einen verstärkten Betrieb entsprechend des ersten oder des zweiten Taktsignals zum Liefern des Aktivierungspotentials ausführt, aufweist.
  4. Dynamische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, in welcher die erste Zeilendekoderschaltung (26)

    eine Vordekodierschaltung, die ein erstes und ein zweites Vordekodiersignal entsprechend einem vorbestimmten Bit des Adreßsignals erzeugt, wobei die Vordekodierschaltung das erste oder zweite Vordekodiersignal entsprechend einem Logikwert des vorbestimmten Bits in dem ersten Modus aktiv macht und das erste und das zweite Vordekodiersignal in einem zweiten Modus beide aktiv macht, und

    eine Wortleitungsaktivierungsschaltung (62, 66), die die erste und zweite Wortleitung entsprechend des ersten und des zweiten Vordekodiersignals aktiviert, aufweist.
  5. Dynamische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, in welcher die erste Zeilendekoderschaltung (100) eine Verzögerungsschaltung (182) zum Verzögern des Setzens einer Aktivierungszeitsteuerung der zweiten Wortleitung hinter die Aktivierungszeitsteuerung der ersten Wortleitung in einem zweiten Modus aufweist.
  6. Dynamische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5,

    die außerdem

    eine Adreßpufferschaltung (504), die ein Adreßsignal entsprechend einem externen Taktsignal erhält,

    eine Steuersignalpufferschaltung (506), die ein Steuersignal entsprechend einem externen Taktsignal erhält,

    einen Befehlsdekoder (522), der das Steuersignal dekodiert, und

    ein Modusregister (510), das einen Betriebsmodus, der dem Adreßsignal entspricht, entsprechend einem dekodierten Ergebnis des Befehlsdekoders hält, aufweist,

    wobei das Modusregister eine erste Halteschaltung (526) zum Halten des ersten Modusdatenwertes, der bestimmt, ob das erste Speicherfeld in dem ersten oder dem zweiten Modus arbeitet, aufweist.
  7. Dynamische Halbleiterspeichervorrichtung nach Anspruch 6, die außerdem ein zweites Speicherfeld (562b) aufweist, wobei das erste und das zweite Speicherfeld Banken sind, die unabhängig voneinander betreibbar sind und die die Betriebsmodi unabhängig steuern,

    wobei das zweite Speicherfeld

    eine dritte und eine vierte Speicherzelle,

    eine zweite Bitleitung zum Übertragen der bezüglich der dritten und der vierten Speicherzelle ein-/ausgegebenen Daten,

    eine dritte Wortleitung zum Auswählen der dritten Speicherzelle, und

    eine vierte Wortleitung zum Auswählen der vierten Speicherzelle aufweist,

    wobei die Zellauswahlschaltung außerdem eine zweite Zeilendekoderschaltung (564b), die die dritte oder die vierte Speicherzelle entsprechend des Adreßsignals in dem ersten Modus auswählt und die die dritte und die vierte Speicherzelle entsprechend eines Adreßsignals, das der dritten Speicherzelle entspricht auswählt, aufweist,

    wobei das Modusregister (510) außerdem eine zweite Halteschaltung zum Halten des zweiten Modusdatenwertes, der bestimmt, ob das zweite Speicherfeld in dem ersten oder dem zweiten Modus arbeitet, aufweist.
  8. Dynamische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, die außerdem einen Steueranschluß (702), der ein externes Potential anlegen kann, aufweist, in welcher der erste oder der zweite Modus gemäß einem Potential des Steueranschlusses ausgewählt wird.
  9. Dynamische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, die außerdem ein Sicherungselement (708), das zwischen einem Stromversorgungsknoten und einem internen Knoten geschaltet ist, aufweist,

    in welcher das Sicherungselement einen aus einem leitenden Zustand und einem nicht-leitenden Zustand auswählen kann,

    in welcher der erste oder der zweite Modus entsprechend einem Potential des internen Knotens ausgewählt wird.
  10. Dynamische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, die außerdem ein Sicherungselement, das zwischen einen Masseknoten und einen internen Knoten geschaltet ist, aufweist,

    in welcher das Sicherungselement einen aus einem leitenden Zustand und einem nicht-leitenden Zustand auswählen kann,

    in welcher entweder der erste oder der zweite Modus entsprechend einem Potential des internen Knotens ausgewählt wird.
Es folgen 13 Blatt Zeichnungen






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