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Dokumentenidentifikation DE19962811B4 22.12.2005
Titel Gegentaktverstärkerschaltung
Anmelder Fujitsu Ltd., Kawasaki, Kanagawa, JP
Erfinder Yuasa, Tachio, Kawasaki, Kanagawa, JP;
Liu, Yang, Shanghai, CN
Vertreter W. Seeger und Kollegen, 81369 München
DE-Anmeldedatum 23.12.1999
DE-Aktenzeichen 19962811
Offenlegungstag 21.09.2000
Veröffentlichungstag der Patenterteilung 22.12.2005
Veröffentlichungstag im Patentblatt 22.12.2005
IPC-Hauptklasse H03F 3/30

Beschreibung[de]
HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Gegentaktverstärkerschaltung zum Verstärken eines Wechselstromsignals, wobei ein Leerlaufstrom von ihrer Ausgangsstufe gesteuert wird.

2. Beschreibung der verwandten Technik

20 zeigt einen Gegentaktverstärker der Klasse AB nach Stand der Technik, der zum Beispiel bei der Verstärkung eines Audiosignals verwendet wird und das verstärkte Signal für einen Lautsprecher vorsieht. Wenn der Gegentaktverstärker zum Beispiel in mobilen elektronischen Vorrichtungen wie etwa in einem tragbaren Telefon verwendet wird, werden eine hohe Effektivität der Energie und der niedrigstmögliche Energieverbrauch verlangt.

In der Ausgangsstufe der Schaltung sind ein N-Kanal-FET 10 und ein P-Kanal-FET 11 zwischen einem Leiter mit einem Energiezufuhrpotential VDD und einem Leiter mit einem Energiezufuhrpotential VSS seriell verbunden. Ströme IP und IN, die durch die Transistoren 10 und 11 fließen, werden durch Gatepotentiale VG1 und VG2 der Transistoren 10 bzw. 11 bestimmt.

In der Eingangsstufe der Schaltung sind eine Konstantstromquelle 12, ein N-Kanal-FET 13, ein P-Kanal-FET 14 und ein N-Kanal-FET 15 zwischen dem Leiter mit dem Potential VDD und dem Leiter mit dem Potential VSS seriell verbunden.

Das Gate und das Drain des N-Kanal-FET 13 sind miteinander verbunden, und das Gate des N-Kanal-FET 13 ist mit dem Gate des N-Kanal-FET 10 verbunden. Das Gate und das Drain des P-Kanal-FET 14 sind miteinander verbunden, und das Gate des P-Kanal-FET 14 ist mit dem Gate des P-Kanal-FET 11 verbunden. Eine Spannung zwischen dem Gate und der Source des N-Kanal-FET 13 ist seiner Schwellenspannung Vthn im wesentlichen gleich, und eine Spannung zwischen dem Gate und der Source des P-Kanal-FET 14 ist seiner Schwellenspannung Vthp im wesentlichen gleich. Demzufolge ist eine Differenz (VG1 – VG2) zwischen den Gatepotentialen VG1 und VG2 der Transistoren 10 und 11 im wesentlichen konstant, unabhängig von einem Eingangspotential VI, das Signal- und Vorspannungskomponenten hat und auf das Gate des N-Kanal-FET 15 angewendet wird. Die Transistoren 13 und 14 bilden eine Gatepotentialdifferenzschaltung 16.

Auf Grund der Konstantstromquelle 12 fließt ein im wesentlichen konstanter Strom ID durch die Zwischengatepotentialdifferenzschaltung 16 und den N-Kanal-FET 15. Die Spannung VD zwischen der Source und dem Drain der Konstantstromquelle 12 verändert sich in Abhängigkeit von dem Gatepotential VI des N-Kanal-FET 15, und VG1 = VDD – VD wird durch VD bestimmt. Die Konstantstromquelle 12 und der N-Kanal-FET 15 bilden eine Eingangsschaltung 17.

Mit dem Anstieg der Eingangsspannung VI ab einem Wert wird der Drainstrom ID der Konstantstromquelle 12 zunehmen, und die Spannung VD zwischen der Source und dem Drain der Konstantstromquelle 12 steigt an (siehe 21(A)). Dadurch fallen die Gatepotentiale VG1 und VG2 jeweils ab, wodurch der Strom IP abnimmt, der Strom IN zunimmt und die Ausgangsspannung VO abfällt.

Eine Ende von einer Last 18 ist mit einem Knoten zwischen dem N-Kanal-FET 10 und dem P-Kanal-FET 11 verbunden, und deren anderes Endes ist mit einem Leiter mit einem Energiezufuhrpotential wie zum Beispiel (VDD + VSS)/2 verbunden. Ein Strom IL = IP – IN fließt durch die Last 18. wenn IP > IN ist, das heißt, IL > 0, ist ein Leerlaufstrom, der von VDD durch die Transistoren 10 und 11 zu VSS fließt, gleich IN. Wenn IP < IN ist, das heißt, IL < 0, ist ein Leerlaufstrom, der von VDD durch die Transistoren 10 und 11 zu VSS fließt, gleich IP. Beziehungen von jedem der Ströme IP und IN zu der Eingangsspannung VI sind so, wie es in 21(B) gezeigt ist.

Der Leerlaufstrom muß eine Größe in einem gewissen Maße haben, um eine Linearität des Ausgangssignals mit dem Eingangssignal zu verbessern. Der Leerlaufstrom tendiert im allgemeinen zum Zunehmen, wenn der Ausgangsstrom IL abnimmt (21(B)). Da sich der Leerlaufstrom in Abhängigkeit von Abweichungen des Prozesses der Vorrichtungsherstellung und der Betriebstemperatur verändert, muß ferner bei der Konstruktion der minimale Leerlaufstrom gesichert werden, um unter den ungünstigsten vorstellbaren Bedingungen über einem vorbestimmten Wert zu liegen. Deshalb fließt je nach den Bedingungen ein verschwenderischer Leerlaufstrom, der einen Anstieg des Energieverbrauchs bewirkt. Besonders ein Leerlaufstrom in der Ausgangsstufe eines Gegentaktverstärkers kann nicht außer acht gelassen werden, da seine Größe ziemlich groß ist.

Um den Leerlaufstrom zu verringern, wird in einem Gegentaktverstärker, der in JP 8-23247A offenbart ist, der Leerlaufstrom in einem Überwachungsteil, der Stromspiegelschaltungen hat, detektiert, wird sein detektierter Wert mit einem Strom einer Konstantstromquelle verglichen. und wird der Leerlaufstrom als Reaktion auf das Vergleichsresultat gesteuert, um einen vorbestimmten Wert zu haben.

In der Ausgangsstufe von jenem Gegentaktverstärker sind, wie in 22 gezeigt, ein N-Kanal-FET 10 und ein P-Kanal-FET 11 zwischen Leitern mit Energiezufuhrpotentialen VDD und VSS in der Reihenfolge, die zu dem Fall von 20 umgekehrt ist, seriell verbunden. Der P-Kanal-FET 11 und ein P-Kanal-FET 14, dessen Gate und Drain miteinander verbunden sind, bilden eine Stromspiegelschaltung, und deshalb ist eine Spannung zwischen der Source und dem Gate des P-Kanal-FET 14 seiner Schwellenspannung Vthp im wesentlichen gleich. Der N-Kanal-FET 10 und ein N-Kanal-FET 13, dessen Gate und Drain miteinander verbunden sind, bilden ebenfalls eine Stromspiegelschaltung, und deshalb ist eine Spannung zwischen der Source und dem Gate des N-Kanal-FET 13 seiner Schwellenspannung Vthn im wesentlichen gleich. In dem Fall, wenn die Energiezufuhrspannung (VDD – VSS) zum Beispiel 3,0 V beträgt und die Schwellenspannungen Vthp und Vthn beide 0,5 V betragen, beläuft sich eine Potentialdifferenz zwischen den Gates der Transistoren 11 und 10 etwa auf 3,0 – 0,5 × 2 = 2,0 V, ungeachtet eines Eingangssignals.

Wenn sich jedoch die Energiezufuhrspannung (VDD – VSS) verändert, ändert sich die Potentialdifferenz zwischen den Gates der Transistoren 11 und 10 im Anschluß an die Veränderung der Energiespannung (VDD – VSS) auf untergeordnete Weise. Deshalb wird es schwierig, den Leerlaufstrom so zu steuern, daß er einen vorbestimmten Wert hat.

Wenn ferner &mgr; = (W/L des Transistors 11)/(W/L des Transistors 14) ist, wobei eine Gatebreite W ist und eine Gatelänge L ist, ist der Maximalwert des Stroms IP, der durch den Transistor 11 fließt, auf einen Wert des &mgr;-fachen des Maximalstroms begrenzt, der durch den Transistor 14 fließt. Da einer Größe des Transistors 11 Grenzen gesetzt sind, ist der Maximalwert des Stroms IP bei der Größenbegrenzung auch auf einen Wert begrenzt. Diese Begrenzung gilt auch für den Strom IN.

Unter erneuter Bezugnahme auf den Gegentaktverstärker von 20 wird der Strom IP durch die Spannung zwischen dem Gate und der Source des N-Kanal-FET 10 gesteuert. Jedoch steigt mit dem Anstieg des Gatepotentials VG1 auch eine Ausgangsspannung VO an. Deshalb ist die Spannung zwischen dem Gate und der Source ungefähr der Schwellenspannung Vthn des N-Kanal-FET 10 gleich, mit dem Resultat, daß der Maximalwert des Stroms IP begrenzt ist. Diese Begrenzung gilt auch für den Strom IN.

Zusätzlich ist in dem Gegentaktverstärker von 20 die maximale Amplitude der Ausgangsspannung VO auf folgende Weise begrenzt. Das heißt, da eine Beziehung VO ≒ VDD – VD – Vthn gilt, beträgt der minimale Wert der Source-Drain-Spannung VD, mit dem eine Konstantstromquelle 12 funktionieren kann, zum Beispiel etwa 0,1 V und die Schwellenspannung Vthn etwa 0,5 V, und deshalb beläuft sich der Maximalwert der Ausgangsspannung VO etwa auf (VDD – 0,6) V. Da in diesem Maximalzustand ein Sourcepotential des N-Kanal-FET 10 viel höher als die Energiezufuhrspannung VSS ist, ist die Schwellenspannung Vthn auf Grund eines Substratvorspannungseffektes höher, wodurch ein weiterer Abfall des Maximalwertes der Ausgangsspannung VO bewirkt wird. Da der Gegentaktverstärker bezüglich des mittleren Potentials zwischen den Energiezufuhrpotentialen VDD und VSS im wesentlichen symmetrisch ist, beträgt der Minimalwert der Ausgangsspannung VO ebenfalls etwa (VSS + 0,6) V, mit dem Resultat, daß die maximale Amplitude der Ausgangsspannung VO besonders begrenzt wird, wenn VDD niedrig ist.

Als nächstes wird ein anderes Problem eines Gegentaktverstärkers beschrieben.

23 zeigt eine Operationsverstärkerschaltung, die in JP 8-8654A offenbart ist und einen Differenzverstärker 50 und einen Gegentaktverstärker 60X der Klasse AB in der nachfolgenden Stufe umfaßt. Diese Operationsverstärkerschaltung wird zum Beispiel beim Verstärken eines Audiosignals verwendet, um es für einen Lautsprecher vorzusehen.

In dem Fall, wenn der Operationsverstärker in mobilen elektronischen Vorrichtungen wie etwa in einem tragbaren Telefon verwendet wird, werden Forderungen bezüglich einer hohen Effektivität der Energie und eines so kleinen Energieverbrauchs wie möglich erhoben. Ferner ist in dem Fall, wenn er in kleinen mobilen elektronischen Vorrichtung verwendet wird, eine Erhöhung der Stromsteuerungsfähigkeit erforderlich, da sie relativ schwach ist.

In einer Gegentaktausgangsschaltung 61 des Verstärkers 60X sind Transistoren 11 und 10 zwischen Leitern mit Energiezufuhrpotentialen VDD und VSS seriell verbunden. Die Ausgangsspannung VA des Differenzverstärkers 50 wird für das Gate des Transistors 11 vorgesehen, während die Spannung VB, die durch eine Steuerschaltung 62 als Reaktion auf die Spannung VA erzeugt wird, für das Gate des Transistors 11 vorgesehen wird.

In der Steuerschaltung 62 sind T1 und T4 jeweils P-Kanal-FETs, und T2, T3 und T5 sind jeweils N-Kanal-FETs.

Die Transistoren T2 und T3 bilden eine Stromspiegelschaltung, und der Strom I3, der durch den Transistor T3 fließt, ist zu dem Strom I1 proportional, der durch den Transistor T2 fließt. Falls der Proportionalkoeffizient, der durch die Transistorgröße bestimmt wird, 1 beträgt, gilt die Beziehung I3 = I1. Der Transistor T4 bildet eine Konstantstromquelle, auf deren Gate eine konstante Spannung VB0 angewendet wird, und deren konstanter Strom I4 ist einer Summe aus dem Strom I3, der durch den Transistor T3 fließt, und aus dem Strom I5, der durch den Transistor T5 fließt, gleich. Deshalb gilt die Beziehung I5 = I4 – I1. Ferner bilden die Transistoren T5 und 10 eine Stromspiegelschaltung, ist der Strom IN, der durch den Transistor 10 fließt, zu dem Strom I5 proportional, und wenn der Proportionalkoeffizient k ist, gilt die Beziehung IN = k·I5. Deshalb gilt die folgende Gleichung. IN = k·(I4 – I1)(1)

Eine Last 18 und eine Gleichstromenergiezufuhr 19 sind zwischen einem Ausgangsknoten, der zwischen den Transistoren 11 und 10 liegt, und dem Leiter mit dem Energiezufuhrpotential VSS seriell verbunden.

24 zeigt die Beziehung der Spannung VA zu jedem der Ströme IN und IP. Die Beziehung zwischen den Spannungen VA und VB wird durch die Steuerschaltung 62 bestimmt, und der Strom IN ist derjenige, wenn die Spannung VB, die von VA abhängt, auf das Gate des Transistors 10 angewendet wird.

An einem Punkt VA = VSG in 24 sind der Strom IP, der durch den Transistor 11 fließt, und der Strom IN, der durch den Transistor 10 fließt, einander gleich, und dadurch ist ein Strom, der durch die Last 18 fließt, das heißt, ein Ausgangsstrom, Null.

Wenn die Spannung VA von einer stabilen Vorspannung aus ansteigt, bei der der Ausgangsstrom Null ist, nimmt der Strom IP ab. Während der Strom I1 abnimmt, nimmt dadurch der Strom IN gemäß der oben beschriebenen Gleichung (1) zu. Deshalb fließt ein Strom (IN – IP) von der Last 18 zu dem Verstärker 60X.

Wenn die Spannung VA von jener stabilen Vorspannung aus abfällt, nimmt der Strom IP zu. Während der Strom I1 zunimmt, nimmt dadurch der Strom IN gemäß der Gleichung (1) ab. Deshalb fließt ein Strom (IP – IN) von dem Verstärker 60X zu der Last 18.

Ein Leerlaufstrom Iidl, der durch die Transistoren 11 und 10 fließt, hat einen Wert Min(IP, IN), was einen kleineren der Ströme IP und IN bedeutet. Der Wert erreicht das Maximum Im, wie oben beschrieben, wenn der Ausgangsstrom Null ist.

Wenn das Minimum und das Maximum des Stroms I1 als I1max bzw. I1min bezeichnet wird, werden das Maximum Imax und das Minimum Imin des Stroms IN jeweilig durch die folgenden Gleichungen ausgedrückt, die von der obigen Gleichung (1) abgeleitet sind. Imax = k·(I4 – I1min)(2) Imin = k·(24 – I1max)(3)

Wenn Imax größer ist, ist eine Laststeuerungsfähigkeit höher, während dann, wenn Imin kleiner ist, der Leerlaufstrom Iidl kleiner ist.

Falls jedoch ein Wert von k oder I4 erhöht wird, um die Laststeuerungsfähigkeit zu verbessern, nimmt auch Imin zu, wodurch der Leerlaufstrom Iidl erhöht wird. Falls im Gegensatz dazu ein Wert von k oder I4 verringert wird, um den Leerlaufstrom Iidl zu verkleinern, nimmt Imax ab, wodurch die Laststeuerungsfähigkeit verringert wird. Das heißt, die Verbesserung der Laststeuerungsfähigkeit und die Verringerung des Leerlaufstroms sind Forderungen, die miteinander nicht kompatibel sind.

Aus der DE 19634052 C2 ist ein Verfahren zur Steuerung einer Gegentakt-Eadstufe mit zwei komplementären Transistoren Tp1 und Tp2, einer Stuereingangspoteatialdifferenzschaltung CC und einer Eingangsschaltung DS bekannt.

Aus der DE 19729813 ist eine Verstärkerschaltung bekannt, die einen MOSFET als eine Ausgangastufe verwendet und die die Fähigkeit zur Gegentaktverarbeitung des Ausgangsstromes hat.

ZUSAMMENFASSUNG DER ERFINDUNG

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Gegentaktverstärkerschaltung vorzusehen, die einen Ausgangsstrombereich erweitern kann.

Es ist ein anderes Ziel der vorliegenden Erfindung, eine Gegentaktverstärkerschaltung vorzusehen, die einen Ausgangsspannungsbereich erweitern kann.

Ein weiteres Ziel der vorliegenden Erfindung ist es, eine Gegentaktverstärkerschaltung vorzusehen, die sowohl eine Laststeuerungsfähigkeit verbessern als auch einen Leerlaufstrom reduzieren kann.

Die Aufgabe wird mit den Merkmalen gemäß des Anspruches 1 gelöst.

Im folgenden bedeutet der bloße Ausdruck "Signal" ein Spannungssignal oder ein Stromsignal.

Gemäß dem ersten Aspekt der vorliegenden Erfindung ist, wie zum Beispiel in 1 gezeigt, eine Gegentaktverstärkerschaltung vorgesehen, die umfaßt: eine Gegentaktausgangsschaltung mit ersten und zweiten Transistoren (11 und 10), die zwischen ersten und zweiten Energiezufuhrpotentialen seriell verbunden sind, wobei eine Leitfähigkeit des zweiten Transistors zu jener des ersten Transistors entgegengesetzt ist, von welchen ersten und zweiten Transistoren jeder einen Steuereingang hat; eine Steuereingangspotentialdifferenzschaltung (16A) mit ersten und zweiten Enden (OP und ON), die mit den Steuereingängen der ersten und zweiten Transistoren verbunden sind, und einem Steuereingang zum Empfangen eines Steuersignals (VG3), um eine Spannung zwischen den ersten und zweiten Enden als Reaktion auf das Steuersignal einzustellen; und eine Eingangsschaltung (17) zum Verändern von Potentialen der ersten und zweiten Enden als Reaktion auf ein Eingangssignal, wobei die Spannung im wesentlichen konstantgehalten wird. Gemäß dem ersten Aspekt der vorliegenden Erfindung ist es nicht erforderlich, einen Transistor in Diodenverbindung zwischen dem Steuereingang des ersten Transistors und dem ersten oder zweiten Energiezufuhrpotential zu verbinden, das heißt, zwischen dem Gate und der Source des ersten Transistors oder zwischen der Basis und dem Emitter des ersten Transistors, und es nicht erforderlich, einen Transistor in Diodenverbindung zwischen dem Steuereingang des zweiten Transistors und dem zweiten oder ersten Energiezufuhrpotential zu verbinden, das heißt, zwischen dem Gate und der Source des zweiten Transistors oder zwischen der Basis und dem Emitter des zweiten Transistors.

Da ferner die Ausgabe des Verstärkers von den Drains oder Kollektoren der ersten und zweiten Transistoren erhalten wird, kann das Minimum des Absolutwertes der Differenz zwischen dem Ausgangspotential und dem ersten Energiezufuhrpotential oder des Absolutwertes der Differenz zwischen dem Ausgangspotential und dem zweiten Energiezufuhrpotential bis hinab auf etwa 0,1 V reduziert werden.

Demzufolge können Begrenzungen bezüglich des Potentialbereichs an den Steuereingängen der ersten und zweiten Transistoren gemildert werden, und als Resultat können der Ausgangsstrombereich und der Ausgangsspannungsbereich der Gegentaktverstärkerschaltung erweitert werden.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung ist, wie zum Beispiel in 11 gezeigt, eine Gegentaktverstärkerschaltung vorgesehen, die umfaßt: eine Gegentaktausgangsschaltung mit ersten und zweiten Transistoren (11 und 10), die zwischen ersten und zweiten Energiezufuhrpotentialen seriell verbunden sind, wobei eine Leitfähigkeit des zweiten Transistors zu jener des ersten Transistors entgegengesetzt ist, welcher erste Transistor einen Steuereingang zum Empfangen eines Eingangssignals hat, welcher zweite Transistor einen Steuereingang zum Empfangen eines Steuersignals hat; eine Steuerschaltung zum Erzeugen, als Reaktion auf das Eingangssignal VA, des Steuersignals VB durch Multiplizieren des Eingangssignals VA mit &agr; und Verschieben des multiplizierten Eingangssignals &agr;·VA um – &bgr;, wobei &agr; ein im wesentlichen vorbestimmter positiver Wert ist und &bgr; ein im wesentlichen vorbestimmter Wert ist, dessen Vorzeichen dasselbe wie jenes von ((dem genannten Eingangssignal) – (des genannten Steuersignals)) ist.

Der Strom I, der durch den zweiten Transistor fließt, wird im wesentlichen durch die folgenden Gleichungen ausgedrückt. I = gm(VB – Vth) für Vth > VB(4) I = 0 für VB < Vth(5)

Hierbei bezeichnet gm die Steilheit des zweiten Transistors, und Vth bezeichnet die Schwellenspannung des zweiten Transistors.

Die folgende Gleichung gilt bei dem obigen zweiten Aspekt. VB = &agr;·VA – &bgr;(6)

Wenn diese Gleichung in die Gleichung (4) eingesetzt wird, wird die folgende Gleichung erhalten. I = gm·&agr; (VA – (&bgr; + Vth)/&agr;)(7)

Um eine Überkreuzungsverzerrung richtig zu reduzieren, wird die Schaltungskonstruktion in Wirklichkeit so ausgeführt, daß das Minimum von I ein kleiner positiver Wert sein kann, der nicht Null ist.

Durch Selektieren eines Wertes von &agr; in geeigneter Größe kann die Stromsteuerungsfähigkeit gemäß der Gleichung (7) verbessert werden. Ferner ist es durch Selektieren eines geeigneten Wertes von &bgr; zusammen mit diesem Wert von &agr; in geeigneter Größe möglich, VB in der Gleichung (4) auf VB = Vth zu setzen, das heißt, auf VA = (&bgr; + Vth)/&agr; in der Gleichung (7), wodurch I = 0 ist.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung kann sowohl eine Verbesserung der Laststeuerungsfähigkeit als auch eine Reduzierung des Leerlaufstroms erreicht werden.

Gemäß dem dritten Aspekt der vorliegenden Erfindung ist eine Gegentaktverstärkerschaltung vorgesehen, wie sie gemäß dem zweiten Aspekt definiert ist und zum Beispiel in 9 gezeigt ist, die ferner eine Konstantstromquelle umfaßt, die mit dem zweiten Ausgangstransistor parallel verbunden ist, wobei &agr; und &bgr; solche Werte haben, daß ein Strom, der durch den zweiten Transistor fließt, im wesentlichen Null ist, wenn ein Strom, der durch den ersten Transistor fließt, größer als ein Minimalwert ist, wobei eine Last mit der Gegentaktausgangsschaltung betriebsfähig verbunden ist.

Wenn in diesem Fall der Strom der Konstantstromquelle I0 ist, werden Gleichungen, die den obigen Gleichungen (4) und (5) entsprechen, wie folgt ausgedrückt. I = gm(VB – Vth) + I0 für VB > Vth(8) I = 0 für VB < Vth(9)

Wenn VB < Vth ist, wie in 10 gezeigt, fließt somit kein Strom durch die Last, und der Leerlaufstrom I0, der durch die ersten Transistoren fließt, kann konstant gemacht werden. Zusätzlich dazu kann der Leerlaufstrom I0 unabhängig von dem Maximalwert Imax von I bestimmt werden. Demzufolge kann nicht nur eine Verbesserung der Laststeuerungsfähigkeit und gleichzeitig eine Verringerung des Leerlaufstroms auf effektive Weise erreicht werden, sondern auch die Schaltungskonstruktion kann einfacher werden.

Andere Aspekte, Ziele und die Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist ein schematisches Schaltungsdiagramm, das einen Gegentaktverstärker der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

2 ist ein Diagramm, das eine Gatepotentialdifferenz und deren Einstellschaltung von 1 zeigt;

3 ist ein Diagramm, das eine Gatepotentialdifferenz und deren Einstellschaltung einer zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

4 ist ein Diagramm, das eine Gatepotentialdifferenz und deren Einstellschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

5 ist ein schematisches Schaltungsdiagramm, das einen Gegentaktverstärker der vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

6 ist ein Diagramm, das eine Gatepotentialdifferenz und deren Einstellschaltung einer fünften Ausführungsform gemäß der vorliegenden Erfindung zeigt;

7 ist ein Diagramm, das eine Gatepotentialdifferenz und deren Einstellschaltung einer sechsten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

8 ist ein Diagramm, das eine Gatepotentialdifferenz und deren Einstellschaltung einer siebten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

9 ist ein schematisches Schaltungsdiagramm, das einen Operationsverstärker der achten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

10 ist ein Graph, der Spannungs-Strom-Charakteristiken der Gegentaktausgangsschaltung von 9 zeigt;

11 ist ein schematisches Schaltungsdiagramm, das einen Operationsverstärker der neunten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

12 ist ein schematisches Schaltungsdiagramm, das einen Operationsverstärker der zehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

13 ist ein Schaltungsdiagramm, das einen Operationsverstärker der elften Ausführungsform gemäß der vorliegenden Erfindung zeigt;

14 ist ein Schaltungsdiagramm, das einen Operationsverstärker der zwölften Ausführungsform gemäß der vorliegenden Erfindung zeigt;

15 ist ein Schaltungsdiagramm, das einen Operationsverstärker der dreizehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

16 ist ein Schaltungsdiagramm, das einen Operationsverstärker der vierzehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

17 ist ein Schaltungsdiagramm, das einen Operationsverstärker der fünfzehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

18 ist ein Schaltungsdiagramm, das einen Operationsverstärker der sechzehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

19 ist ein Schaltungsdiagramm, das einen Operationsverstärker der siebzehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

20 ist ein Schaltungsdiagramm, das einen Gegentaktverstärker nach Stand der Technik zeigt;

21(A) ist ein Graph, der Drainspannungs-Drainstrom-Charakteristiken des FET zeigt, wobei eine konstante Spannung auf dessen Gate angewendet wird;

21(B) ist ein Graph, der Spannungs-Strom-Charakteristiken der Gegentaktausgangsschaltung von 20 zeigt;

22 ist ein Schaltungsdiagramm, das die Ausgangsstufe eines anderen Gegentaktverstärkers nach Stand der Technik zeigt;

23 ist ein Schaltungsdiagramm, das einen Operationsverstärker nach Stand der Technik zeigt; und

24 ist ein Graph, der Spannungs-Strom-Charakteristiken der Gegentaktausgangsschaltung von 23 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen gleiche oder entsprechende Teile über mehrere Ansichten hinweg bezeichnen, werden unten nun bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.

Erste Ausführungsform

1 zeigt einen Gegentaktverstärker der Klasse AB einer ersten Ausführungsform gemäß der vorliegenden Erfindung. Diese Schaltung wird zum Beispiel in eine integrierte Schaltung inkorporiert und in der Anwendung für mobile elektronische Vorrichtungen wie etwa für ein tragbares Telefon verwendet. Im folgenden bezeichnet "FET" einen MOSFET, einen Sperrschicht-FET oder dergleichen.

In der Ausgangsstufe dieser Schaltung ist der N-Kanal-FET 10 wie in 22 auf einer Seite des Energiezufuhrpotentials VSS angeordnet, und der P-Kanal-FET 11 ist auf einer Seite des Energiezufuhrpotentials VDD angeordnet, wobei VDD > VSS ist. Die Eingangsschaltung 17 ist dieselbe wie die von 20.

Eine Gatepotentialdifferenzschaltung 16A, die zwischen der Konstantstromquelle 12 und dem N-Kanal-FET 15 verbunden ist, hat eine im wesentlichen konstante Spannung zwischen den Ausgängen OP und ON, wenn ein im wesentlichen konstanter Strom hindurchfließt, und die Spannung kann durch eine Gatepotentialdifferenzeinstellschaltung 20 feineingestellt werden. Der Ausgang OP ist mit dem Gate eines P-Kanal-FET 11 verbunden, und der Ausgang ON ist mit dem Gate eines N-Kanal-FET 10 verbunden.

Zum Beispiel betragen die Energiezufuhrpotentiale VDD und VSS jeweilig 3,0 V und 0 V, und der Strom, der durch den N-Kanal-FET 15 fließt, beträgt 1 mA , 1,5 mA oder 0,5 mA, wenn die Amplitude der Wechselstromkomponente einer Eingangsspannung VI (Überlagerung einer Wechselstromsignalkomponente und einer Gleichstromvorspannungskomponente) jeweilig 0, maximal oder minimal ist.

Mit dem Anstieg der Eingangsspannung VI ab einem Wert wird sich der Drainstrom ID der Konstantstromquelle 12 erhöhen, und die Spannung VD zwischen der Source und dem Drain der Konstantstromquelle 12 steigt an (siehe 21(A)). Dadurch fallen die Gatepotentiale VG1 und VG2 jeweils ab, verringert sich der Innenwiderstand des P-Kanal-FET 11 und erhöht sich der Innenwiderstand des N-Kanal-FET 10, wodurch eine Erhöhung des Stroms IP, eine Verringerung des Stroms IN und ein Anstieg der Ausgangsspannung VO herbeigeführt werden.

Im Gegensatz dazu wird sich mit einem Abfall der Eingangsspannung VI ab einem Wert der Drainstrom ID der Konstantstromquelle 12 verringern, und die Spannung VD zwischen der Source und dem Drain der Konstantstromquelle 12 fällt ab. Dadurch steigen die Gatepotentiale VG1 und VG2 jeweils an, erhöht sich der Innenwiderstand des P-Kanal-FET 11 und verringert sich der Innenwiderstand des N-Kanal-FET 10, wodurch eine Verringerung des Stroms IP, eine Erhöhung des Stroms IN und ein Abfall der Ausgangsspannung VO herbeigeführt werden.

Als nächstes wird die obere Grenze der Ausgangsspannung VO betrachtet. In diesem Zustand sind die Gatepotentiale VG1 und VG2 auf dem niedrigsten Niveau. Da der N-Kanal-FET 10 dicht an einen Sperrzustand herankommt, ist der Strom IN einerseits so klein, daß er fast vernachlässigt werden kann. Andererseits steigt der Strom IP bis auf das Maximum an. Die obere Grenze der Ausgangsspannung VO wird durch das Gatepotential VG1 nicht begrenzt. Jedoch ist eine gewisse Spannung, die minimal ist, zwischen der Source und dem Drain des P-Kanal-FET 11 erforderlich, damit der Strom IP fließen kann. Die Spannung ist der minimalen Spannung VD, die etwa 0,1 V beträgt, zwischen dem Drain und der Source, die erforderlich ist, damit die Konstantstromquelle 12 funktioniert, im wesentlichen gleich.

Deshalb wird im Vergleich zu der Schaltung von 20 die obere Grenze der Ausgangsspannung um eine Schwellenspannung Vth von zum Beispiel 0,8 V angehoben, die auf Grund eines Substratvorspannungseffektes höher als die Schwellenspannung von zum Beispiel 0,5 V in einem Normalzustand ist. Die untere Grenze der Ausgangsspannung VO fällt gleichfalls um zum Beispiel 0,8 V ab. Da ferner die minimale erforderliche Spannung von (VG1 – VG2) etwa 0,1 V beträgt, kann VG1 bis auf einen Wert abfallen, der dicht bei (VSS + 0,1) V liegt, und dadurch kann der Strom IP bis auf die obere Grenze der Charakteristiken ansteigen, die der P-Kanal-FET 11 hat.

Durch Steuern der Gatespannung VG3 wird die Spannung zwischen den Ausgängen OP und ON der Gatepotentialdifferenzschaltung 16A, das heißt, die Spannung (VG1 – VG2) zwischen den Gates im wesentlichen konstantgehalten. Daher wird die Einstelloperation durch die Gatepotentialdifferenzeinstellschaltung 20 für die Gatepotentialdifferenzschaltung 16A durch den Anstieg des Energiezufuhrpotentials VDD im wesentlichen nicht beeinträchtigt.

Als nächstes wird die Gatepotentialdifferenzeinstellschaltung 20 erläutert.

Die Gatepotentialdifferenzeinstellschaltung 20 umfaßt eine Leerlaufstromdetektions- und Vergleichsschaltung 30 und eine Referenzschaltung 40, die einen Referenzwert für die Schaltung 30 vorsieht. Die Eingänge EP und EN der Schaltung 30 sind jeweilig mit den Gates des P-Kanal-FET 11 und des N-Kanal-FET 10 verbunden. Die Ausgabe der Leerlaufstromdetektions- und Vergleichsschaltung 30 wird für den Steuereingang der Gatepotentialdifferenzschaltung 16A vorgesehen.

Die Schaltung 30 detektiert den Strom Min(IP/&mgr;, IN/&mgr;), der zu einem Leerlaufstrom Min(IP, IN) proportional ist, der ein kleinerer der Ströme IP und IN ist, die durch die Transistoren 11 bzw. 10 fließen, und vergleicht den Wert Min(IP/&mgr;, IN/&mgr;) mit einem Ausgangsstrom IS der Referenzschaltung 40, wobei &mgr; eine Konstante ist, die bei einem Schritt der Schaltungskonstruktion bestimmt wird, und &mgr; > 1 ist. Die Schaltung steuert die Gatepotentialdifferenzschaltung 16A, so daß der detektierte Leerlaufstrom dem Referenzwert nahekommt. Dadurch wird eine Potentialdifferenz VPN zwischen den Ausgängen OP und ON feineingestellt.

Nun erfolgt eine eingehendere Beschreibung. Falls Min(IP/&mgr;, IN/&mgr;) > IS ist, nimmt dann die Spannungsdifferenz VPN zu, wodurch das Gatepotential VG1 ansteigt oder das Gatepotential VG2 abfällt. Daher nimmt der Strom IP oder IN ab, und Min(IP/&mgr;, IN/&mgr;) kommt dem Referenzstrom IS nahe. Falls im Gegensatz dazu Min(IP/&mgr;, IN/&mgr;) < IS ist, nimmt dann die Potentialdifferenz VPN ab, wodurch das Gatepotential VG1 abfällt oder das Potential VG2 ansteigt. Deshalb nimmt der Strom IP oder IN zu, und der Leerlaufstrom Min(IP, IN) liegt dicht bei &mgr;·IS. Demzufolge wird der Leerlaufstrom Min(IP, IN) an &mgr;·IS angenähert.

Als nächstes wird unter Bezugnahme auf 2 eine Ausführungsform der Gatepotentialdifferenzschaltung 16A und der Gatepotentialdifferenzeinstellschaltung 20 beschrieben.

Die Gatepotentialdifferenzschaltung 16A ist aus einem N-Kanal-FET als variables Lastelement gebildet.

In der Leerlaufstromdetektions- und Vergleichsschaltung 30 sind ein P-Kanal-FET 31, N-Kanal-FETs 32 und 33 zwischen den Leitern mit den Energiezufuhrpotentialen VDD und VSS seriell verbunden. Die Gates des P-Kanal-FET 31 und des N-Kanal-FET 33 sind jeweilig mit den Gates des P-Kanal-FET 11 und des N-Kanal-FET 10 von 1 verbunden, die Transistoren 31 und 11 bilden eine Stromspiegelschaltung, und die Transistoren 33 und 10 bilden auch eine Stromspiegelschaltung. Die W/L-Verhältnisse von jedem der Transistoren 31 und 33 sind das 1/&mgr;-fache von denen der Transistoren 11 bzw. 10. Ein Strom IP/&mgr; wird durch den P-Kanal-FET 31 fließen, während ein Strom IN/&mgr; durch den N-Kanal-FET 33 fließen wird. Da die Transistoren 31, 32 und 33 seriell verbunden sind, fließt als Resultat der Strom Min(IP/&mgr;, IN/&mgr;), der ein kleinerer von dem Strom IP/&mgr; und IN/&mgr; ist, das heißt, ein Strom, der zu dem Leerlaufstrom Min(IP, IN) proportional ist, durch die Transistoren 31, 32 und 33.

Die Referenzschaltung 40 und die N-Kanal-FETs 34 und 35 der Leerlaufstromdetektions- und Vergleichsschaltung 30 sind zwischen den Energiezufuhrpotentialen VDD und VSS seriell verbunden. Der N-Kanal-FET 32 ist inkorporiert, damit der Strom Min(IP/&mgr;, IN/&mgr;) durch den N-Kanal-FET 34 fließt, das Gate und das Drain des N-Kanal-FET 32 sind miteinander verbunden, und das Gate des N-Kanal-FET 32 ist mit dem Gate des N-Kanal-FET 34 verbunden. Damit die N-Kanal-FETs 32 und 34 als akkurate Stromspiegelschaltung funktionieren, müssen die Sourcepotentiale der N-Kanal-FETs 32 und 34 einander gleich sein. Der N-Kanal-FET 35 ist inkorporiert, um solch einer Bedingung auf entsprechende Weise für den N-Kanal-FET 33 zu entsprechen. Das heißt, das Gate des N-Kanal-FET 35 ist mit dem Gate des N-Kanal-FET 10 von 1 verbunden, und dadurch bilden der Transistor 35 und der Transistor 10 eine Stromspiegelschaltung. Da der Strom Min(IP/&mgr;, IN/&mgr;) durch den N-Kanal-FET 34 fließen wird und der Strom IN/&mgr; durch den N-Kanal-FET 35 fließen wird, fließt tatsächlich der Strom Min(IP/&mgr;, IN/&mgr;), der ein kleinerer von dem Strom IP/&mgr; und IN/&mgr; ist, durch die N-Kanal-FETs 34 und 35.

Die Referenzschaltung 40 ist eine Konstantstromquelle, ist auf dieselbe Weise wie die Konstantstromquelle 12 von 1 konfiguriert und wird einen Referenzstrom IS vorsehen.

Das Gate des N-Kanal-FET 16A ist mit dem Knoten zwischen der Konstantstromquelle 40 und dem N-Kanal-FET 34 verbunden, und das Potential VG3 des Gates des N-Kanal-FET 16A ändert sich auf folgende Weise.

Falls IS < Min(IP/&mgr;, IN/&mgr;) ist, wird sich der Referenzstrom IS dann erhöhen, und dadurch steigt die Spannung zwischen dem Drain und der Source der Konstantstromquelle 40 an (siehe 21(A)). Deshalb fällt die Gatespannung VG3 ab, und der Innenwiderstand des N-Kanal-FET 16A nimmt zu. Daher steigt das Gatepotential VG1 in 1 an, oder das Gatepotential VG2 fällt ab, der Leerlaufstrom Min(IP, IN) nimmt ab, und Min(IP/&mgr;, IN/&mgr;) kommt dem Referenzstrom IS nahe. Falls im Gegensatz dazu IS > Min(IP/&mgr;, IN/&mgr;) ist, verringert sich dann der Referenzstrom IS, und dadurch fällt die Spannung zwischen dem Drain und der Source der Konstantstromquelle 40 ab. Deshalb steigt die Gatespannung VG3 an, und der Innenwiderstand des N-Kanal-FET 16A nimmt ab. Daher fällt das Gatepotential VG1 in 1 ab, oder das Gatepotential VG2 steigt an, der Leerlaufstrom Min(IP, IN) nimmt zu, und Min(IP/&mgr;, IN/&mgr;) kommt dem Referenzstrom IS nahe.

Auf solch eine Weise wird der Leerlaufstrom Min(IP, IN) gesteuert, um der Referenzstrom IS zu sein.

Um den Energieverbrauch zu reduzieren, wird der Leerlaufstrom (Vorspannungsstrom) vorzugsweise auf das Minimum gesetzt, wodurch eine zufriedenstellende Operation eines Gegentaktverstärkers realisiert werden kann, und solch ein minimaler Strom wird bei einem Konstruktionsschritt selektiert.

Zweite Ausführungsform

3 zeigt eine Gatepotentialdifferenz und deren Einstellschaltung der zweiten Ausführungsform gemäß der vorliegenden Erfindung, die in dem Gegentaktverstärker von 1 inkorporiert sind.

In einer Leerlaufstromdetektions- und Vergleichsschaltung 30A sind der P-Kanal-FET 31 und ein N-Kanal-FET 31A zwischen den Energiezufuhrpotentialen VDD und VSS seriell verbunden, und es wird bewirkt, daß der Strom, der durch den P-Kanal-FET 31 fließt, durch den N-Kanal-FET 31A fließt. Das Gate des P-Kanal-FET 31 ist mit dem P-Kanal-FET 11 von

1 verbunden, der P-Kanal-FET 31 und der P-Kanal-FET 11 bilden die Stromspiegelschaltung, und der Strom IP/&mgr; fließt durch den P-Kanal-FET 31.

Zwischen den Energiezufuhrpotentialen VDD und VSS sind die Konstantstromquelle 40 und N-Kanal-FETs 36 und 37 der Schaltung 30A seriell verbunden, und die Konstantstromquelle 40 und N-Kanal-FETs 38 und 39 sind auch seriell verbunden. Die Gates der Transistoren 31A und 37 sind miteinander verbunden, und das Gate und das Drain des Transistors 31A sind miteinander verbunden, wodurch die N-Kanal-FETs 31A und 37 eine Stromspiegelschaltung bilden. Wenn angenommen wird, daß das Übertragungsverhältnis der Stromspiegelschaltung, die aus den Transistoren 31A und 37 gebildet ist, gleich 1 ist, wird der Strom IP/&mgr; durch den Transistor 37 fließen. Das Gate eines N-Kanal-FET 39 ist mit dem Gate des N-Kanal-FET 10 von 1 verbunden, und die N-Kanal-FETs 10 und 39 bilden eine Stromspiegelschaltung. Bei solch einer Konfiguration wird der Strom IN/&mgr; durch den N-Kanal-FET 39 fließen.

Übrigens sind die Gates der Transistoren 31a und 38 miteinander verbunden, um eine unvollständige Stromspiegelschaltung zu bilden, während die Gates des N-Kanal-FET 36 und des N-Kanal-FET 10 von 1 miteinander verbunden sind, um eine unvollständige Stromspiegelschaltung zu bilden. Daher werden Ströme, die IP/&mgr; und IN/&mgr; im wesentlichen gleich sind, jeweilig durch die Transistoren 38 und 36 fließen. Da die Transistoren 36 und 37 miteinander seriell verbunden sind, fließt tatsächlich fast Min(IP/&mgr;, IN/&mgr;) durch die Transistoren 36 und 37. Da die Transistoren 38 und 39 seriell miteinander verbunden sind, fließt ähnlich tatsächlich fast Min(IP/&mgr;, IN/&mgr;) durch die Transistoren 38 und 39. Deshalb fließt ein Strom von 2·Min(IP/&mgr;, IN/&mgr;), der zu dem Leerlaufstrom Min(IP, IN) proportional ist, zwischen der Konstantstromquelle 40 und dem Energiezufuhrpotential VSS, wie im Fall von 2.

Die Querverbindung und Operationen der N-Kanal-FETs 36 bis 39 sind genauso wie bei der US P 5,606,287.

Da in 2 die Sourcepotentiale der N-Kanal-FETs 32 und 34 nicht genau dieselben sind, ist die Stromspiegelschaltung, die aus ihnen gebildet ist, unvollständig. Da jedoch in 3 solch eine Ungenauigkeit in einer Richtung ausgeglichen wird, um Fehler zu reduzieren, wird der Leerlaufstrom der Gegentaktausgangsschaltung korrekter als in dem Fall von 2 gesteuert, um &mgr;·IS zu sein.

Dritte Ausführungsform

4 zeigt eine Gatepotentialdifferenz und deren Einstellschaltung der dritten Ausführungsform gemäß der vorliegenden Erfindung, die in dem Gegentaktverstärker von 1 inkorporiert sind.

In der Gatepotentialdifferenzschaltung 16B sind Widerstände 162 und 163 jeweilig mit der Source und dem Drain eines P-Kanal-FET 161 verbunden, und das Gatepotential VG3 des P-Kanal-FET 161 wird durch die Gatepotentialdifferenzeinstellschaltung 20A gesteuert. Wenn der Widerstandswert der Widerstände 162 und 163 R1 bzw. R2 ist, wird die Schaltungskonstruktion so vorgenommen, um einer Beziehung (Innenwiderstand des P-Kanal-FET 161) << (R1 + R2) zu entsprechen, wenn der Drainstrom ID durch den P-Kanal-FET 161 fließt.

Konstruktionsparameter werden so bestimmt, daß dann, wenn das Gatepotential VG3 des P-Kanal-FET 161 abfällt, um den Innenwiderstand des Transistors 161 zu verringern und den Drainstrom ID um einen kleinen Betrag &Dgr;ID zu erhöhen, &Dgr;ID·(R1 + R2) größer als ein Spannungsabfall zwischen der Source und dem Drain des P-Kanal-FET 161 ist. Wenn das Gatepotential VG3 abfällt, steigt daher das Gatepotential VG1 in 1 an, fällt das Gatepotential VG2 ab, und der Leerlaufstrom Min(IP, IN) nimmt ab. Wenn das Gatepotential VG3 ansteigt, wird eine Operation ausgeführt, die zu der oben beschriebenen entgegengesetzt ist.

Auf solch eine Weise wird der Leerlaufstrom Min(IP, IN) gesteuert, um &mgr;·IS zu sein.

Vierte Ausführungsform

5 zeigt einen Gegentaktverstärker der Klasse AB der vierten Ausführungsform gemäß der vorliegenden Erfindung.

Die Konfiguration der Eingangsschaltung 17A ist so, daß in 1 die Konstantstromquelle 12 und der FET 15 untereinander ausgetauscht sind und die Leitfähigkeitstypen der Konstantstromquelle 12 und des FET 15 vertauscht sind.

Die Phasenbeziehung zwischen der Wechselstromsignalkomponente in der Eingangsspannung VI und jener der Ausgangsspannung VO ist dieselbe wie im Fall von 1.

Es sei erwähnt, daß die Gatepotentialdifferenzeinstellschaltung 20 nicht auf die Schaltung 20 von 2 begrenzt ist, sondern sie kann die Schaltung 20A von 3 oder eine Schaltung 20B von 6 sein, die unten erläutert wird.

Fünfte Ausführungsform

6 zeigt ein anderes Konfigurationsbeispiel einer Gatepotentialdifferenz und ihrer Einstellschaltung von 1 als fünfte Ausführungsform.

In dieser Schaltung ist die Konfiguration so, daß Leitfähigkeitstypen aller FETs von 2 vertauscht sind und ferner VDD und VSS untereinander ausgetauscht sind. Die FETs nach der Vertauschung sind jeweilig mit denselben Bezugszeichen 16, 31A bis 35A und 40A versehen.

Falls Min(IP/&mgr;, IN/&mgr;) > IS ansteigt, steigt dann das Potential VG3 an, um den Innenwiderstand des P-Kanal-FET 16 zu erhöhen, und das Gatepotential VG1 steigt an, und das Gatepotential VG2 fällt ab. Daher verringert sich der Strom IP und IN so, daß der Leerlaufstrom Min(IP, IN) dicht bei &mgr; IS liegt. Falls Min(IP/&mgr;, IN/&mgr;) < IS ansteigt, fällt im Gegensatz dazu das Potential VG3 ab, um den Innenwiderstand des P-Kanal-FET 16 zu verringern, und das Gatepotential VG1 fällt ab oder das Gatepotential VG2 steigt an. Daher nimmt der Strom IP und IN zu, so daß der Leerlaufstrom Min(IP, IN) dicht bei &mgr;·IS liegt.

Sechste Ausführungsform

7 zeigt ein weiteres Konfigurationsbeispiel einer Gatepotentialdifferenz und ihrer Einstellschaltung von 1 als sechste Ausführungsform.

In dieser Schaltung ist die Konfiguration so, daß Leitfähigkeitstypen von allen FETs von 3 vertauscht sind und ferner VDD und VSS untereinander ausgetauscht sind. Die FETs nach der Vertauschung sind jeweilig durch dieselben Bezugszeichen gekennzeichnet.

Operationen von dieser Schaltung ergeben sich aus den Beschreibungen von 3 und 6, und deshalb wird eine Erläuterung von dieser Schaltung weggelassen.

Siebte Ausführungsform

8 zeigt noch ein anderes Konfigurationsbeispiel einer Gatepotentialdifferenz und ihrer Einstellschaltung von 1 als siebte Ausführungsform.

In einer Gatepotentialdifferenzschaltung 16C sind die Widerstände 163 und 162 mit der Source bzw. dem Drain eines N-Kanal-FET 161A verbunden, und das Gatepotential VG3 des N-Kanal-FET 161A wird durch die Gatepotentialdifferenzeinstellschaltung 20C gesteuert, die dieselbe wie jene von 7 ist.

Operationen von dieser Schaltung ergeben sich aus den Beschreibungen von 4, und deshalb wird die Erläuterung von dieser Schaltung weggelassen.

Achte Ausführungsform

9 zeigt eine schematische Konfiguration eines Operationsverstärkers der achten Ausführungsform gemäß der vorliegenden Erfindung.

Dieser ist zum Beispiel in einer integrierten Schaltung inkorporiert und wird in mobilen elektronischen Vorrichtungen wie zum Beispiel in einem tragbaren Telefon verwendet.

Diese Schaltung umfaßt einen Differenzverstärker 50 und einen Gegentaktverstärker 60 der Klasse AB (im folgenden einfach als Verstärker bezeichnet) zum Verstärken der Steuerungsfähigkeit der Ausgangsspannung VA der Schaltung 50.

In 9 sind P3, P4 und 11 jeweils P-Kanal-FETs, und N1, N2 und 10 sind jeweils N-Kanal-FETs.

In dem Differenzverstärker 50 sind die Sources der Transistoren N1 und N2 durch eine Konstantstromquelle 51 mit einem Leiter verbunden, der das Energiezufuhrpotential VSS hat, und die Drains der Transistoren N1 und N2 sind durch die Transistoren P3 bzw. P4 mit dem Energiezufuhrpotential VDD verbunden (VDD > VSS). Das Gate des Transistors P3 ist mit seinem Drain und dem Gate des Transistors P4 verbunden, und die Transistoren P3 und P4 bilden eine Stromspiegelschaltung.

Eingangsspannungssignale *VI und VI, die zueinander komplementär sind, werden jeweilig für die Gates der Transistoren N1 und N2 vorgesehen, und eine Spannung VA wird von dem Drain des Transistors N2 ausgegeben, um für den Verstärker 60 vorgesehen zu werden.

Wenn die Eingangsspannungssignale *VI und VI abfallen bzw. ansteigen, fällt die Spannung VA ab, während im umgekehrten Fall die Spannung VA ansteigt.

In der Gegentaktausgangsschaltung 61 des Verstärkers 60 ist der Verbindungsknoten zwischen den Transistoren 11 und 10 mit dem Ausgang OUT verbunden. Eine Konstantstromquelle 63 ist mit dem Transistor 10 parallel verbunden. Das Spannungssignal VA wird für das Gate des Transistors 11 vorgesehen. Eine Spannungssteuerschaltung 64 erzeugt eine Spannung VB, die erhalten wird, indem die Spannung VA mit &agr; multipliziert wird und die Spannung &agr;·VA um –&bgr; verschoben wird, das heißt, die Spannung VB wird durch die obige Gleichung (6) ausgedrückt, wobei &agr; ein vorbestimmter positiver Wert ist und &bgr; ein vorbestimmter Wert ist. &bgr; hat im Fall von 9 ein positives Vorzeichen. Die Schaltung 64 sieht die Spannung VB für das Gate des Transistors 10 vor.

Die Last 18 und die Gleichstromenergiezufuhr 19 sind zwischen dem Ausgang OUT und dem Leiter mit dem Energiezufuhrpotential VSS seriell verbunden.

Die Ströme, die durch die Transistoren 11 und 10 und die Konstantstromquelle 63 fließen, sind mit IP, IN bzw. IO bezeichnet, wie in 9 gezeigt.

10 zeigt eine Beziehung der Spannung VA zu den Strömen IP und (IN + IO).

Konstruktionsparameter werden so bestimmt, daß dann, wenn die Spannung VB die Schwellenspannung Vth des Transistors 10 ist, die Beziehung IP = IO gilt. In diesem Fall ist IN = 0, und der Strom – (IN + IO – IP), der durch die Last 18f liebt, ist Null.

Gemäß diesem stabilen vorgespannten Zustand nimmt der Innenwiderstand des Transistors 11 zu und der Strom IP ab, wenn die Spannung VA ansteigt. Da &agr; > 0 ist, steigt die Spannung VB mit dem Anstieg der Spannung VA auch an, nimmt der Innenwiderstand des Transistors 10 ab und der Strom IN zu. Demzufolge fließt ein Strom (IN + IO – IP) von der Last 18 zu dem Ausgang OUT.

Wenn im Gegensatz dazu die Spannung VA von dem stabilen vorgespannten Zustand abfällt, nimmt der Innenwiderstand des Transistors 11 ab und der Strom IP zu. Mit dem Abfall der Spannung VA fällt VB ab, nimmt der Innenwiderstand des Transistors 10 zu und der Strom IN ab. Demzufolge fließt ein Strom – (IN + IO – IP) von dem Ausgang OUT zu der Last 18.

Der Strom IN = I wird etwa durch die obigen Gleichungen (4) und (5) ausgedrückt. Demzufolge gilt die Gleichung (7).

Aus dieser Gleichung (7) geht hervor, daß die Stromsteuerungsfähigkeit des Verstärkers 60 verbessert werden kann, indem ein zweckmäßiger großer Wert von &agr; bestimmt wird. Für diesen Wert von &agr; ist es möglich, VB = Vth, das heißt, VA = (&bgr; + Vth)/&agr; geltend zu machen, indem ein geeigneter Wert von &bgr; auf der Basis der Gleichung (6) bestimmt wird. Hierbei gilt IN = 0.

Wenn VB < Vth ist, wie in 10 gezeigt, gilt IN = 0, und die Leerlaufstromkomponente in dem Strom IP ist gleich dem Strom IO, der durch die Konstantstromquelle 63 fließt. Dadurch ist es möglich, den Leerlaufstrom konstant zu machen. Ferner kann der Leerlaufstrom IO unabhängig von dem Maximalwert des Stroms IN bestimmt werden.

Demzufolge kann nicht nur die Verbesserung der Laststeuerungsfähigkeit und die Verringerung des Leerlaufstroms effektiv erreicht werden, sondern die Schaltungskonstruktion kann auch einfacher sein.

Neunte Ausführungsform

11 zeigt eine schematische Konfiguration eines Operationsverstärkers der neunten Ausführungsform gemäß der vorliegenden Erfindung.

Diese Schaltung hat eine Konfiguration, die erhalten wird, indem die Konstantstromquelle 63 aus der Schaltung von 9 entfernt wird.

Auf Grund dieser Entfernung wird, wenn die Last 18 in Verbindung ist, in dem stabilen vorgespannten Zustand, wenn IP = IN ist, um eine Überkreuzungsverzerrung zu verringern, IN = 0 kaum realisiert. In diesem Zustand wird die Spannung VB dicht an die Schwellenspannung Vth herangebracht, um die Beziehung VB > Vth zu erfüllen.

Wenn die Spannung VA von diesem stabilen vorgespannten Zustand aus abfällt, darf VB < Vth sein, wodurch der Leerlaufstrom der Transistoren 11 und 10 kleiner werden kann.

Ferner kann die Stromsteuerungsfähigkeit des Verstärkers 60A mit einem zweckmäßig großen Wert von &agr; verbessert werden.

Demzufolge kann eine Verbesserung der Laststeuerungsfähigkeit und eine Verringerung des Leerlaufstroms erreicht werden.

Zehnte Ausführungsform

12 zeigt eine schematische Konfiguration eines Operationsverstärkers der zehnten Ausführungsform gemäß der vorliegenden Erfindung.

In dieser Schaltung ist die Spannungssteuerschaltung 64 von 9 aus Spannungskonvertierungsschaltungen 641 und 642 gebildet.

Die Spannungskonvertierungsschaltung 641 konvertiert die Spannung VA in die Spannung VC, und die Spannungskonvertierungsschaltung 642 konvertiert die Spannung VC in die Spannung VB.

Da die Spannung VA in zwei Stufen in die Spannung VB konvertiert wird, ist es einfacher, &agr; und &bgr; bei dem Konstruktionsschritt zu bestimmen. Das heißt, die Spannungen VC und VB werden durch die folgenden Gleichungen ungefähr ausgedrückt: VC = &agr;1·VA – &bgr;1 VB = &agr;2·VC – &bgr;2

sDie folgende Gleichung wird aus den obigen zwei Gleichungen abgeleitet: VB = (&agr;1·&agr;2) VA – (&agr;2·&bgr;1 + &bgr;2)

Demzufolge ist es nicht nur erforderlich, &agr;1, &agr;2, &bgr;1 und &bgr;2, die jeweils im wesentlichen konstant sind, so zu bestimmen, daß &agr; = &agr;1·&agr;2 und &bgr; = &agr;2·&bgr;1 + &bgr;2 gilt. Falls &agr;1 > 0 ist, ist dann &agr;2 > 0, während dann, falls &agr;1 < 0 ist, &agr;2 < 0 ist.

Die anderen Punkte sind dieselben wie bei 9.

In den folgenden Ausführungsformen sind 13 und 14 jeweils Konfigurationsbeispiele von 12, und 16 und 17 sind jeweils Konfigurationsbeispiele von 11.

Elfte Ausführungsform

13 ist der Operationsverstärker der elften Ausführungsform gemäß der vorliegenden Erfindung.

In 13 sind P7 und P8 jeweils P-Kanal-FETs.

In der Spannungskonvertierungsschaltung 641 des Verstärkers 60 sind der Transistor P7 und eine Konstantstromquelle 65 zwischen Leitern mit den Energiezufuhrpotentialen VDD und VSS seriell verbunden. Die Spannung VA wird für das Gate des Transistors P7 vorgesehen, und die Spannung VC wird von einem Verbindungsknoten zwischen dem Transistor P7 und der Konstantstromquelle 65 ausgegeben. Da die Konstantstromquelle 65 mit dem Transistor P7 seriell verbunden ist, der Innenwiderstand des Transistors P7 zunimmt, wenn die Spannung VA ansteigt, fällt dann die Spannung VC ab. Wenn im Gegensatz dazu die Spannung VA abfällt, der Innenwiderstand des Transistors P7 abnimmt, steigt dann die Spannung VC an. Dafür ist &agr;1 < 0.

In der Spannungskonvertierungsschaltung 642 sind ähnlich wie bei der Spannungskonvertierungsschaltung 641 der Transistor P8 und eine Konstantstromquelle 66 zwischen den Leitern mit den Energiezufuhrpotentialen VDD und VSS seriell verbunden. Die Spannung VC wird für das Gate des Transistors P8 vorgesehen, und die Spannung VB wird von einem Verbindungsknoten zwischen dem Transistor P8 und der Konstantstromquelle 66 ausgegeben. Da die Konstantstromquelle 66 mit dem Transistor P8 seriell verbunden ist, der Innenwiderstand des Transistors P8 zunimmt, wenn die Spannung VC ansteigt, fällt dann die Spannung VB ab. Wenn im Gegensatz dazu die Spannung VC abfällt, der Innenwiderstand des Transistors P8 abnimmt, steigt dann die Spannung VB an. Dafür ist &agr;2 < 0.

Wenn die Spannung VA ansteigt, steigt demzufolge die Spannung VB auch an, während dann, wenn die Spannung VA abfällt, die Spannung VB auch abfällt.

Die anderen Punkte sind dieselben wie bei 12.

Als nächstes werden die Gleichungen von &agr; und &bgr; in der obigen Gleichung (6) hergeleitet.

Wenn die Ströme, die durch den Transistor P7, die Konstantstromquelle 65, den Transistor P8 und die Konstantstromquelle 66 fließen, als I7, I65, I8 bzw. I66, die Schwellenspannung des Transistors P7 als Vth7, die Steilheiten der Transistoren P7 und P8 als gm7 bzw. gm8, die Source-Drain-Widerstände der Transistoren P7 und P8 als R7 bzw. R8 und die Innenwiderstände der Konstantstromquelle 65 und 66 als R25 bzw. R26 bezeichnet werden, gelten die folgenden Gleichungen. I7 = gm7(VDD – VA – Vth7)(10) VC = (I7 – I65)R7//R65 + VDD·R65/(R65 + R7)(11) I8 = gm8(VDD – VC – Vth8)(12) VB = (I8 – I66)R8//R66 + VDD·R66/(R66 + R8)(13)

Die Gleichung (13) entspricht der Gleichung (6), und unter Verwendung der Beziehungen in den Gleichungen (10) bis (12) werden &agr; und &bgr; durch die folgenden Gleichungen ausgedrückt. &agr; = gm8·gm7·(R65//R7)·(R8//R66) &bgr; = gm8·(R8//R66)·(VDD + gm7·Vth7 (R7//R65) + I65(R7//R65) – gm7·VDD(R7//R65) – VDD·R65/(R65 + R7) – Vth8) – I66·(R8//R66) – VDD·R66/(R66 + R8)

Hierbei bezeichnet das Symbol // eine Parallelverbindung, und zum Beispiel ist R7//R65 = R7·R65/(R7 + R65).

Zwölfte Ausführungsform

14 zeigt einen Operationsverstärker der zwölften Ausführungsform gemäß der vorliegenden Erfindung.

In 14 ist N7 ein N-Kanal-FET.

In einer Spannungskonvertierungsschaltung 641A eines Verstärkers 60B sind eine Konstantstromquelle 65A und der Transistor N7 zwischen Leitern mit Energiezufuhrpotentialen VDD und VSS seriell verbunden. Die Spannung VA wird für das Gate des Transistors N7 vorgesehen, und die Spannung VC wird von einem Verbindungsknoten zwischen dem Transistor N7 und der Konstantstromquelle 65A ausgegeben. Da die Konstantstromquelle 65A mit dem Transistor N7 seriell verbunden ist, sich der Innenwiderstand des Transistors N7 verringert, wenn die Spannung VA ansteigt, fällt dann die Spannung VC ab. Wenn im Gegensatz dazu die Spannung VA abfällt, der Innenwiderstand des Transistors P7 zunimmt, steigt dann die Spannung VC an.

Die anderen Punkte sind dieselben wie bei 13.

Dreizehnte Ausführungsform

15 zeigt einen Operationsverstärker der dreizehnten Ausführungsform gemäß der vorliegenden Erfindung.

In 15 sind P1 und P2 jeweils P-Kanal-FETs, und N3, N4 und N8 sind jeweils N-Kanal-FETs.

In den Verstärkern 50 und 60 von 13, die Spannungskonvertierungsschaltung 641 ausgenommen, wird durch Vertauschen der Leitfähigkeitstypen der FETs und auch durch gegenseitiges Austauschen der Energiezufuhrpotentiale VDD und VSS die Konfiguration eines Differenzverstärkers 50A und eines Verstärkers 60A von 15 erhalten. Die Spannung VA wird für das Gate des Transistors 10 vorgesehen, und die Ausgangsspannung VB von einer Spannungskonvertierungsschaltung 642A wird für das Gate des Transistors 11 vorgesehen.

Wenn die Spannung VA ansteigt, nimmt der Innenwiderstand des Transistors 10 ab, und der Strom IN nimmt zu.

Wenn andererseits die Spannung VA ansteigt, fällt die Spannung VC durch die Spannungskonvertierungsschaltung 641 ab. Da in der Spannungskonvertierungsschaltung 642A eine Konstantstromquelle 66A mit dem Transistor N8 seriell verbunden ist, der Innenwiderstand des Transistors N8 zunimmt, wenn die Spannung VC abfällt, steigt dann die Spannung VB an. Daher nimmt der Innenwiderstand des Transistors 11 zu und der Strom IP ab.

Wenn die Spannung VA ansteigt, nimmt demzufolge der Strom IN zu und der Strom IP ab, wodurch ein Strom (IN – IP) zunimmt.

Wenn im Gegensatz dazu die Spannung VA abfällt, nimmt der Innenwiderstand des Transistors 10 zu, und der Strom IN nimmt ab.

Wenn andererseits die Spannung VA abfällt, steigt die Spannung VC durch die Spannungskonvertierungsschaltung 641 an. Da in der Spannungskonvertierungsschaltung 642A die Spannung VC ansteigt, nimmt der Innenwiderstand des Transistors N8 ab, und die Spannung VB fällt ab. Daher nimmt der Innenwiderstand des Transistors 11 ab, und der Strom IP nimmt zu.

Wenn die Spannung VA abfällt, verringert sich dann demzufolge der Strom IN, und der Strom IP nimmt zu, wodurch der Strom (IN – IP) abnimmt.

Da in dieser dreizehnten Ausführungsform im Gegensatz zu dem Fall von 13 die Spannung VB für das Gate des Transistors 11 vorgesehen wird und die Spannung VA für das Gate des Transistors 10 vorgesehen wird, gelten die Beziehungen VB > VA und &bgr; < 0.

Vierzehnte Ausführungsform

16 zeigt einen Operationsverstärker der vierzehnten Ausführungsform gemäß der vorliegenden Erfindung.

In 16 ist N9 ein N-Kanal-FET.

In einer Spannungskonvertierungsschaltung 642B eines Verstärkers 60C wird der Transistor N9, dessen Drain und Gate miteinander verbunden sind, für die Konstantstromquelle 66 in 14 eingesetzt. Das Gate des Transistors N9 ist mit dem Gate des Transistors 10 verbunden, und die Transistoren N9 und N10 bilden eine Stromspiegelschaltung. Die Transistoren N9 und N10 dienen jeweilig als Eingangs- und Ausgangsstufen der Stromspiegelschaltung.

Die anderen Punkte sind dieselben wie bei 14, aus der die Konstantstromquelle 63 weggelassen wird.

Wenn die Spannung VC durch den Abfall der Spannung VA angehoben wird, nimmt der Innenwiderstand des Transistors P8 zu, und der Strom, der durch den Transistor N9 fließt, nimmt ab, wodurch der Strom IN abnimmt. Mit anderen Worten, mit dem Abfall der Spannung VA fällt die Spannung VB ab und verringert sich der Strom IN.

Wenn im Gegensatz dazu VC durch den Anstieg der Spannung VA abfällt, nimmt dann der Innenwiderstand des Transistors P8 ab, und der Strom, der durch den Transistor N9 fließt, nimmt zu, wodurch der Strom IN zunimmt. Mit anderen Worten, mit dem Anstieg der Spannung VA steigt die Spannung VB an und erhöht sich der Strom IN.

Fünfzehnte Ausführungsform

17 zeigt einen Operationsverstärker der fünfzehnten Ausführungsform gemäß der vorliegenden Erfindung.

In 17 ist P10 ein P-Kanal-FET.

In einer Spannungskonvertierungsschaltung 641B eines Verstärkers 60D wird der Transistor P10, dessen Drain und Gate miteinander verbunden sind, für die Konstantstromquelle 65A in 16 eingesetzt. Das Gate des Transistors P10 ist mit dem Gate des Transistors P8 verbunden, und die Transistoren P10 und P8 bilden eine Stromspiegelschaltung. Die Transistoren P10 und P8 dienen jeweilig als Eingangs- und Ausgangsstufen der Stromspiegelschaltung.

Die anderen Punkte sind dieselben wie bei 16. Wenn die Spannung VA ansteigt, nimmt dann der Innenwiderstand des Transistors N7 ab, und der Strom, der durch den Transistor P10 fließt, nimmt zu, wodurch der Strom, der durch den Transistor P8 fließt, auch zunimmt. Da der Transistor N9 und der Transistor 10 auch die Stromspiegelschaltung bilden, nimmt der Strom IN auch zu. Mit anderen Worten, mit der Verringerung des Innenwiderstandes des Transistors N7 fällt die Spannung VC ab und nimmt der Innenwiderstand des Transistors P8 ab, wodurch die Spannung VB ansteigt und der Strom IN zunimmt.

Wenn im Gegensatz dazu die Spannung VA abfällt, nimmt dann der Innenwiderstand des Transistors N7 zu, und der Strom, der durch den Transistor P10 fließt, nimmt ab, wodurch auch der Strom, der durch den Transistor P8 fließt, abnimmt und ferner der Strom IN abnimmt. Mit anderen Worten, mit einer Erhöhung des Innenwiderstandes des Transistors N7 steigt die Spannung VC an und nimmt der Innenwiderstand des Transistors P8 zu, wodurch die Spannung VB abfällt und der Strom IN abnimmt.

Sechzehnte Ausführungsform

18 zeigt einen Operationsverstärker der sechzehnten Ausführungsform gemäß der vorliegenden Erfindung.

In 18 sind P13, P14, 11A, P17 und P18 jeweils PNP-Transistoren, und N11, N12 und 10A sind jeweils NPN-Transistoren.

Diese Schaltung hat eine Konfiguration, die erhalten wird, indem ein PNP-Transistor und ein NPN-Transistor für einen P-Kanal-FET bzw. einen N-Kanal-FET in 13 eingesetzt werden.

Es ist üblich, daß auch bei solch einer Ersetzung gleiche Operationen ausgeführt werden, und Operationen von Verstärkern 50B und 60E sind jeweilig denen der Verstärker 50 und 60 von 13 gleich. Deshalb werden deren Beschreibungen weggelassen.

Siebzehnte Ausführungsform

19 zeigt einen Operationsverstärker der siebzehnten Ausführungsform gemäß der vorliegenden Erfindung.

In 19 sind P11, P12 und 11B jeweils PNP-Transistoren, und N3, N14, 10B, N17 und N18 sind jeweils NPN-Transistoren.

Diese Schaltung hat eine Konfiguration, die erhalten wird, indem Transistoren mit PNP und NPN ausgetauscht werden und die Energiezufuhrpotentiale VDD und VSS in 18 ausgetauscht werden.

Es ist üblich, daß auch bei solch einem Austausch gleiche Operationen ausgeführt werden, und Operationen von Verstärkern 50C und 60F sind jeweilig denen der Differenzverstärker 50B und 60E von 18 gleich. Deshalb werden Beschreibungen von ihnen weggelassen.

Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, versteht sich, daß die Erfindung nicht darauf begrenzt ist und daß verschiedene Veränderungen und Abwandlungen vorgenommen werden können, ohne vom Grundgedanken und Schutzumfang der Erfindung abzuweichen.

Zum Beispiel können in einer Schaltung, bei der FETs verwendet werden, diese durch Bipolartransistoren ersetzt werden. In diesem Fall wird die Schaltung, bei der Bipolartransistoren eingesetzt werden, erhalten, indem NPN-Transistoren und PNP-Transistoren für die N-Kanal-FETs bzw. die P-Kanal-FETs eingesetzt werden.

Ferner kann eine Gatepotentialdifferenzschaltung eine Konfiguration mit einer Pegelverschiebungsschaltung haben, wie etwa mit einer Diode, die mit einem gesteuerten Transistor seriell verbunden ist.

Kombinationen von Schaltungsblöcken von den oben beschriebenen Ausführungsformen können eingesetzt werden.

Weiterhin kann ein Effekt wie derjenige, der hinsichtlich der Schaltung von 11 beschrieben wurde, auch dann erhalten werden, wenn solch eine Stromsteuerschaltung anstelle des Transistors 10 in 11 eingesetzt wird, die den Strom IN, der durch sie selbst fließt, als Reaktion auf die Spannung VB so steuert, daß Beziehungen IN = GM(VB – VTH) für VB > VTH und IN = 0 für VB < VTH erfüllt werden, wobei GM die Steilheit der Stromsteuerschaltung bezeichnet und VTH die Schwellenspannung der Stromsteuerschaltung bezeichnet. Zusätzlich kann auf dieselbe Weise wie bei 9 eine Konstantstromschaltung mit dieser Stromsteuerschaltung parallel verbunden sein, um wie oben beschrieben.


Anspruch[de]
  1. Gegentaktverstärkerschaltung mit:

    einer Gegentaktausgangsschaltung mit ersten und zweiten Transistoren (11 und 10), die zwischen ersten und zweiten Energiezufuhrpotentialen seriell verbunden sind, wobei eine Leitfähigkeit des zweiten Transistors zu jener des ersten Transistors entgegengesetzt ist, von welchen ersten und zweiten Transistoren jeder einen Steuereingang hat;

    einer Steuereingangspotentialdifferenzschaltung (16A) mit ersten und zweiten Enden (OP und ON), wobei das erste Ende mit dem Steuereingang des ersten Transistors und das zweite Ende mit dem Steuereingang des zweiten Transistors verbunden ist,

    und einem Steuereingang zum Empfangen eines einzigen Steuersignals (VG3), um eine Spannung zwischen den ersten und zweiten Enden als Reaktion auf das Steuersignal einzustellen; und

    einer Eingangsschaltung (17) zum Verändern von Potentialen der ersten und zweiten Enden als Reaktion auf ein Eingangssignal (VI), wobei die Spannung (VPN) zwischen dem ersten und dem zweiten Ende konstantgehalten wird; und wobei

    die Eingangsschaltung (17)

    eine Konstantstromquelle (12), die zwischen dem ersten Ende und dem ersten Energiezufuhrpotential verbunden ist, wobei die Konstantstromquelle einen Transistor (VG0) enthält, der einen Steuereingang zum Empfangen eines vorbestimmten Potentials hat; und wobei

    die Eingangsschaltung (17)

    einen Eingangstransistor (15) enthält, der zwischen dem zweiten Ende und dem zweiten Energiezufuhrpotential verbunden ist und einen Steuereingang zum Empfangen eines Eingangssignals (VI) hat umfasst, und

    einer Leerlaufstromdetektions- und Vergleichsschaltung (30) zum Detektieren eines zu einem Leerlaufstrom proportionalen Stromes, der zwischen dem ersten und dem zweiten Energiezufuhrpotential durch den ersten und den zweiten Transistor fließt,

    und zum Erzeugen eines Steuersignals (VG3), so daß der delektierte Strom gleich einem Referenzwert (IS) wird.
  2. Gegentaktverstärkerschaltung nach Anspruch 1, ferner mit einer Referenzschaltung (40) zum Ausgeben des Referenzwertes (IS).
  3. Gegentaktverstärkerschaltung nach Anspruch 2, bei der die Steuereingangspotentialdifferenzschaltung (16A) einen Transistor enthält, der zwischen den ersten und zweiten Enden (OP und ON) verbunden ist und einen Steuereingang als genannten Steuereingang der Steuereingangspotentialdifferenzschaltung hat.
  4. Gegentaktverstärkerschaltung nach Anspruch 3,

    bei der die Referenzschaltung (40) einen weiteren Transistor umfaßt, der einen Steuereingang zum Empfangen eines weiteren vorbestimmten Potentials hat,

    bei der die Leerlaufstromdetektions- und Vergleichsschaltung (30) umfaßt:

    einen dritten Transistor (31), der verbunden ist, und mit dem ersten Transistor (11) eine Stromspiegelschaltung bildet;

    einen vierten Transistor (33), der verbunden ist, um mit dem zweiten Transistor (10) eine Stromspiegelschaltung zu bilden;

    einen fünften Transistor (32), der zwischen den dritten und vierten Transistoren verbunden ist; und

    einen sechsten Transistor (34), der verbunden ist, um mit dem fünften Transistor eine Stromspiegelschaltung zu bilden, und mit dem Transistor der Referenzschaltung seriell verbunden ist.
  5. Gegentaktverstärkerschaltung nach Anspruch 4, bei der die Leerlaufstromdetektions- und Vergleichsschaltung (30) ferner einen siebten Transistor (35) umfaßt, der mit dem sechsten Transistor (34) seriell verbunden ist und verbunden ist, und mit dem zweiten Transistor (10) eine Stromspiegelschaltung bildet.
  6. Gegentaktverstärkerschaltung nach Anspruch 3, bei der die Referenzschaltung (40) ein weiterer Transistor ist, der einen Steuereingang zum Empfangen eines weiteren vorbestimmten Potentials hat,

    bei der die Leerlaufstromdetektions- und Vergleichsschaltung (30A) umfaßt:

    einen dritten Transistor (31), der verbunden ist, und mit dem ersten Transistor (11) eine Stromspiegelschaltung bildet;

    einen vierten Transistor (31A), der mit dem dritten Transistor (31) seriell verbunden ist;

    einen fünften Transistor (37), der verbunden ist, und mit dem vierten Transistor (31A) eine Stromspiegelschaltung bildet;

    einen sechsten Transistor (39), der verbunden ist, und mit dem zweiten Transistor (10) eine Stromspiegelschaltung bildet;

    einen siebten Transistor (38), der zwischen dem sechsten Transistor (39) und dem Transistor der Referenzschaltung (40) verbunden ist und verbunden ist, und mit dem vierten Transistor (31A) eine Stromspiegelschaltung bildet; und

    einen achten Transistor (36), der zwischen dem fünften Transistor (37) und dem Transistor der Referenzschaltung (40) verbunden ist und verbunden ist, und mit dem zweiten Transistor (10) eine Stromspiegelschaltung bildet.
  7. Gegentaktverstärkerschaltung nach Anspruch 1,

    bei der das erste Energiezufuhrpotential höher als das zweite Energiezufuhrpotential ist,

    bei der die Gegentaktausgangsschaltung (60) einen P-Kanal-FET als ersten Transistor (11) und einen N-Kanal-FET als zweiten Transistor (10) hat, ein Ende des P-Kanal-FET mit dem ersten Energiezufuhrpotential verbunden ist, ein Ende des N-Kanal-FET mit dem zweiten Energiezufuhrpotential verbunden ist.
  8. Gegentaktverstärkerschaltung nach Anspruch 1, bei der der Transistor (VG0) der Konstantstromquelle (12) der Eingangsschaltung (17) ein P-Kanal-FET ist und der Eingangstransistor (15) ein N-Kanal-FET ist.
  9. Gegentaktverstärkerschaltung nach Anspruch 5,

    bei der die Referenzschaltung (40) ein P-Kanal-FET ist, der ein Gate zum Empfangen eines vorbestimmten Potentials hat,

    bei der der dritte Transistor (31) ein P-Kanal-FET ist,

    bei der die vierten bis siebten Transistoren (33, 32, 34 und 35) jeweils N-Kanal-FETs sind.
  10. Gegentaktverstärkerschaltung nach Anspruch 6,

    bei der die Referenzschaltung (40) ein P-Kanal-FET ist, der ein Gate zum Empfangen eines vorbestimmten Potentials hat,

    bei der der dritte Transistor (31) ein P-Kanal-FET ist,

    bei der die vierten bis achten Transistoren (31A, 37, 39, 38 und 36) jeweils N-Kanal-FETs sind.
  11. Gegentaktverstärkerschaltung nach Anspruch 10, bei der der Transistor der Steuereingangspotentialdifferenzschaltung (16A) ein N-Kanal-FET ist.
  12. Gegentaktverstärkerschaltung nach Anspruch 10, bei der der Transistor der Steuereingangspotentialdifferenzschaltung (16B) ein P-Kanal-FET ist und die Steuereingangspotentialdifferenzschaltung (16B) ferner einen Widerstand (161; 162) umfaßt, der mit ihm seriell verbunden ist.
  13. Gegentaktverstärkerschaltung nach Anspruch 5,

    bei der die Referenzschaltung (40A) ein N-Kanal-FET ist, der ein Gate zum Empfangen eines vorbestimmten Potentials hat,

    bei der der dritte Transistor (31A) ein N-Kanal-FET ist,

    bei der die vierten bis siebten Transistoren (33A, 32A, 34A und 35A) jeweils P-Kanal-FETs sind.
  14. Gegentaktverstärkerschaltung nach Anspruch 6,

    bei der die Referenzschaltung (40A) ein N-Kanal-FET ist, der ein Gate zum Empfangen eines vorbestimmten Potentials hat,

    bei der der dritte Transistor (31B) ein N-Kanal-FET ist,

    bei der die vierten bis achten Transistoren (31C, 37A, 39A, 38A und 36A) jeweils P-Kanal-FETs sind.
  15. Gegentaktverstärkerschaltung nach Anspruch 14, bei der der Transistor der Steuereingangspotentialdifferenzschaltung (16) ein P-Kanal-FET ist.
  16. Gegentaktverstärkerschaltung nach Anspruch 14, bei der der Transistor der Steuereingangspotentialdifferenzschaltung (16C) ein N-Kanal-FET (161A) ist und die Steuereingangspotentialdifferenzschaltung ferner einen Widerstand (161; 162) umfaßt, der mit ihm seriell verbunden ist.
  17. Gegentaktverstärkerschaltung nach Anspruch 1,

    bei der das erste Energiezufuhrpotential niedriger als das zweite Energiezufuhrpotential ist,

    bei der die Gegentaktausgangsschaltung einen N-Kanal-FET (10) als ersten Transistor und einen P-Kanal-FET (11) als zweiten Transistor hat, ein Ende des N-Kanal-FET mit dem ersten Energiezufuhrpotential verbunden ist, ein Ende des P-Kanal-FET mit dem zweiten Energiezufuhrpotential verbunden ist.
  18. Gegentaktverstärkerschaltung nach Anspruch 1,

    bei der der Transistor der Konstantstromquelle (12A) der Eingangsschaltung (17A) ein N-Kanal-FET ist,

    bei der der Eingangstransistor (15A) ein P-Kanal-FET ist.
Es folgen 24 Blatt Zeichnungen






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