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Dokumentenidentifikation DE69828834T2 12.01.2006
EP-Veröffentlichungsnummer 0000869557
Titel Ferroelektrische Speicherzelle und deren Herstellungsverfahren
Anmelder Sharp K.K., Osaka, JP;
Sharp Microeletronics Technology, Inc., Camas, Wash., US
Erfinder Hsu, Sheng Teng, Camas, US;
Lee, Jong Jan, Camas, US;
Peng, Chien-Hsiung, Vancouver, US
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Aktenzeichen 69828834
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 06.03.1998
EP-Aktenzeichen 983016882
EP-Offenlegungsdatum 07.10.1998
EP date of grant 02.02.2005
Veröffentlichungstag im Patentblatt 12.01.2006
IPC-Hauptklasse H01L 29/51(2006.01)A, F, I, ,  ,  ,   
IPC-Nebenklasse H01L 27/115(2006.01)A, L, I, ,  ,  ,      H01L 21/8247(2006.01)A, L, I, ,  ,  ,      

Beschreibung[de]
HINTERGRUND DER ERFINDUNG 1. GEBIET DER ERFINDUNG

Die Erfindung betrifft ferroelektrische Dünnfilme, die in nichtflüchtigen Speichern verwendet werden, und speziell betrifft sie einen Metall-Ferroelektrikum-Metalloxid-Siliciumhalbleiter.

2. BESCHREIBUNG DER EINSCHLÄGIGEN TECHNIK

Diese Anmeldung betrifft ferroelektrische Dünnfilme, die in nichtflüchtigen Speichern verwendet werden, und speziell betrifft sie einen Metall-Ferroelektrikum-Metall-Siliciumhalbleiter (oder einen Metall-Ferroelektrikum-Metall-Siliciumhalbleiter mit flachem Übergang). Bekannte ferroelektrische Direktzugriffsspeicher (FRAM) sind mit einem Transistor (1T) und einem Kondensator (1C) aufgebaut. Der Kondensator wird im Allgemeinen dadurch hergestellt, dass ein ferroelektrischer Dünnfilm zwischen zwei leitende Elektroden eingebettet wird, die im Allgemeinen aus Platin hergestellt werden. Die Schaltungskonfiguration und die Lese/Schreib-Sequenz dieses Speichertyps sind ähnlich denen herkömmlicher dynamischer Direktzugriffsspeicher (DRAM), mit der Ausnahme, dass in einem FRAM keine Datenauffrischung erforderlich ist. Bekannte FRAMs verfügen über ein Ermüdungsproblem, das im ferroelektrischen Kondensator beobachtet wurde und das eines der Haupthindernisse ist, die die Konkurrenzfähigkeit und den kommerziellen Nutzen derartiger Speicher einschränken. Die Ermüdung ist das Ergebnis einer Abnahme der schaltbaren Polarisation (gespeicherte nichtflüchtige Ladung), wie sie bei einer erhöhten Anzahl von Schaltzyklen auftritt. So wie in diesem Fall verwendet, bezeichnet "Schaltzyklen" die Summe der Lese- und Schreibimpulse im Speicher.

Eine andere bekannte Verwendung ferroelektrischer Dünnfilme bei Speicheranwendungen besteht darin, einen durch ein Ferroelektrikum feldgesteuerten Feldeffekttransistor (FET) dadurch auszubilden, dass der ferroelektrische Dünnfilm direkt auf dem Gategebiet des FETs abgeschieden wird. Derartige durch ein ferroelektrisches Gate gesteuerte Bauteile sind seit einiger Zeit bekannt, und dazu gehören Bauteile, die als Metall-Ferroelektrikum-Silicium(MFS)-FETs bekannt sind. FRAMs mit MFS-FET-Struktur zeigen zwei Hauptvorteile gegenüber der Transistor-Kondensator-Konfiguration: (1) ein MFS-FET belegt weniger Oberfläche und (2) er ist einem zerstörungsfreien Auslesevorgang (NDR = non-destructive readout) zugänglich. Das letztere Merkmal ermöglicht es einem MFS-FET-Bauteil, tausende von Malen gelesen zu werden, ohne dass die Polarisation des Ferroelektrikums geschaltet würde. Daher bildet Ermüdung kein wesentliches Problem, wenn MFS-FET-Bauteile verwendet werden. Es können verschiedene Formen von MFS-FET-Strukturen konstruktiert werden, wie Metall-Ferroelektrikum-Isolator-Silicium(MFIS)-FET, Metall-Ferroelektrikum-Metall-Silicium(MFMS)-FET sowie Metall-Ferroelektrikum-Metalloxid-Silicium(MFMOS)-FET.

JP 04 256361 A (D1), WO 96 13860 A (D3), JP 08 293565 A (D4) und "Characteristics of NDRO Ferroelectric FETs with a Poly-Si Floating Gate" (D5) sind Beispiele von Dokumenten betreffend Halbleiterbauteile wie Speicher und FETs, die ein ferroelektrisches Material enthalten.

Es existiert eine Anzahl von Problemen, die überwunden werden müssen, um ein effizientes MFS-FET-Bauteil herzustellen. Das erste Problem besteht darin, dass es schwierig ist, einen akzeptierbar kristallinen ferroelektrischen Dünnfilm direkt auf Silicium herzustellen. Eine derartige Struktur ist im US-Patent Nr. 3,832,700 angegeben. Außerdem ist es sehr schwierig, zwischen dem ferroelektrischen Material und dem Silicium über eine klare Grenzfläche zu verfügen. Ferner existiert ein Problem dahingehend, im ferroelektrischen Material eine angemessene Ladung aufrecht zu erhalten. Eine FEM-Struktur auf einem Gatebereich ist im US-Patent Nr. 5,303,182 dargestellt, das hervorhebt, dass der Transport von Metallionen in den Gatebereich unerwünscht ist. Eine ähnliche Struktur ist im US-Patent Nr. 5,416,735 dargestellt.

Es ist eine Aufgabe der Erfindung, die oben genannten Probleme zu überwinden.

Es ist wünschenswert, ein MFS-FET-Bauteil zu schaffen, mit dem zerstörungsfreies Auslesen möglich ist.

Es ist auch wünschenswert, ein MFS-FET-Bauteil zu schaffen, das eine relativ kleine Oberfläche belegt.

Es ist auch wünschenswert, ein MFS-FET-Bauteil zu schaffen, das eine relativ niedrige Programmspannung benötigt.

Es ist auch wünschenswert, eine FEM-Speicherzelle zu schaffen, die einen minimalen Leckstrom aufweist.

Es ist auch wünschenswert, ein MFS-FET-Bauteil zu schaffen, das einen MOS-Transistor über einer FEM-Zelle aufweist.

Es ist auch wünschenswert, eine FEM-Gateeinheit zu schaffen, die über einer p--Schicht mit flachem Übergang liegt, die sich über die Grenzen der FEM-Gateeinheit hinaus erstreckt.

Es ist auch wünschenswert, eine FEM-Zelle zu schaffen, die eine einfach ausgebildete Diffusionsbarriere enthält.

Es ist auch wünschenswert, eine FEM-Zelle zu schaffen, die eine Drainelektrode enthält, die mit sowohl einer n+- als auch einer p--leitenden Fläche in Kontakt steht.

Es ist auch wünschenswert, ein FEM-Bauteil zu schaffen, das eine relativ kleine Oberfläche belegt und eine relativ niedrige Programmierspannung benötigt.

Es ist auch wünschenswert, eine FEM-Gateeinheit zu schaffen, die asymmetrische ferroelektrische Polarisation zeigt.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung zeigt sich als Verfahren zum Herstellen einer Halbleiterstruktur, wie es im Anspruch 1 dargelegt ist.

Das Verfahren zum Herstellen einer Halbleiterstruktur mit FEM-Zelle beinhaltet das Herstellen einer Bauteilfläche zum Herstellen leitender Kanäle zur Verwendung als Sourceübergangsbereich, Gateübergangsbereich und Drainübergangsbereich. Eine FEM-Zelle enthält eine auf dem Substrat hergestellte FEM-Gateeinheit. Zwischen dem Sourceübergangsbereich und dem Drainübergangsbereich der FEM-Zelle auf der Bauteilfläche derselben ist ein Gateübergangsbereich ausgebildet, wobei die FEM-Gateeinheit über eine untere Metallschicht, eine ferroelektrische (FE) Schicht und eine obere Metallschicht verfügt. Zwischen der FEM-Gateeinheit und dem Gateübergangsbereich ist als anderer leitender Kanal eine Schottky-Barriere oder eine Schicht mit sehr flachem Übergang ausgebildet. Die FEM-Gateeinheit ist vom Sourcebereich und Drainbereich beabstandet. Die Ausbildung der verschiedenen leitenden Kanäle kann in verschiedenen Stadien der Herstellung erfolgen, abhängig davon, welche anderen Bauteile auf das Substrat aufgebaut werden, und abhängig von der Effizienz der verschiedenen Aufbauanweisungen.

Die Struktur des Halbleiters mit FEM-Zelle verfügt über ein Substrat, das ein Silicium-Volumensubstrat oder ein solches vom SOI-Typ sein kann, leitende Kanäle von erstem und zweitem Typ, die auf dem Substrat ausgebildet sind, eine auf einem Gatebereich ausgebildete FEM-Gateeinheit, die über eine untere Metallschicht, eine FE-Schicht und eine obere Metallschicht verfügt, wobei zwischen der FEM-Gateeinheit und dem Gatebereich ein leitender Kanal dritten Typs ausgebildet ist. Die FEM-Zelle kann in Serie zu einem herkömmlichen MOS-Transistor aufgebaut sein.

Durch die Erfindung ist auch eine ferroelektrische Speicherzelle geschaffen, wie sie im Anspruch 14 dargelegt ist.

Die ferroelektrische Speicher(FEM)zelle verfügt über ein Siliciumsubstrat, einen in diesem Substrat liegenden Gatebereich, der so dotiert ist, dass er einen leitenden Kanal ersten Typs bildet, einen Sourceübergangsbereich und einen Drainübergangsbereich, die im Substrat auf einer jeweiligen Seite des Gatebereichs liegen und so dotiert sind, dass ein Paar leitender Kanäle eines zweiten Typs gebildet ist, einen MOS-Kondensator mit einer Oxidschicht und einer leitenden Schicht dritten Typs, der über dem Gateübergangsbereich liegt, wobei dieser MOS-Kondensator eine vorbestimmte Oberfläche aufweist, einen FEM-Kondensator mit einer unteren Metallschicht, einer FE-Schicht und einer oberen Metallschicht; wobei der FEM-Kondensator auf den MOS-Kondensator geschichtet ist und über zumindest einem Teil desselben liegt, um dadurch mit diesem eine Stapelgateeinheit zu schaffen, eine Isolierschicht mit einer Oberseite über den Übergangsbereichen, der Stapelgateeinheit und dem Substrat, und eine Sourceelektrode und eine Drainelektrode, die jeweils auf der Oberseite der Isolierschicht liegen und sich durch diese erstrecken, um mit ihren jeweiligen Übergangsbereichen in elektrischem Kontakt zu stehen, und eine Gateelektrode, die an der Oberseite der Isolierschicht liegt und sich durch diese erstreckt, um mit der oberen Metallschicht der Stapelgateeinheit in elektrischem Kontakt zu stehen.

Diese und andere Aufgaben und Vorteile der Erfindung werden vollständiger verständlich werden, wenn die folgende Beschreibung in Verbindung mit den Zeichnungen gelesen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 und 2 zeigen Exemplare aufeinanderfolgender Schritte bei der Herstellung des Substrats, das für die FEM-Zelle von Ausführungsformen der Erfindung verwendet wird.

3 zeigt die auf dem Substrat aufgebaute FEM-Gateeinheit.

4 zeigt eine Ausführungsform der FEM-Zelle der Erfindung mit einer unter der FEM-Gateeinheit ausgebildeten Siliciumschicht.

5 zeigt die Herstellung des Substrats, wie es bei einer anderen Ausführungsform der Erfindung verwendet wird.

6 zeigt eine andere Ausführungsform der FEM-Gateeinheit der Erfindung, die auf einer p--leitenden Schicht ausgebildet ist.

7 zeigt den Stromfluss in der FEM-Zelle einer Ausführungsform der Erfindung.

8 zeigt das Grundbetriebsprinzip für MFS-FET-Bauteile gemäß Ausführungsformen der Erfindung.

9 ist ein Kurvenbild von ID über VG für die FEM-Gateeinheit gemäß Ausführungsformen der Erfindung.

10-13 zeigen aufeinanderfolgende Stadien bei der Herstellung des Substrats und der Herstellung eines aktiven Bereichs, wie für die FEM-Zelle gemäß Ausführungsformen der Erfindung verwendet.

14 zeigt die fertiggestellte Speicherzelle mit zwei Transistoren, die auf einem Silicium-Volumensubstrat aufgebaut ist.

15 zeigt die fertiggestellte Speicherzelle mit zwei Transistoren, die auf einem SOI-Substrat aufgebaut ist.

16 zeigt eine alternative Ausführungsform der fertiggestellten Speicherzelle mit zwei Transistoren, die auf einem SOI-Substrat aufgebaut ist.

17 zeigt ein 4 × 4-Array der Speicherzellen gemäß einer Ausführungsform der Erfindung.

18 zeigt das Grundbetriebsprinzip von MFS-FET-Bauteilen gemäß einer Ausführungsform der Erfindung.

19 ist ein Kurvenbild von ID über VG für die FEM-Gateeinheit gemäß einer Ausführungsform der Erfindung.

20 zeigt das Substrat und einen aktiven Bereich, wie sie für die FEM-Zelle einer Ausführungsform der Erfindung verwendet werden.

21 zeigt das Substrat mit darauf hergestellter FEM-Gateeinheit.

22 zeigt die auf dem Substrat hergestellte und durch einen Isolierbereich umgebene FEM-Gateeinheit.

23 zeigt die FEM-Gateeinheit gemäß einer Ausführungsform der Erfindung auf dem Substrat mit hergestellten Source-, Gate- und Drainbereichen.

24 zeigt die FEM-Zelle einer Ausführungsform der Erfindung mit einer Schicht mit flachem Übergang, die unter der FEM-Gateeinheit ausgebildet ist.

25 zeigt die fertiggestellte FEM-Zelle gemäß einer Ausführungsform der Erfindung, und sie zeigt auch den Stromfluss durch diese.

26 zeigt das Grundbetriebsprinzip für MFS-FET-Bauteile gemäß einer Ausführungsform der Erfindung.

27 ist ein Kurvenbild von ID über VG für die FEM-Gateeinheit gemäß einer Ausführungsform der Erfindung.

28-30 zeigen aufeinanderfolgende Stadien bei der Vorbereitung des Substrats und der Herstellung eines aktiven Bereichs, wie für die FEM-Zelle gemäß einer Ausführungsform der Erfindung verwendet.

31 zeigt die auf dem Substrat aufgebaute und durch einen Isolierbereich umgebene FEM-Gateeinheit.

32 zeigt die FEM-Gateeinheit gemäß einer Ausführungsform der Erfindung auf dem Substrat mit ausgebildeten Source-, Gate- und Drainbereichen.

33 zeigt die FEM-Zelle gemäß einer Ausführungsform der Erfindung mit einer unter der FEM-Gateeinheit ausgebildeten Schicht mit flachem Übergang.

34 zeigt die fertiggestellte FEM-Zelle gemäß einer Ausführungsform der Erfindung und sie zeigt auch den Stromfluss durch diese.

35 zeigt eine alternative Ausführungsform der auf einem Silicium-Volumensubstrat hergestellten FEM-Zelle.

36 zeigt die alternative Ausführungsform der auf einem SOI-Substrat hergestellten FEM-Zelle.

37 zeigt das Grundbetriebsprinzip für MFS-FET-Bauteile gemäß einer Ausführungsform der Erfindung.

38 ist ein Kurvenbild von ID über VG für die FEM-Gateeinheit gemäß einer Ausführungsform der Erfindung.

39 zeigt ein Siliciumsubstrat, das zum Erleichtern des Aufbaus einer FEM-Zelle hergestellt wurde.

40 zeigt eine Stapelgateeinheit mit versetztem Einzeltransistor.

41-45 zeigen aufeinanderfolgende Schritte bei der Herstellung eines Stapeltransistorgates.

46-49 veranschaulichen aufeinanderfolgende Schritte bei der Herstellung einer Variation der Stapelgateeinheit mit Einzeltransistor.

50 ist ein Kurvenbild der P-E-Hystereseschleife des FE.

51a und 51b sind Kurvenbilder zur Ladungsverteilung des erfindungsgemäßen Bauteils in einem Zustand "0" bzw. einem Zustand "1".

52 ist ein Kurvenbild von ID über VG für die Ausführungsform der Erfindung.

53 zeigt eine gemäß einer Ausführungsform der Erfindung aufgebaute FEM-Zelle.

54 ist ein Kurvenbild von ID über VG für die FEM-Gateeinheit gemäß einer Ausführungsform der Erfindung.

55 zeigt die P-E-Hystereseschleifen für eine Anzahl von FEM-Gateeinheiten.

56 zeigt das Grundbetriebsprinzip für MFS-FET-Bauteile gemäß einer Ausführungsform der Erfindung.

57 zeigt ein Speicherarray, das gemäß einer Ausführungsform der Erfindung aufgebaut ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN (Beispiel 1)

Die ferroelektrische Speicher(FEM)zelle dieses Beispiels kann auf einem SOI(SIMOX)-Substrat hergestellt werden, oder sie kann in einem Silicium-Volumensubstrat, in dem eine p--Wanne ausgebildet ist, hergestellt werden. Die anfängliche Beschreibung konzentriert sich auf die Herstellung der FEM-Gateeinheit auf einem SIMOX-Substrat. Es ist zu beachten, dass bei einigen Ausführungsformen der FEM-Gateeinheit ein MOS-Transistor gleichzeitig durch herkömmliche Maßnahmen, die dem Fachmann gut bekannt sind, gleichzeitig mit der ferroelektrischen Speicherzelle hergestellt wird. Demgemäß zeigen die Zeichnungen, der Deutlichkeit halber, die Herstellung des MOS-Transistors nicht.

Es wird nun auf die 1 Bezug genommen, in der ein SIMOX-Substrat mit 30 dargestellt ist. Das Substrat 30 besteht bei der bevorzugten Ausführungsform aus SiO2, und es handelt sich um ein einkristallines Substrat. Wie es in der 1 dargestellt ist, wurde das Substrat 30 teilweise auf die dargestellte Konfiguration geätzt, und ein Teil desselben wurde leicht dotiert, um einen aktiven Bereich, oder Bauteilbereich, 32, auszubilden, der für eine gewünschte Hintergrundpolarität sorgt, in diesem Fall einen n--Bereich. Wie es dem Fachmann gut bekannt ist, wird eine Vielzahl derartiger Bereiche auf der Oberfläche eines Siliciumwafers ausgebildet. Für die erfindungsgemäße FEM-Gateeinheit werden die Zellen in einem rechtwinkligen Gitter angeordnet, um ein Speicherarray zu bilden.

Die anfängliche Beschreibung entspricht einem allgemeinen Verfahren zum Herstellen und Vorbereiten des Substrats, auf dem die FEM-Gateeinheit liegt, wodurch sich schließlich eine FEM-Speicherzelle ergibt. Der aktive Bereich 32 wird von nicht aktiven oder isolierenden Bereichen 30a, 30b umgeben, die Erstreckungen des Substrats 30 nach oben entsprechen. Ein Gebiet des Substrats wird mit einem Graben versehen, wie es allgemein mit 34, 36 dargestellt ist, wobei diese Grabenbereiche schließlich mit einem Isoliermaterial, im Allgemeinen SiO2, aufgefüllt werden.

Es wird nun auf die 2 Bezug genommen, in der ein aktiver Bereich 32 erkennbar ist, der zu einem Sourcebereich 38, einem Gatebereich 40 und einem Drainbereich 42 modifiziert wurde. Diese Bereiche werden dadurch ausgebildet, dass ein Fotoresist auf den aktiven Bereich 32 aufgetragen wird, um das zu maskieren, was schließlich den Gatebereich 40 bilden wird, und geeignete Ionen in den Rest des aktiven Bereichs 32 implantiert werden, um zwei n+-Schichten auszubilden, die hier auch als leitende Kanäle ersten Typs bezeichnet werden, die als Sourcebereich 38 und Drainbereich 42 dienen. Eine geeignete Ionenimplantation kann in diesem Fall eine solche von As-Ionen mit einer bevorzugten Energie von ungefähr 50 keV sein, wobei jedoch eine Implantation in einem Bereich von 50 keV bis 70 keV akzeptierbar ist und wobei die Dotierung im Bereich 2 × 1015 cm-2 bis 5 × 1015 cm-2 liegt. Alternativ können Phosphorionen im Energiebereich von 30 keV -60 keV im selben Dosisbereich implantiert werden. Dann wird der Wafer erwärmt, um die implantierten Ionen zu aktivieren und zu diffundieren. Der Temperaturbereich für die Wärmebehandlung ist der Bereich von 500°C bis 1100°C.

An dieser Stelle kann die Ausbildung der FEM-Gateeinheit beginnen. Es wird nun auf die 3 Bezug genommen, in der eine FEM-Gateeinheit allgemein mit 44 gekennzeichnet ist, und sie enthält eine untere Elektrode 46, das ferroelektrische (FE) Material 48 und eine obere Elektrode 50. Der Aufbau der FEM-Gateeinheit 44 beginnt mit der Abscheidung der unteren Elektrode auf dem Gatebereich 40, der hier auch als leitender Kanal zweiten Typs bezeichnet wird. Die untere Elektrode 46 kann aus Pt oder Ir, einer Pt/Ir-Legierung oder einem anderen geeigneten leitenden Material hergestellt werden. Die Dicke dieses Metalls beträgt 20 nm bis 100 nm.

Als Nächstes wird das FE-Material durch chemische Dampfabscheidung (CVD) abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr, Ti)O3, (PZT), SrBi2Ta2O9, (SBT), Pb5Ge3O11, BaTiO3 oder LiNbO3. Die folgenden Verbindungen sind, in der Reihenfolge der Bevorzugtheit, Pb5Ge-3O11, SBT und PZT. Die meiste experimentelle Arbeit auf dem Gebiet von FEM-Gateeinheiten erfolgte an PZT-Verbindungen. Das FE-Material 48 wird mit einer Dicke von 100 nm bis 400 nm abgeschieden.

Dann wird die obere Elektrode 50 auf dem FE-Material hergestellt. Die obere Elektrode kann aus denselben Materialien wie die untere Elektrode mit einer Dicke von 20 nm bis 200 nm hergestellt werden.

Ein Vorläufer eines leitenden Kanals ist mit 52 gekennzeichnet. Dieser Vorläufer wird schließlich durch Eindiffundieren von Metallionen von der unteren Elektrode 46 her in den Gatebereich 40 zu einer Metallsilicidschicht.

Auf die FEM-Gateeinheit wird ein Fotoresist aufgetragen, und dann wird die Zelle zur geeigneten Konfiguration und Größe geätzt. Es ist zu beachten, dass die drei Schichten der FEM-Gateeinheit nicht genau ausgerichtet sein müssen, wie es dargestellt ist, da ihre Form durch Auftragen eines Fotoresists und Ätzen mit Masken mit verschiedenen Geometrien ausgebildet werden kann. Jedoch ist die FEM-Gateeinheit der Deutlichkeit halber als Struktur dargestellt, die über zusammenhängende, ausgerichtete Seitenwände verfügt.

Es wird nun auf die 4 Bezug genommen, in der die FEM-Gateeinheit 44 als Teil einer FEM-Speicherzelle 53 dargestellt ist, die über die FEM-Gateeinheit 44 und den Source-, den Kanal- und den Drainbereich darunter verfügt, wobei diese Ausführungsform über eine dünne Silicidschicht 54 verfügt, die dort unter der FEM-Gateeinheit 44 ausgebildet ist, wo der Vorläufer 52 des leitenden Kanals lag. Die Silicidschicht 54 kann vor dem Abscheiden der Komponenten der FEM-Gateeinheit 44 ausgebildet werden, wie es in Zusammenhang mit der zweiten Ausführungsform des erfindungsgemäßen Verfahrens beschrieben wird, oder, wenn angenommen wird, dass die untere Elektrode 46 aus Platin (Pt) oder einer Legierung desselben hergestellt wird, kann das Platin in den oberen Teil des Gatebereichs 40 diffundieren, um eine flache Silicidschicht zu bilden, die als Schottky-Barriere wirkt und die hier als leitender Kanal dritten Typs bezeichnet wird.

Durch CVD wird eine TiO-Schicht 56 oder ein anderes geeignetes Barriere-Isoliermaterial hergestellt, um die FEM-Gateeinheit zu schützen. Das TiO wird geätzt, um den Seitenwandisolator für die Gateelektrode auszubilden. Es wird ein Fotoresist aufgetragen, und durch Ionenimplantation werden geeinete n+- und p+-Bereiche ausgebildet. Durch CVD wird eine Oxidschicht ausgebildet, oder es wird eine andere geeignete Passivierungsisolierung angewandt. Die Struktur wird zwischen 500°C und 1100°C wärmebehandelt, um eine Passivierung und Diffusion der implantierten Ionen zu ermöglichen. Um die Beschreibung der FEM-Zelle 53 abzuschließen, werden Löcher in der Oxidschicht 58 und einer Sourceelektrode 60, einer Gateelektrode 62 und einer Drainelektrode 64 ausgebildet, und sie werden mit ihren jeweiligen Komponenten verbunden.

Die in der 4 dargestellte Ausführungsform repräsentiert den einfachsten Fall der erfindungsgemäßen Struktur. Die Struktur ist ein MIS-Transistor vom Verarmungstyp mit ferroelektrischem Gate. Bei der Gatespannung Null ist die Ladung im n--Kanal unter der FEM-Gateeinheit vollständig verarmt. Demgemäß ist der Leckstrom sehr klein. Um das kleine Leck aufrecht zu erhalten, muss der Abstand zwischen dem Punkt, an dem ein beliebiger Rand der unteren Elektrode 46 mit dem n--Silicium und den Rändern des n+-Sourcebereichs oder n+-Drainbereichs in Kontakt steht, wie durch "D" repräsentiert, mindestens 50 nm betragen, damit der Leckstrom klein bleibt. Wenn jedoch D zunimmt, steigt auch der Serienwiderstand der Speicherzelle an. Daher ist es bevorzugt, dass D nicht größer als 300 nm ist. Der Gateleckstrom ist durch die Schottky-Barriere des Platins zum n--Silicium und den Kontakt des Platins zum ferroelektrischen Material bestimmt. Der Leckstrom ist der Gatestrom bei sehr kleiner bis mittlerer Feldstärke. Die Potentialbarriere zwischen dem Platin und dem n--Silicium beträgt 0,9 eV. Eine Potentialbarriere dieser Stärke sorgt dafür, dass der n--Kanal völlig verarmt, wenn das ferroelektrische Material nicht polarisiert ist oder wenn es an der unteren Elektrode mit einer negativen Ladung polarisiert ist. Wenn das ferroelektrische Material an der unteren Elektrode mit einer positiven Ladung polarisiert ist, ist die Schwellenspannung des Speichertransistors klein. Die Art dieser Speicherladung sowie Techniken zum Ändern der zum Programmieren der Zellen erforderlichen Spannung werden hier später beschrieben.

Bei einer anderen Ausführungsform des erfindungsgemäßen MFS-FET, wozu nun auf die 5 Bezug genommen wird, kann eine p--Schicht 70 in einem Gatekanalbereich 40 als Vorläufer eines leitenden Kanals ausgebildet werden. Das Substrat 30 und der aktive Bereich 32 werden so hergestellt, wie es in Zusammenhang mit den 1 und 2 beschrieben wurde. Die p--Schicht kann durch Implantieren von B- oder BF2-Ionen hergestellt werden, oder durch Eindiffundieren von Metallionen aus der FEM-Gateeinheit. Borionen können mit einer Energie von 3 keV bis 10 keV implantiert werden, während BF2-Ionen mit einem Energieniveau zwischen 15 keV und 50 keV implantiert werden. Die Ionenkonzentration in beiden Fällen liegt im Bereich von 1 × 1011 cm-2 bis 1 × 1013 cm-2.

Unter Verwendung eines CMOS-Volumensubstrats als Beispiel zum Erläutern des Herstellprozesses besteht der anfängliche Schritt darin, n-- und p--Strukturen auszubilden, diese Strukturen zu isolieren und geeignete Ionen zu implantieren, um für eine Schwellenspannungseinstellung für die Transistoren zu sorgen. Es wird ein Fotoresist zum Maskieren des CMOS-Abschnitts des Wafers verwendet. Als Nächstes werden Phosphorionen mit einer Energie zwischen 30 keV und 120 keV und einer Dosis von 1,0 × 1012 cm-2 bis 5,0 × 1013 cm-2 in die p--Wanne implantiert, wo die FEM-Gateeinheiten aufzubauen sind. Es können mehrere Implantationsschritte und/oder thermische Diffusion erforderlich sein, um eine optimale Donatorverteilung in der n--Schicht zu erzielen. Der Fotoresist wird abgestreift. Die implantierte n--Siliciumschicht kann auch durch selektives epitaktisches Züchten von Silicium mit einer Dicke von 100 nm bis 1000 nm ersetzt werden. Es werden Ionen von Bor (3 keV bis 5 keV) oder BF2 (30 keV bis 50 keV) implantiert, mit einer Dosis zwischen 5,0 × 1012 cm-2 bis 1,0 × 1013 cm-2. Diese Ionen werden thermisch aktiviert.

Es wird nun auf die 6 Bezug genommen, gemäß der die FEM-Gateeinheit nun so aufgebaut wird, wie es zuvor beschrieben wurde, wozu Pt oder ein anderes geeignetes Material abgeschieden wird, um die untere Elektrode 46 auszubilden. Die Dicke dieses Metalls beträgt 20 nm bis 100 nm. Es können Bor- oder BF2-Ionen implantiert werden. Das FE-Material 48 wird mit einer Dicke von 100 nm bis 400 nm abgeschieden, und die obere Elektrode 50 wird durch Abscheiden von Pt oder eines anderen geeigneten Elektrodenmaterials mit einer Dicke von 20 nm bis 200 nm hergestellt. Es wird ein Fotoresist aufgetragen, und die obere und die untere Elektrode sowie das FE werden geätzt, um für einen geeigneten Abstand "D" vom Sourcebereich und vom Drainbereich zu sorgen, wie es bereits beschrieben wurde. Dann wird der Fotoresist von der Struktur abgestreift. Wie es in Zusammenhang mit der 4 erläutert wurde, wird TiO (56) oder ein anderer geeigneter Barriereisolator durch CVD abgeschieden, um das ferroelektrische Material zu schützen. Das TiO wird geätzt, um an der Gateelektrode einen Seitenwandisolator auszubilden. Für diesen Schritt kann ein zusätzliches Oxid verwendet werden. Es wird erneut ein Fotoresist aufgetragen, und es werden n+-Ionen implantiert. Der Fotoresist wird abgestreift, und es wird ein Oxid oder ein anderer geeigneter Passivierungsisolator durch CVD aufgebracht. Die Struktur wird wärmebehandelt, um den Passivierungsisolator zu verdichten und implantierte Ionen zu aktivieren. Es wird erneut ein Fotoresist aufgetragen, es werden Kontaktlöcher geätzt, und der Herstellprozess wird durch Verfahren abgeschlossen, wie sie dem Fachmann gut bekannt sind.

Unabhängig vom Verfahren, das dazu verwendet wird, die Schottky-Barriere 54 oder die Schicht mit flachem Übergang auszubilden, dient die Barrierestruktur dazu, die FEM-Zelle mit einem effektiven Schaltmechanismus zu versehen.

Alternativ können die Source/Drain-Ionenimplantation und die Temperung vor dem Abscheiden der unteren Gateelektrode abgeschlossen werden, wenn das ferroelektrische Material einer Wärmebehandlung bei hoher Temperatur nicht standhalten kann.

Betrieb:

Die gemäß der Ausführungsform aufgebaute Struktur ist besonders effizient, da die über dem leitenden Kanal auf dem Gatebereich liegende FEM-Gateeinheit die Polarität des Gatebereichs verschieben kann, was einen effizienten Stromfluss von der Source durch das Gate zum Drain ermöglicht. Die Struktur sorgt für eine nahezu vollständige Ladungsverarmung, wenn sie sich im "Aus"-Zustand befindet, und für eine effiziente, geringe Wärmeübertragung des Stroms, wenn sie sich im "Ein"-Zustand befindet. Die 7 ist eine vergrößerte Ansicht der FEM-Zelle, und sie zeigt den typischen Stromfluss gemäß dem Stand der Technik, der durch eine gestrichelte Linie 72 repräsentiert ist, wobei der Strom nur direkt unter der FEM-Gateeinheit durch den Gatebereich 40 fließt. Dies, da es bekannte Konfigurationen von FEM-Zellen nicht erlauben, dass der Strom vollständig durch den Gatebereich fließt. Derartige Strukturen können als Schalter gedacht werden, der teilweise "offen" ist. Durchgezogene Linien 74 zeigen einen vollständig "geschlossenen" Schalter gemäß der vorliegenden Erfindung, wobei der Strom durch den gesamten Gatebereich unter der Barrierestruktur 70 fließen kann.

Speicherzellen können so in einem Array von Speicherzellen platziert sein, dass die Gateleitungen rechtwinklig zu den Drainleitungen verlaufen. Um in eine FEM-Gateeinheit 44 zu schreiben, wird +Vp1 an alle Gateelektroden angelegt, während sich die Source- und die Drainelektrode der Speicherzelle auf dem Massepotential befinden. Dadurch wird das FE 48 in solcher Weise polarisiert, dass an der unteren Elektrode 46 eine positive Ladung liegt und an der oberen Elektrode 50 eine negative Ladung liegt (siehe die 8b). Dies versetzt die FEM-Gateeinheit 44 in einen hoch leitenden Zustand.

Wenn eine negative Spannung, -Vp0, an die Gateelektrode (Programmierleitung) gelegt wird, eine positive Spannung, +Vp0, an den Drain gelegt wird und die Source geerdet wird, und wenn |Vp1|>|-Vp0| gilt, wird das FE an der unteren Elektrode 46 mit einer negativen Ladung polarisiert. Dies versetzt die FEM-Gateeinheit 44 in einen gering leitenden Zustand (siehe die 8a). Der Schreibprozess ermöglicht es jedem Speichertransistor, in einem Speicherarray unabhängig von anderen Speicherzellen im Array geschrieben zu werden, ohne Wechselwirkung auf die Schwellenspannungen der anderen Speicherzellen im Array oder von diesen.

Die Schwellenspannung für die FEM-Gateeinheit 44 kann wie folgt ermittelt werden: bei einem umfangreichen Array muss die Schwellenspannung im Zustand "1" einen positiven Wert, d. h. 0,4 V bis 0,8 V zeigen. Die Schwellenspannung für den Zustand "0" muss größer als die Versorgungsspannung, d. h. 3,3 V sein. Die n--Kanalschicht verarmt aufgrund des p--Substratübergangs und auch aufgrund der Schottky-Barriere der unteren Elektrode oder der sehr flachen p--Oberflächenschicht und der Gatevorspannung. Es kann gezeigt werden, dass das Speicherfenster &Dgr;Vr = 2QFE/CFE(1) entspricht, wobei QFE die remanente Ladung ist und CFE die ferroelektrische Kapazität der Gateeinheit ist.

Während eines Lesevorgangs wird eine Spannung Va, die nicht größer als die Koerzitivspannung ist, d. h. die Spannung, bei der sich der Speicherinhalt ändern kann, an die Gateelektrode und die Drainelektrode gelegt. Da der Inhalt der Speicherzelle nicht gestört wird, wenn irgendeine Elektrode die Vorspannung Va erhält, stört die Leseoperation den Speicherinhalt keiner Speicherzelle. Daher wird ein langes Aufrechterhalten der Ladung erzielt.

Speicherzelle mit einem Transistor

In der 9 ist die übliche Kurve von ID über VG für den MFMOS-FET dargestellt. Die 9a zeigt die Charakteristik von ID über VG für eine FEM-Zelle mit hoher Kanaldotierung ND. Die mittlere Linie ist die Kurve von ID über V0, wenn die FEM-Gateeinheit nicht geladen ist. Wenn die FEM-Zelle in den Zustand "1" programmiert ist, ist die Schwellenspannung der FEM-Zelle negativ. Demgemäß kann selbst bei VG = 0 V ein großer Drainstrom durch den Kanalbereich fließen. Ein derartiges Bauteil ist für Anwendungen mit einem großen Array nicht geeignet.

Die 9b zeigt die Charakteristik von ID über VG für eine FEM-Zelle mit geringer Kanaldotierung ND. Die Schwellenspannung der auf "1" programmierten FEM-Zelle ist positiv. Wenn sich das Gate auf Massepotential befindet, kann kein Strom durch das Bauteil fließen. Ein großes Speicherarray derartiger Bauteile zeigt eine sehr kleine Leckspannung im Bereitschaftszustand, und es benötigt kein häufiges Auffrischen.

Ferroelektrischer Dünnfilm aus Pb5Ge3O11 für MFMOS-Anwendungen

Es kann gezeigt werden, dass eine kleinere ferroelektrische Kapazität zu einem höheren Speicherfenster und einer kleineren Programmierspannung führt. Ein dickerer Film und ein Material mit kleinerem &egr;r können zu einer kleineren ferroelektrischen Kapazität führen; jedoch sollte bei der ersteren Wahlmöglichkeit die Programmierspannung erhöht werden können, wenn das Schaltfeld für das Ferroelektrikum gut definiert ist. Übliche ferroelektrische Oxidmaterialien zeigen höhere Werte von &egr;r und Tc, während nicht-oxidische Ferroelektrika kleinere Werte von &egr;r und Tc zeigen. Ein oxidischer Dünnfilm von Pb5Ge3O11 zeigt ein sehr kleines &egr;r und ein mäßiges Tc (178°C). In der Tabelle 1 sind Speicherfenster von MFMOS-Bauteilen mit einem ferroelektrischen Gate aus Dünnfilmen von Pb5Ge3O11, PZT und SrBi2Ta2O9 verglichen. Obwohl die Polarisation eines Pb5Ge3O11-Dünnfilms im Stationärzustand viel niedriger als die von PZT- und SrBi2Ta2O9-Dünnfilmen ist, ist das Speicherfenster für ein MFMOS-Bauteil mit Steuerung über ein Pb5Ge3O11-Gate aufgrund des kleineren &egr;r größer als in den Vergleichsfällen.

Tabelle 1: Speicherfenster für MFMOS-Bauteile mit verschiedenen Ferroelektrika

So wurden eine FEM-Gateeinheit und ein Verfahren zum Herstellen derselben offenbart. Die FEM-Gateeinheit kann als Einzeltransistorbauteil hergestellt werden, oder sie kann mit einem zugeordneten MOS-Transistor hergestellt werden. Obwohl eine bevorzugte Ausführungsform der Erfindung offenbart wurde, ist es zu beachten, dass an der Architektur und dem Verfahren weitere Variationen vorgenommen werden können, ohne dass vom Schutzumfang der in den beigefügten Ansprüchen definierten Erfindung abgewichen wird.

(Beispiel 2)

Die ferroelektrische Speicher(FEM)zelle dieses Beispiels kann auf einem SOI(SIMOX)-Substrat hergestellt werden, oder sie kann in einem Silicium-Volumensubstrat ausgebildet werden. Die hier erfolgende Beschreibung konzentriert sich auf die Herstellung der FEM-Gateeinheit auf einem Silicium-Volumensubstrat, jedoch bezeichnet, wie hier verwendet "Siliciumsubstrat" entweder ein SOI-Substrat oder ein Silicium-Substrat. Es ist zu beachten, dass ein MOS-Transistor und eine FEM-Gateeinheit sequenziell oder gleichzeitig hergestellt werden, um die erfindungsgemäße Struktur mit zwei Transistoren auszubilden. Die fertiggestellte Struktur bildet eine kosteneffektive, extrem kleine Speicherzelle mit einfacher Schaltungskonfiguration, die einen nichtflüchtigen Speicher bildet und einen sehr niedrigen Leckstrom zeigt.

Es wird nun auf die 10 Bezug genommen, in der ein Siliciumsubstrat mit 210 gekennzeichnet ist. Das Substrat 210 ist bei dieser Ausführungsform ein einkristallines Substrat, und es besteht aus Volumensilicium. Wie es in der 10 dargestellt ist, wurde das Substrat 210 auf die dargestellte Konfiguration modifiziert, und ein Teil desselben wurde leicht dotiert, um einen aktiven Bereich, oder Bauteilbereich, 212 auszubilden, der für eine gewünschte Hintergrundpolarität sorgt, in diesem Fall diejenige eines n--Bereichs, was hier als leitender Kanal ersten Typs bezeichnet wird. Phosphorionen, die hier auch als Dotierfremdstoffe ersten Typs bezeichnet werden, werden implantiert, um den leitenden Kanal ersten Typs auszubilden, und dies erfolgt mit einer Energie zwischen 30 keV und 120 keV bei einer Dosis von 1,0 × 1012·cm-2 bis 5,0·1013 cm-2 in eine p--Wanne, in der die FEM-Gateeinheiten aufzubauen sind. Es können mehrere Implantationsschritte und/oder thermische Diffusion erforderlich sein, um eine optimale Donatorverteilung in der n--Schicht zu erzielen. Die implantierte n--Siliciumschicht kann auch durch selektive epitaktische Züchtung von Silicium mit einer Dicke von 100 nm bis 1000 nm ersetzt werden. Der aktive Bereich 211 wird durch einen Isolierbereich 214 aus SiO2, das durch thermische Oxidation gebildet wurde oder durch chemische Dampfabscheidung (CVD) abgeschieden wurde, begrenzt, um eine LOCOS- oder Mesa-Isolation zwischen Bauteilen zu schaffen. Wie es dem Fachmann gut bekannt ist, werden viele derartige aktive Bereiche auf der Oberfläche eines Siliciumwafers ausgebildet. Für die Speicherzelle mit zwei Transistoren werden die aktiven Bereich in einem rechtwinkligen Gitter angeordnet, um ein Speicherarray zu bilden, wie dies hier später beschrieben wird.

Es wird nun auf die 11 Bezug genommen, in der die Konstruktion des Halbleiterbauteils der Ausführungsform bis zu einem Punkt fortgeschritten erkennbar ist, an dem ein MOS-Transistor 215 auf dem Substrat ausgebildet wurde. Ein aktiver Bereich 212 wurde so modifiziert, dass er eine p--Wanne 216 enthält, was durch Maskieren des aktiven Bereichs 212 und Ionenimplantation bewerkstelligt wird. Diese p--Schicht kann durch Implantieren von B- oder BF2-Ionen, die hier als Dotierfremdstoffe zweiten Typs bezeichnet werden, auf der aktiven Schicht 212 ausgebildet werden. Borionen werden mit einer Energie von 3 keV bis 10 keV implantiert, während BF2-Ionen mit einem Energieniveau zwischen 15 keV und 50 keV implantiert werden. Die Ionenkonzentration liegt in beiden Fällen im Bereich von 5 × 1011 cm-2 bis 1 × 1013 cm-2 . Die Ionen werden durch Tempern thermisch aktiviert. Die implantierten Ionen diffundieren in den aktiven n--Bereich, um eine p--n-Schicht zu bilden, die hier als leitender Kanal zweiten Typs bezeichnet wird. Das Tempern erfolgt bei einer Temperatur im Bereich zwischen 500 C und 1100 C. Auf jeder Seite der p--Wanne 216 verbleibt ein Kanalbereich 218, der leitende Kanal ersten Typs.

Es werden die lateralen Abschnitte des aktiven Bereichs 212 maskiert, und durch CVD wird über der p--Wanne 216 und Teilen der Kanalbereiche 218 eine SiO2-Schicht 220 ausgebildet. Darüber wird eine Schicht aus n+-Polysilicium, erneut durch CVD, abgeschieden. Auf dem n+-Polysilicium 222 kann durch CVD eine Silicidschicht 224 ausgebildet werden, die als Teil des MOS-Transistors fungiert, der, obwohl dies in der Zeichnung dargestellt ist, ein optionaler Teil des Verfahrens und der Struktur der Ausführungsform ist. Durch CVD wird eine andere SiO2-Schicht 226, die hier auch als Transistorisolierschicht bezeichnet wird, abgeschieden.

Alternativ kann eine SiO2-Schicht auf den nicht maskierten Bereichen der p -Wanne 216 und der Kanalbereiche 218 abgeschieden werden, die zum Ausbilden von Seitenwänden geätzt wird, und darin werden die n+-Polysiliciumschicht 222 und die Schicht 224 abgeschieden. Auf den Seitenwänden und der Schicht 224 wird eine oberste Schicht aus SiO2 abgeschieden.

Der MOS-Transistor wird mit einem Fotoresist 228 bedeckt, der sowohl den MOS-Transistor 215 als auch die Kanalbereiche 218 für die FEM-Gateeinheit bedeckt. Der Rest der Bauteilfläche 212 wird dann durch eine Arsenionenimplantation behandelt, um einen Sourcebereich 230 aus n+-Silicium und einen Drainbereich 232 aus n+-Silicium zu bilden, die hier als leitende Kanäle dritten Typs bezeichnet werden. Eine geeignete Ionenimplantation kann in diesem Fall die Implantation von As-Ionen bei einer bevorzugten Energie von ungefähr 50 keV sein, wobei jedoch Implantation im Bereich von 40 keV bis 70 keV akzeptierbar ist, und mit einer Dosis im Bereich von 1·1015 cm-2 bis 5·1015 cm-2. Alternativ können Phosphorionen in einem Energiebereich von 30 keV-60 keV im selben Dosisbereich implantiert werden. In jedem Fall wird das in diesem Herstellschritt implantierte Material als Dotierfremdstoff von drittem Typ bezeichnet.

Der Fotoresist wird abgestreift. Nun wird auf die 12 Bezug genommen, gemäß der eine FEM-Gateeinheit 234 hergestellt wird. Die Gateeinheit 234 verfügt über eine untere Elektrode 236, eine FE-Schicht 238 und eine obere Elektrode 240. Die Herstellung der FEM-Gateeinheit 234 beginnt mit dem Abscheiden der unteren Elektrode auf einer SiO2-Schicht 226, die sich teilweise über die Kanalbereiche 218 erstreckt. Die untere Elektrode 236 kann aus Pt oder Ir, IrO2 oder einer Pt/Ir-Legierung oder einem anderen geeigneten leitenden Material hergestellt werden. Es kann auch ein anderes geeignetes, leitendes Barriereschichtmaterial verwendet werden. Die Dicke der Elektrode 236 beträgt bei der bevorzugten Ausführungsform 20 nm bis 100 nm.

Als Nächstes wird das FE-Material 238 durch CVD abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr, Ti)O3, (PZT), SrBi2Ta2O9, (SBT), Pb5Ge3O11, BaTiO3 oder LiNbO3. Die bevorzugten Verbindungen sind, in der Vorzugsreihenfolge, Pb5Ge3O11, SBT und PZT. Die meisten experimentellen Arbeiten auf dem Gebiet von FEM-Gateeinheiten erfolgten an PZT-Verbindungen. Das FE-Material 238 wird mit einer Dicke von 50 nm bis 400 nm abgeschieden.

Dann wird die obere Elektrode 240 auf dem FE-Material hergestellt. Die obere Elektrode kann aus denselben Materialien wie die untere Elektrode, mit einer Dicke von 20 nm bis 200 nm, hergestellt werden.

Der Fotoresist wird auf die FEM-Gateeinheit aufgetragen, und dann wird die Zelle auf die geeignete Konfiguration und Größe geätzt. Es zu beachten, dass die drei Schichten der FEM-Gateeinheit nicht genau ausgerichtet werden müssen, wie es dargestellt ist, da ihre Form durch Auftragen eines Fotoresists und. Ätzen mit Masken mit verschiedenen Geometrien ausgebildet werden kann. Jedoch ist, der Deutlichkeit halber, die FEM-Gateeinheit als Struktur mit zusammenhängenden, ausgerichteten Seitenwänden dargestellt.

Es wird nun auf die 13 Bezug genommen, gemäß der der Fotoresist von der FEM-Gateeinheit abgestreift wird und eine TiOx-Schicht 242, Si3N4 oder ein anderes geeignetes dielektrisches Material durch CVD abgeschieden wird, um das ferroelektrische Material gegen das Siliciumoxid zu isolieren.

Wie es in der 14 dargestellt ist, wird die Struktur durch das Abscheiden einer Siliciumoxidschicht 244, einer abdeckenden Isolierschicht, über der Erstreckung der Struktur sowie durch das Einschneiden und Einfügen einer Drainelektrode 246, einer Gateelektrode 248 und einer Sourceelektrode 250 fertiggestellt.

Es wird nun auf die 15 Bezug genommen, in der die Struktur so dargestellt ist, als wäre sie auf einem SOI-Substrat hergestellt, das im Wesentlichen alle dieselben Komponenten enthält, die mit denselben Bezugszahlen gekennzeichnet sind, mit der Ausnahme, dass das Substrat aus Siliciumoxid 252 statt aus dem bei der Ausführungsform der 14 verwendeten Volumensilicium besteht.

Es wird nun auf die 16 Bezug genommen, in der eine alternative Ausführungsform in der Speicherzelle allgemein mit 260 gekennzeichnet ist. Bei dieser Ausführungsform wird unter Verwendung von Volumensilicium als Substrat 262 ein aktiver Bereich 264 hergestellt und anschließend zu einer p--Wanne 266, n--Bereichen 268, 270, die als Gatebereiche für den MOS-Transistor 272 bzw. die FEM-Zelle 274 dienen, modifiziert. Ein n+-Drainbereich 276 wird ebenso wie ein n+-Sourcebereich 278 ausgebildet. Oxidbereiche 279 flankieren den aktiven Bereich 264, und sie werden durch thermische Oxidation oder CVD ausgebildet. Die Materialien für sowohl den MOS-Transistor 272 als auch die FEM-Gateeinheit 274 werden sequenziell abgeschieden, wobei diese Schichten, für den MOS-Transistor, eine SiO2-Schicht 280, eine n+-Polysiliciumschicht 282 und eine optionale Silicidschicht 284 sind. Die FEM-Gateeinheit 274 wird durch Abscheiden einer unteren Elektrode 286, des FE-Materials 288 und einer oberen Elektrode 290 ausgebildet. Als Nächstes wird eine Schicht 292 aus TiOx, Si3N4 oder einem anderen geeigneten Isolator durch CVD abgeschieden, und eine SiO2-Schicht 294 wird, ebenfalls durch CVD abgeschieden. Die Herstellung wird durch das Isolieren einer Drainelektrode 296, einer Gateelektrode 298 und einer Sourceelektrode 2100 abgeschlossen. Der MOS-Transistor und der FEM werden durch die TiOx- oder Si3N4-Schicht isoliert. Bei dieser Ausführungsform fungiert die Schicht 292 als Transistorisolierschicht, während die Schicht 294 als abdeckende Isolierschicht fungiert.

So wurden mehrere Ausführungsformen einer Kombination aus einem benachbart zu einem MOS-Transistor ausgebildeten MFS-Transistor dargestellt. Wie hier verwendet, bedeutet "benachbart", dass die zwei Transistoren entweder entlang einer Seite oder so ausgebildet sind, dass ein Transistor mit dem anderen überlappt.

Die in den 14, 15 und 16 dargestellten Ausführungsformen repräsentieren einen MIS-Transistor vom Verarmungstyp mit ferroelektrischem Gate in Kombination mit einem herkömmlichen MOS-Transistor. Die Schwellenspannung des MFS-Transistors kann negativ sein, wenn das FE an der Grenzfläche 238a zur unteren Elektrode mit positiver Ladung polarisiert ist. Wenn das FE an der Grenzfläche 238a der unteren Elektrode mit einer negative Ladung polarisiert wird, ist die Schwellenspannung des MFS-Transistors sehr groß. Bei der Gatespannung Null leitet der MOS-Transistor nicht. Daher existiert selbst dann kein Stromfluss durch das Bauteil, wenn die Schwellenspannung des MFS-Transistors negativ ist.

Wenn die Gatespannung der Betriebsspannung entspricht, leitet der MOS-Transistor stark. Der Bauteilstrom wird durch den Stromfluss im MFS-Transistor kontrolliert. Wenn sich der MFS-Transistor im Zustand "0" befindet, d. h., wenn die Schwellenspannung größer als die Betriebsspannung ist, existiert ein Stromfluss durch das Bauteil. Um im Zustand "0" einen kleinen Leckstrom aufrecht zu erhalten, muss der Abstand zwischen jedem Rand der unteren Elektrode 236 und 286 sowie jedem Rand des n+-Sourcebereichs und des n+-Drainbereichs, wie durch "D" repräsentiert, mindestens 50 nm betragen. Wenn jedoch D zunimmt, steigt auch der Serienwiderstand der Speicherzelle an. Daher ist es bevorzugt, dass D nicht größer als 300 nm ist. Wenn sich der MFS-Transistor im Zustand "1" befindet, d. h., wenn die Schwellenspannung sehr niedrig ist oder einen negativen Wert einnimmt, sind sowohl der MOS-Transistor als auch der MFS-Transistor leitend. Daher kann ein großer Strom durch das Bauteil fließen. Dies ermöglicht es, das Bauteil selbst dann in großen Speicherarrays zu verwenden, wenn im Zustand "1" die Schwellenspannung des MFS-Transistors einen negativen Wert einnimmt.

Betrieb:

Speicherzellen können so in einem Array von Speicherzellen platziert werden, dass Gateleitungen rechtwinklig zu den Drainleitungen verlaufen, wie es in der 17 dargestellt ist. Es wird nun auf die 14, 17 und 18 Bezug genommen, gemäß denen, um in eine FEM-Gateeinheit 234 zu schreiben, +Vp1 an alle Gateelektroden 248 angelegt wird (Y1, Y2, Y3 und Y4), während sich die Sourceelektroden 250 und die Drainelektroden 246 (X1, X2, X3 und X4) der Speicherzelle auf dem Massepotential befinden. Dadurch wird das FE 238 so polarisiert, dass sich an der Grenzfläche 238a der unteren Elektrode eine positive Ladung befindet und an der Grenzfläche 238b der oberen Elektrode eine negative Ladung befindet (siehe die 18b). Dadurch wird die FEM-Gateeinheit 234 in einen hoch leitenden Zustand versetzt.

Wenn eine negative Spannung, -Vp0, an die Gateelektrode 248 (Programmierleitung) angelegt wird, z. B. Y2, eine positive Spannung +Vp0 an den Drain 232 angelegt wird, z. B. X3, und die Source 230 geerdet wird, und wenn |Vp1| > |Vp0|, wird das FE, wie 2102, X3, Y2, an der Grenzfläche 238a der unteren Elektrode mit einer negativen Ladung polarisiert. Dies versetzt die FEM-Gateeinheit 234 in einen gering leitenden Zustand (siehe die 18a). Der Schreibprozess ermöglicht es, dass jeder Speichertransistor in einem Speicherarray unabhängig von anderen Speicherzellen im Array geschrieben werden kann, ohne Wechselwirkung mit den anderen Speicherzellen im Array.

Die Schwellenspannung der in den 14 und 16 dargestellten FEM-Gateeinheiten 215, 274 kann wie folgt bestimmt werden: für ein großes Array kann die Schwellenspannung im Zustand "1" negativ oder eine kleine positive Spannung sein. Die Schwellenspannung für den Zustand "0" muss größer als die Versorgungsspannung, d. h. 3,3 V, sein.

Die Breite des Raums im n--Bereich einer Pt-n-Silicium-Barriere beträgt ungefähr 0,3 &mgr;m, wenn die Dotierungsdichte im n--Bereich ungefähr 1,0·1016 cm-3 beträgt. Die Schwellenspannung kann durch Ändern der Dotierungsdichte und der Dicke der n--Kanalschicht sowie der Permitivität und der Remanenzladung des ferroelektrischen Kondensators eingestellt werden.

Während eines Lesevorgangs wird eine Spannung, Va, die nicht größer als die Koerzitivspannung ist, d. h. diejenige Spannung, bei der sich der Speicherinhalt ändern kann, an die Gateelektrode und die Drainelektrode gelegt. Da der Inhalt der Speicherzelle nicht gestört wird, wenn irgendeine Elektrode mit Va vorgespannt ist, stört der Lesevorgang den Speicherinhalt keiner Speicherzelle. Daher wird ein langes Aufrechterhalten der Ladung erzielt.

In der 19 ist die übliche Kurve von ID über VG für den MFMOS-FET dargestellt. Die 19a zeigt die Charakteristik von ID über VG für eine FEM-Zelle mit hoher Kanaldotierung ND. Die mittlere Linie 2104 ist die Kurve von ID über V0, wenn die Speicherzelle nicht geladen ist. Wenn die FEM-Zelle in den Zustand "1" programmiert ist, ist die Linie 2106, die Schwellenspannung der FEM-Zelle, negativ. Wenn die FEM-Zelle in den Zustand "0" programmiert ist, ist die Linie 2108, die Schwellenspannung der FEM-Zelle, positiv. So kann im Zustand "1" selbst dann ein großer Drainstrom durch den Kanalbereich fließen, wenn VG = 0 V gilt. Ein derartiges Bauteil alleine ist für Anwendungen mit großem Array ungeeignet.

Die 19b zeigt die Charakteristik von ID über VG für das Bauteil dieser Ausführungsform. Die Linie 2112 zeigt die Kurve von ID über V0, wenn die FEM-Gateeinheit nicht geladen ist. Wenn die FEM-Zelle in den Zustand "1" programmiert ist, ist die Linie 2110, die Schwellenspannung der FEM-Zelle, negativ. Wenn die FEM-Zelle in den Zustand "0" programmiert ist, ist die Linie 2114, die Schwellenspannung der FEM-Zelle, positiv. Die Schwellenspannung, die gestrichelte Linie 2116, des MOS-Transistors begrenzt die Schwellenspannung des Bauteils auf einen kleinen positiven Wert, wenn es in den Zustand "1" programmiert ist. Es kann kein Strom durch das Bauteil fließen, wenn sich das Gate auf Massepotential befindet. Ein großes Speicherarray mit derartigen Bauteilen zeigt einen sehr kleinen Leckstrom im Bereitschaftszustand.

So wurden eine Speicherzelle mit zwei Transistoren, mit einem MOS-Transistor und einer FEM-Gateeinheit, und ein Verfahren zum Herstellen derselben offenbart. Obwohl eine bevorzugte Ausführungsform der Erfindung und eine Variation derselben offenbart wurden, ist es zu beachten, dass an der Architektur und am Verfahren weitere Variationen vorgenommen werden können, ohne vom Schutzumfang der in den beigefügten Ansprüchen definierten Erfindung abzuweichen.

(Beispiel 3)

Die ferroelektrische Speicher(FEM)zelle dieses Beispiels kann auf einem SOI(SIMOX)-Substrat hergestellt werden, oder sie kann in einem Silicium-Volumensubstrat ausgebildet werden. Die hier erfolgende Beschreibung konzentriert sich auf die Herstellung der FEM-Gateeinheit auf einem Silicium-Volumensubstrat, jedoch bezeichnet, wie hier verwendet, "Siliciumsubstrat" entweder ein SOI-Substrat oder ein Silicium-Volumensubstrat. Es ist zu beachten, dass bei einigen Ausführungsformen der FEM-Gateeinheit ein MOS-Transistor gleichzeitig mit der ferroelektrischen Speicherzelle durch herkömmliche Maßnahmen hergestellt wird, wie sie dem Fachmann gut bekannt sind. Demgemäß zeigen die Zeichnungen, der Deutlichkeit halber, die Herstellung des MOS-Transistors nicht.

Es wird nun auf die 20 Bezug genommen, in der ein Siliciumsubstrat mit 310 gekennzeichnet ist. Das Substrat 310 ist bei der bevorzugten Ausführungsform ein einkristallines Substrat, das aus Volumensilicium besteht. Andere Ausführungsformen können auf einem SOI-Substrat hergestellt werden. Wie hier verwendet, bezeichnet "Siliciumsubstrat" entweder ein Silicium-Volumensubstrat oder ein SOI-Substrat oder irgendein anderes geeignetes Substrat auf Siliciumbasis. Wie es in der 20 dargestellt ist, wurde das Substrat 310 teilweise auf die dargestellte Konfiguration geätzt und ein Teil desselben wurde leicht dotiert, um einen aktiven Bereich, oder einen Bauteilbereich, 312, auszubilden, der für eine gewünschte Hintergrundpolarität sorgt, in diesem Fall diejenige eines n--Bereichs, der hier als leitender Kanal von erstem Typ bezeichnet wird. Der aktive Bereich 312 wird durch einen aus SiO2 bestehenden Isolierbereich 314 begrenzt. Wie es dem Fachmann gut bekannt ist, wird eine Vielzahl derartiger Bereiche auf der Oberfläche eines Siliciumwafers hergestellt. Für die FEM-Gateeinheit der Ausführungsform werden die Zellen in einem rechtwinkligen Gitter angeordnet, um ein Speicherarray auszubilden.

Unter Verwendung eines CMOS-Volumensubstrats als Beispiel zum Erläutern des Herstellprozesses besteht der anfängliche Schritt im Herstellen von n-- und p--Wannenstrukturen, einem Isolieren dieser Strukturen und einem Implantieren geeigneter Ionen, um für eine Einstellung der Schwellenspannung für die Transistoren zu sorgen. Es wird ein Fotoresist zum Maskieren von Abschnitten des Wafers verwendet. Als Nächstes werden Phosphorionen, die hier auch als Dotierfremdstoffe ersten Typs bezeichnet werden, mit einer Energie zwischen 30 keV und 120 keV und einer Dosis von 1,0 × 1012 cm-2 bis 5,0 × 1013 cm-2 in die p--Wanne implantiert, wo die FEM-Gateeinheiten herzustellen sind. Es können mehrere Implantationsschritte und/oder thermische Diffusion erforderlich sein, um eine optimale Donatorverteilung in der n--Schicht zu erzielen. Der Fotoresist wird abgestreift. Die implantierte n--Schicht kann auch durch selektive epitaktische Züchtung von Silicium mit einer Dicke von 100 nm bis 1000 nm ersetzt werden.

An dieser Stelle kann die Herstellung der FEM-Gateeinheit beginnen. Es wird nun auf die 21 Bezug genommen, gemäß der eine FEM-Gateeinheit allgemein mit 316 gekennzeichnet ist, wobei sie über eine untere Metallschicht oder Elektrode 318, das ferroelektrische (FE) Material 320 und eine obere Metallschicht, oder Elektrode 322, verfügt. Die Herstellung der FEM-Gateeinheit 316 beginnt mit dem Abscheiden der unteren Elektrode auf dem aktiven Bereich 312. Die untere Elektrode 318 kann aus Pt, Ir, IrO2 oder einer Pt/Ir-Legierung oder einem anderen geeigneten leitenden Material hergestellt werden. Die Dicke dieses Metalls beträgt bei der bevorzugten Elektrode 20 nm bis 100 nm.

Schließlich wird zwischen der FEM-Gateeinheit 316 und dem Gateübergangsbereich eine p--Schicht hergestellt. Die p--Schicht kann durch Implantieren von B oder BF2-Ionen in die Oberfläche des leitenden Kanals des ersten Typs, oder in die untere Elektrode 318, ausgebildet werden. Borionen können mit einer Energie von 3 keV bis 10 keV implantiert werden, während BF2-Ionen mit einem Energieniveau zwischen 15 keV und 30 keV implantiert werden. Die Ionenkonzentration liegt in beiden Fällen im Bereich von 1 × 1011 cm-2 bis 5 × 1013 cm-2. Während eines Temperungsschritts, der hier später beschrieben wird, diffundieren die implantierten Ionen in einen n--Gateübergangsbereich, um eine p--Schicht auszubilden, die hier als leitender Kanal eines dritten Typs bezeichnet wird.

Als Nächstes wird das FE-Material 238 durch CVD, nach geeigneter Maskierung, abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr, Ti)O3, (PZT), SrBi2Ta2O9, (SBT), Pb5Ge3O11, BaTiO3 oder LiNbO3. Die bevorzugten Verbindungen sind, in der Vorzugsreihenfolge, Pb5Ge3O11, SBT und PZT. Die meisten experimentellen Arbeiten auf dem Gebiet von FEM-Gateeinheiten erfolgten an PZT-Verbindungen. Das FE-Material 238 wird mit einer Dicke von 50 nm bis 400 nm abgeschieden.

Dann wird die obere Elektrode 322 auf dem FE-Material hergestellt. Die obere Elektrode kann aus denselben Materialien wie die untere Elektrode mit einer Dicke von 20 nm bis 200 nm hergestellt werden. Auf die FEM-Gateeinheit wird ein Fotoresist aufgetragen, und dann wird die Zelle auf die geeignete Konfiguration und Größe geätzt. Es ist zu beachten, dass die drei Schichten der FEM-Gateeinheit nicht genau ausgerichtet sein müssen, wie es dargestellt ist, da ihre Form durch Auftragen eines Fotoresists und Ätzen, mit Masken mit verschiedenen Geometrien, ausgebildet werden kann. Jedoch ist, der Deutlichkeit halber, die FEM-Gateeinheit als Struktur mit zusammenhängenden, ausgerichteten Seitenwänden dargestellt.

Durch CVD wird eine Schicht 324 aus TiOx, Si3N4 oder einem anderen geeigneten Barriereisoliermaterial hergestellt, wie es in der 22 dargestellt ist, um die FEM-Gateeinheit zu schützen. Das Barriereisoliermaterial wird geätzt, um den Seitenwandisolator für die Gateelektrode auszubilden.

Es wird nun auf die 23 Bezug genommen, aus der es erkennbar ist, dass der aktive Bereich 312 auf einen Sourcebereich 326, einen Gatebereich 328 und einen Drainbereich 330 modifiziert wurde. Diese Bereiche werden durch Implantieren geeigneter Ionen, die hier auch als Dotierfremdstoffe zweiten Typs bezeichnet werden, in den Rest des aktiven Bereichs 312 ausgebildet, um zwei n+-Schichten auszubilden, die hier auch als leitende Kanäle zweiten Typs bezeichnet werden, und die als Sourcebereich 226 und Drainbereich 330 dienen. Eine geeignete Ionenimplantation kann in diesem Fall die Implantation von As-Ionen mit einer bevorzugten Energie von ungefähr 50 keV sein, wobei jedoch eine Implantation im Bereich von 40 keV bis 70 keV akzeptierbar ist, und die Dosis liegt im Bereich von 1 × 1015 cm-2 bis 5 × 1015 cm-2. Alternativ können Phosphorionen im Energiebereich von 30 keV-60 keV mit demselben Dosisbereich implantiert werden.

Es wird nun auf die 24 Bezug genommen, gemäß der der Wafer wärmebehandelt wird, um die implantierten Ionen sowohl im Sourcebereich als auch im Drainbereich und auch in der unteren Elektrode zu aktivieren und zu diffundieren. Die Diffusion der in die untere Elektrode 318 implantierten Ionen führt zur Ausbildung eines flachen Übergangs 332 unter der FEM-Gateeinheit 316, wobei es sich um den leitenden Kanal dritten Typs handelt. Der Temperaturbereich für die Wärmebehandlung liegt im Bereich von 500°C bis 1100°C, um eine Passivierung und Diffusion der implantierten Ionen zu ermöglichen. Dann wird auf der Struktur durch CVD eine SiO2-Schicht 334 hergestellt, oder es wird eine andere geeignete Passivierungsisolierung aufgetragen.

Es wird nun auf die 35 Bezug genommen, in der die FEM-Gateeinheit 316 als Teil einer FEM-Speicherzelle 336 dargestellt ist, die über die FEM-Gateeinheit 316 und die darunter liegenden Source-, Kanal- und Drainbereiche verfügt, wobei diese Ausführungsform über einen dünnen, flachen Übergangsbereich 332 verfügt, bei dem es sich um eine unter der FEM-Gateeinheit 316 ausgebildete p--Schicht handelt.

Um die Beschreibung der FEM-Zelle 336 abzuschließen, werden Löcher in der Oxidschicht 334 ausgebildet, um eine Sourceelektrode 338, eine Gateelektrode 340 und eine Drainelektrode 342 aufzunehmen, die mit ihren jeweiligen Komponenten verbunden werden.

Die in der 25 dargestellte Ausführungsform zeigt einen MIS-Transistor vom Verarmungstyp mit ferroelektrischem Gate. Bei der Gatespannung Null ist die Ladung im n--Kanal unter der FEM-Gateeinheit völlig verarmt. Demgemäß ist der Leckstrom sehr klein. Um das kleine Leck aufrecht zu erhalten, muss der Abstand zwischen jedem Rand der unteren Elektrode 318 und den Rändern des n--Sourcebereichs oder des n--Drainbereichs, der durch "D" repräsentiert ist, mindestens 50 nm betragen, damit der Leckstrom klein bleibt. Wenn jedoch D zunimmt, nimmt auch der Serienwiderstand der Speicherzelle zu. Daher ist es bevorzugt, dass D nicht größer als 300 nm ist. Der Gateleckstrom wird durch den flachen Übergang 332 aus p--Silicium und das Platin zum Kontakt gegen das ferroelektrische Material bestimmt. Die Potentialbarriere zwischen dem Platin und dem n--Silicium beträgt 0,9 eV. Die Potentialbarriere zwischen der leitenden p--Schicht 332 vom dritten Typ und der leitenden n--Schicht 328 vom ersten Typ liegt ebenfalls in der Größenordnung von 0,9 eV. Eine Potentialbarriere dieser Größe sorgt dafür, dass der Kanal aus n--Silicium völlig verarmt, wenn das ferroelektrische Material nicht polarisiert ist. Wenn das ferroelektrische Material an der Grenzfläche 348 der unteren Elektrode mit einer positiven Ladung polarisiert ist, ist die Schwellenspannung klein. Wenn das ferroelektrische Material an der Grenzfläche 348 der unteren Elektrode mit einer negativen Ladung polarisiert ist, ist die Schwellenspannung des Speichertransistors sehr groß. Die Art dieser Speicherladungen und die Techniken zum Ändern der Größe der zum Programmieren der Zellen erforderlichen Spannung werden hier später beschrieben.

Die Diffusion implantierter B- oder BF2-Ionen in den Gateübergangsbereich wird so gesteuert, dass zwischen jedem Rand der flachen Übergangsschicht 332 und den Source- und Drainbereichen ein Abstand "C" erhalten bleibt. Bei der bevorzugten Ausführungsform liegt "C" zwischen ungefähr 0 nm und 300 nm. Die Struktur mit flachem Übergang dient dazu, zwischen dem Gatebereich 328 und den leitenden Kanälen eine zuverlässige Potentialbarriere zu schaffen, um einen niedrigen Leckstrom zu erzielen, und es ist ein effizienter Schaltmechanismus für die FEM-Zelle der Ausführungsform geschaffen.

Alternativ können die Source/Drain-Ionenimplantation und das Tempern vor dem Abscheiden der unteren Gateelektrode abgeschlossen werden, wenn das ferroelektrische Material keiner Wärmebehandlung bei hoher Temperatur standhalten kann.

Betrieb:

Die gemäß dieser Ausführungsform aufgebaute Struktur ist besonders effizient, da die FEM-Gateeinheit, die über dem leitenden Kanal auf dem Gatebereich liegt, die Polarität desselben verschieben kann, wodurch ein effizienter Stromfluss von der Source durch den Kanal zum Drain möglich ist. Die Struktur liefert eine völlige Ladungsverarmung, wenn ein "Aus"-Zustand vorliegt. Die 25 zeigt auch einen typischen Stromfluss aus dem Stand der Technik, der durch die gestrichelte Linie 344 repräsentiert ist, wobei der Strom nur direkt unter der FEM-Gateeinheit durch den Gatebereich 328 fließt. Dies, da bekannte Konfigurationen von FEM-Zellenstrukturen vom Oberflächeninversionstyp sind, während das hier offenbarte Bauteil vom Verarmungstyp ist. Die Funktionstheorie eines Bauteils vom Verarmungstyp ist ähnlich der eines Übergangs-FET. Durchgezogene Linien 346 veranschaulichen den Stromfluss durch das erfindungsgemäße Bauteil, wobei der Strom durch den gesamten Gatebereich unter dem Übergang 332 fließen kann.

Speicherzellen, die gemäß der Ausführungsform aufgebaut sind, können so in einem Array von Speicherzellen angeordnet werden, dass die Gateleitungen rechtwinklig zu den Drainleitungen verlaufen. Wenn eine negative Spannung, -Vp0, an die Gateelektrode 340 (Programmierleitung) angelegt wird, und wenn eine positive Spannung, +Vp0, an den Drain 330 angelegt wird und die Source 326 geerdet wird, und wenn |Vp1|>|-Vp0| gilt, wird das FE an der Grenzfläche 348 der unteren Elektrode mit einer negativen Ladung polarisiert. Dies bringt die FEM-Gateeinheit 316 in einen gering leitenden Zustand (siehe die 26a). Der Schreibprozess ermöglicht es, für jeden Speichertransistor in einem Speicherarray einen Schreibvorgang unabhängig von anderen Speicherzellen im Array auszuführen, ohne Wechselwirkung mit den anderen Speicherzellen im Array.

Um in die FEM-Gateeinheit 316 zu schreiben, wird +Vp1 an alle Gateelektroden 340 angelegt, während sich die Sourceelektroden 338 und die Drainelektroden 342 der Speicherzelle auf dem Massepotential befinden. Dies polarisiert das FE 320 in solcher Weise, dass sich eine positive Ladung an der Grenzfläche 348 der unteren Elektrode befindet und sich eine negative Ladung an der Grenzfläche 350 der oberen Elektrode befindet (siehe die 26b). Dies versetzt die FEM-Gateeinheit 316 in einen hoch leitenden Zustand.

Die Schwellenspannung für die FEM-Gateeinheit 316 kann wie folgt bestimmt werden: für ein großes Array verfügt die Schwellenspannung im Zustand "1" über einen kleinen positiven Wert, nämlich 0,4 V bis 0,8 V. Die Schwellenspannung für den Zustand "0" muss größer als die Versorgungsspannung, nämlich 3,3 V, sein. Die n--Kanalschicht verarmt aufgrund des p--Substratübergangs und auch die sehr flache p--Oberflächenschicht und die Gatevorspannung. Es kann gezeigt werden, dass das Speicherfenster &Dgr;Vr = 2QFE/CFE(2) entspricht, wobei QFE die remanente Ladung ist und CFE die ferroelektrische Kapazität der Gateeinheit ist.

Während eines Lesevorgangs wird eine Spannung, Va, die nicht größer als die Koerzitivspannung ist, d. h. die Spannung, bei der sich der Speicherinhalt ändern kann, an die Gateelektrode und die Drainelektrode gelegt. Da der Inhalt der Speicherzelle nicht gestört wird, wenn eine Elektrode mit Va vorgespannt ist, stört die Leseoperation den Speicherinhalt keiner Speicherzelle. Daher wird eine lange Aufrechterhaltung der Ladung erzielt.

Speicherzelle mit einem Transistor:

In der 27 ist die übliche Kurve von ID über VG für den MFMS-FET aufgetragen. Die 27a zeigt die Charakteristik von ID über VG einer FEM-Zelle mit hoher Kanaldotierung ND. Die mittlere Linie ist die Kurve von ID über V0, wenn die FEM-Gateeinheit nicht geladen ist. Wenn die FEM-Zelle in den Zustand "1" programmiert ist, ist ihre Schwellenspannung negativ. So kann ein großer Drainstrom selbst dann durch den Kanalbereich fließen, wenn VG = 0 V gilt. Eine derartiges Bauteil ist für Anwendungen mit großem Array nicht geeignet.

Die 27b zeigt die Charakteristik von ID über VG für eine FEM-Zelle mit niedriger Kanaldotierung ND. Die Schwellenspannung der FEM-Zelle, wenn sie in den Zustand "1" programmiert ist, ist positiv. Es kann kein Strom durch das Bauteil fließen, wenn sich das Gate auf Massepotential befindet. Ein großes Speicherarray derartiger Bauteile zeigt einen sehr kleinen Leckstrom im Bereitschaftszustand.

Ferroelektrischer Dünnfilm aus Pb5Ge3O11 für MFMOS-Anwendungen

Es kann gezeigt werden, dass eine kleinere ferroelektrische Kapazität zu einem höheren Speicherfenster und einer kleineren Programmierspannung führt. Ein dickerer Film und ein Material mit kleinerem &egr;r können zu einer kleineren ferroelektrischen Kapazität führen; jedoch sollte bei der ersteren Wahlmöglichkeit die Programmierspannung erhöht werden können. Ein oxidischer Dünnfilm von Pb5Ge3O11 zeigt ein sehr kleines &egr;r und ein mäßiges Tc (178°C). Obwohl die Polarisation eines Pb5Ge3O11-Dünnfilms im Stationärzustand viel niedriger als die von PZT- und SrBi2Ta2O9-Dünnfilmen ist, ist das Speicherfenster für ein MFMOS-Bauteil mit Steuerung über ein Pb5Ge3O11-Gate aufgrund des kleineren &egr;r größer als in den Vergleichsfällen.

So wurden eine FEM-Gateeinheit und ein Verfahren zum Herstellen derselben offenbart. Die FEM-Gateeinheit kann als Einzeltransistorbauteil hergestellt werden, oder sie kann mit einem zugeordneten MOS-Transistor hergestellt werden. Obwohl eine bevorzugte Ausführungsform der Erfindung offenbart wurde, ist es zu beachten, dass an der Architektur und dem Verfahren weitere Variationen vorgenommen werden können, ohne dass vom Schutzumfang der in den beigefügten Ansprüchen definierten Erfindung abgewichen wird.

(Beispiel 4)

Die ferroelektrische Speicher(FEM)zelle dieses Beispiels kann auf einem SOI(SIMOX)-Substrat hergestellt werden, oder sie kann in einem Silicium-Volumensubstrat ausgebildet werden. Die hier erfolgende Beschreibung konzentriert sich auf die Herstellung der FEM-Gateeinheit auf einem Silicium-Volumensubstrat, jedoch bezeichnet, wie hier verwendet "Siliciumsubstrat" entweder ein SOI-Substrat oder ein Silicium-Substrat. Es ist zu beachten, dass bei einigen FEM-Zellen der FEM-Gateeinheit ein MOS-Transistor gleichzeitig mit der ferroelektrischen Speicherzelle durch herkömmliche Maßnahmen hergestellt wird, die dem Fachmann gut bekannt sind. Demgemäß zeigen die Zeichnungen, der Deutlichkeit halber, die Herstellung des MOS-Transistors nicht.

Es wird nun auf die 28 Bezug genommen, in der ein Siliciumsubstrat bei 410 dargestellt ist. Das Substrat 410 ist bei dieser Ausführungsform ein einkristallines Substrat, und es besteht aus Volumensilicium. Wie es in der 28 dargestellt ist, wurde das Substrat 410 teilweise zur dargestellten Konfiguration geätzt, und ein Teil desselben wurde leicht dotiert, um einen aktiven Bereich, oder Bauteilbereich, 412 zu bilden, der für eine gewünschte Hintergrundpolarität sorgt, in diesem Fall diejenige eines n--Bereichs, der hier als leitender Kanal von erstem Typ bezeichnet wird. Der aktive Bereich 412 ist durch einen Isolierbereich 414 aus SiO2 begrenzt. Wie es dem Fachmann gut bekannt ist, wird eine Vielzahl derartiger Bereiche auf der Oberfläche eines Siliciumwafers hergestellt. Für die FEM-Gateeinheit der Ausführungsform werden die Zellen in einem rechtwinkligen Gitter angeordnet, um ein Speicherarray zu bilden.

Unter Verwendung eines CMOS-Volumensubstrats als Beispiel zum Erläutern des Herstellprozesses besteht der Anfangsschritt in der Herstellung von n-- und p--Wannenstrukturen, einer Isolierung dieser Strukturen und einer Implantation geeigneter Ionen, um für eine Einstellung der Schwellenspannung für die Transistoren zu sorgen. Das Substrat 410 wurde bei dieser Ausführungsform als p--Silicium oder als p--Wanne ausgebildet. Ein Fotoresist wird zum Maskieren von Abschnitten des Wafers verwendet. Als Nächstes werden Phosphorionen, die hier auch als Dotierfremdstoffe ersten Typs bezeichnet werden, mit einer Energie zwischen 30 keV und 120 keV mit einer Dosis von 1,0 × 1012 cm-2 bis 5,0 × 1013 cm-2 in die p--Wanne dort implantiert, wo die FEM-Gateeinheiten herzustellen sind. Es können mehrere Implantationsschritte und/oder thermische Diffusion erforderlich sein, um eine optimale Donatorverteilung in der n--Schicht zu erzielen. Der Fotoresist wird abgestreift. Die implantierte n--Siliciumschicht kann auch durch selektives epitaktisches Züchten von Silicium mit einer Dicke von 100 nm bis 1000 nm ersetzt werden.

Es wird nun auf die 29 Bezug genommen, gemäß der als Nächstes eine p---Schicht 416 auf dem aktiven Bereich 412 ausgebildet wird. Diese p---Schicht kann durch Implantieren von B- oder BF2-Ionen, die hier als Dotierfremdstoffe zweiten Typs bezeichnet werden, auf der aktiven Schicht 412 hergestellt werden. Borionen können mit einer Energie von 3 keV bis 10 keV implantiert werden, während BF2-Ionen mit einem Energieniveau zwischen 15 keV und 50 keV implantiert werden. Die Ionenkonzentration liegt in beiden Fällen im Bereich von 5 × 1011 cm-2 bis 1 × 1013 cm-2. Die Ionen werden durch Tempern thermisch aktiviert. Die implantierten Ionen diffundieren in den aktiven n--Bereich, um eine p-n-Schicht zu bilden, die hier als leitender Kanal zweiten Typs bezeichnet wird. Das Tempern erfolgt bei einer Temperatur im Bereich zwischen 500°C und 1100°C.

An dieser Stelle kann die Herstellung der FEM-Gateeinheit beginnen. Es wird nun auf die 30 Bezug genommen, gemäß der eine FEM-Gateeinheit allgemein mit 418 gekennzeichnet ist und sie über eine untere Metallschicht, oder Elektrode, 420, das ferroelektrische (FE) Material 422 und eine obere Metallschicht oder Elektrode, 424, verfügt. Die Herstellung der FEM-Gateeinheit 418 beginnt mit dem Abscheiden der unteren Elektrode auf der p--Schicht 416. Die untere Elektrode 420 kann aus Pt oder Ir, IrO2 oder einer Pt/Ir-Legierung oder einem anderen geeigneten leitenden Material hergestellt werden. Es kann auch ein anderes geeignetes leitends Barriereschichtmaterial verwendet werden. Die Dicke der Elektrode 420 beträgt bei der bevorzugten Ausführungsform 20 nm bis 100 nm.

Als Nächstes wird das FE-Material durch chemische Dampfabscheidung (CVD), nach geeigneter Maskierung, abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr, Ti)O3, (PZT), SrBi2Ta2O9, (SBT), Pb5Ge3O11, BaTiO3 oder LiNbO3. Die bevorzugten Verbindungen sind, in der Vorzugsreihenfolge, Pb5Ge3O11, SBT und PZT. Die meisten experimentellen Arbeiten auf dem Gebiet von FEM-Gateeinheiten erfolgten an PZT-Verbindungen. Das FE-Material 422 wird mit einer Dicke von 100 nm bis 400 nm abgeschieden.

Dann wird die obere Elektrode 424 auf dem FE-Material hergestellt. Die obere Elektrode kann aus denselben Materialien wie die untere Elektrode mit einer Dicke von 20 nm bis 200 nm hergestellt werden.

Auf die FEM-Gateeinheit wird ein Fotoresist aufgetragen, und dann wird die Zelle auf die geeignete Konfiguration und Größe geätzt. Es ist zu beachten, dass die drei Schichten der FEM-Gateeinheit nicht genau ausgerichtet sein müssen, wie es dargestellt ist, da ihre Form durch Auftragen eines Fotoresists und Ätzen, mit Masken mit verschiedenen Geometrien, ausgebildet werden kann. Jedoch ist, der Deutlichkeit halber, die FEM-Gateeinheit als Struktur mit zusammenhängenden, ausgerichteten Seitenwänden dargestellt.

Es wird eine Schicht 426 aus TiOx, wie sie in der 31 dargestellt ist, oder aus einem anderen geeigneten Barriereisoliermaterial durch CVD hergestellt, um die FEM-Gateeinheit zu schützen. Das TiOx wird geätzt, um den Seitenwandisolator für die Gateelektrode zu bilden.

Es wird nun auf die 32 Bezug genommen, aus der es erkennbar ist, dass der aktive Bereich 412 in einen Sourcebereich 428, einen Gatebereich 430 und einen Drainbereich 432 modifiziert ist. Diese Bereiche werden durch Auftragen eines Fotoresists auf den ganzen aktiven Bereich 412, die p--Schicht 416 und die FEM-Gateeinheit 418, um das zu markieren, was schließlich den Gatebereich 430 bildet, und durch Implantieren der geeigneten Ionen, die hier auch als Dotierfremdstoffe von drittem Typ bezeichnet werden, im Rest des aktiven Bereichs 412 ausgebildet, um zwei n+-Schichten zu bilden, die hier auch als leitende Kanäle dritten Typs bezeichnet werden, und die als Sourcebereich 428 und Drainbereich 432 dienen. Es sei darauf hingewiesen, dass sich die p--Schicht 416 über den Gateübergangsbereich 430 und teilweise über den Drainübergangsbereich 432 erstreckt. Eine geeignete Ionenimplantation in diesem Fall kann die Implantation von As-Ionen mit einer bevorzugten Energie von ungefähr 50 keV sein, wobei jedoch Implantation in einem Bereich von 40 keV bis 70 keV akzeptierbar ist, und die Dosis liegt in einem Bereich von 1 × 1015 cm-2 bis 5 × 1015 cm-2. Alternativ können Phosphorionen im Energiebereich von 30 keV-60 keV im selben Dosisbereich implantiert werden.

Es wird nun auf die 33 Bezug genommen, gemäß der der Wafer wärmebehandelt wird, um die implantierten Ionen, sowohl im Sourcebereich als auch im Drainbereich, und auch in der unteren Elektrode zu aktivieren und zu diffundieren. Die Diffusion der in die Schicht 416 implantierten B- oder BF2-Ionen führt zur Ausbildung eines flachen p-n-Übergangs unter der FEM-Gateeinheit 418, der den leitenden Kanal von zweitem Typ bildet. Der Temperaturbereich für die Wärmebehandlung liegt von 500°C bi 1100°C, um eine Passivierung und Diffusion der implantierten Ionen zu ermöglichen. Dann wird durch CVD eine SiO2-Schicht 434 auf der Struktur hergestellt, oder es wird eine andere geeignete Passivierungsisolation aufgetragen.

Es wird nun auf die 34 Bezug genommen, in der die FEM-Gateeinheit 418 als Teil eines FEM-Speicherzelle 436 dargestellt ist, die über die FEM-Gateeinheit 418 und die darunter liegenden Source-, Kanal- und Drainbereiche verfügt, wobei diese Ausführungsform über einen dünnen, flachen Übergangsbereich 416 verfügt, der eine p-n-Schicht bildet, die unter der FEM-Gateeinheit 418 ausgebildet ist.

Um die Beschreibung der FEM-Zelle 436 abzuschließen, werden Löcher in der Oxidschicht 434 ausgebildet, um eine Sourceelektrode 438, eine Gateelektrode 440 und eine Drainelektrode 424 aufzunehmen, die mit ihren jeweiligen Komponenten verbunden werden. Es ist erkennbar, dass die Drainelektrode 442 sowohl mit dem Drainbereich 432 als auch dem p-n-Übergang 416 verbunden ist.

Die in der 33 dargestellte Ausführungsform repräsentiert einen MIS-Transistor vom Verarmungstyp mit ferroelektrischem Gate. Bei der Gatespannung Null ist die Ladung im unter der FEM-Gateeinheit liegenden n--Kanal völlig verarmt. Demgemäß ist der Leckstrom sehr klein. Um das kleine Leck aufrecht zu erhalten, muss der Abstand zwischen jedem Rand der unteren Elektrode 420 und den Rändern des n+-Sourcebereichs oder des n+-Drainbereichs, der durch "D" repräsentiert ist, mindestens 50 nm betragen, um den Leckstrom klein zu halten. Wenn jedoch D zunimmt, nimmt auch der Serienwiderstand der Speicherzelle zu. Daher ist es bevorzugt, dass D nicht größer als 300 nm ist. Der Gateleckstrom wird durch den flachen Übergang 432 vom Platin zum p--Silicium und den Kontakt vom Platin zum ferroelektrischen Material bestimmt. Der Leckstrom ist der Gatestrom bei sehr kleiner bis mittlerer Feldstärke. Die Potentialbarriere zwischen der p--Schicht und dem n--Silicium beträgt 0,8 eV bis 1,0 eV. Eine Potentialbarriere dieser Größe sorgt dafür, dass der Kanal aus n--Silicium völlig verarmt, wenn das ferroelektrische Material nicht polarisiert oder wenn es an der unteren Elektrode mit einer positiven Ladung polarisiert ist. Wenn das ferroelektrische Material an der unteren Elektrode mit einer negativen Ladung polarisiert ist, ist die Schwellenspannung des Speichertransistors klein. Die Art dieser Speicherladungen sowie Techniken zum Andern des Werts der zum Programmieren der Zellen erforderlichen Spannung werden hier später beschrieben.

Alternativ können die Source/Drain-Ionenimplantation und das Tempern vor dem Abscheiden der unteren Gateelektrode abgeschlossen werden, wenn das ferroelektrische Material einer Wärmebehandlung bei hoher Temperatur nicht standhalten kann.

Es wird nun auf die 35 Bezug genommen, in der eine alternative Ausführungsform der FEM-Zelle dargestellt ist, wobei diese Ausführungsform über zwei Silicidschichten 444, 446 verfügt, die über den Source- und Drainübergangsbereichen ausgebildet sind. Diese Silicidschichten werden durch CVD vor dem Abscheiden der Isolierschicht 434 hergestellt. Diese Struktur zeigt den Vorteil, dass sie über einen kleineren Widerstand zum Sourcebereich und Drainbereich verfügt. Dies erhöht den Drainstrom der Speicherzelle.

In der 36 ist eine Ausführungsform der auf einem SOI-Substrat 448 hergestellten FEM-Zelle dargestellt.

Betrieb:

Die gemäß der Ausführungsform aufgebaute Struktur ist besonders effizient, da die über dem leitenden Kanal auf dem Gatebereich liegende FEM-Gateeinheit die Polarität des Gatebereichs verschieben kann, wodurch ein effizienter Stromfluss von der Source durch den Kanal und Drain möglich ist. Die Struktur sorgt in einem "Aus"-Zustand für eine völlige Ladungsverarmung. Wenn ein "Ein"-Zustand vorliegt, fließt ein Strom durch den gesamten Kanalbereich.

Gemäß der Ausführungsform aufgebaute Speicherzellen können in solcher Weise in einem Array von Speicherzellen platziert werden, dass die Gateleitungen rechtwinklig zu den Drainleitungen verlaufen. Um in die FEM-Gateeinheit 418 zu schreiben, wird +Vp1 an alle Elektroden angelegt, während sich die Source- und die Drainelektrode der Speicherzelle auf dem Massepotential befinden. Dies polarisiert das FE 422 in solcher Weise, dass eine negative Ladung an der unteren Elektrode 420 und eine positive Ladung an der oberen Elektrode 424 liegt (siehe die 37b). Dies versetzt die FEM-Gateeinheit 418 in einen hoch leitenden Zustand.

Wenn eine negative Spannung, -Vp0, an die Gateelektrode (Programmierleitung) gelegt wird, eine positive Spannung, +Vp0, an den Drain gelegt wird und die Source geerdet wird, und wenn |Vp1|>|-Vp0| gilt, wird das FE an der unteren Elektrode 420 mit einer positiven Ladung polarisiert. Dies versetzt die FEM-Gateeinheit in einen gering leitenden Zustand (siehe die 37a). Der Schreibprozess ermöglicht es jedem Speichertransistor, in einem Speicherarray unabhängig von anderen Speicherzellen im Array geschrieben zu werden, ohne Wechselwirkung zur Programmierung der anderen Speicherzellen im Array oder von diesen.

Die Schwellenspannung für die FEM-Gateeinheit 418 kann wie folgt bestimmt werden: für ein großes Array muss die Schwellenspannung im Zustand "1" einen positiven Wert, nämlich 0,4 V bis 0,8 V, aufweisen. Die Schwellenspannung für den Zustand "0" muss größer als die Versorgungsspannung, d. h. 3,3 V sein. Die n--Kanalschicht wird durch den p--Substratübergang und die sehr flache p--Oberflächenschicht und der Gatevorspannung verarmt.

Es kann gezeigt werden, dass das Speicherfenster &Dgr;Vr = 2QFE/CFE(3) entspricht, wobei QFE die remanente Ladung ist und CFE die ferroelektrische Kapazität der Gateeinheit ist.

Die Breite des Raums im n--Bereich eines p+n-Übergangs beträgt 0,3 m, wenn die Dotierdichte des n--Bereichs 1,0 × 1016 cm-3 beträgt. Es ist ersichtlich, dass dann, wenn die Dicke und die Dotierung der n--Kanalschicht klein sind, die Schwellenspannung für den Zustand "1" einen positiven Wert haben kann. Die Schwellenspannung kann durch die Dotierdicke und die Dicke sowohl der n-Kanalschicht als auch der p-Oberflächenschicht, die Permitivität und die remanente Ladung des ferroelektrischen Kondensators eingestellt werden.

Während eines Lesevorgangs wird eine Spannung Va, die nicht größer als die Koerzitivspannung ist, d. h. die Spannung, bei der sich der Speicherinhalt ändern kann, an die Gateelektrode und die Drainelektrode gelegt. Da der Inhalt der Speicherzelle nicht gestört wird, wenn irgendeine Elektrode die Vorspannung Va erhält, stört die Leseoperation den Speicherinhalt keiner Speicherzelle. Daher wird ein langes Aufrechterhalten der Ladung erzielt.

Speicherzelle mit einem Transistor

In der 38 ist die übliche Kurve von ID über VG für den MFMOS-FET dargestellt. Die 38a zeigt die Charakteristik von ID über VG für eine FEM-Zelle mit hoher Kanaldotierung ND. Die mittlere Linie ist die Kurve von ID über V0, wenn die FEM-Gateeinheit nicht geladen ist. Wenn die FEM-Zelle in den Zustand "1" programmiert ist, ist die Schwellenspannung der FEM-Zelle negativ. Demgemäß kann selbst bei VG = 0 ein großer Drainstrom durch den Kanalbereich fließen. Ein derartiges Bauteil ist für Anwendungen mit einem großen Array nicht geeignet.

Die 38b zeigt die Charakteristik von ID über VG für eine FEM-Zelle mit geringer Kanaldotierung ND. Die Schwellenspannung der auf "1" programmierten FEM-Zelle ist positiv. Wenn sich das Gate auf Massepotential befindet, kann kein Strom durch das Bauteil fließen. Ein großes Speicherarray derartiger Bauteile zeigt eine sehr kleine Leckspannung im Bereitschaftszustand, und es benötigt kein häufiges Auffrischen.

Ferroelektrischer Dünnfilm aus Pb5Ge3O11 für MFMOS-Anwendungen

Es kann gezeigt werden, dass eine kleinere ferroelektrische Kapazität zu einem höheren Speicherfenster und einer kleineren Programmierspannung führt. Ein dickerer Film und ein Material mit kleinerem &egr;r können zu einer kleineren ferroelektrischen Kapazität führen; jedoch sollte bei der ersteren Wahlmöglichkeit die Programmierspannung erhöht werden können, wenn das Schaltfeld für das Ferroelektrikum gut definiert ist. Übliche ferroelektrische Oxidmaterialien zeigen höhere Werte von &egr;r und Tc. Ein oxidischer Dünnfilm von Pb5Ge3O11 zeigt ein sehr kleines &egr;r und ein mäßiges Tc (178°C). In der Tabelle 2 sind Speicherfenster von MFMOS-Bauteilen mit einem ferroelektrischen Gate aus Dünnfilmen von Pb5Ge3O11, PZT und SrBi2Ta2O9 verglichen. Obwohl die Polarisation eines Pb5Ge3O11-Dünnfilms im Stationärzustand viel niedriger als die von PZT- und SrBi2Ta2O9-Dünnfilmen ist, ist das Speicherfenster für ein MFMOS-Bauteil mit Steuerung über ein Pb5Ge3O11-Gate aufgrund des kleineren &egr;r größer als in den Vergleichsfällen.

Tabelle 2: Speicherfenster für MFMOS-Bauteile mit verschiedenen Ferroelektrika

So wurden eine FEM-Gateeinheit und ein Verfahren zum Herstellen derselben offenbart. Die FEM-Gateeinheit kann als Einzeltransistorbauteil hergestellt werden, oder sie kann mit einem zugeordneten MOS-Transistor hergestellt werden. Obwohl eine bevorzugte Ausführungsform der Erfindung offenbart wurde, ist es zu beachten, dass an der Architektur und dem Verfahren weitere Variationen vorgenommen werden können, ohne dass vom Schutzumfang der in den beigefügten Ansprüchen definierten Erfindung abgewichen wird.

(Beispiel 5)

Wie bereits angegeben, ist die Erfindung ein Verfahren zum Herstellen einer MFMOS-Speicherzelle mit einem ferroelektrischen (FE) Kondensator, oder einer FEM-Gateeinheit, der auf einem MOS-Kondensator liegt, wobei die zwei Bauteile hier gemeinsam als Stapelgateeinheit bezeichnet werden. Bei einer Ausführungsform der Erfindung ist die Fläche des MOS-Kondensators größer als die des ferroelektrischen Kondensators, was die Kopplungseffizienz erhöht und die Programmierspannung des Bauteils absenkt. Es wird eine andere Ausführungsform beschrieben, bei der entlang dem MOS- und dem FE-Kondensator, die aufeinander gestapelt sind, ein zweiter Transistor ausgebildet ist, wobei ein ferroelektrischer Kondensator auf einem MOS-Kondensator platziert wird, wobei der ferroelektrische Kondensator und der MOS-Kondensator über denselben guerschnitt verfügen. Diese Konfiguration führt zu einer kleinen Zellengröße und einer höheren Programmierspannung als bei der Struktur mit unterschiedlicher Größe, die auch als ferroelektrische Speicherzelle mit versetztem Gate bezeichnet wird. Eine weitere Ausführungsform verfügt über einen MOS-Kondensator, der gemeinsam mit einem FE-Kondensator aufgestapelt ist, wobei beide Kondensatoren über dieselbe Projektionsfläche verfügen.

Die Stapelgateeinheit des ferroelektrischen Speichers kann auf einem SOI(SIMOX)-Substrat hergestellt werden, oder sie kann in einem Silicium-Volumensubstrat ausgebildet werden, in dem eine p--Wanne ausgebildet ist. Wie hier verwendet, bedeutet "Siliciumsubstrat" ein SOI-Substrat, ein Silicium-Volumensubstrat oder irgendeinen anderen Substrattyp, der Silicium als Komponente enthält und zur Verwendung bei der Erfindung geeignet ist.

Wenn ein Volumensubstrat verwendet wird, ist dieses vom n--Typ. Der Anfangsschritt besteht in der Herstellung von n--und p--Wannenstrukturen, einem Isolieren dieser Strukturen sowie einer Implantation geeigneter Ionen, um für eine Einstellung der Schwellenspannung der Transistoren zu sorgen. Wenn ein SOI-Substrat verwendet wird, ist es nicht erforderlich, eine n--Wanne oder eine p--Wanne herzustellen.

Es wird nun auf die 39 Bezug genommen, in der ein Siliciumsubstrat mit 510 gekennzeichnet ist. Das Substrat 510 ist vorzugsweise ein einkristallines Substrat, und es besteht aus Volumensilicium. Wie es in der 39 dargestellt ist, besteht das Substrat 510 aus n--Silicium. Die p--Wanne 512 kann durch Implantieren von B- oder BF2-Ionen in die Oberfläche des Substrats, gefolgt von einem thermischen Diffusionsschritt bei Temperaturen im Bereich zwischen 950°C und 1200°C für eine bis vier Stunden hergestellt werden. Borionen können mit einer Energie von 3 keV bis 10 keV implantiert werden, während BF2-Ionen mit einem Energieniveau zwischen 12 keV und 50 keV implantiert werden. Die Ionenkonzentration liegt in beiden Fällen im Bereich von 1·1012 cm-2 bis 1·1014 cm-2.

Um das Bauteil zu isolieren, werden aus SiO2 bestehende Isolierbereiche 514 auf das Substrat aufgewachsen, bevor die p--Wanne 512 ausgebildet wird. Wie es dem Fachmann gut bekannt ist, wird eine Vielzahl derartiger Bereiche auf der Oberfläche eines Siliciumwafers hergestellt. Für die Struktur des Beispiels werden die Zellen in einem rechteckigen Gitter von Gate zu Drain und p--Wanne angeordnet, um ein Speicherarray zu bilden.

Unter Bezugnahme auf die 40 wird nun eine Speicherzelle mit einzelnem Transistor beschrieben. Wie es in der 40 dargestellt ist, wurde der aktive Bereich 512 so modifiziert, dass er über zwei n+-Bereiche 516 und 518 verfügt, die schließlich als Source bzw. Drain für die Speicherzelle dienen. Der Kanalbereich 520 der p--Wanne, der hier als leitender Kanal ersten Typs bezeichnet wird, verbleibt vom Substrat 510. Der Sourcebereich 516 und der Drainbereich 518 werden durch Implantieren geeigneter Ionen, die hier als Dotierfremdstoffe zweiten Typs bezeichnet werden, in den aktiven Bereich 512 ausgebildet, um zwei n+-Bereiche auszubilden, die hier auch als leitende Kanäle zweiten Typs bezeichnet werden. Eine geeignete Ionenimplantation kann in diesem Fall die Implantation von As-Ionen mit einer bevorzugten Energie von ungefähr 50 keV sein, wobei jedoch eine Implantation im Bereich von 40 keV bis 80 keV akzeptierbar ist, mit einer Dosis im Bereich von 1·1015 cm-2 bis 1·1015 cm-2. Alternativ können Phosphorionen in einem Energiebereich von 20 keV-50 keV im selben Dosisbereich implantiert werden.

Ein MOS-Kondensator 522 wird durch Züchten einer dünnen Schicht eines thermischen Oxids 524 auf dem p--Kanal 520, gefolgt von geeigneter Maskierung, hergestellt. Vorzugsweise verfügt die Schicht 524 über eine Dicke im Bereich von 3 nm und 10 nm. Eine optionale n+-Polysiliciumschicht 526 wird durch CVD mit einer Dicke von 100 nm bis 300 nm hergestellt, um den MOS-Kondensator 522 fertigzustellen. Das n+-Polysilicium wirkt als Pufferschicht zum Lösen der Spannungen zwischen der unteren Elektrode eines FEM-Kondensators und dem darunter liegenden Oxid.

An dieser Stelle kann die Herstellung der Kondensator-FEM-Gateeinheit beginnen. Die FEM-Gateeinheit 528 verfügt über eine untere Metallschicht oder Elektrode 530, das ferroelektrische (FE) Material 532 sowie eine obere Metallschicht oder Elektrode 534. Die Herstellung der FEM-Gateeinheit 528 beginnt mit der Abscheidung der unteren Elektrode auf dem MOS-Kondensator 522.

Die untere Elektrode 530 kann aus Pt, Ir, IrO2 oder einer Pt/Ir-Legierung oder einem anderen geeigneten leitenden Material hergestellt werden. Die Dicke dieses Metalls beträgt vorzugsweise 20 nm bis 100 nm. Die untere Elektrode 530 und die n+-Polysiliciumschicht, wenn sie verwendet wird, bilden die obere Elektrode des MOS-Kondensators 522.

Als Nächstes wird das FE-Material durch chemische Dampfabscheidung (CVD) abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr, Ti)O3, (PZT), SrBi2Ta2O9, (SBT), Pb5Ge3O11, BaTiO3, LiNbO3 oder ein anderes geeignetes ferroelektrisches Material. Die folgenden Verbindungen sind, in der Reihenfolge der Bevorzugtheit, Pb5Ge3O11, SBT und PZT. Die meiste experimentelle Arbeit auf dem Gebiet von FEM-Gateeinheiten erfolgte an PZT-Verbindungen. Das FE-Material 532 wird mit einer Dicke von 50 nm bis 400 nm abgeschieden.

Dann wird die obere Elektrode 534 auf dem FE-Material hergestellt. Die obere Elektrode kann aus denselben Materialien wie die untere Elektrode mit einer Dicke von 20 nm bis 200 nm hergestellt werden, um eine Stapelgateeinheit mit der FEM-Gateeinheit 528 und dem MOS-Kondensator 522 zu bilden. Diese spezielle Ausführungsform bildet eine FEM-Gateeinheit mit Versatz dahingehend, dass sie weniger als die gesamte Oberfläche des MOS-Kondensators bedeckt.

Die in der 40 dargestellte Struktur wird dadurch fertiggestellt, dass ein geeignetes Isoliermaterial, wie TiOx, Si3N4 oder ein anderes geeignetes Barriereisoliermaterial, auf die Speicherzelle aufgetragen wird. Es wird eine dicke Schicht eines Zwischenschichtdielektrikums hergestellt, und es werden geeignete Kontakte für den Source-, den Gate- und den Drainbereich installiert.

Unter Bezugnahme auf die 41a und 41b werden nun die Konstruktion und Struktur einer Speicherzelle mit zwei Transistoren mit Stapelgateeinheit beschrieben. In diesem Fall ist die Struktur auf einem Siliciumsubstrat 540 ausgebildet, auf dem eine Oxidschicht 542 ausgebildet ist. Bereiche für die Source, den Drain und das Gate können in diesem Verfahrensschritt hergestellt werden, oder sie können später hergestellt werden. In jedem Fall wird eine Schicht von n+-Silicium 544 abgeschieden, vorzugsweise durch CVD, die, mit der Oxidschicht 542, einen MOS-Kondensator 546 bildet. Dann wird auf der n+-Polysiliciumschicht 544, wie bereits beschrieben, eine untere Metallschicht oder Elektrode 548 hergestellt. Die 41b zeigt eine Draufsicht der unteren Metallschicht 548.

Im nächsten Schritt wird ferroelektrisches Material 550 auf der unteren Elektrode 548 abgeschieden, wie es in Verbindung mit der zugehörigen Einzeltransistor-Ausführungsform beschrieben wurde, und dann wird eine obere Metallschicht 552 hergestellt. In der 42b sind Draufsichten der unteren Metallschicht 548 und der oberen Metallschicht 552 dargestellt. Die obere und die untere Metallschicht und das FE-Material bilden eine FEM-Gateeinheit 554.

Es wird ein Fotoresist aufgetragen, und die untere Elektrode 548 und die n+-Polysiliciumschicht 544 werden geätzt, was zur in der 43 dargestellten Konfiguration führt. Die in der 43 dargestellte Struktur verfügt über einen zweiten Transistor 556, der über Teile der Oxidschicht 542, der n+-Polysiliciumschicht 544' und der unteren Metallschicht 548' verfügt, wobei diese Komponenten als "Hauptbestandteile" bezeichnet sind. Der zuvor aufgetragene Fotoresist wird abgestreift, es wird ein neuer Resist aufgetragen, und es werden Fremdstoffe vom zweiten Typ, wie bereits beschrieben, implantiert, um in der 44 dargestellte n+-Bereiche 558, 560, 562 auszubilden, die hier als leitende Kanäle zweiten Typs bezeichnet werden.

Es wird nun auf die 45 Bezug genommen, gemäß der der vorhandene Fotoresist abgestreift wird, der Wafer mit einer Schicht einer geeigneten Isolierung passiviert wird, ein neuer Fotoresist aufgetragen wird, um Kontaktlöcher zu öffnen, und das Verbindungsmetall ausgebildet wird, was zur oberen Metallschicht 552 führt, die elektrisch mit der Metallschicht 548 verbunden ist.

Diese Konfiguration zeigt den Vorteil eines kleinen Leckstroms. Der Leckstrom des Bauteils ist durch den Strom durch den MOS-Transistor begrenzt.

Das nächste Beispiel geht erneut von einem Siliciumsubstrat aus, wie bereits beschrieben. Gemäß der 46 wird über einer p--Wanne 570 eine Oxidschicht 572 ausgebildet. Darüber werden aufeinanderfolgend zusätzliche Schichten abgeschieden, wozu eine n+-Polysiliciumschicht 574, eine untere Metallschicht 576, eine FE-Schicht 578 und eine obere Metallschicht 580 gehören.

Es wird ein Fotoresist aufgetragen, und die Struktur wird geätzt, was zur in der 47 dargestellten Konfiguration führt, die über einen MOS-Kondensator 582 und eine FEM-Gateeinheit, oder einen Kondensator, 584 verfügt, die als Stapelgateeinheit 585 ausgebildet sind. An dieser Stelle kann eine Schicht aus isolierendem Material wie TiOx oder einem anderen geeigneten Isoliermaterial aufgetragen werden, um das Ferroelektrikum zu schützen. Dann werden n+-Ionen implantiert, um einen n+-Sourcebereich 586 und einen n+-Drainbereich 588 auszubilden. Das verbliebene p--Material, das bei 590 dargestellt ist, bildet einen Gatekanal.

Es wird nun auf die 49 Bezug genommen, in der die endgültige Struktur mit einer platzierten Isolierschicht 592 dargestellt ist, die eine Sourceelektrode 594, eine Gateelektrode 596 und eine Drainelektrode 598 enthält.

Dieses spezielle Beispiel sorgt für eine sehr kleine Zellengröße. Das Bauteil ist zur Verwendung bei VLSI-Speicheranwendungen hervorragend geeignet.

Programmieren in einen Zustand mit hohem Schwellenwert:

Die 60 zeigt die P-E-Hystereseschleife des in den hier beschriebenen Speicherzellen verwendeten ferroelektrischen Materials. Pr ist der Polarisationswert des ferroelektrischen Materials. Pr0 ist die Sättigungspolarisation bei negativer Polarität. Pr00 ist die Polarisation des ferroelektrischen Materials nach einer Relaxation des Bauteils, nachdem dieses in einen Zustand mit hoher Schwellenspannung programmiert wurde. Pr1 ist die Sättigungspolarisation bei positiver Polarität. Pr10 ist die Polarisation des ferroelektrischen Materials nach einer Relaxation des Bauteils, nachdem es in einen Zustand mit niedriger Schwellenspannung programmiert wurde.

Die Ladungsverteilung eines gemäß dem Beispiel aufgebauten Bauteils ist in der 51 dargestellt, wobei die 51a die Ladungsverteilung für den Fall zeigt, dass das Bauteil in den Zustand "0" programmiert ist, und die 51b die Ladung für den Fall zeigt, dass das Bauteil in den Zustand "1" programmiert ist. Um den Speichertransistor in den Zustand "0" für eine große positive Schwellenspannung zu programmieren, so dass das Bauteil der normalen Betriebsspannung nicht leitet, wird eine negative Spannung an das Steuergate angelegt, und dies führt zu einer Ladungsverteilung, wie sie in der 51a dargestellt ist. Die Poison-Gleichung ist:

Zweifaches Integrieren ergibt:

wobei Pr0 in der 50 dargestellt ist. Der Spannungsabfall am ferroelektrischen Kondensator ist: VFE = Pr0gp/CFE(6)

Daher ist die Programmierspannung:

Die Schwellenspannung nach dem Programmieren ist:

wobei Pr00 die Polarisation des ferroelektrischen Materials nach einer Relaxation aus dem Programmierzustand des Bauteils auf die hohe Schwellenspannung ist.

Programmieren in einen Zustand mit niedriger Schwellenspannung:

Um den Speicher auf eine niedrige Schwellenspannung zu programmieren, d. h. den Zustand "1", wird eine positive Spannung, vp1, an das Gate angelegt, und eine negative Spannung, VD1, wird an den Drain und die p--Wanne angelegt. Die p--Wanne ist nicht erforderlich, wenn das Bauteil auf einem SOI- Substrat ausgebildet ist. Die Source befindet sich auf Massepotential. Die Ladungsverteilung ist in der 51b skizziert. Die Poison-Gleichung ist:

Zweifaches Integrieren der Gleichung (9) ergibt:

Die Gleichung (10) kann wie folgt umgeschrieben werden:

Der Spannungsabfall von der Oberflächeninversionsschicht zur obersten Elektrode des ferroelektrischen Kondensators beträgt:

Der Spannungsabfall in der ferroelektrischen Kapazität ist:

Daher ist die Versorgungsspannung:

Die Schwellenspannung ist:

wobei Pr10 die Polarisationsladung nach einer Relaxation aus dem Programmieren auf den Zustand mit niedriger Schwellenspannung ist. So kann durch (1) Erhöhen der Kanaldotierdichte NA, (2) Verringern der ferroelektrischen Kapazität durch Auswählen eines Materials mit kleinerer Dielektrizitätskonstante und/oder Vergrößern der Dicke des ferroelektrischen Films, und (3) Erhöhen der Gateoxidkapazität Cox unter Verwendung eines dünneren thermischen Oxids, die Schwellenspannung des Bauteils im Zustand "0" größer als 0,0 V gemacht werden. Dies ist die wesentliche Bedingung für ein 1-Transistor-RAM-VLSI-Array. Das Ergebnis zeigt auch deutlich, dass dann, wenn die Oxidkapazität erhöht wird, die Programmierspannung klein sein kann.

Die Programmierspannung und die Schwellenspannung des Bauteils mit verschiedenen Polarisationsbedingungen werden aus den obigen Gleichungen berechnet, und sie sind in der Tabelle 3 angegeben, wobei die Programmierspannungen und die Kanaldotierdichte so eingestellt werden, dass sich im Zustand "1" eine Schwellenspannung VT1 = 0,6 V ergibt. Die Polarisationsladung während des Programmierens wird als um 36 % höher als die Polarisation im Stationärzustand angenommen. Ferner ist angenommen, dass die Dicke des ferroelektrischen Materials 300 nm beträgt und seine Kapazität 2,9·10-7F/cm2 beträgt. Der Spannungsabfall am Ferroelektrium während des Programmierens beträgt 3 V. Es wurden zwei Gateoxiddicken, nämlich 5 nm und 6 nm, bewertet. Das Speicherfenster, &Dgr;VTH, ist in der letzten Spalte der Tabelle 3 angegeben und in der 52 veranschaulicht.

Tabelle 3

Es wird nun auf 52a Bezug genommen, in der eine Kurve von ID über VG für bekannte Bauteile dargestellt ist. Die Linie 5100 repräsentiert eine Situation, bei der Vt1 kleiner als null ist, während Vt0 einen positiven Wert einnimmt. Eine Struktur mit einer derartigen Charakteristik benötigt mindestens zwei Bauteile (einen Speichertransistor und einen normalen Transistor) zur Verwendung in einem RAM-Array, und sie benötigt eine relativ große Programmierspannung, wenn sie in einem 1-Transistor-RAM-Array verwendet wird.

Die 52b zeigt die Schwellenspannung "1", Linie 5104, und die Schwellenspannung "0", Linie 5106, für Bauteile, die gemäß dem Verfahren des Beispiels hergestellt wurden.

So wurden eine FEM-Speicherzelle und ein Verfahren zum Herstellen derselben offenbart.

Beispiel 6:

Die ferroelektrische Speicher(FEM)zelle dieses Beispiels kann auf einem SOI(SIMOX)-Substrat hergestellt werden, oder sie kann in einem Silicium-Volumensubstrat ausgebildet werden. Die Beschreibung konzentriert sich hier auf die Herstellung der FEM-Gateeinheit auf einem Silicium-Volumensubstrat.

Es wird nun auf die 53 Bezug genommen, in der mit 610 ein Siliciumsubstrat dargestellt ist. Das Substrat 610 ist bei dieser bevorzugten Ausführungsform ein einkristallines Substrat, und es besteht aus Volumensilicium. Andere Ausführungsformen können auf einem SOI-Substrat hergestellt werden. So wie hier verwendet, bezeichnet "Siliciumsubstrat" entweder ein Silicium-Volumensubstrat oder ein SOI-Substrat oder irgendein anderes geeignetes Substrat auf Siliciumbasis. Wie es in der 53 dargestellt ist, verfügt das p--Substrat 610 über Fremdstoffe eines ersten Typs, wobei es sich um Bor oder eine Borverbindung handelt, mit einer Konzentration von ungefähr 1,0·1015 cm-3 bis 5,0·1015 cm-3.

Dann wird unter dem Gategebiet durch Phosphor- oder Arsenimplantation eine flache n--Schicht 612 (eine Wannenstruktur), die hier auch als leitender Kanal zweiten Typs bezeichnet wird, der Fremdstoffe eines zweiten Typs enthält, hergestellt. Die Ionenenergie liegt im Bereich von 10 keV bis 50 keV, und die Dosis liegt im Bereich von 1,0·1012 cm-2 bis 1,0·1013 cm-2.

In der flachen n--Schicht 12 wird eine sehr flache Schicht aus p--Silicium 14 (eine Unterwannenstruktur) ausgebildet, und in die Oberseite der zweiten leitenden Schicht vom n--Typ werden Dotierfremdstoffe eines dritten Typs, nämlich BF2 implantiert. Die BF2-Energie liegt im Bereich von 10 keV bis 40 keV, und der Dosisbereich liegt zwischen ungefähr 5,0·1011 cm-2 bis 5,0·1012 cm-2. Diese Schicht wird hier als leitender Kanal von drittem Typ bezeichnet.

An dieser Stelle kann die Herstellung der FEM-Gateeinheit beginnen. Die FEM-Gateeinheit ist allgemein mit 616 gekennzeichnet, und sie verfügt über eine untere Metallschicht, oder Elektrode 618, das ferroelektrische (FE) Material 620 und eine obere Metallschicht, oder Elektrode, 622. Die Herstellung der FEM-Gateeinheit 616 beginnt mit der Abscheidung der unteren Elektrode 618 auf der p--Schicht 614. Die untere Elektrode 618 kann aus Ir oder einer Ir/IrO2-Legierung, oder aus einer Legierung aus Pt/Ir, einem anderen geeigneten Material hergestellt werden. Die Dicke dieses Metalls beträgt bei der bevorzugten Ausführungsform 20 nm bis 100 nm.

Als Nächstes wird, nach geeigneter Maskierung, das FE-Material durch chemische Dampfabscheidung (CVD) abgeschieden. Das FE-Material kann ein beliebiges der folgenden sein: Pb(Zr, Ti)O3, (PZT), SrBi2Ta2O9, (SBT), Pb5Ge3O11, BaTiO3 oder LiNbO3. Die bevorzugten Verbindungen sind, in der Reihenfolge der Bevorzugtheit, SBT, Pb5Ge3O11 und PZT. Die meiste experimentelle Arbeit auf dem Gebiet von FEM-Gateeinheiten erfolgte an PZT-Verbindungen. Das FE-Material 620 wird mit einer Dicke von 50 nm bis 400 nm abgeschieden.

Dann wird die obere Elektrode 622 auf dem FE-Material hergestellt. Die obere Elektrode kann aus Pt, einer Legierung aus Pt/Ir, Pt/IrO2 oder anderen geeigneten Materialien mit einer Dicke von 20 nm bis 200 nm hergestellt werden.

Auf die FEM-Gateeinheit wird Fotoresist aufgetragen, und dann wird die Zelle auf geeignete Konfiguration und Größe geätzt. Es ist zu beachten, dass die drei Schichten der FEM-Gateeinheit nicht genau ausgerichtet werden müssen, wie dargestellt, da ihre Form durch Auftragen eines Fotoresists und Ätzen, mit Masken verschiedener Geometrien, ausgebildet werden kann. Jedoch ist, der Deutlichkeit halber die FEM-Gateeinheit als Struktur mit zusammenhängenden, ausgerichteten Seitenwänden dargestellt.

Das p--Substrat 610 wird nun durch Implantieren geeigneter Ionen, die hier auch als Dotierfremdstoffe vierten Typs bezeichnet werden, modifiziert, um zwei n+-Schichten auszubilden, die hier auch als leitende Kanäle vierten Typs bezeichnet werden und die als Sourcebereich 624 und Drainbereich 626 dienen. Eine geeignete Ionenimplantation kann in diesem Fall die Implantation von As-Ionen mit einer bevorzugten Energie von ungefähr 50 keV sein, wobei jedoch Implantation im Bereich von 40 keV bis 70 keV akzeptierbar ist, und mit einer Dosis im Bereich von 1 × 1015 cm-2 bis 5 × 1015 cm-2. Alternativ können Phosphorionen in einem Energiebereich von 30 keV-60 keV im selben Dosisbereich implantiert werden.

Der Wafer wird wärmebehandelt, um die implantierten Ionen, sowohl im Sourcebereich als auch im Drainbereich, zu aktivieren und zu diffundieren. Der Temperaturbereich für die Wärmebehandlung liegt im Bereich von 500°C bis 1100°C, um eine Aktivierung und Diffusion der implantierten Ionen zu ermöglichen.

Durch CVD wird eine Schicht aus TiOx, Si3N4 oder einem anderen geeigneten Barriereisoliermaterial, 630, hergestellt, um die FEM-Gateeinheit zu schützen, was zur Ausbildung einer FE-Speicherzelle 632 führt.

Um die Beschreibung der FEM-Zelle 632 abzuschließen, werden in der Isolierschicht 630 Löcher zum Aufnehmen einer Wortleitungs(WL)(Gate)elektrode 634 und einer Bitleitungs(BL)elektrode 636, die mit ihren jeweiligen Komponenten verbunden werden, ausgebildet. Die Source 624 wird mit Masse 640 verbunden.

Die in der 53 dargestellte Ausführungsform repräsentiert einen MFMS-Transistor vom Verarmungstyp mit ferroelektrischem Gate. Bei der Gatespannung Null ist die Ladung im n--Kanal unter der FEM-Gateeinheit völlig verarmt. Demgemäß ist der Leckstrom sehr klein. Um das kleine Leck aufrecht zu erhalten, muss der mit "D" repräsentierte Abstand zwischen jedem Rand der unteren Elektrode 618 und den Rändern des n+-Sourcebereichs 624 und des n+-Drainbereichs 626 mindestens 50 nm betragen, damit der Leckstrom klein bleibt. Wenn jedoch D zunimmt, nimmt auch der Serienwiderstand der Speicherzelle zu. Daher ist es bevorzugt, dass D nicht größer als 300 nm ist. Die Potentialbarriere zwischen der leitenden p--Schicht 14 vom dritten Typ und der leitenden n--Schicht 612 vom zweiten Typ liegt in der Größenordnung von 0,9 eV. Eine Potentialbarriere dieser Höhe sorgt dafür, dass der Kanal aus n--Silicium völlig verarmt, wenn das ferroelektrische Material nicht polarisiert ist. Wenn das ferroelektrische Material 620 angrenzend an die untere Elektrode 618 mit einer positiven Ladung polarisiert wird, ist die Schwellenspannung klein. Wenn das ferroelektrische Material 620 benachbart zur unteren Elektrode 618 mit einer negativen Ladung polarisiert wird, ist die Schwellenspannung des Speichertransistors sehr groß. Die Art dieser Speicherladungen sowie Techniken zum Ändern der zum Programmieren der Zellen erforderlichen Spannungshöhe werden hier später beschrieben.

Alternativ können die Source/Drain-Ionenimplantation und das Tempern vor dem Abscheiden der unteren Gateelektrode abgeschlossen werden, wenn das ferroelektrische Material keiner Wärmebehandlung bei hoher Temperatur standhalten kann.

Betrieb:

Die gemäß dieser Ausführungsform aufgebaute Struktur ist besonders effizient, da die FEM-Gateeinheit, die über dem leitenden Kanal auf dem Gatebereich liegt, die Polarität des Gatebereichs verschieben kann, wodurch ein effizienter Stromfluss von der Source durch den Kanal zum Drain möglich ist. Die Struktur sorgt für eine gesamte Ladungsverarmung, wenn sie in einem "Aus"-Zustand vorliegt. Die Funktionstheorie eines Bauteils vom Verarmungstyp ist ähnlich der eines Übergangs-FET.

In der 54 ist die übliche Kurve von ID über VG für den IMFMS-FET dargestellt. Die 54a zeigt die Charakteristik von ID über VG für eine symmetrische FEM-Zelle. Die Mittellinie ist die Kurve von ID über V0, wenn die FEM-Gateeinheit nicht geladen ist, mit Pr = 0. Wenn die FEM-Zelle in den Zustand "1" programmiert ist, ist ihre Schwellenspannung negativ. So kann selbst bei VG = 0 V ein großer Drainstrom durch den Kanalbereich fließen. Ein derartiges Bauteil ist für Anwendungen mit einem großen Array nicht geeignet.

Die 54b zeigt die Charakteristik von ID über VG für eine asymmetrische FEM-Zelle gemäß der Erfindung. Die Schwellenspannung der FEM-Zelle, wenn sie in den Zustand "1" programmiert ist, ist positiv. Es kann kein Strom durch das Bauteil fließen, wenn sich das Gate auf Massepotential befindet. Ein großes Speicherarray mit derartigen Bauteilen zeigt einen sehr kleinen Leckstrom im Bereitschaftszustand.

Die asymmetrische polarisierte, ferroelektrische Speichertransistorzelle der Ausführungsform kann bei einer MFMS-Zelle und einer MFMOS-Zelle angewandt werden, um ein großes Speicherarray mit kleinem Leck und für hohe Geschwindigkeit zu bilden. Der niedrige Leckstrom wird dadurch erreicht, dass für beide Zustände "1" und "0" eine positive Schwellenspannung vorliegt. Schreiben und Lesen mit hoher Geschwindigkeit werden dadurch bewerkstelligt, dass der Ansteuerstrom erhöht wird und die Kanalkapazität des Bauteils gesenkt wird. Da die Elektronenbeweglichkeit viel höher als die Löcherbeweglichkeit ist, ist für Hochgeschwindigkeitsbetrieb ein Speicherbauteil mit n--Kanal bevorzugt.

Es wird nun auf die 55 Bezug genommen und darauf hingewiesen, dass Jiang et al. in "A New Technology for High-Density Nonvolatile Ferroelectric SrBi2Ta2O9 Memories", 1996, VLSI Technology Symposium, Honolulu, 11.-13. Juni 1996, Seite 26 beschreiben, dass das Ersetzen von Platin durch Indium als untere Elektrode eines ferroelektrischen Speicherkondensators ein besseres Funktionsvermögen erzielt. In der 55 sind P-E-Hystereseschleifen dargestellt, die für 100-kHz-Einzelimpulse für einen SrBi2Ta2O9(-SBT)-Kondensator mit verschiedenen unteren Elektroden gemessen wurden. In der 55a besteht die untere Elektrode aus Pt/TiO2; in der 55b besteht die untere Elektrode aus IrO2; und in der 55c besteht die untere Elektrode aus reinem Ir. Die remanente Polarisation, PNV, wird zehn Sekunden nach einem Schreibvorgang in den Kondensator gemessen. Wie es in der 55c dargestellt ist, zeigt ein PT/SBT/IR-Kondensator bei positiven Polarisationen eine sehr große Depolarisationsleitung, während die Depolarisation bei einem negativ polarisierten Kondensator sehr klein ist.

Um über eine Schwellenspannung entsprechend einem positiven Zustand "1" (hoch leitender Zustand) zu verfügen, muss das Bauteil eine kleine positive Polarisationsladung zeigen, die sich an der unteren Ferroelektrikum/Elektrode-Grenzfläche befindet, wie es in der 56a dargestellt ist. Um ein großes Speicherfenster aufrecht zu erhalten, ist auch eine große negative Polarisationsladung an der unteren Ferroelektrikum/Elektrode-Grenzfläche erforderlich, wie es in der 56b dargestellt ist. Dies kann mit einer Pt/SBT/Ir-Halbleiter-Struktur bewerkstelligt werden. Die Polarisationsladung im Stationärzustand "1" beträgt ungefähr 10 &mgr;C/cm2, während sie im Stationärzustand "0" ungefähr minus 2 &mgr;C/cm2 beträgt. Die entsprechenden Verschiebungen der Schwellenspannung sind 12,1 V bzw. -2,42 V für einen SBT-Dünnfilm von 0,3 &mgr;m mit einer Dielektrizitätskonstanten von 280. Durch Einstellen der Kanaldotierungsdichte zum Erreichen einer Schwellenspannung von ungefähr 3 V bei der ferroelektrischen Polarisation 0, können VT1 und VT0 von ungefähr 0,6 V und 15 V erhalten werden, wie es in der 54b dargestellt ist.

Dieses ferroelektrische Speicherbauteil kann bei Anwendungen mit niedriger Spannung, hoher Dichte und hoher Geschwindigkeit verwendet werden. Die Speicherzelle wird in die p--Wanne 610 gelegt, wie es in der 57 dargestellt ist. Die 57 zeigt ein Speicherarray mit neun Zellen, wobei die Wortleitungen mit WL1, WL2 und WL3 bezeichnet sind und die Bit- oder Drainleitungen mit BL1, BL2 und BL3 bezeichnet sind. Die Sourcebereiche und das Substrat aller Transistoren werden geerdet. Die Source, die Wortleitung und die Bitleitung werden unabhängig mit Peripherieschaltungen verbunden, wie es in der 57 dargestellt ist. Das Speicherarray wird dadurch blockmäßig in den Zustand "1" (hoch leitend) programmiert, dass eine positive Spannung VPP an die Wortleitung (Gate) angelegt wird, während die Bitleitung mit Masse verbunden wird. Um jede individuelle Speicherzelle in den Zustand "0" (gering leitend) zu programmieren, wird eine negative Programmierspannung, -VPP, an die Wortleitung angelegt, während eine positive Programmierspannung VPP an die Bitleitung angelegt wird. Dies führt dazu, dass nur eine Zelle über die Vorspannung -VPP am Gate und +VPP am Drain verfügt. Diese Speicherzelle ist die einzige Zelle im gesamten Array, in die der Zustand "0" geschrieben wird.

Eine asymmetrische Polarisationsrelaxation kann bei vielen Elektrodenkombinationen beobachtet werden. Außerdem kann sie an beliebigen ferroelektrischen Dünnfilmen und jeglicher Art ferroelektrischer Gatestrukturen beobachtet werden. Der Mechanismus der asymmetrischen Polarisationsrelaxation ist sowohl komplex als auch empfindlich auf Bearbeitungsbedingungen. Dies erfordert es, dass, bei der bevorzugten Ausführungsform der Erfindung, die Technik für asymmetrische Polarisationsrelaxation dazu verwendet werden sollte, das ferroelektrische Gate herzustellen, das eine Speicherzelle mit einem Transistor kontrolliert.

Die Schwellenspannung für die FEM-Gateeinheit 616 kann wie folgt bestimmt werden: für ein großes Array muss die Schwellenspannung im Zustand "1" einen kleinen positiven Wert, nämlich 0,4 V bis 0,8 V einnehmen. Die Schwellenspannung für den Zustand "0" muss größer als die Versorgungsspannung, d. h. 3,3 V, sein. Die n--Kanalschicht wird durch den p--Substratübergang und durch die sehr flache p--Oberflächenschicht und die Gatevorspannung verarmt. Es kann gezeigt werden, dass das Speicherfenster &Dgr;Vr = 2QFE/CFE(16) entspricht, wobei QFE die remanente Ladung ist und CFE die ferroelektrische Kapazität der Gateeinheit ist.

Während eines Lesevorgangs wird eine Spannung Va, die nicht größer als die Koerzitivspannung, d. h. die Spannung, bei der sich der Speicherinhalt ändern kann, an die Gateelektrode und die Drainelektrode angelegt. Da der Inhalt der Speicherzelle nicht gestört wird, wenn irgendeine Elektrode mit Va vorgespannt ist, stört der Lesevorgang den Speicherinhalt keiner Speicherzelle. Daher wird eine lange Aufrechterhaltung der Ladung erzielt.


Anspruch[de]
  1. Verfahren zum Ausbilden einer Halbleiterstruktur mit einer Gateeinheit (44) für einen ferroelektrischen Speicher (FEM) auf einem Substrat (30) aus einkristallinem Silizium,

    mit den Schritten:

    – Ausbilden einer Siliziumeinrichtungsfläche für die FEM-Gateeinheit (44),

    – Implantieren von Dotierungsverunreinigungen in der Siliziumeinrichtungsfläche, um einen leitenden Kanal (32) eines ersten Leitfähigkeitstyps auszubilden für die Verwendung als Sourceanschlussbereich (38) und als Drainanschlussbereich (42),

    – Ätzen einer isolierenden Grenze (30a, 30b) um die Einrichtungsfläche herum,

    – Ausbilden eines Gatebereichs (40) zwischen dem Sourceanschlussbereich (38) und dem Drainanschlussbereich (52) für die FEM-Gateeinheit (44) auf der Siliziumeinrichtungsfläche,

    – Ausbilden einer leitenden Kanalprecursorschicht (42) auf dem Gatebereich (40) und

    – Abscheiden einer FEM-Gateeinheit (44) über dem Gatebereich (40), wobei das Abscheiden einer unteren Metallschicht (46), einer FE-Schicht (48) und einer oberen Metallschicht (50) dabei enthalten ist,

    dadurch gekennzeichnet,

    dass die FEM-Gateeinheit (44) in ihrer Größe derart auf dem Gatebereich (40) ausgebildet ist, dass jegliche Kante der FEM-Gateeinheit (44) in einem Abstand "D" von den Kanten des Sourceanschlussbereichs (38) und des Drainanschlussbereichs (42) entfernt ist, wobei "D" zwischen 50 nm und 300 nm liegt.
  2. Verfahren nach Anspruch 1, bei welchem das Ausbilden einer leitenden Kanalprecursorschicht (52) beinhaltet ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und bei einer Dosis von 1·1011 cm-2 bis 1·1013 cm-2, um den leitfähigen Kanalprecursor (52) auszubilden.
  3. Verfahren nach Anspruch 1, bei welchem durchgeführt wird ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um Ionen von der unteren Metallschicht (46) in den Gateanschlussbereich (45) hinein zu diffundieren, um die leitfähige Kanalprecursorschicht (52) auszubilden.
  4. Verfahren nach Anspruch 1, bei welchem das Abscheiden der FEM-Gateeinheit (44) beinhaltet ein Abscheiden einer unteren Metallschicht (46) aus Pt, und zwar mit einer Schichtstärke von etwa 20 nm bis 100 nm, ein Abscheiden einer FE-Schicht (48) eines Materials aus der Gruppe, die gebildet wird von Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3 und zwar mit einer Schichtstärke von etwa 100 nm bis 400 nm, und ein Abscheiden einer oberen Metallschicht (50) eines Metalls aus der Gruppe, die gebildet wird von Pt, Ir und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von 20 nm bis 100 nm.
  5. Verfahren nach Anspruch 1, bei welchem das Implantieren der Dotierverunreinigungen aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis besitzen von etwa 2·1015 cm-2 bis 5·1015 cm-2.
  6. Verfahren nach Anspruch 1, welches aufweist das Abscheiden einer Schicht aus Ti-Ox (56) über der FEM-Gateeinheit (44).
  7. Verfahren nach Anspruch 1, bei welchem die untere Metallschicht (46) ausgebildet wird aus einem Material aus der Gruppe, die gebildet wird von Pt, Ir und Pt/Ir-Legierungen mit einer Schichtstärke von etwa 20 nm bis 100 nm.
  8. Verfahren nach Anspruch 7, bei welchem das Ausbilden einer leitenden Kanalprecursorschicht (42) beinhaltet ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und bei einer Dosis von 1·1011 cm-2 bis 1·1013 cm-2, um den leitfähigen Kanalprecursor (52) auszubilden.
  9. Verfahren nach Anspruch 7, bei welchem durchgeführt wird ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um Ionen von der unteren Metallschicht (46) in den Gateanschlussbereich (45) hinein zu diffundieren, um die leitfähige Kanalprecursorschicht (52) auszubilden.
  10. Verfahren nach Anspruch 7, welches aufweist einen Schritt des Ausbildens eines Kanals vom zweiten Leitfähigkeitstyp mit einer Schichtstärke von etwa 50 nm bis 100 nm.
  11. Verfahren nach Anspruch 7, bei welchem das Implantieren der Dotierverunreinigungen aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis besitzen von etwa 2·1015 cm-2 bis 5·1015 cm-2.
  12. Verfahren nach Anspruch 7, welches aufweist das Abscheiden einer Schicht aus Ti-Ox (56) über der FEM-Gateeinheit (44).
  13. Verfahren nach Anspruch 7, bei welchem die leitfähige Kanalprecursorschicht (52) unter den Rändern oder Grenzen der FEM-Gateeinheit (44) liegt.
  14. Verfahren nach Anspruch 1, bei welchem ein Schritt des Ausbildens eines leitfähigen Kanals eines dritten Typs auf dem Gatebereich (40) vorgesehen ist, wobei der leitfähige Kanal des dritten Leitfähigkeitstyps in seiner Größe auf dem Gatebereich (40) derart ausgebildet wird, dass jegliche Kante des leitfähigen Kanals vom dritten Leitfähigkeitstyp in einem Abstand "C" entfernt ist von den Kanten des Sourceanschlussbereichs (38) und des Drainanschlussbereichs (42), wobei "C" zwischen etwa 0 nm und 300 nm liegt.
  15. Verfahren nach Anspruch 14, bei welchem das Ausbilden eines leitfähigen Kanals eines dritten Typs beinhaltet ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und bei einer Dosis von 1·1011 cm-2 bis 1·1013 cm-2.
  16. Verfahren nach Anspruch 14, bei welchem vorgesehen ist ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um B- oder BF2-Ionen von der unteren Metallschicht (46) in den Gatebereich (40) hinein zu diffundieren, um den leitfähigen Kanal vom dritten Typ auszubilden.
  17. Verfahren nach Anspruch 14, bei welchem das Abscheiden der FEM-Gateeinheit (44) beinhaltet ein Abscheiden einer unteren Metallschicht (46) aus einem Material aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von etwa 20 nm bis 100 nm, ein Abscheiden einer FE-Schicht (48) eines Materials aus der Gruppe, die gebildet wird von Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3 und zwar mit einer Schichtstärke von etwa 50 nm bis 400 nm, und ein Abscheiden einer oberen Metallschicht (50) eines Materials aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von 20 nm bis 100 nm.
  18. Verfahren nach Anspruch 14, bei welchem das Implantieren der Dotierverunreinigungen vom zweiten Typ aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 50 keV, wobei die Ionen eine Dosis besitzen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  19. Verfahren nach Anspruch 14, bei welchem des Weiteren ein Schritt des Abscheidens einer isolierenden Struktur um die FEM-Gateeinheit (44) herum vorgesehen ist, welcher einen Schritt des Abscheidens einer Schicht eines isolierenden Materials (56) umfasst, und zwar aus der Gruppe, die besteht aus TiOx und Si3N4, und zwar über der FEM-Gateeinheit (44).
  20. Verfahren nach Anspruch 1,

    bei welchem der Schritt des Ausbildens eines Gatebereichs (40) aufweist:

    – einen Schritt des Implantierens von Dotierstoffverunreinigungen eines zweiten Leitfähigkeitstyps in der Siliziumeinrichtungsfläche, um einen leitfähigen Kanal vom zweiten Leitfähigkeitstyp zur Verwendung als Gatebereich (40) auszubilden,

    – bei welchem ein Abscheiden der FEM-Gateeinheit (44) über dem Gatebereich (40) beinhaltet ein Abscheiden einer unteren Metallschicht (46) aus einem Material aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von etwa 20 nm bis 100 nm, ein Abscheiden einer FE-Schicht (48) eines Materials aus der Gruppe, die gebildet wird von Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, und zwar mit einer Schichtstärke von etwa 50 nm bis 400 nm, und ein Abscheiden einer oberen Metallschicht (50) eines Materials aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von 20 nm bis 100 nm, wobei die FEM-Gateeinheit (44) in ihrer derart auf dem Gatebereich (40) ausgebildet wird, dass jegliche Kante der FEM-Gateeinheit (44) in einem Abstand "D" von den Kanten des Sourceanschlussbereichs (38) und des Drainanschlussbereichs (42) entfernt ist, wobei "D" zwischen 50 nm und 300 nm liegt, und

    – einen Schritt des Ausbildens eines leitfähigen Kanals eines dritten Typs auf dem Gatebereich (40), wobei der leitfähige Kanal des dritten Leitfähigkeitstyps in seiner Größen derart auf dem Gatebereich (40) ausgebildet wird, dass jegliche Kante des leitfähigen Kanals vom dritten Leitfähigkeitstyp in einem Abstand "C" entfernt ist von den Kanten des Sourceanschlussbereichs (38) und des Drainanschlussbereichs (42), wobei "C" zwischen etwa 0 nm und 300 nm liegt.
  21. Verfahren nach Anspruch 20, bei welchem das Ausbilden eines leitenden Kanals vom dritten Typ beinhaltet ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und bei einer Dosis von 1·1011 cm-2 bis 1·1013 cm-2, in der unteren Metallschicht (46).
  22. Verfahren nach Anspruch 20, bei welchem ein Schritt des Ausbildens eines leitfähigen Kanals vom dritten Typ vorgesehen ist, welcher beinhaltet ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und bei einer Dosis von 1·1011 cm-2 bis 1·1013 cm-2, in der leitfähigen Schicht (32) vom ersten Typ.
  23. Verfahren nach Anspruch 20, bei welchem durchgeführt wird ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um B- oder BF2-Ionen von der unteren Metallschicht (46) in den Gatebereich (40) hinein zu diffundieren, um den leitfähigen Kanal vom dritten Typ auszubilden.
  24. Verfahren nach Anspruch 20, bei welchem das Implantieren der Dotierverunreinigungen vom zweiten Typ aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 kev bis 70 keV und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 50 keV, wobei die Ionen eine Dosis besitzen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  25. Verfahren nach Anspruch 20, bei welchem der Schritt des Abscheidens einer isolierenden Struktur um die FEM-Gateeinheit (44) herum einen Schritt des Abscheidens einer Schicht eine isolierenden Materials (56) aufweist, und zwar aus der Gruppe, die besteht aus TiOx und Si3N4 und zwar über der FEM-Gateeinheit (44).
  26. Verfahren nach Anspruch 1, bei welchem der Schritt des Implantierens von Dotierungsverunreinigungen eines zweiten Typs über der Einrichtungsfläche vorgesehen ist, um eine leitfähige Schicht vom zweiten Typ auszubilden, wobei sich die leitfähige Schicht vom zweiten Typ in den Drainanschlussbereich (42) hinein erstreckt.
  27. Verfahren nach Anspruch 26, bei welchem der Schritt des Ausbildens einer leitfähigen Schicht vom zweiten Typ aufweist ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und bei einer Dosis von 1·1011 cm-2 bis 1·1013 cm-2 in der Einrichtungsfläche.
  28. Verfahren nach Anspruch 26, bei welchem durchgeführt wird ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um B- oder BF2-Ionen vom leitfähigen Kanal vom zweiten Typ in den Gatebereich (40) hinein zu diffundieren, um die leitfähige Schicht vom zweiten Typ auszubilden.
  29. Verfahren nach Anspruch 26, bei welchem das Abscheiden der FEM-Gateeinheit (44) beinhaltet ein Abscheiden einer unteren Metallschicht (46) aus einem Material aus (ier Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von etwa 20 nm bis 100 nm, ein Abscheiden einer FE-Schicht (48) eines Materials aus der Gruppe, die gebildet wird von Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, und zwar mit einer Schichtstärke von etwa 100 nm bis 400 nm, und ein Abscheiden einer oberen Metallschicht (50) eines Metalls aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von 20 nm bis 100 nm.
  30. Verfahren nach Anspruch 26, bei welchem das Implantieren der Dotierverunreinigungen vom zweiten Typ aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 50 keV, wobei die Ionen eine Dosis besitzen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  31. Verfahren nach Anspruch 26, bei welchem ein Schritt des Abscheidens einer isolierenden Struktur um die FEM-Gateeinheit vorgesehen ist, welcher einen Schritt aufweist des Abscheidens einer Schicht aus TiOx über der FEM-Gateeinheit (44).
  32. Verfahren nach Anspruch 26, bei welchem ferner ein Schritt des Abscheidens einer Silizidschicht (54) über dem Sourceanschlussbereich (38) und dem Drainanschlussbereich (42) vorgesehen ist.
  33. Verfahren nach Anspruch 1, bei welchem ferner ein Schritt des Inkorporierens von Dotierstoffverunreinigungen eines vierten Leitfähigkeitstyps in das Substrat (30) vorgesehen ist, um ein leitfähiges Substrat vom vierten Leitfähigkeitstyp auszubilden.
  34. Verfahren nach Anspruch 33, bei welchem das Ausbilden von implantierten Dotierstoffverunreinigungen vom zweiten Leitfähigkeitstyp ein Implantieren von Dotierstoff aufweist aus der Gruppe, die gebildet wird von Phosphor und Arsen bei einem Energieniveau im Bereich von etwa 10 keV bis 50 keV und bei Dosen im Bereich von etwa 5,0·1012 cm-2 bis 5,0·1013 cm-2.
  35. Verfahren nach Anspruch 33, bei welchem das Ausbilden eines leitenden Kanals vom dritten Typ aufweist ein Implantieren eines Dotierstoffes aus der Gruppe, die gebildet wird von B oder BF2, bei einer Energie im Bereich von 1 keV bis 10 keV bzw. 10 keV bis 50 keV und bei einer Dosis von 5·1011 cm-2 bis 1·1013 cm-2.
  36. Verfahren nach Anspruch 33, bei welchem durchgeführt wird ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um B- oder BF2-Ionen aus dem Gatebereich (40) zu diffundieren, um eine Barriereschicht (70) zwischen dem Gatebereich (40) und der FEM-Gateeinheit (44) auszubilden.
  37. Verfahren nach Anspruch 33, bei welchem das Abscheiden der FEM-Gateeinheit (44) beinhaltet ein Abscheiden einer unteren Metallschicht (46) aus einem Material aus der Gruppe, die gebildet wird von Ir und Ir/IrO2-Legierungen, und zwar mit einer Schichtstärke von etwa 20 nm bis 100 nm, ein Abscheiden einer FE-Schicht (48) eines Materials aus der Gruppe, die gebildet wird von Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, und zwar mit einer Schichtstärke von etwa 50 nm bis 400 nm, und ein Abscheiden einer oberen Metallschicht (50) eines Metalls aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von 20 nm bis 100 nm.
  38. Verfahren nach Anspruch 33, bei welchem das Implantieren der Dotierverunreinigungen vom vierten Typ aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis besitzen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  39. Verfahren nach Anspruch 33, bei welchem des Weiteren ein Schritt des Abscheidens einer isolierenden Struktur um die FEM-Gateeinheit (44) herum vorgesehen ist, welcher einen Schritt des Abscheidens einer Schicht eine isolierenden Materials (56) umfasst, und zwar aus der Gruppe, die besteht aus TiOx und Si3N4.
  40. Verfahren nach Anspruch 1, bei welchem der Schritt des Abscheidens der FEM-Gateeinheit (44) über dem Gatebereich (40) beinhaltet ein Abscheiden einer unteren Metallschicht (46) aus einem Material aus der Gruppe, die gebildet wird von Ir und Ir/IrO2-Legierungen, und zwar mit einer Schichtstärke von etwa 20 nm bis 100 nm, ein Abscheiden einer FE-Schicht (48) eines Materials aus der Gruppe, die gebildet wird von Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, und zwar mit einer Schichtstärke von etwa 50 nm bis 400 nm, und ein Abscheiden einer oberen Metallschicht (50) eines Metalls aus der Gruppe, die gebildet wird von Pt, Ir, IrO2 und Pt/Ir-Legierungen, und zwar mit einer Schichtstärke von 20 nm bis 100 nm.
  41. Verfahren nach Anspruch 40, bei welchem durchgeführt wird ein Annealen der Struktur bei einer Temperatur von etwa 500°C bis 1100°C, um B- oder BF2-Ionen aus dem Gatebereich (40) zu diffundieren, um eine Barriereschicht (70) zwischen dem Gatebereich (40) und der FEM-Gateeinheit (44) auszubilden.
  42. Verfahren nach Anspruch 40, bei welchem das Implantieren der Dotierverunreinigungen vom zweiten Typ aufweist ein Dotieren der Einrichtungsfläche mit Ionen aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und aus Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis besitzen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  43. Verfahren nach Anspruch 40, bei welchem des Weiteren ein Schritt des Abscheidens einer isolierenden Struktur um die FEM-Gateeinheit (44) herum vorgesehen ist, welcher einen Schritt des Abscheidens einer Schicht eine isolierenden Materials (56) umfasst, und zwar aus der Gruppe, die besteht aus TiOx und Si3N4.
  44. Ferroelektrische Speicherzelle (FEM), mit:

    – einem einkristallinen Siliziumsubstrat (30) mit einem aktiven Bereich (32) darin,

    – einem Sourceanschlussbereich (38) und einem Drainanschlussbereich (42), welche im aktiven Bereich (32) ausgebildet sind und welche derart dotiert sind, dass ein Paar leitfähiger Kanäle von einem ersten Leitfähigkeitstyp gebildet wird,

    – einem Gatebereich (40), welcher im aktiven Bereich (32) zwischen dem Sourceanschlussbereich (38) und dem Drainanschlussbereich (42) ausgebildet und derart dotiert ist, dass ein leitfähiger Kanal eines zweiten Leitfähigkeitstyps gebildet wird,

    – einem leitfähigen Kanalprecursorbereich (52), welcher im Gatebereich (40) ausgebildet ist,

    – einer FEM-Gateeinheit (44) mit einer unteren Metallschicht (46), einer FE-Schicht (48) und einer oberen Metallschicht (50),

    – einer isolierenden Schicht (56) mit einer oberen Fläche oder Oberfläche, welche über den Anschlussbereichen (38, 40, 42), der FEM-Gateeinheit (44) und dem Substrat (30) liegt,

    – einer Sourceelektrode (60) und einer Drainelektrode (64), die beide auf der oberen Fläche oder Oberfläche der isolierenden Schicht (56) angeordnet sind und sich dort hindurch erstrecken, um einen elektrischen Kontakt mit den jeweiligen Anschlussbereichen (38, 42) auszubilden, und mit einer Gateelektrode (62), die auf der oberen Fläche oder Oberfläche der isolierenden Schicht (56) ausgebildet ist und sich dort hindurch erstreckt, um einen elektrischen Kontakt mit der oberen Metallschicht (50) der FEM-Gateeinheit (44) auszubilden,

    dadurch gekennzeichnet,

    dass die FEM-Gateeinheit (44) in ihrer Größen derart auf dem Gateanschlussbereich (40) ausgebildet ist, dass jegliche Kante der FEM-Gateeinheit (44) in einem Abstand "D" von den Kanten des Sourceanschlussbereichs (38) und des Drainanschlussbereichs (42) entfernt ist, wobei "D" zwischen 50 nm und 300 nm liegt.
  45. FEM-Zelle nach Anspruch 44, bei welcher der leitfähige Kanalprecursorbereich (52) Pt-Ionen aufweist, die von der unteren Metallschicht (46) der FEM-Gateeinheit (44) während eines Annealens der Struktur bei einer Temperatur von etwa 500°C bis 1100°C diffundieren.
  46. FEM-Zelle nach Anspruch 44,

    – bei welcher der leitfähige Kanalprecursorbereich (52) darin implantierte Ionen aufweist und

    – bei welcher die Ionen aus der Gruppe stammen, die B und BF2 aufweist, und zwar implantiert bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und mit einer Dosis von 1·1011 cm-2 bis 1·1013 cm-3.
  47. FEM-Zelle nach Anspruch 44, bei welcher die FEM-Gateeinheit (44) aufweist eine untere Metallschicht (46) aus Pt mit einer Schichtstärke von etwa 20 nm bis 100 nm, eine FE-Schicht (48) eines Materials aus der Gruppe, die besteht aus Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, mit einer Schichtstärke von etwa 100 nm bis 400 nm, sowie eine obere Metallschicht (50) aus einem Material aus der Gruppe, die besteht aus Pt, Ir und Pt/Ir-Legierungen, mit einer Schichtstärke von 20 nm bis 100 nm.
  48. FEM-Zelle nach Anspruch 44, bei welcher der aktive Bereich (32) Ionen aufweist aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis aufweisen von etwa 2·1015 cm-2 bis 5·1015 cm-2.
  49. FEM-Zelle nach Anspruch 44,

    – bei welcher die Sourceelektrode (60) und die Drainelektrode (64) auf der oberen Fläche oder Oberfläche der isolierenden Schicht (56) angeordnet sind und sich dort hindurch erstrecken, um einen elektrischen Kontakt mit den jeweiligen Anschlussbereichen (38, 42) auszubilden und

    – bei welcher die Gateelektrode (62) auf der oberen Fläche oder Oberfläche der isolierenden Schicht (56) ausgebildet ist und sich dort hindurch erstreckt, um einen elektrischen Kontakt mit der oberen Metallschicht (50) der FEM-Gateeinheit (44) auszubilden.
  50. FEM-Zelle nach Anspruch 49,

    – bei welcher der leitfähiger Kanal vom dritten Typ darin implantierte Ionen aufweist und

    – bei welcher die Ionen aus der Gruppe stammen, die B und BF2 aufweist, und zwar implantiert bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und mit einer Dosis von 1·1011 cm-2 bis 1·1013 cm-3 welche von der oberen Metallschicht (46) der FEM-Gateeinheit (44) während eines Annealens der Struktur bei einer Temperatur von etwa 500°C bis 1100°C diffundieren.
  51. FEM-Zelle nach Anspruch 49, bei welcher die FEM-Gateeinheit (44) aufweist eine untere Metallschicht (46) aus Pt mit einer Schichtstärke von etwa 20 nm bis 100 nm, eine FE-Schicht (48) eines Materials aus der Gruppe, die besteht aus Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, mit einer Schichtstärke von etwa 100 nm bis 400 nm, sowie eine obere Metallschicht (50) aus einem Material aus der Gruppe, die besteht aus Pt, Ir, IrO2 und Pt/Ir-Legierungen, mit einer Schichtstärke von 20 nm bis 100 nm.
  52. FEM-Zelle nach Anspruch 49, bei welcher der aktive Bereich (32) Ionen aufweist aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis aufweisen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  53. FEM-Zelle nach Anspruch 49, bei welcher der leitfähige Kanal vom dritten Typ so aufgebaut und angeordnet ist, dass jegliche Kante davon in einem Abstand "C" von den Kanten des Sourceanschlussbereichs (38) und des Drainanschlussbereichs (42) entfernt ist, wobei "C" zwischen 0 nm und 300 nm liegt.
  54. FEM-Zelle nach Anspruch 49,

    welche des weiteren aufweist:

    – einen leitfähigen Kanal vom dritten Typ, welcher im Gatebereich (40) angeordnet ist und sich partiell in den Drainanschlussbereich (42) hinein erstreckt;

    – wobei die FEM-Gateeinheit (44) über dem leitfähigen Kanal vom zweiten Typ liegt und einen Oberflächenbereich aufweist, der geringer ist als derjenige des leitfähigen Kanalbereichs vom zweiten Typ, und

    – wobei die Sourceelektrode (60) und die Drainelektrode (64) derart auf der oberen Fläche oder Oberfläche der isolierenden Schicht (56) angeordnet sind und sich dort hindurch erstrecken, um einen elektrischen Kontakt mit den jeweiligen Anschlussbereichen (38, 42) auszubilden, wobei die Drainelektrode (64) einen Kontakt herstellt mit Drainanschlussbereich (42) und mit dem leitfähigen Kanal vom zweiten Typ und wobei die Gateelektrode (62) derart auf der oberen Fläche oder Oberfläche der isolierenden Schicht (56) angeordnet ist und sich dort hindurch erstreckt, um einen elektrischen Kontakt mit der oberen Metallschicht (50) der FEM-Gateeinheit (44) auszubilden.
  55. FEM-Zelle nach Anspruch 54,

    – bei welcher der leitfähiger Kanal vom zweiten Typ darin implantierte Ionen aufweist und

    – bei welcher die Ionen aus der Gruppe stammen, die B und BF2 aufweist, und zwar implantiert bei einer Energie im Bereich von 3 keV bis 10 keV bzw. 15 keV bis 50 keV und mit einer Dosis von 1·1011 cm-2 bis 1·1013 cm-3, welche von der Einrichtungsfläche während eines Annealens der Struktur bei einer Temperatur von etwa 500°C bis 1100°C diffundieren
  56. FEM-Zelle nach Anspruch 54, bei welcher die FEM-Gateeinheit (44) aufweist eine untere Metallschicht (46) aus Pt mit einer Schichtstärke von etwa 20 nm bis 100 nm, eine FE-Schicht (48) eines Materials aus der Gruppe, die besteht aus Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, mit einer Schichtstärke von etwa 100 nm bis 400 nm, sowie eine obere Metallschicht (50) aus einem Material aus der Gruppe, die besteht aus Pt, Ir, IrO2 und Pt/Ir-Legierungen, mit einer Schichtstärke von 20 nm bis 100 nm.
  57. FEM-Zelle nach Anspruch 54, bei welcher der aktive Bereich (32) Ionen aufweist aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV und Phosphor, implantiert bei einer Energie von etwa 30 keV bis 50 keV, wobei die Ionen eine Dosis aufweisen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
  58. FEM-Zelle nach Anspruch 54, welche des Weiteren eine Silizidschicht (54) aufweist, die über dem Sourceanschlussbereich (38) und dem Drainanschlussbereich (42) liegt.
  59. FEM-Zelle nach Anspruch 44, bei welcher die Sourceelektrode (60) in der isolierenden Schicht (56) angeordnet und mit Masse verbunden ist.
  60. FEM-Zelle nach Anspruch 59,

    – bei welcher der leitfähiger Kanal vom dritten Typ darin implantierte Ionen aufweist und

    – bei welcher die Ionen aus der Gruppe stammen, die B und BF2 aufweist, und zwar implantiert bei einer Energie im Bereich von 1 keV bis 10 keV bzw. 10 keV bis 50 keV und mit einer Dosis von 1·1011 cm-2 bis 1·1013 cm-3, welche von dem Gatebereich (40) während eines Annealens der Struktur bei einer Temperatur von etwa 500°C bis 1100°C diffundieren, um eine Barriereschicht (70) zwischen der FEM-Gateeinheit (44) und dem Gatebereich (40) auszubilden.
  61. FEM-Zelle nach Anspruch 59, bei welcher die FEM-Gateeinheit (44) aufweist eine untere Metallschicht (46) aus Ir mit einer Schichtstärke von etwa 20 nm bis 100 nm, eine FE-Schicht (48) eines Materials aus der Gruppe, die besteht aus Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), Pb5Ge3O11, BaTiO3 und LiNbO3, mit einer Schichtstärke von etwa 100 nm bis 400 nm sowie eine obere Metallschicht (50) aus einem Material aus der Gruppe, die besteht aus Ir und IrO2-Legierungen, mit einer Schichtstärke von 20 nm bis 100 nm.
  62. FEM-Zelle nach Anspruch 59, bei welcher der aktive Bereich (32) Ionen aufweist aus der Gruppe, die besteht aus As, implantiert bei einer Energie von etwa 40 keV bis 70 keV, und Phosphor, implantiert bei einer Energie von etwa 30 keV bis 60 keV, wobei die Ionen eine Dosis aufweisen von etwa 1·1015 cm-2 bis 5·1015 cm-2.
Es folgen 25 Blatt Zeichnungen






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