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Dokumentenidentifikation DE102004031119A1 19.01.2006
Titel Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Ilicali, Gürkan, 81369 München, DE;
Dreeskornfeld, Lars, 85579 Neubiberg, DE;
Schröter, Rainer, 80336 München, DE;
Hartwich, Jessica, Dr., 85579 Neubiberg, DE
Vertreter Viering, Jentschura & Partner, 80538 München
DE-Anmeldedatum 28.06.2004
DE-Aktenzeichen 102004031119
Offenlegungstag 19.01.2006
Veröffentlichungstag im Patentblatt 19.01.2006
IPC-Hauptklasse H01L 21/84(2006.01)A, F, I, ,  ,  ,   
IPC-Nebenklasse H01L 27/12(2006.01)A, L, I, ,  ,  ,      
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Herstellen einer Schicht-Anordnung, bei dem eine Halbleiter-Schicht auf einer ersten elektrisch isolierenden Schicht unter Verwendung einer auf einem Teil der Halbleiter-Schicht gebildeten Hartmaske strukturiert wird, eine elektrisch isolierenden Schicht derart gebildet wird, dass die elektrisch isolierende Struktur auf freiliegenden Bereichen der ersten elektrisch isolierende Struktur und die Hartmaske gemeinsam eine plane Oberfläche bilden, in die Hartmaske ein Graben eingebracht wird, so dass ein Teil der Oberfläche der Halbleiter-Schicht freigelegt wird, die Halbleiter-Schicht an dem freigelegten Teil ihrer Oberfläche gedünnt wird, eine zweite elektrisch isolierende Schicht auf einem freigelegten Bereich der Halbleiter-Schicht gebildet wird, und elektrisch leitfähiges Material auf der zweiten elektrisch isolierenden Schicht gebildet wird.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Herstellen einer Schicht-Anordnung und eine Schicht-Anordnung.

Sogenannte fully-depleted Silicon-on-Insulator (FD-SOI) Devices mit ultradünnen Kanal-Bereichen werden als vielversprechende Alternative für konventionelle Bulk-Substrat-Transistoren in künftigen CMOS-Generationen angesehen.

In der SOI-Technologie wird als Ausgangswafer ein SOI-Substrat verwendet, das ein Silizium-Substrat, eine auf dem Silizium-Substrat gebildete Siliziumoxid-Schicht und eine auf der Siliziumoxid-Schicht gebildete dünne Top-Silizium-Schicht aufweist.

Bei SOI-MOSFETs handelt es sich um Feldeffekttransistoren, welche auf einem SOI-Substrat auf und in der dünnen einkristallinen Silizium-Schicht (Top-Silizium-Schicht) prozessiert werden, welche auf einer darunter angeordneten vergrabenen Siliziumoxid-Schicht angeordnet ist. Besonders interessant für zukünftige CMOS-Technologien sind SOI-MOSFETs, bei welchen die Schichtdicke des Silizium-Films kleiner als die Tiefe der Verarmungszone ist, welche sich von der Silizium-Siliziumoxid-Grenzfläche in die Silizium-Schicht hineinerstreckt. Die Silizium-Schicht ist an Ladungsträgern vollständig verarmt, so dass derartige SOI-MOSFETs als fully depleted (FD) bezeichnet werden.

Durch Herunterskalieren der Schichtdicke der einkristallinen Silizium-Schicht des SOI-Substrats, welche bei bekannten SOIMOSFETs der Body- bzw. Kanaldicke des Transistors entspricht, können störende Kurzkanaleffekte effektiv unterdrückt werden.

Zum Bilden eines SOI-Substrats wird zum Beispiel das SIMOX-Verfahren ("Separation by Implantation of Oxygen") eingesetzt. Das SIMOX-Verfahren beruht auf einer Ionenimplantation von Sauerstoff in schwach dotierte n-leitende oder p-leitende Siliziumwafer, wodurch unterhalb der Scheibenoberfläche eine vergrabene elektrisch isolierende Schicht aus Siliziumoxid erzeugt wird.

Ein alternatives Verfahren zum Bilden eines SOI-Substrats ist das sogenannte ELTRAN-Verfahren, mit welchem eine defektarme, dünne, einkristalline Silizium-Schicht auf einer vergrabenen Siliziumoxid-Schicht angeordnet werden kann. Das ELTRAN-Verfahren ist in [1] beschrieben.

Eine der großen Herausforderungen beim Herstellen eines planaren SOI-MOS-Transistors ist das Verringern der parasitären Widerstände an den Source- und Drain-Bereichen. Eine teilweise Umgehung des Problems wird häufig mittels des epitaktischen Aufwachsens von (insbesondere "raised", d.h. erhöht vorgesehenem) Silizium-Material auf der Oberseite einer dünnen Kanal-Schicht erreicht, so dass genügend Material für eine Silizidierung verfügbar ist, und für nachfolgende Kontaktlochprozesse.

Das Unterdrücken von Kurzkanaleffekten ist möglich, solange die gegebene Kanaldicke ungefähr ein Drittel bis ein Viertel der Kanallänge ist. Allerdings erfordert ein erfolgsversprechender epitaktischer Prozess eine relativ dicke unterhalb der epitaktisch aufzuwachsenden Schicht liegende Silizium-Keimschicht (typischerweise mindestens 20nm dick), was einen ernsthaften Prozessnachteil darstellt.

Ein anderes Hindernis beim Herstellen von SOI-MOS-Vorrichtungen ist das häufig erforderliche Einführen von neuartigen Materialien wie beispielsweise metallische Gate-Materialien, High-k-Gate-Dielektrika, Silizium-Germanium-Legierungen, etc., um eine bessere Leistungsfähigkeit und Skalierbarkeit eines Device zu erreichen. Allerdings bringen solche neuen Materialien den Nachteil mit sich, dass beim Bilden anderer halbleitertechnologischer Komponenten (zum Beispiel der Gate-isolierenden Schicht eines Feldeffekttransistors) auftretende Temperaturen so hoch sind, dass diese neuartigen Materialien bei derart hohen Prozesstemperaturen negativ beeinflusst oder gar zerstört werden können. Wenn die Dimensionen kleiner werden, wird auch das Handling von existierenden Dotierstoffen aus ähnlichen Gründen schwierig.

In [2] ist ein Verfahren zum Prozessieren eines Fully-Depleted-SOI-Transistors offenbart, das auf dem Bilden einer Aussparung in einem Kanal-Bereich beruht. Nachdem ein Kanal-Bereich als gedünnter Bereich einer Silizium-Schicht gebildet worden ist, wird darüber ein Gate-Bereich gebildet.

Insbesondere ist in [2] ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors offenbart, bei dem vorzugsweise eine Hartmaske auf einer strukturierten Silizium-Schicht eines SOI-Substrats gebildet wird. Die Hartmaske kann optional auch weggelassen werden. Nachfolgend wird ein Fenster in der Hartmaske zum Freilegen der Silizium-Schicht in einem Fensterbereich gebildet. Die Silizium-Schicht wird in dem Fensterbereich teilweise abgetragen. Nachfolgend wird in dem Fenster eine Gate-isolierende Schicht gebildet, und auf dieser eine Gate-Elektrode gebildet. Die nicht zurückgeätzten Bereiche der Silizium-Schicht werden als Source-/Drain-Bereiche verwendet, der zurückgeätzte Bereich der Silizium-Schicht wird als Kanal-Bereich verwendet. Bei der aus [2] bekannten Schichtenfolge ergeben sich prozesstechnische Schwierigkeiten aufgrund der Tatsache, dass die Hartmaske auf der strukturierten Silizium-Schicht eine starke Oberflächentopographie aufweist, d.h. keine zweidimensionale Schicht darstellt, sondern insbesondere in der Nähe von Rändern der strukturierten Silizium-Schicht eine stufenartige Struktur mit einem ausgeprägten Höhenprofil aufweist. Daraus resultieren Schwierigkeiten beim Ausbilden von elektrischen Pad-Zuführungen, es kann sogar zu einem unerwünschten Abreißen von Pad-Zuführungen in der Nähe der Stufen kommen.

Der Erfindung liegt insbesondere das Problem zugrunde, eine gegenüber [2] verbesserte Schicht-Anordnung, die insbesondere als Feldeffekttransistor verwendbar ist, zu schaffen.

Das Problem wird durch ein Verfahren zum Herstellen einer Schicht-Anordnung und durch eine Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Schicht-Anordnung wird eine Halbleiter-Schicht auf einer ersten elektrisch isolierenden Schicht unter Verwendung einer auf einem Teil der Halbleiter-Schicht gebildeten Hartmaske strukturiert. Ferner wird eine elektrisch isolierende Struktur auf freiliegenden Bereichen der ersten elektrisch isolierenden Schicht derart gebildet, dass die elektrisch isolierende Struktur und die Hartmaske gemeinsam eine plane Oberfläche bilden. In die Hartmaske wird ein Graben eingebracht, so dass ein Teil der Oberfläche der Halbleiter-Schicht freigelegt wird. Die Halbleiter-Schicht wird an dem freigelegten Teil ihrer Oberfläche gedünnt. Eine zweite elektrisch isolierende Schicht wird auf einem freigelegten Bereich der Halbleiter-Schicht gebildet. Elektrisch leitfähiges Material wird auf der zweiten elektrisch isolierenden Schicht gebildet.

Ferner ist mit der Erfindung eine Schicht-Anordnung geschaffen, mit einer ersten elektrisch isolierenden Schicht, mit einer Halbleiter-Schicht auf der ersten elektrisch isolierenden Schicht, welche Halbleiter-Schicht unter Verwendung einer auf einem Teil der Halbleiter-Schicht gebildeten Hartmaske strukturiert ist, mit einer elektrisch isolierenden Struktur auf freiliegenden Bereichen der ersten elektrisch isolierenden Schicht derart, dass die elektrisch isolierende Struktur und die Hartmaske gemeinsam eine plane Oberfläche bilden, mit einem die Hartmaske durchdringenden Graben, wobei die Halbleiter-Schicht in dem Bereich des Grabens gedünnt ist, mit einer zweiten elektrisch isolierenden Schicht auf einem freigelegten Bereich der Halbleiter-Schicht und mit elektrisch leitfähigem Material auf der zweiten elektrisch isolierenden Schicht.

Mit dem erfindungsgemäßen Verfahren wird eine Schicht-Anordnung geschaffen, die insbesondere als SOI-Feldeffekttransistor eingesetzt werden kann. Insbesondere das Bilden der elektrisch isolierenden Struktur auf freiliegenden Bereichen der ersten elektrisch isolierenden Schicht derart, dass die elektrisch isolierende Struktur und die Hartmaske gemeinsam eine planare Oberfläche bilden, stellt eine prozesstechnisch wichtige Verbesserung dar, wodurch eine sichere elektrische Isolation des Device gegenüber der Umgebung realisiert wird, das Device vor Einflüssen der Umgebung geschützt wird und vor allem eine planare bzw. plane (Ätz-)Stopp-Schicht für das (prozesstechnisch nachfolgende) Ausbilden von anderen Komponenten eines Halbleiterchips geschaffen ist. Bei Schicht-Anordnungen gemäß dem Stand der Technik auftretende Probleme aufgrund einer stufenartigen Gestalt einer Hartmaske in Randbereichen der strukturierten Halbleiter-Schicht sind erfindungsgemäß vermieden, indem die elektrisch isolierende Struktur und die Hartmaske plan vorgesehen sind, d.h. gemeinsam einen ebenen Oberflächenbereich ohne ausgeprägte Oberflächentopographie bilden. Dadurch ist auch das Ausbilden einer Pad-Zuführung prozesstechnisch vereinfacht, da eine über einer Stufe hinweg gebildete Pad-Zuführung in einem ungünstigen Szenario abreißen kann, wodurch die Funktionalität der Schicht-Anordnung verloren gehen kann.

Die elektrisch isolierende Struktur, die als dick abgeschiedene Siliziumoxid-Schicht ausgeführt sein kann, bildet gemeinsam mit der Hartmaske (vorzugsweise aus Siliziumnitrid-Material) eine planare bzw. plane, d.h. völlig ebene Oberfläche, auf der ein weiteres Prozessieren sehr leicht und mit hoher mechanischer Stabilität ermöglicht ist. Somit kann eine Schicht-Anordnung mit weiteren Schichten hergestellt werden, ohne dass mechanische Spannungen aufgrund einer starken Oberflächentopologie auftreten.

Bei einer Realisierung der erfindungsgemäßen Schicht-Anordnung als Feldeffekttransistor kann der gedünnte Bereich der Halbleiter-Schicht als Kanal-Bereich betrieben werden, dessen elektrische Leitfähigkeit durch eine angelegte Gate-Spannung aufgrund der geringen Dicke des Kanal-Bereichs besonders sensitiv steuerbar ist ("recessed channel").

Anschaulich besteht ein wichtiger Aspekt des erfindungsgemäßen Verfahrens in der vollständigen Isolation der Schicht-Anordnung (vorzugsweise realisiert als SOI-Device) mit einer abgeschiedenen elektrisch isolierenden Schicht, zum Beispiel einer abgeschiedenen Siliziumoxid-Schicht. Nach dem Strukturieren der Halbleiter-Schicht zu einer Mesa-Struktur unter Verwendung der Hartmaske (zum Beispiel aus Siliziumnitrid) wird eine vorzugsweise dicke elektrisch isolierenden Struktur abgeschieden, insbesondere aus Siliziumoxid. Das abgeschiedene Siliziumoxid erfüllt mehrere Aufgaben, unter anderem die Isolation des Device, den Schutz des Device und/oder die Funktionalität einer Ätz-Stopp-Schicht für den verbleibenden Teil des Chips. Die Hartmaske, vorzugsweise aus Siliziumnitrid, dient nicht nur als eine Maske für ein Lithographie-Verfahren, sondern auch als Polier-Stopp-Schicht bei einem CMP-Planarisierungs-Verfahren ("Chemical Mechanical Polishing"). Ferner vereinfacht die plane Oberfläche das weitere Prozessieren der Schicht-Anordnung, z.B. das Einbringen von elektrischen Leiterbahnen in die elektrisch isolierende planen Deckschicht.

Das geschaffene Prozessschema ermöglicht es, die gesamte Herstellung der Schicht-Anordnung zu vereinfachen, indem die Anzahl der erforderlichen (teuren) Lithographie-Schritte verringert werden kann, und indem eine Schicht-Anordnung mit einer vollständig planarisierten Oberfläche geschaffen wird, womit mögliche Ursachen für parasitäre Effekte eliminiert werden. Alternativ kann die Anzahl der Lithographie-Schritte auch konstant bleiben, wenn eine Schicht-Anordnung mit besonders hohen Qualitätsanforderungen gefertigt werden soll.

Da das elektrisch leitfähige Material, das anschaulich als Gate-Elektrode bei einer Ausgestaltung der erfindungsgemäßen Schicht-Anordnung als Feldeffekttransistor dient, in einem letzten bzw. späten Front-End Verfahrensschritt gebildet wird, sind Probleme hinsichtlich der thermischen Prozessführung umgangen. Dies bedeutet, dass es aufgrund der erfindungsgemäßen Prozessführung keine Probleme mit hohen Prozesstemperaturen zum Bilden empfindlicher Schichten gibt, da bei Durchführung von Hochtemperaturschritten beim Herstellen der erfindungsgemäßen Schicht-Anordnung die temperaturempfindlichen Strukturen bereits gebildet sind. Zum Beispiel wird bei einer Realisierung des elektrisch leitfähigen Materials aus einem metallischen Material dieses nicht mehr durch nachfolgende Hochtemperatur-Verfahrensschritte beschädigt, da nach dem Bilden des elektrisch leitfähigen Materials kein nachfolgender Hochtemperaturschritt mehr durchgeführt werden muss.

Ein anderer wichtiger Aspekt der Erfindung basiert auf dem erfindungsgemäßen Verfahrensschema, bei dem in der Halbleiter-Schicht mittels Entfernens von Halbleiter Material eine ultradünne Schicht (zum Beispiel als Kanal-Bereich eines Feldeffekttransistors) hergestellt werden kann, indem eine Aussparung in dem Kanal-Bereich unter Verwendung der strukturierten Hartmaske als Maskierungsschicht gebildet wird.

Die Erfindung setzt mit geschickter Prozessführung halbtechnologische Standard-Verfahrensschritte ein, die ein kostengünstiges Fertigen der Schicht-Anordnung erlauben.

Ein wichtiger Aspekt liegt in dem Abscheiden der dicken Siliziumoxid-Schicht als elektrisch isolierende Struktur und in dem Planarisieren der Schicht-Anordnung, zum Beispiel mittels CMP, nachdem die Mesa-Isolation gebildet ist.

Die Herstellung des Kerns der Vorrichtung erfordert nur zwei Lithographieschritte (erstens das Strukturieren der Halbleiter-Schicht unter Verwendung der Hartmaske, insbesondere zum Festlegen des aktiven Bereichs der als Feldeffekttransistor ausgestalteten Schicht-Anordnung; zweitens das Bilden des Grabens in der Hartmaske, insbesondere zum Definieren des Gate-Bereichs der als Feldeffekttransistor ausgestalteten Schicht-Anordnung). Bei einer Verwendung der Schicht-Anordnung als Feldeffekttransistor können Kontakpads simultan mit dem Erzeugen des Gate-Bereichs strukturiert werden, so dass eine hierfür ansonsten erforderliche zusätzliche Maske eingespart werden kann. Alternativ kann das Bilden von Kontaktpads in einem separaten Lithographie-Schritt durchgeführt werden.

Ein anderer Vorteil der Erfindung liegt darin, dass eine beliebige Nicht-Gleichförmigkeit, die zum Beispiel aus Gate-Material mit Spacer-Gestalt resultieren kann, eliminiert werden kann, da die Gesamtoberfläche der Schicht-Anordnung planar ist.

Ein zusätzlicher Vorteil besteht darin, dass jeder beliebige (auch) nicht-selektive Prozess, wie zum Beispiel das Ätzen einer Top-Silizium-Schicht, erfindungsgemäß angewendet werden kann, da die dicke elektrisch isolierende Struktur (zum Beispiel aus Siliziumoxid) bereitgestellt ist, die Kurzschlüsse zu dem Bulk-Silizium-Wafer verhindert.

Somit ist erfindungsgemäß eine besonders günstige Prozessführung zum Bilden einer Schicht-Anordnung (insbesondere als Feldeffekttransistor) geschaffen, die insbesondere in SOI-Technologie große Verteile entfaltet. In SOI-Technologie kann die sehr dünne Top-Silizium-Schicht vorteilhaft als Halbleiter-Schicht im Sinne des erfindungsgemäßen Verfahrens verwendet werden. Diese sehr dünne Silizium-Schicht kann mittels Einbringens des Grabens in die Hartmaske und mittels nachfolgenden Entfernens vom Material der dünnen Silizium-Schicht in einem Zentralbereich weiter gedünnt werden, so dass ein ultradünner Kanal-Bereich zwischen zwei dickeren Bereichen erhalten wird, welche dickeren Bereiche als Source-/Drain-Bereiche verwendet werden können. Somit ist ein moderner und doch einfacher Prozess geschaffen, einen planaren SOI-MOS-Transistor mit hervorragender Funktionalität (insbesondere mit guter Steuerbarkeit der Leitfähigkeit des Kanal-Bereichs) bereitzustellen, der sich insbesondere durch die planarisierte Oberfläche auszeichnet.

Die zweite elektrisch isolierenden Schicht, die anschaulich zumindest auch als Gate-isolierende Schicht eines Feldeffekttransistors dienen kann, kann optional eine "Sacrificial Oxide"-Struktur aufweisen. Eine "Sacrificial Oxide"-Struktur ist eine Halbleiteroxid-Schicht (z.B. eine Siliziumoxid-Schicht), die in der Regel zusätzlich zu einer Gate-isolierenden Schicht eingesetzt wird und die nicht gleichzeitig mit dem Bilden der Gate-isolierenden Schicht, sondern vorher gebildet wird. Die "Sacrificial Oxide"-Struktur wird dann noch vor dem Aufbringen der Gateisolierenden Schicht entfernt, zum Beispiel mittels nasschemischen Ätzens. Eine solche "Sacrificial Oxide"-Struktur hat insbesondere die Aufgabe, dass zum Bilden der "Sacrificial Oxide"-Struktur ein freigelegter Oberflächenbereich einer Halbleiter-Schicht (z.B. eine Siliziumschicht) mittels thermischen Oxidierens in Siliziumoxid-Material als "Sacrificial Oxide"-Struktur umgewandelt werden kann. Einerseits wird dadurch eine zusätzliche Dünnung der Siliziumschicht bewirkt, andererseits (und dieser Aspekt ist besonders wichtig) kann dadurch eine Schädigung der Siliziumschicht (verursacht zum Beispiel durch ein vorheriges Trockenätzverfahren) eliminiert werden, indem der geschädigte Bereich oxidiert und nachfolgend (z.B. mittels nasschemischen Ätzens) entfernt wird. Eine "Sacrificial Oxide"-Struktur hat darüber hinaus die Aufgabe, dass sie während einer Spacerätzung die Siliziumschicht schützen kann. Eine "Sacrificial Oxide"-Struktur kann alternativ zum thermischen Oxidieren in Form von zusätzlich abgeschiedenem Siliziumoxid-Material gebildet sein. Es ist auch möglich, eine "Sacrificial Oxide"-Struktur mit der oben beschriebenen Funktionalität zu bilden, und diese dann nicht zu entfernen, sondern sie als Gate-isolierende Schicht zu verwenden oder in Kombination mit einer anderen Schicht als Gate-isolierende Schicht zu verwenden.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Es kann ein Silicon-on-Insulator-Substrat (SOI-Substrat) verwendet werden, wobei die Halbleiter-Schicht von der Top-Silizium-Schicht des Silicon-on-Insulator-Substrats und die erste elektrisch isolierende Schicht von der Siliziumoxid-Schicht des Silicon-on-Insulator-Substrats gebildet wird.

Ein Silicon-on-Insulator-Substrat (SOI-Substrat) ist aus einem Silizium-Substrat gebildet, aus einer Siliziumoxid-Schicht auf dem Silizium-Substrat und aus einer dünnen Top-Silizium-Schicht auf der Siliziumoxid-Schicht. Im Rahmen der SOI-Technologie ist eine besonders dünne Halbleiter-Schicht bereitstellbar, welche bei dem erfindungsgemäßen Verfahren zusätzlich gedünnt wird, so dass ein ultradünner Kanal-Bereich erhalten werden kann.

Für die Hartmaske kann ein elektrisch isolierendes Material verwendet werden, das von dem Material der ersten elektrisch isolierenden Schicht unterschiedlich ist. Die unterschiedliche Materialwahl für die Hartmaske einerseits und für die erste elektrisch isolierende Schicht andererseits kann vorteilhaft verwendet werden, um das eine oder das andere Material als eine Stopp-Schicht zu verwenden, beispielsweise bei einem Ätz- oder bei einem Polier-Verfahren.

Für die Hartmaske kann zum Beispiel Siliziumnitrid-Material verwendet werden.

Für die erste elektrisch isolierende Schicht kann dasselbe Material verwendet werden wie für die elektrisch isolierende Struktur. In diesem Falle bilden die elektrisch isolierende Struktur und die erste elektrisch isolierende Schicht eine einstoffige Struktur mit guten mechanischen Eigenschaften, welche zur elektrischen Isolation und als Stopp-Schicht sowie als mechanische Schutzschicht vorgesehen ist.

Insbesondere kann für die erste elektrische isolierende Schicht und für die elektrisch isolierende Struktur Siliziumoxid-Material verwendet werden.

Die gemeinsame plane Oberfläche der elektrisch isolierenden Struktur und der Hartmaske kann gebildet werden, indem zunächst Material der elektrisch isolierenden Struktur ganzflächig (z.B. auch auf der Hartmaske) gebildet wird und nachfolgend oberhalb der Hartmaske gebildetes Material der elektrisch isolierenden Schicht mittels eines Planarisierungsverfahrens unter Verwendung der Hartmaske als Stopp-Schicht entfernt wird. Diese verfahrenstechnische Vorgehenweise erlaubt es, die plane Oberfläche aus Hartmaske und elektrisch isolierender Struktur mit geringem Aufwand zu bilden.

Als Planarisierungsverfahren kann das Chemical-Mechanical-Polishing-Verfahren (CMP-Verfahren) verwendet werden.

Die Hartmaske einerseits und die elektrisch isolierende Struktur andererseits können aus unterschiedlichen Materialien vorgesehen sein. Dies erlaubt es, unter Verwendung eines selektiven Ätz-Verfahrens eine dieser beiden Strukturen zumindest teilweise zu entfernen, ohne dass die jeweils andere Struktur hierdurch beeinflusst wird.

Simultan mit dem Bilden des Grabens kann mindestens ein zusätzlicher Graben in der Hartmaske gebildet werden, wodurch mindestens ein zusätzlicher Oberflächenbereich der Halbleiter-Schicht freigelegt wird. Gemäß dieser Ausgestaltung kann die Zahl der erforderlichen Masken (für ein lithographisches Ätz-Verfahren) gering gehalten werden, und es können simultan mit dem Bilden des Grabens zum Definieren des Gate-Bereichs Anschlüsse (Pads) für Source-/Drain-Bereiche der ersten Halbleiter-Schicht in einer Ausgestaltung der Schicht-Anordnung als Feldeffekttransistoren gelegt werden. Somit kann eine besonders kostengünstige Prozessierung ermöglicht werden.

Der mindestens eine zusätzliche Graben kann mit elektrisch leitfähigem Material gefüllt werden.

Als solches Material kann zum Beispiel ein metallisches Material oder Poly-Silizium-Material verwendet werden, insbesondere dann, wenn die erfindungsgemäße Schicht-Anordnung als Feldeffekttransistor betrieben werden soll.

Die zweite elektrisch isolierende Schicht kann aus einem High-k-Dielektrikum gebildet werden, d.h. aus einem Material mit einer ausreichend hohen Dielektrizitätskonstante, insbesondere aus einem oder einer Kombination der Materialien Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Hafniumoxid (HfO2), Yttriumoxid (Y2O3) und Lanthanoxid (La2O3). Insbesondere kann auch ein Aluminat verwendet werden, d.h. ein Material-Gemisch aus Aluminiumoxid und mindestens einer weiteren Komponente, vorzugsweise einem der zuvor genannten Materialien. Die zweite elektrisch isolierende Schicht kann alternativ auch aus Siliziumoxid gebildet werden.

Diese Ausgestaltung ist besonders vorteilhaft, da dann die zweite elektrisch isolierende Schicht (insbesondere als Gateisolierende Schicht eines Feldeffekttransistors) mit einem besonders hohen Wert der Dielektrizitätskonstante vorgesehen werden kann.

Als elektrisch leitfähiges Material kann metallisches Material verwendet werden. Dies ermöglicht bei einer Ausgestaltung der Schicht-Anordnung als Feldeffekttransistor eine besonders niederohmige Ansteuerbarkeit des elektrisch leitfähigen Materials als Gate-Bereich.

Das Realisieren der zweiten elektrisch isolierenden Schicht aus einem High-k-Dielektrikum bzw. das Verwenden eines metallischen Materials als elektrisch leitfähiges Material ist erfindungsgemäß durch die trickreiche Prozessführung ermöglicht, da bei dieser temperaturempfindliche Materialien erst dann aufgebracht werden, wenn temperaturintensive Verfahrensschritte bereits abgeschlossen sind. Ein anderer Vorteil, der aus dem prozesstechnisch späten Bilden des Gate-Bereichs resultiert ("Gate last"-Prozessierung), ist eine Verringerung der Kontaminationsproblematik, da erst am Ende der Front-End-Prozessierung ein "ungewöhnliches" Material als Material für den Gate-Bereich eingesetzt wird.

Nach dem Bilden des elektrisch leitfähigen Materials kann die Hartmaske entfernt werden.

Nach dem Entfernen der Hartmaske kann auf freigelegte Oberflächenbereiche der Halbleiter-Schicht ein metallisches Material aufgebracht werden, womit ein Metall-Halbleiter-Kontakt gebildet wird. Insbesondere können nach dem Entfernen der Hartmaske freigelegte Oberflächenbereiche einer aus Silizium-Material gebildeten Halbleiter-Schicht silizidiert werden. Indem die Halbleiter-Schicht aus Silizium silizidiert wird, d.h. mit einer Silizium-Metall-Legierung versehen wird, wird ein besonders niederohmiges Zuführen von Signalen ermöglicht.

Ferner kann auf freiliegendes elektrisch leitfähiges Material und/oder auf mindestens einen freiliegenden ungedünnten Bereich der Halbleiter-Schicht ein metallisches Material aufgebracht werden. Somit kann zum Beispiel freiliegendes elektrisch leitfähiges Material bzw. ein ungedünnter Bereich der Halbleiter-Schicht in einer Realisierung auf Silizium-Basis (z.B. als Poly-Silizium) silizidiert werden.

Vorzugsweise wird die Schicht-Anordnung als Feldeffekttransistor eingerichtet, d.h. insbesondere mit den hierfür erforderlichen Anschlüssen zum Betreiben des Feldeffekttransistors versehen und aus entsprechenden Materialien gebildet.

Der gedünnte Bereich der Halbleiter-Schicht wird gemäß dieser Ausgestaltung als Kanal-Bereich eingerichtet, ungedünnte Bereiche der Halbleiter-Schicht werden als erster Source-/Drain-Bereich und als zweiter Source-/Drain-Bereich eingerichtet, die zweite elektrisch isolierende Schicht wird als Gate-isolierende Schicht eingerichtet und das elektrisch leitfähige Material wird als Gate-Bereich eingerichtet.

Die Ausgestaltungen der Erfindung sind bezugnehmend auf das Verfahren zum Herstellen einer Schicht-Anordnung beschrieben worden, jedoch gelten diese Ausgestaltungen auch für die erfindungsgemäße Schicht-Anordnung.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.

Es zeigen:

1 eine Schichtenfolge zu einem ersten Zeitpunkt während eines Verfahrens zum Herstellen eines Feldeffekttransistors gemäß einem Ausführungsbeispiel der Erfindung,

2 eine Schichtenfolge zu einem zweiten Zeitpunkt während des Verfahrens zum Herstellen eines Feldeffekttransistors gemäß dem Ausführungsbeispiel der Erfindung,

3 eine Schichtenfolge zu einem dritten Zeitpunkt der während eines Verfahrens zum Herstellen des Feldeffekttransistors gemäß dem Ausführungsbeispiel der Erfindung,

4 eine Schichtenfolge zu einem vierten Zeitpunkt während des Verfahrens zum Herstellen eines Feldeffekttransistors gemäß dem Ausführungsbeispiel der Erfindung,

5 eine Schichtenfolge zu einem fünften Zeitpunkt während des Verfahrens zum Herstellen eines Feldeffekttransistors gemäß dem Ausführungsbeispiel der Erfindung,

6 einen Feldeffekttransistor gemäß dem Ausführungsbeispiel der Erfindung.

Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.

Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.

Im Weiteren wird bezugnehmend auf 1 eine Schichtenfolge 105 zu einem ersten Zeitpunkt während eines Verfahrens zum Herstellen eines Feldeffekttransistors gemäß einem Ausführungsbeispiel der Erfindung beschrieben.

In 1 sind unterschiedliche, bei dem Herstellungsverfahren verwendete Materialien gezeigt. Mit Bezugszeichen 100 ist monokristallines Silizium (c-Silizium) bezeichnet, mit Bezugszeichen 101 ist Siliziumoxid (SiO2) gekennzeichnet, mit Bezugszeichen 102 ist Silizid-Material (Silizium-Metall-Legierung) gekennzeichnet, mit Bezugszeichen 103 ist Siliziumnitrid (Si3N4) gekennzeichnet und mit Bezugszeichen 104 ist Poly-Silizium (polykristallines Silizium) gekennzeichnet.

Die Schichtenfolge 105 ist ein SOI-Substrat (Silicon-On-Insulator), welches aus einem Silizium-Substrat 107, einer Siliziumoxid-Schicht 108 auf dem Silizium-Substrat 107 und einer Top-Silizium-Schicht 109 auf der Siliziumoxid-Schicht 108 gebildet ist.

Das SOI-Substrat 106 weist eine Top-Silizium-Schicht 109 auf, die eine Dicke von ungefähr 50nm bis 100nm hat.

Um die in 2 gezeigte Schichtenfolge 200 zu erhalten, wird eine Siliziumnitrid-Schicht auf der Schichtenfolge 105 abgeschieden. Unter Verwendung eines ersten Lithographie-Verfahrens und eines ersten Ätz-Verfahrens wird die Siliziumnitrid-Schicht zu einer Siliziumnitrid-Hartmaske 202 lateral strukturiert. Unter Verwendung der Siliziumnitrid-Hartmaske 202 wird die Top-Silizium-Schicht 109 zu einer lateral begrenzten Silizium-Struktur 201 strukturiert. Dieser Strukturierungsschritt dient zum Festlegen des aktiven Bereichs des Feldeffekttransistors. Material der Top-Silizium-Schicht 109 wird mittels eines Trockenätz-Verfahrens zum Entfernen von Silizium-Material unter Verwendung der Siliziumoxid-Schicht 108 als Stopp-Schicht entfernt.

Um die in 3 gezeigte Schichtenfolge 300 zu erhalten, wird auf der Schichtenfolge 200 eine dicke Siliziumoxid-Schicht abgeschieden (zum Beispiel mittels eines CVD-Verfahrens, Chemical Vapour Deposition). Das abgeschiedene Siliziumoxid-Material wird unter Verwendung eines CMP-Verfahrens (Chemical Mechanical Polishing) poliert, wobei die Siliziumnitrid-Hartmaske 202 als Stopp-Schicht dient. Dadurch wird eine Siliziumoxid-Struktur 301 gebildet. Die Siliziumoxid-Struktur 301 und die Siliziumnitrid-Hartmaske 202 bilden gemeinsam eine plane Oberfläche, was ein nachfolgendes Prozessieren des Chips in oberen Ebenen erleichtert. Die Siliziumoxid-Struktur 301 dient gemeinsam mit der Siliziumoxid-Schicht 108, welche beide aus dem gleichen Material bestehen, als eine elektrische Isolationsstruktur zum elektrischen Entkoppeln des Feldeffekttransistors von anderen integrierten Bauelementen in dem Substrat. Ferner dient Struktur 108, 301 als eine Schutzschicht und kann auch bei späteren CMP-Verfahren als Stopp-Schicht verwendet werden.

Um die in 4 gezeigte Schichtenfolge 400 zu erhalten, wird die Schichtenfolge 300 einem zweiten Lithographie-Verfahren und einem zweiten Ätz-Verfahren unterzogen, um die Gate-Leitungen zu bilden bzw. den Gate-Bereich zu definieren. Hierfür wird in der Siliziumnitrid-Hartmaske 202 ein Fenster definiert, d.h. ein gemäß 4 zentraler Abschnitt der Siliziumnitrid-Hartmaske 202 mittels Ätzens entfernt. Dabei wird das Siliziumnitrid-Material geätzt, wobei die Silizium-Schicht 201 als Ätzstopp-Schicht dient. Im Weiteren wird das Ätz-Verfahren derart justiert, dass Material der lateral begrenzten Silizium-Struktur 201 in einem gemäß 4 zentralen Abschnitt der lateral begrenzten Silizium-Struktur 201 entfernt wird, wodurch eine Ausnehmung in der lateral begrenzten Silizium-Struktur 201 gebildet wird. Das verbleibende Material der Siliziumnitrid-Hartmaske 202 und die geätzte lateral begrenzte Silizium-Struktur 201 begrenzen einen Graben 401. Nach diesem Rückätzschritt weist die lateral begrenzte Silizium-Struktur 201 drei unterschiedliche Bereiche auf, nämlich einen ersten Source-/Drain-Bereich 402, einen zentralen Kanal-Bereich 404 mit einer geringeren Dicke als der erste Source-/Drain-Bereich 402 und einen zweiten Source-/Drain-Bereich 403 in einem gemäß 4 rechten Bereich mit der gleichen Dicke wie der erste Source-/Drain-Bereich 402. Das freiliegende Silizium-Material in dem Graben 401, d.h. freiliegendes Silizium-Material an einer oberen Begrenzung des Kanal-Bereichs 404, wird mittels thermischen Oxidierens behandelt, wodurch eine "Sacrificial-Oxide"-Struktur (nicht gezeigt) gebildet wird. Eine solche "Sacrificial Oxide"-Struktur hat insbesondere die Aufgabe, dass zum Bilden der "Sacrificial Oxide"-Struktur ein Oberflächenabschnitt des Kanal-Bereichs 404 mittels thermischen Oxidierens in Siliziumoxid-Material als "Sacrificial Oxide"-Struktur umgewandelt wird. Dadurch wird eine zusätzliche Dünnung des Kanal-Bereichs 404 bewirkt. Ferner kann dadurch eine Schädigung des Kanal-Bereichs 404 (verursacht durch das vorherige Ätzverfahren) eliminiert werden, indem der geschädigte Bereich oxidiert und nachfolgend entfernt wird. Die "Sacrificial Oxide"-Struktur wird auch deshalb gebildet, um darunter liegendes Silizium-Material während eines nachfolgenden Verfahrensschrittes zum Bilden von Gate-Spacern zu schützen. Nachfolgend wird konform Siliziumoxid-Material in dem Graben 401 abgeschieden und eine anisotrope Spacer-Ätzung durchgeführt, wodurch Seitenwand-Isolationsstrukturen 405 an seitlichen vertikalen Begrenzungen des Grabens 401 gebildet werden. Diese Seitenwand-Isolationsstrukturen 405 dienen zum elektrischen Entkoppeln der Source-/Drain-Bereiche 402, 403 von einem nachfolgend zu bildenden Gate-Bereich. Die "Sacrificial Oxide"-Struktur wird mittels eines Ätzverfahrens entfernt. Es wird ferner eine Gate-isolierende Schicht 406 auf dem Kanal-Bereich 404 gebildet.

Um die in 5 gezeigte Schichtenfolge 500 zu erhalten, wird in dem Graben 401 eine Gate-Elektrode 501 gebildet, indem zunächst elektrisch leitfähiges Poly-Silizium-Material auf die Schichtenfolge 400 aufgebracht wird und dieses mittels eines Zurückätz-Verfahrens oder alternativ mittels eines CMP-Verfahrens soweit zurückgeätzt wird, dass Poly-Silizium-Material nur noch in dem Graben 401 enthalten ist. Dadurch sind Kurzschlüsse zwischen Source-/Drain-Bereichen 402, 403 und dem Gate-Bereich 404 vermieden.

Eine Alternative zu dem bisher beschriebenen Verfahren besteht darin, dass, falls die Temperaturführung während des Herstellungsverfahrens zu berücksichtigen ist, um eine Beschädigung integrierter Schaltkreiskomponenten zu vermeiden (zum Beispiel sind das Bilden eines High-k-Gate-Dielektrikums oder eines metallischen Gate-Elektroden-Materials mit guter Qualität nur möglich, wenn nachfolgend keine Prozesse mit zu hohen Temperaturen mehr durchzuführen sind), zunächst eine erste Opfer-Polysilizium-Gate-Schicht gebildet werden kann und eine Implantation durchgeführt werden kann, und falls notwendig thermische Behandlungen. Dann wird dieser provisorische Gate-Bereich entfernt und das High-k-Dielektrikum und/oder die Gate-Elektrode aus metallischem Material nachfolgend gebildet. Dadurch ist vermieden, dass die temperaturempfindliche High-k-Gate-Dielektrikumsschicht bzw. die temperaturempfindliche metallische Gate-Elektroden-Schicht durch nachfolgende Hochtemperatur-Prozesse beschädigt werden könnte.

Um den in 6 gezeigten SOI-Feldeffekttransistor 600 gemäß dem Ausführungsbeispiel der Erfindung zu erhalten, wird die Siliziumnitrid-Hartmaske 202 mittels eines selektiven Ätz-Verfahrens entfernt. Nachfolgend wird ein Implantationsschritt durchgeführt. Danach wird metallisches Material auf der Oberfläche der so erhaltenen Schichtenfolge abgeschieden und somit eine selbstjustierte Silizidierung durchgeführt, wodurch Silizid-Kontakte 601 zu dem ersten Source-/Drain-Bereich 402, zu dem zweiten Source-/Drain-Bereich 403 und zu der Gate-Elektrode 501 gebildet werden. Dadurch ist der Feldeffekttransistor 600 im Front-End fertig gebildet, und es können nachfolgend Back-End-Prozesse durchgeführt werden.

Es ist anzumerken, dass die beschriebenen Materialien nur exemplarisch genannt sind und dass die erfindungsgemäße Schicht-Anordnung mit vielen anderen Materialien realisiert werden kann. Zum Beispiel kann Hartmaske alternativ aus Siliziumoxid gebildet sein, die elektrisch isolierende Struktur und die Seitenwand-Isolationsstrukturen aus Siliziumnitrid.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

  • [1] Yonehara, T, Sakagushi, K (2001) "ELTRAN®: Novel SOI Wafer Technology" JSAP International No.4 (Juli):10-16
  • [2] DE 102 33 663 A1

100monokristallines Silizium 101Siliziumoxid 102Silizid 103Siliziumnitrid 104Poly-Silizium 105Schichtenfolge 106SOI-Substrat 107Silizium-Substrat 108Siliziumoxid-Schicht 109Top-Silizium-Schicht 200Schichtenfolge 201lateral begrenzte Silizium-Struktur 202Siliziumnitrid-Hartmaske 300Schichtenfolge 301Siliziumoxid-Struktur 400Schichtenfolge 401Graben 402erster Source-/Drain-Bereich 403zweiter Source-/Drain-Bereich 404Kanal-Bereich 405Seitenwand-Isolationsstrukturen 406Gate-isolierende Schicht 500Schichtenfolge 501Gate-Elektrode 502Bond-Schnittstelle 600SOI-Feldeffekttransistor 601Silizid-Kontakte

Anspruch[de]
  1. Verfahren zum Herstellen einer Schicht-Anordnung, bei dem

    • eine Halbleiter-Schicht auf einer ersten elektrisch isolierenden Schicht unter Verwendung einer auf einem Teil der Halbleiter-Schicht gebildeten Hartmaske strukturiert wird;

    • eine elektrisch isolierende Struktur auf freiliegenden Bereichen der ersten elektrisch isolierenden Schicht derart gebildet wird, dass die elektrisch isolierende Struktur und die Hartmaske gemeinsam eine plane Oberfläche bilden;

    • in die Hartmaske ein Graben eingebracht wird, so dass ein Teil der Oberfläche der Halbleiter-Schicht freigelegt wird;

    • die Halbleiter-Schicht an dem freigelegten Teil ihrer Oberfläche gedünnt wird;

    • eine zweite elektrisch isolierende Schicht auf einem freigelegten Bereich der Halbleiter-Schicht gebildet wird;

    • elektrisch leitfähiges Material auf der zweiten elektrisch isolierenden Schicht gebildet wird.
  2. Verfahren nach Anspruch 1, bei dem ein Silicon-on-Insulator-Substrat verwendet wird, wobei die Halbleiter-Schicht von der Top-Silizium-Schicht und die erste elektrisch isolierende Schicht von der Siliziumoxid-Schicht des Silicon-on-Insulator-Substrats gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem für die Hartmaske ein elektrisch isolierendes Material verwendet wird, das von dem Material der ersten elektrisch isolierenden Schicht unterschiedlich ist.
  4. Verfahren nach einem der Ansprüche l bis 3, bei dem für die Hartmaske Siliziumnitrid-Material verwendet wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem für die erste elektrisch isolierende Schicht dasselbe Material verwendet wird wie für die elektrisch isolierende Struktur.
  6. Verfahren nach Anspruch 5, bei dem für die erste elektrisch isolierende Schicht und für die elektrisch isolierende Struktur Siliziumoxid-Material verwendet wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die gemeinsame plane Oberfläche der elektrisch isolierenden Struktur und der Hartmaske gebildet wird, indem zunächst Material der elektrisch isolierenden Struktur auch auf der Hartmaske gebildet wird und nachfolgend oberhalb der Hartmaske gebildetes Material der elektrisch isolierenden Struktur mittels eines Planarisierungsverfahrens unter Verwendung der Hartmaske als Stopp-Schicht entfernt wird.
  8. Verfahren nach Anspruch 7, bei dem als Planarisierungsverfahren das Chemical-Mechanical-Polishing-Verfahren verwendet wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Hartmaske und die elektrisch isolierende Struktur aus unterschiedlichen Materialien gebildet werden.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem simultan mit dem Bilden des Grabens mindestens ein zusätzlicher Graben in der Hartmaske gebildet wird, wodurch mindestens ein zusätzlicher Oberflächenbereich der Halbleiter-Schicht freigelegt wird.
  11. Verfahren nach Anspruch 10, bei dem der mindestens eine zusätzliche Graben mit elektrisch leitfähigem Material gefüllt wird.
  12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem die zweite elektrisch isolierende Schicht aus einem High-k-Dielektrikum gebildet wird.
  13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem als elektrisch leitfähiges Material metallisches Material verwendet wird.
  14. Verfahren nach einem der Ansprüche 1 bis 13, bei dem nach dem Bilden des elektrisch leitfähigen Materials die Hartmaske entfernt wird.
  15. Verfahren nach einem der Ansprüche 1 bis 14, bei dem nach dem Entfernen der Hartmaske auf freigelegte Oberflächenbereiche der Halbleiter-Schicht ein metallisches Material aufgebracht wird, womit ein Metall-Halbleiter-Kontakt gebildet wird.
  16. Verfahren nach einem der Ansprüche 1 bis 15, bei dem auf freiliegendes elektrisch leitfähiges Material und/oder auf mindestens einen freiliegenden ungedünnten Bereich der Halbleiter-Schicht ein metallisches Material aufgebracht wird.
  17. Verfahren nach einem der Ansprüche 1 bis 16, bei dem die Schicht-Anordnung als Feldeffekttransistor eingerichtet wird.
  18. Verfahren nach Anspruch 17, bei dem

    • der gedünnte Bereich der Halbleiter-Schicht als Kanal-Bereich eingerichtet wird;

    • ungedünnte Bereiche der Halbleiter-Schicht als Source-/Drain-Bereiche eingerichtet werden;

    • die zweite elektrisch isolierende Schicht als Gateisolierende Schicht eingerichtet wird;

    • das elektrisch leitfähige Material als Gate-Bereich eingerichtet wird.
  19. Schicht-Anordnung,

    • mit einer ersten elektrisch isolierenden Schicht;

    • mit einer Halbleiter-Schicht auf der ersten elektrisch isolierenden Schicht, welche Halbleiter-Schicht unter Verwendung einer auf einem Teil der Halbleiter-Schicht gebildeten Hartmaske strukturiert ist;

    • mit einer elektrisch isolierenden Struktur auf freiliegenden Bereichen der ersten elektrisch isolierenden Schicht derart, dass die elektrisch isolierende Struktur und die Hartmaske gemeinsam eine plane Oberfläche bilden;

    • mit einem die Hartmaske durchdringenden Graben, wobei die Halbleiter-Schicht in dem Bereich des Grabens gedünnt ist;

    • mit einer zweiten elektrisch isolierenden Schicht auf einem freigelegten Bereich der Halbleiter-Schicht;

    • mit elektrisch leitfähigem Material auf der zweiten elektrisch isolierenden Schicht.
Es folgen 4 Blatt Zeichnungen






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