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Dokumentenidentifikation DE102004044444A1 16.03.2006
Titel Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schröter, Rainer, 59368 Werne, DE;
Dreeskornfeld, Lars, Dr., 85579 Neubiberg, DE;
Ilicali, Gürkan, 81369 München, DE;
Hartwich, Jessica, Dr., 85579 Neubiberg, DE
Vertreter Viering, Jentschura & Partner, 80538 München
DE-Anmeldedatum 14.09.2004
DE-Aktenzeichen 102004044444
Offenlegungstag 16.03.2006
Veröffentlichungstag im Patentblatt 16.03.2006
IPC-Hauptklasse H01L 21/84(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 27/12(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Herstellen einer Schicht-Anordnung, bei dem eine Halbleiter-Schicht auf einem Substrat mittels einer auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur strukturiert wird, auf freiligenden Oberflächenbereichen des Substrats eine Halbleiter-Struktur derart aufgewachsen wird, dass die Halbleiter-Struktur an die strukturierte Halbleiter-Schicht und an die Maskierungs-Struktur seitlich angrenzt, die Maskierungs-Struktur entfernt wird, womit ein Graben gebildet wird, auf dem Boden und an Seitenwänden des Grabens ein elektrisch isolierender Bereich gebildet wird, und auf dem elektrisch isolierenden Bereich in dem Graben elektrisch leitfähiges Material gebildet wird.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Herstellen einer Schicht-Anordnung und eine Schicht-Anordnung.

Sogenannte fully-depleted Silicon-on-Insulator (FD-SOI) Devices mit einem ultradünnen Kanal-Bereich werden als vielversprechende Alternative für konventionelle Bulk-Substrat-Transistoren in künftigen CMOS-Generationen angesehen. Mit solchen fully-depleted Silicon-on-Insulator (FD-SOI) Devices können die Anforderungen der ITRS ("International Technology Roadmap for Semiconductors") erfüllt werden.

In der SOI-Technologie wird als Ausgangswafer ein SOI-Substrat verwendet, das ein Silizium-Substrat, eine auf dem Silizium-Substrat gebildete Siliziumoxid-Schicht und eine auf der Siliziumoxid-Schicht gebildete dünne Top-Silizium-Schicht aufweist.

Bei SOI-MOSFETs handelt es sich um Feldeffekttransistoren, welche auf einem SOI-Substrat, genauer gesagt auf und in der dünnen einkristallinen Silizium-Schicht (Top-Silizium-Schicht) eines SOI-Substrats prozessiert werden, welche auf einer darunter angeordneten vergrabenen Siliziumoxid-Schicht angeordnet ist. Besonders interessant für zukünftige CMOS-Technologien sind SOI-MOSFETs, bei welchen die Schichtdicke des Silizium-Films kleiner als die Tiefe der Verarmungszone ist, welche sich von der Silizium-Siliziumoxid-Grenzfläche in die Silizium-Schicht hineinerstreckt. Die Silizium-Schicht ist an Ladungsträgern vollständig verarmt, so dass derartige SOI-MOSFETs als fully depleted (FD) bezeichnet werden.

Durch Herunterskalieren der Schichtdicke der einkristallinen Silizium-Schicht des SOI-Substrats, welche bei bekannten SOI-MOSFETs der Body- bzw. Kanaldicke des Transistors entspricht, können störende Kurzkanaleffekte effektiv unterdrückt werden. Es kann durch eine extreme Skalierung der Kanaldicke (zum Beispiel kleiner als 10 nm) entsprechend der Gatelänge (zum Beispiel Verhältnis 1:4) ein geringer Off-Strom erreicht werden. Ferner ist bei dieser Architektur der unerwünschte Kink-Effekt vermieden, und ein solcher Transistor weist geringe Leckströme auf.

Zur Herstellung eines solchen ultradünnen FD-SOI sind unterschiedliche Konzepte bekannt.

In [1] ist ein Verfahren zum Prozessieren eines Fully-Depleted-SOI-Transistors offenbart, das auf dem Bilden einer Aussparung in einem Kanal-Bereich beruht ("Recessed-Channel"-Technologie). Nachdem ein Kanal-Bereich als gedünnter Bereich einer Silizium-Schicht gebildet worden ist, wird darüber ein Gate-Bereich gebildet.

Genauer gesagt ist in [1] ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors offenbart, bei dem eine Hartmaske auf einer strukturierten Silizium-Schicht eines SOI-Substrats gebildet wird. Nachfolgend wird ein Fenster in der Hartmaske zum Freilegen der Silizium-Schicht in einem Fensterbereich gebildet. Die Silizium-Schicht wird in dem Fensterbereich teilweise abgetragen. Nachfolgend wird in dem Fenster eine Gate-isolierende Schicht gebildet, und auf dieser eine Gate-Elektrode gebildet. Die nicht zurückgeätzten Bereiche der Silizium-Schicht werden als Source-/Drain-Bereiche verwendet, der zurückgeätzte Bereich der Silizium-Schicht wird als Kanal-Bereich verwendet.

Allerdings treten bei der Prozessierung eines Device unter Verwendung des "Recessed Channel" Verfahrens mehrere Probleme auf. Da kein Endpunktsignal bei der Trockenätzung der Halbleiter-Schicht zum Bilden eines gedünnten Kanal-Bereichs definiert ist, ist das Stoppen der Ätzung und ist somit die Dicke der hergestellten Kanalschicht schlecht kontrollierbar. Ferner weitet sich die mittels des Trockenätz-Verfahrens erzeugte Struktur durch die zusätzliche Dünnung durch thermische Oxidation und nasschemisches Rückätzen auf. Dies kann auch zu einer unerwünschten Erhöhung des Anschlusswiderstands führen.

Bei einem alternativen Verfahren zum Herstellen eines Feldeffekttransistors wird ein Gate-Bereich auf einer dünnen Top-Silizium-Schicht prozessiert, und es werden Source-/Drain-Gebiete nachfolgend mittels selektiver Epitaxie erhöht.

Bei der Prozessierung eines Devise mit erhöhten Source-/Drain-Gebieten tritt das Problem auf, dass die Kontaktierung der dünnen Source-/Drain-Gebiete mit geringem Anschlusswiderstand problematisch ist. Ferner ist eine Reinigung der dünnen Source-/Drain-Gebiete vor der Epitaxie aufgrund der geringen Schichtdicke nicht ausreichend möglich, mit der Folge, dass Silizium-Material in den Source-/Drain-Bereichen aufreißen kann bzw. verfließen kann. Darunter leidet die Qualität des prozessierten Devise.

[2] offenbart ein Verfahren, bei dem an Seitenwänden einer Halbleiter-Struktur zusätzliches Halbleiter-Material epitaktisch aufgewachsen wird.

Der Erfindung liegt das Problem zugrunde, ein Verfahren zum Herstellen einer Schicht-Anordnung anzugeben, mittels welcher ein qualitativ hochwertiger Feldeffekttransistor mit ultradünnem Kanal-Bereich und Source-/Drain-Bereichen mit ausreichend niedrigem Kontaktwiderstand bereitstellbar ist.

Dieses Problem wird durch ein Verfahren zum Herstellen einer Schicht-Anordnung und durch eine Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Erfindungsgemäß ist ein Verfahren zum Herstellen einer Schicht-Anordnung geschaffen, bei dem eine Halbleiter-Schicht auf einem Substrat mittels einer auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur strukturiert wird, auf freiliegenden Oberflächenbereichen des Substrats eine Halbleiter-Struktur derart aufgewachsen wird, dass die Halbleiter-Struktur an die strukturierte Halbleiter-Schicht und an die Maskierungs-Struktur seitlich angrenzt, die Maskierungs-Struktur entfernt wird, womit ein Graben gebildet wird, auf dem Boden und an Seitenwänden des Grabens ein elektrisch isolierender Bereich gebildet wird, und auf dem elektrisch isolierenden Bereich in dem Graben elektrisch leitfähiges Material gebildet wird.

Darüber hinaus ist erfindungsgemäß eine Schicht-Anordnung geschaffen, mit einem Substrat, mit einer strukturierten Halbleiter-Schicht auf dem Substrat, mit einer auf der strukturierten Halbleiter-Schicht angeordneten Maskierungs-Struktur, mittels welcher die Halbleiter-Schicht strukturiert ist, und mit einer auf freiliegenden Oberflächenbereichen des Substrats angeordneten Halbleiter-Struktur, die an die strukturierte Halbleiter-Schicht und an die Maskierungs-Struktur seitlich angrenzt.

Eine Grundidee der Erfindung ist darin zu sehen, ausgehend von Seitenwänden einer lateral begrenzten Halbleiter-Schicht und auf einer geeigneten Unterlage eine Halbleiter-Struktur vorzugsweise epitaktisch aufzuwachsen, wobei die Halbleiter-Struktur in vertikaler Richtung soweit aufgewachsen wird, dass sie die strukturierte Halbleiter-Schicht und eine darüber angeordnete Maskierungs-Struktur seitlich bedeckt. Somit dient die stabile Maskierungs-Struktur gemeinsam mit der strukturierten Halbleiter-Schicht als seitliche Führung beim Bilden der Halbleiter-Struktur und ermöglicht ein ausreichend hohes Aufwachsen dieser Halbleiter-Struktur, um bei einer Verwendung der Schicht-Anordnung als Feldeffekttransistor die Halbleiter-Struktur als "elevated" Source-/Drain-Bereiche mit geringem Kontaktwiderstand einsetzen zu können. Bei einer Ausgestaltung der hergestellten Schicht-Anordnung als Feldeffekttransistor dient die seitlich hoch aufgewachsene Halbleiter-Struktur als erhöhtes Source-/Drain-Gebiet, wohingegen die zwischen Bereichen der Halbleiter-Struktur angeordnete strukturierte Halbleiter-Schicht den Kanal-Bereich eines solchen Feldeffekttransistors bildet. Nachdem die Maskierungs-Struktur nach dem Aufwachsen der Halbleiter-Struktur entfernt worden ist, werden die so gebildeten Gräben an Innenflächen mit elektrisch isolierendem Material ausgekleidet. Dann wird elektrisch leitfähiges Material in den Graben mit isolierter Innenwand eingebracht, womit eine Gate-Elektrode gebildet werden kann. Die Isolationsstruktur in dem Graben dient zum elektrischen Entkoppeln des Gate-Bereichs von dem Kanal-Bereich (d.h. als Gate-isolierende Schicht) und von den Source-/Drain-Bereichen (zum Beispiel mittels elektrisch isolierender Spacer an Seitenwänden des Grabens).

Erfindungsgemäß kann anschaulich zunächst aus einer Halbleiter-Schicht ein Kanal-Bereich abgegrenzt werden, beispielsweise unter Verwendung eines Trockenätz-Verfahrens. Insbesondere bei Verwendung eines selektiven Ätzverfahrens, mit dem Material der Halbleiter-Schicht (zum Beispiel aus Silizium-Material) selektiv zu Material des Substrats (zum Beispiel ein Siliziumoxid-Substrat oder eine Siliziumoxid-Schicht über einem Silizium-Substrat) geätzt werden kann, stoppt die Trockenätzung automatisch nach dem Ätzen der Halbleiter-Schicht und vor dem Ätzen des Substrats.

Die Maskierungs-Struktur kann eine Hartmaske sein, für die ein Material (zum Beispiel Siliziumnitrid) verwendet werden kann, das selektiv zu dem Material des Substrats (zum Beispiel Siliziumoxid) ätzbar ist. An freigelegten Seitenflächen der strukturierten Halbleiter-Schicht, die als Kanal-Bereich eines Feldeffekttransistors eingerichtet werden kann, wachsen nachfolgend (vorzugsweise mittels Epitaxie) die Source-/Drain-Anschlussgebiete auf. Dadurch werden steile Übergänge von Kanal-Bereich zu den Source-/Drain-Bereichen geschaffen und ein gegenüber dem Recessed-Channel-Verfahren verringerter elektrischer Widerstand des Kanal-Bereichs erreicht. Die Dicke des Kanal-Bereichs ist bei diesem Verfahren gleich der Dicke der Halbleiter-Schicht (zum Beispiel eine Top-Silizium-Schicht eines SOI-Wafers). Somit ist die Dicke des Kanal-Bereichs mittels geeigneten Auswählens eines Ausgangsmaterials gut einstellbar.

Nachdem die Maskierung des Kanals entfernt worden ist und elektrisch isolierendes Material (gegebenenfalls mit Spacern an den Seitenwänden des Grabens) in dem Graben gebildet ist, der mittels Entfernens der Maskierung entsteht, wird das Gate-Material selbstjustierend eingeführt.

Vorteilhaft ist ein Geometrieverhältnis von 1:4 zwischen Top-Halbleiter-Dicke und Kanal-Länge. Bei einem solchen Geometrieverhältnis steht im Vergleich zu den in vertikaler Richtung (vorzugsweise mittels Epitaxie) erhöhten Source-/Drain-Gebieten bei einer epitaktischen Aufwachsrichtung orthogonal zu den seitlichen Oberflächen der strukturierten Halbleiter-Schicht eine größere Silizium-Tiefe zur Verfügung.

An den freiliegenden Seitenflächen der strukturierten Halbleiter-Schicht kann vor dem Aufwachsen der Halbleiter-Struktur das Silizium (aufgrund der größeren Silizium-Tiefe) zusätzlich mittels thermischen Oxidierens und nasschemischen Rückätzens verbessert gereinigt werden. Dadurch werden verbesserte Startbedingungen für eine anschließende Epitaxie geschaffen. Anders ausgedrückt kann die Güte der freiliegenden Oberfläche der strukturierten Halbleiter-Schicht verbessert werden, und somit die Güte der darauf aufgewachsenen Halbleiter-Struktur verbessert werden, indem die freiliegende Oberfläche der strukturierten Halbleiter-Schicht zunächst zum Bilden eines "sacrificial oxide" thermisch oxidiert wird und das thermische Opferoxid nachfolgend entfernt wird.

Bei einer Ausgestaltung, bei der die Halbleiter-Struktur epitaktisch aufgewachsen wird, kann ein Gelingen der Epitaxie außerdem dadurch gefördert werden, dass der Kanal-Halbleiter während der Epitaxie durch die entsprechende Hartmaske in Form gehalten wird. Anders ausgedrückt kann durch die Hartmaske ein Verfließen beziehungsweise Aufreißen des Siliziums bei dem (epitaktischen) Bilden der Halbleiter-Struktur verhindert werden.

Somit ist gemäß einer bevorzugten Ausgestaltung der Erfindung ein Verfahren zur Prozessierung eines FD-SOI-Transistors mit ultradünnem Kanal mittels Trockenätzens und selektiver Epitaxie zum Bilden von "elevated" Source-/Drain-Bereichen an den Seitenwänden des Kanals geschaffen.

Ein "elevated" Source-/Drain Gebiet hat den Vorteil, dass ausreichend Material für eine Kontaktlochätzung vorhanden ist. Ein weiterer Vorteil einer solchen Architektur ist, dass dadurch der Kontaktwiderstand herabgesetzt wird.

Als elektrisch leitfähiges Material (das den Gate-Bereich eines Feldeffekttransistors bilden kann) kann Poly-Silizium, ein Metall oder auch polykristalliner Kohlenstoff eingesetzt werden.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Im Weiteren werden Ausgestaltungen des erfindungsgemäßen Verfahrens zum Herstellen einer Schicht-Anordnung beschrieben. Diese Ausgestaltungen gelten auch für die Schicht-Anordnung.

Bei dem Verfahren kann die Halbleiter-Struktur ausgehend von Seitenwand-Bereichen der strukturierten Halbleiter-Schicht epitaktisch aufgewachsen werden.

Die mittels einer Strukturierung freigelegten Seitenwände der vorzugsweise (ein-)kristallinen strukturierten Halbleiter-Schicht werden somit als Basisfläche für ein epitaktisches Aufwachsen der Halbleiter-Struktur verwendet. Das Halbleiter-Material der Halbleiter-Struktur beginnt somit auf den Seitenwänden der strukturierten Halbleiter-Schicht aufzuwachsen und bedeckt mit zunehmendem Fortschritt des Aufwachsens freiliegende Bereiche des Substrats und Seitenwände der Maskierungs-Struktur.

Vor dem epitaktischen Aufwachsen können freiliegende Seitenflächen der strukturierten Halbleiter-Schicht thermisch oxidiert werden, und nachfolgend kann ein dadurch an den Seitenwänden gebildetes Halbleiteroxid ("sacrificial oxide") entfernt werden. Durch diese Maßnahme kann die Güte des Halbleiter-Materials an den Seitenwänden verbessert werden, bevor nachfolgend die Halbleiter-Struktur epitaktisch ausgehend von diesen Seitenflächen aufgewachsen wird. Ein epitaktisches Aufwachsen setzt eine ausreichend hohe Güte des Basismaterials voraus, so dass mittels thermischen Oxidierens freiliegender Seitenflächen der strukturierten Halbleiter-Schicht die Qualität der erhaltenen Schicht-Anordnung signifikant verbessert werden kann.

Als Substrat und Halbleiter-Schicht auf dem Substrat kann ein Silicon-on-Insulator-Substrat ("SOI-Substrat") verwendet werden. Mittels Verwendens eines SOI-Substrats als Substrat und darauf gebildete Halbleiter-Schicht kann die Top-Silizium-Schicht eines solchen SOI-Substrats als ultradünne Kanal-Schicht verwendet werden.

Für die Halbleiter-Schicht kann ein an Ladungsträgern vollständig verarmtes Material verwendet werden. Dies führt zu besonders vorteilhaften Transistoreigenschaften bei einer Verwendung der erfindungsgemäß hergestellten Schicht-Anordnung als Feldeffekttransistor.

Es kann die Halbleiter-Schicht in einer Dicke von höchstens zehn Nanometern hergestellt werden. Mit einem solchen ultradünnen Kanal-Bereich können störende Kurzkanaleffekte in einer als Feldeffekttransistor ausgestalteten Schicht-Anordnung vermieden werden.

Die Schicht-Anordnung kann als Feldeffekttransistor ausgeführt werden. Gemäß dieser Ausgestaltung kann die strukturierte Halbleiter-Schicht als Kanal-Bereich eingerichtet werden, an die strukturierte Halbleiter-Schicht angrenzende Bereiche der Halbleiter-Struktur können als erster Source-/Drain-Bereich und als zweiter Source-/Drain-Bereich eingerichtet werden, zumindest ein Teil des elektrisch isolierenden Bereichs kann als Gate-isolierende Schicht eingerichtet werden, und das elektrisch leitfähige Material kann als Gate-Bereich eingerichtet werden. Bei einer Ausgestaltung der Schicht-Anordnung als Feldeffekttransistor eröffnen sich zahlreiche Möglichkeiten des Einsatzes eines solchen FET im Rahmen der Silizium-Mikroelektronik, das heißt im Rahmen von komplexen Schaltungen eines integrierten Schaltkreises. Auch eine Verwendung des Feldeffekttransistors in einem Speicherzellenbereich und/oder in einem Logikbereich eines integrierten Schaltkreises ist möglich.

Als Maskierungs-Struktur kann eine Hartmaske verwendet werden. Eine solche Hartmaske kann zum Beispiel aus Siliziumnitrid-Material gebildet werden. Die Maskierungs-Struktur selber kann mittels Abscheidens einer Maskierungsschicht und mittels Abscheidens und Strukturierens von Fotoresists auf der Maskierungsschicht gebildet werden, wodurch anschaulich die Struktur des Fotoresists auf die Maskierungs-Struktur übertragen wird.

Die Halbleiter-Schicht auf dem Substrat kann mittels der auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur unter Verwendung eines (vorzugsweise selektiven) Trockenätzverfahrens strukturiert werden.

Die Halbleiter-Schicht auf dem Substrat kann mittels der auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur unter Verwendung eines Ätzverfahrens strukturiert werden, mit welchem Material der Halbleiter-Schicht selektiv zu Material der Maskierungs-Struktur und selektiv zu Material des Substrats entfernbar ist. Wird ein solches selektives Ätzverfahren eingesetzt, so kann dadurch sichergestellt werden, dass wirklich nur Material der Halbleiter-Schicht entfernt wird, wohingegen Material des Substrats und Material der Maskierungs-Struktur vor einem Entfernen während dieses Ätzverfahrens sicher geschützt sind.

Die Maskierungs-Struktur kann unter Verwendung eines Ätzverfahrens entfernt werden, das Material der Maskierungs-Struktur selektiv zu dem Material des Substrats ätzt. Dadurch ist sichergestellt, dass beim Entfernen der Maskierungs-Struktur vor dem Bilden des Gate-Bereichs nicht auch Material des Substrats unerwünschterweise entfernt wird. Das Ätzverfahren zum Entfernen der Maskierungs-Struktur sollte ferner eine solche Selektivität aufweisen, dass während eines solchen Ätzverfahrens die Halbleiter-Struktur vor einem Entfernen geschützt ist.

Vor dem Bilden des elektrisch leitfähigen Materials können an Seitenwänden des Grabens elektrisch isolierende Abstandshalter gebildet werden. Werden solche elektrisch isolierenden Abstandshalter an den Seitenwänden des Grabens gebildet, so kann eine elektrische Isolation zwischen den Source-/Drain-Bereichen und dem Gate-Bereich einer als Feldeffekttransistor eingerichteten Schicht-Anordnung erzeugt oder (zusätzlich zu dem elektrisch isolierenden Material in dem Graben) verstärkt werden.

Die Halbleiter-Struktur kann während des epitaktischen Aufwachsens mit Störstellen dotiert werden. Wenn während des Epitaxieverfahrens solche Epitaxiegase eingesetzt werden, die Störstellenmaterial enthalten, so wird die Halbleiter-Struktur bereits während des Aufwachsverfahrens dotiert. Dies ist besonders dann vorteilhaft, wenn die Halbleiter-Struktur als Source-/Drain-Bereiche eines Feldeffekttransistors eingesetzt wird. Bei Verwendung eines Halbleiter der vierten Hauptgruppe als Material der Halbleiter-Schicht und der Halbleiter-Struktur (zum Beispiel Silizium) kann ein Material der dritten Hauptgruppe (zum Beispiel Bor) als Störstellenmaterial zum p-Dotieren der Halbleiter-Struktur verwendet werden. Ferner kann dann ein Material der fünften Hauptgruppe (zum Beispiel Arsen, Phosphor) als Störstellenmaterial zum n-Dotieren der Halbleiter-Struktur verwendet werden. Auf diese Weise kann wahlweise ein p-FET oder ein n-FET gebildet werden.

Vor dem Strukturieren der Halbleiter-Schicht kann die Halbleiter-Schicht gedünnt werden. Mit anderen Worten kann die Dicke des Kanal-Bereichs weiter herabgesetzt werden, indem ähnlich wie bei dem "Recessed Channel" Verfahren die Halbleiter-Schicht vor dem Aufbringen der Maskierungs-Struktur oder nach dem Entfernen der Maskierungs-Struktur gedünnt wird.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.

Es zeigen:

1 eine Schichtenfolge zu einem ersten Zeitpunkt während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem Ausführungsbeispiel der Erfindung,

2 eine Schichtenfolge zu einem zweiten Zeitpunkt während des Verfahrens zum Herstellen einer Schicht-Anordnung gemäß dem Ausführungsbeispiel der Erfindung,

3 eine Schichtenfolge zu einem dritten Zeitpunkt während des Verfahrens zum Herstellen einer Schicht-Anordnung gemäß dem Ausführungsbeispiel der Erfindung,

4 eine Schichtenfolge zu einem vierten Zeitpunkt während des Verfahrens zum Herstellen einer Schicht-Anordnung gemäß dem Ausführungsbeispiel der Erfindung,

5 eine Schichtenfolge zu einem fünften Zeitpunkt während des Verfahrens zum Herstellen einer Schicht-Anordnung gemäß dem Ausführungsbeispiel der Erfindung,

6 eine Schichtenfolge zu einem sechsten Zeitpunkt während des Verfahrens zum Herstellen einer Schicht-Anordnung gemäß dem Ausführungsbeispiel der Erfindung,

7 eine Schichtenfolge zu einem siebten Zeitpunkt während des Verfahrens zum Herstellen einer Schicht-Anordnung gemäß dem Ausführungsbeispiel der Erfindung,

8 eine Schicht-Anordnung, die gemäß dem beschriebenen Ausführungsbeispiel zum Herstellen einer Schicht-Anordnung der Erfindung hergestellt ist.

Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.

Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.

Im Weiteren werden bezugnehmend auf 1 bis 8 Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem Ausführungsbeispiel der Erfindung beschrieben.

Um die in 1 gezeigte Schichtenfolge 100 zu erhalten, wird auf einem SOI-Substrat (Silicon-on-Insulator) 104 eine Siliziumnitrid-Maskierungsschicht 105 gebildet und auf der Siliziumnitrid-Maskierungsschicht 105 eine Photoresist-Maske 106 gebildet und unter Verwendung eines Lithographieverfahrens und eines Ätzverfahrens strukturiert. Das SOI-Substrat 103 ist gebildet aus einem Silizium-Wafer 101, einer auf dem Silizium-Wafer 101 angeordneten Siliziumoxid-Schicht 102 und einer Top-Silizium-Schicht 103 auf der Siliziumoxid-Schicht 102.

Um die in 2 gezeigte Schichtenfolge 200 zu erhalten, wird unter Verwendung der Photoresist-Maske 106 als Maske das Siliziumnitrid-Material der Siliziumnitrid-Maskierungsschicht 105 strukturiert, so dass eine Hartmaske 201 gebildet wird. Nachfolgend wird die Top-Silizium-Schicht 103 einem Ätzverfahren unter Verwendung der Hartmaske 201 als Ätzmaske unterzogen, wodurch aus der Top-Silizium-Schicht 103 ein lateral begrenzter Silizium-Kanal-Bereich 202 erhalten wird. Die Photoresist-Maske 106 wird von der Schichtenfolge (zum Beispiel mittels Veraschens oder mittels eines Stripping-Verfahrens) entfernt.

Um die in 3 gezeigte Schichtenfolge 300 zu erhalten, wird die Schichtenfolge 200 einem thermischen Oxidationsverfahren unterzogen, womit an freiliegenden Seitenwänden des Silizium-Kanal-Bereichs 202 thermisches Siliziumoxid 301 gebildet wird.

Um die in 4 gezeigte Schichtenfolge 400 zu erhalten, wird das thermische Siliziumoxid 301 entfernt. Mittels Bildens und nachfolgenden Entfernens des thermischen Siliziumoxids 301 kann die Qualität des Silizium-Kanal-Bereichs 202 verbessert werden, da Qualitätsprobleme an den Seitenflächen nach dem Ätzen der Top-Silizium-Schicht 103 eliminiert werden und somit die Seitenwände des Silizium-Kanal-Bereichs 202 für ein nachfolgendes epitaktisches Aufwachsen von Material ausgehend von diesen Seitenwänden präpariert werden.

Um die in 5 gezeigte Schichtenfolge 500 zu erhalten, wird Silizium-Material epitaktisch ausgehend von den Seitenwänden des Silizium-Kanal-Bereichs 202 aufgewachsen und im Laufe des Aufwachsens auch auf der Siliziumoxid-Schicht 102 und an Seitenwänden der Hartmaske 201 gebildet, so dass das epitaktisch aufgewachsene kristalline Silizium-Material seitlich an die Hartmaske 201 und an den Silizium-Kanal-Bereich 202 angrenzt. Das Silizium-Material wird soweit aufgewachsen, bis es im Wesentlichen die Höhe der oberen Grenze der Hartmaske 201 erreicht hat. Überschüssiges Silizium-Material kann mittels eines CMP-Verfahrens ("Chemical Mechanical Polishing") entfernt werden. Das epitaktisch aufgewachsene Silizium-Material bildet einen ersten Source-/Drain-Bereich 501 und einen zweiten Source-/Drain-Bereich 502.

Um die in 6 gezeigte Schichtenfolge 600 zu erhalten, wird mittels eines selektiven Ätzverfahrens Material der Hartmaske 201 entfernt, womit ein Graben 601 gebildet wird. Das Ätzverfahren ist so eingerichtet, dass dabei das kristalline Silizium-Material des ersten Source-/Drain-Bereichs 501 und des zweiten Source-/Drain-Bereichs 502 nicht entfernt wird.

Um die in 7 gezeigte Schichtenfolge 700 zu erhalten, wird der gesamte Oberflächenbereich des Grabens 601 mit Siliziumoxid-Material bedeckt, womit eine Siliziumoxid-Schicht 701 gebildet wird. Der Teil der Siliziumoxid-Schicht 701 in dem Bodenbereich des Grabens 601 bildet eine Gateisolierende Schicht einer später zu bildenden Gate-Elektrode, d.h. eine elektrische Isolierung der Gate-Elektrode zu dem Kanal-Bereich 202. Ferner werden an Seitenwänden des Grabens 601 Spacer 702 aus elektrisch isolierendem Material gebildet, um die Gate-Elektrode von den Source-/Drain-Bereichen 501, 502 elektrisch zu isolieren. Die an den Seitenwänden des Grabens 601 gebildeten Bereiche der Siliziumoxid-Schicht 701 und die Spacer 702 bilden eine elektrische Isolation zwischen dem später zu bildenden Gate-Bereich und dem ersten Source-/Drain-Bereich 501 beziehungsweise dem zweiten Source-/Drain-Bereich 502.

Um den in 8 gezeigten FD-SOI-Feldeffekttransistor 800 zu erhalten, wird der Graben 601 mit der darin gebildeten Siliziumoxid-Schicht 701 und den Spacern 702 mit elektrisch leitfähigem Material gefüllt, womit ein Gate-Bereich 801 gebildet wird. Der Gate-Bereich 801 kann zum Beispiel aus polykristallinem Silizium, aus einem Metall oder aus polykristallinem Kohlenstoff gebildet werden.

In dem FD-SOI-Feldeffekttransistor 800 bildet der Silizium-Kanal-Bereich 202 einen vollständig verarmten ultradünnen Kanal, an den seitlich ein erster "elevated" Source-/Drain-Bereich 501 und ein zweiter "elevated" Source-/Drain-Bereich 502 angrenzen. Der ultradünne Kanal-Bereich 502 ist von dem Gate-Bereich 801 durch eine Gate-isolierende Schicht getrennt, welche mittels des Bodenbereichs der Siliziumoxid-Schicht 701 realisiert ist. Wird an den Gate-Bereich 801 eine elektrische Spannung angelegt, so kann dadurch die Leitfähigkeit des Kanal-Bereichs 202 beeinflusst werden, so dass hierdurch bei einer zwischen den beiden Source-/Drain-Bereichen 501, 502 angelegten Spannung ein Stromfluss zwischen den beiden Source-/Drain-Bereichen 501, 502 ermöglicht ist oder nicht. Dadurch erfüllt der FD-SOI-Feldeffekttransistor 800 die Funktionalität eines Feldeffekttransistors.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

  • [1] DE 102 33 663 A1
  • [2] IEEE Circuits & Devices Magazine, 8755-3996/03, Seiten 48–62, Januar 2003

100Schichtenfolge 101Silizium-Wafer 102Siliziumoxid-Schicht 103Top-Silizium-Schicht 104SOI-Substrat 105Siliziumnitrid-Maskierungsschicht 106Photoresist-Maske 200Schichtenfolge 201Hartmaske 202Silizium-Kanal-Bereich 300Schichtenfolge 301thermisches Siliziumoxid 400Schichtenfolge 500Schichtenfolge 501erster Source-/Drain-Bereich 502zweiter Source-/Drain-Bereich 600Schichtenfolge 601Graben 700Schichtenfolge 701Siliziumoxid-Schicht 702Spacer 800FD-SOI Feldeffekttransistor 801Gate-Bereich

Anspruch[de]
  1. Verfahren zum Herstellen einer Schicht-Anordnung, bei dem

    • eine Halbleiter-Schicht auf einem Substrat mittels einer auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur strukturiert wird;

    • auf freiliegenden Oberflächenbereichen des Substrats eine Halbleiter-Struktur derart aufgewachsen wird, dass die Halbleiter-Struktur an die strukturierte Halbleiter-Schicht und an die Maskierungs-Struktur seitlich angrenzt;

    • die Maskierungs-Struktur entfernt wird, womit ein Graben gebildet wird;

    • auf dem Boden und an Seitenwänden des Grabens ein elektrisch isolierender Bereich gebildet wird;

    • auf dem elektrisch isolierenden Bereich in dem Graben elektrisch leitfähiges Material gebildet wird.
  2. Verfahren nach Anspruch 1, bei dem die Halbleiter-Struktur ausgehend von Seitenwand-Bereichen der strukturierten Halbleiter-Schicht epitaktisch aufgewachsen wird.
  3. Verfahren nach Anspruch 2, bei dem vor dem epitaktischen Aufwachsen freiliegende Seitenwände der strukturierten Halbleiter-Schicht thermisch oxidiert werden und nachfolgend ein dadurch an den Seitenwänden gebildetes Halbleiteroxid entfernt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem als Substrat und Halbleiter-Schicht auf dem Substrat ein Silicon-on-Insulator-Substrat verwendet wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem für die Halbleiter-Schicht ein an Ladungsträgern vollständig verarmtes Material verwendet wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Halbleiter-Schicht in einer Dicke von höchstens zehn Nanometern hergestellt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem als Schicht-Anordnung ein Feldeffekttransistor hergestellt wird.
  8. Verfahren nach Anspruch 7, bei dem

    • die strukturierte Halbleiter-Schicht als Kanal-Bereich eingerichtet wird;

    • an die strukturierte Halbleiter-Schicht angrenzende Bereiche der Halbleiter-Struktur als erster Source-/Drain-Bereich und als zweiter Source-/Drain-Bereich eingerichtet werden;

    • zumindest ein Teil des elektrisch isolierenden Bereichs als Gate-isolierende Schicht eingerichtet wird;

    • das elektrisch leitfähige Material als Gate-Bereich eingerichtet wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem als Maskierungs-Struktur eine Hartmaske verwendet wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Halbleiter-Schicht auf dem Substrat mittels der auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur unter Verwendung eines Trockenätzverfahrens strukturiert wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem die Halbleiter-Schicht auf dem Substrat mittels der auf der Halbleiter-Schicht angeordneten Maskierungs-Struktur unter Verwendung eines Ätzverfahrens strukturiert wird, das Material der Halbleiter-Schicht selektiv zu Material der Maskierungs-Struktur und selektiv zu Material des Substrats ätzt.
  12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem die Maskierungs-Struktur unter Verwendung eines Ätzverfahrens entfernt wird, das Material der Maskierungs-Struktur selektiv zu Material des Substrats ätzt.
  13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem vor dem Bilden des elektrisch leitfähigen Materials an Seitenwänden des Grabens elektrisch isolierende Abstandshalter gebildet werden.
  14. Verfahren nach einem der Ansprüche 2 bis 13, bei dem die Halbleiter-Struktur während des epitaktischen Aufwachsens mit Störstellen dotiert wird.
  15. Verfahren nach einem der Ansprüche 1 bis 14, bei dem vor dem Strukturieren der Halbleiter-Schicht die Halbleiter-Schicht gedünnt wird.
  16. Schicht-Anordnung,

    • mit einem Substrat;

    • mit einer strukturierten Halbleiter-Schicht auf dem Substrat;

    • mit einer auf der strukturierten Halbleiter-Schicht angeordneten Maskierungs-Struktur, mittels welcher die Halbleiter-Schicht strukturiert ist;

    • mit einer auf freiliegenden Oberflächenbereichen des Substrats angeordneten Halbleiter-Struktur, die an die strukturierte Halbleiter-Schicht und an die Maskierungs-Struktur seitlich angrenzt.
Es folgen 2 Blatt Zeichnungen






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
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