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Dokumentenidentifikation DE10039898B4 23.03.2006
Titel Taktgeneratorvorrichtung und Verfahren zum Erzeugen von Taktsignalen
Anmelder VIA Technologies, Inc., Hsien-Tien, Taipeh/T'ai-pei, TW
Erfinder Liu, Kuo-Ping, Pingdong, TW;
Lai, Jiin, Taipeh/T'ai-pei, TW;
Lin, Jyh-fong, Taipeh/T'ai-pei, TW;
Lin, Yu-Wei, Taipeh/T'ai-pei, TW
Vertreter Hoefer & Partner, 81545 München
DE-Anmeldedatum 16.08.2000
DE-Aktenzeichen 10039898
Offenlegungstag 19.04.2001
Veröffentlichungstag der Patenterteilung 23.03.2006
Veröffentlichungstag im Patentblatt 23.03.2006
IPC-Hauptklasse H03K 5/135(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G06F 1/04(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft generell eine Taktgeneratorvorrichtung und ein Taktgeneratorverfahren.

Infolge der schnellen Entwicklung der Computertechnologien beträgt die interne Frequenz der Zentralverarbeitungseinheit, CPU, heutzutage mehrere Hundert MHz statt wie zuvor einige MHz. Die interne Frequenz der CPU wird durch Multiplizieren der externen Frequenz der CPU mit einem Vielfachen gewonnen. Beispielsweise kann die innere Frequenz einer CPU von 266 MHz gewonnen werden durch Multiplizieren einer externen Frequenz von 66 MHz mit einem Vielfachen von 3,5. Daher sollte die Hauptplatine des Computers mit einer höheren externen Frequenz versehen sein, so daß eine höhere interne Frequenz der CPU erreicht wird.

Jedoch darf für die heutigen Hauptplatinen die externe Frequenz der CPU nicht höher sein als die Frequenz der anderen Komponenten, wie beispielsweise des Speichers. Generell kann die externe Frequenz der CPU 133 MHz, 100 MHz oder 66 MHz betragen. Beispielsweise kann die Frequenz des Speichers (des dynamischen Schreib-Lese-Speichers DRAM) 133 MHz, 100 MHz, 66 MHz bzw. 50 MHz betragen. Und die Frequenz des PCI-Busses (PCI-Bus: lokaler Hochgeschwindigkeitsbus für PC-Systeme), PCI, kann 66 MHz bzw. 33 MHz. betragen.

Daher sind, wenn die Hauptplatine mehrere Frequenzmodi der externen Frequenz der CPU gegen die Frequenz des Speichers liefern kann, die Hauptplatinenprodukte attraktiver für die Verbraucher. Sieben übliche Frequenzmodi der externen Frequenz der CPU gegen die Frequenz des Speichers betragen, wie folgt, 133/133, 133/100, 100/100, 100/66, 66/100 und 66/66.

Folglich sollte eine Hauptplatine in der Lage sein, verschiedene Arten von Taktsignalen zu liefern, um der Notwendigkeit verschiedener Frequenzmodi gerecht zu werden. Außerdem sollte alle der vorgesehenen Taktsignale pseudosynchron sein. Andernfalls könnten die Signale, wenn eines der Taktsignale in ein anderes Taktsignal umgewandelt wird, verloren gehen oder verdoppelt werden. Um die Taktsignale pseudosynchron zu machen, sollten sich diese Taktsignale in Phasenabgleich befinden. Das heißt, das erste Phasensignal aller Taktsignale sollte einen High-Pegel bzw. einen Low-Pegel aufweisen. Die Bedeutung des Phasenabgleichs ist in 1 dargestellt. Wie in 1 dargestellt, werden die beiden Taktsignale CLK-A und CLK-B als Beispiele zur Erläuterung genommen und das Frequenzverhältnis dieser beiden beträgt 3:2. ES ist anzunehmen, daß die Frequenz von CLK-A und CLK-B 100 MHz und 66 MHz beträgt. Das Taktsignal CLK-A ist mit drei Phasensignalen PH1A, PH2A und PH3A versehen. In ähnlicher Weise ist das Taktsignal CLK-B mit zwei Phasensignalen PH1B und PH2B versehen. Wenn das Taktsignal freigegeben wird, weist dieses einen High-Pegel auf. Die drei Phasensignale PH1A, PH2A und PH3A des Taktsignals CLK-A werden der Reihe nach freigegeben. Das heißt, das Phasensignal PH1A wird in der ersten Periode des Taktsignals CLK-A freigegeben. Das Phasensignal PH2A wird in der zweiten Periode des Taktsignals CLK- A freigegeben. Und das Phasensignal PH3 wird in der dritten Periode des Taktsignals CLK-A freigegeben. Ebenso werden die beiden Phasensignale PH1B und PH2B des Taktsignals der Reihe nach freigegeben.

In 1 bedeutet der Phasenabgleich der Taktsignale CLK-A und CLK-B, daß die ersten Phasensignale PH1A und PH1B der beiden Taktsignale CLK-A und CLK-B zur gleichen Zeit freigegeben werden. Genauer befinden sich diese Taktsignale, wenn die ersten Phasensignale einer Anzahl von Taktsignalen zur gleichen Zeit freigegeben werden, in Phasenabgleich.

Es ist von Bedeutung, daß die Pseudosynchronisation von Taktsignalen verschiedener Frequenz erreicht wird, da die Umwandlung zwischen den Taktsignalen verschiedener Frequenz lediglich dann korrekt ist, wenn die Taktsignale sich in Pseudosynchronisation befinden. Wenn diese sich nicht in Pseudosynchronisation befinden, können Fehler, wie ein Signalverlust oder vielfache Umwandlungen, auftreten. Die Pseudosynchronisation verschiedener Taktsignale kann lediglich dann erreicht werden, wenn der Phasenabgleich der Taktsignale erreicht wird.

Herkömmlicherweise wird ein Phasenregelkreis PLL verwendet, um Taktsignale verschiedener Frequenz zu erzeugen. In 2 ist das Blockdiagramm eines herkömmlichen PLL dargestellt. Wie in 2 dargestellt, umfaßt der PLL 200 einen Phasendetektor 210, ein Tiefpaßfilter 220 und einen spannungsgesteuerten Oszillator VCO 230.

In 2 wird der Teiler 202 verwendet, um das Eingangssignal FIN durch D zu teilen und ein Basisbandsignal FIN/D auszugeben, wobei D eine ganze Zahl ist. In den folgenden Absätzen wird der oben erwähnte Teiler Durch-D-Teiler genannt. Daher wird ein Teiler, welcher das Eingangssignal durch N teilt, als Durch-N-Teiler bezeichnet. Das Basisbandsignal FIN/D wird durch den Phasendetektor 210, das Tiefpaßfilter 220 und den VCO 230 übertragen. Nachdem der PLL 200 phasensynchronisiert ist, gibt der VCO 230 ein Ausgangssignal FOUT aus. Anschließend wird das Ausgangssignal FOUT zu dem Phasendetektor 210 durch einen Durch-N-Teiler 204 rückgeführt. Das heißt, der Durch-N-Teiler 204 gibt ein Ausgangssignal FOUT/N an den Phasendetektor 210 aus. Daher haben die zwei Basisbandsignale FIN/D und FOUT/N die folgende Beziehung: FOUT/N = FIN/D

Anschließend gilt FOUT = (N/D) × FIN. Daher können durch geeignetes Teilen des Ausgangssignals des PLL 200 mehrere Taktsignale erhalten werden. Und die Phasen der Taktsignale verschiedener Frequenz können sich in Phasenabgleich durch die Verwendung eines (nicht in der Figur dargestellten) Rücksetzsignals befinden.

Wie oben erwähnt, können mit dem richtig ausgewählten Eingangssignal und dem Teiler Taktsignale verschiedener Frequenz erhalten werden. Beispielsweise ist, wenn das Eingangssignal FIN 100 MHz, D = 3 und N = 12 beträgt, das Ausgangssignal FOUT = (N/D) × FIN = 12/3) × 100 MHz = 400 MHz. Anschließend kann ein Taktsignal mit 133 MHz durch Teilen des Ausgangssignals FOUT durch 3 erhalten werden.

Generell sind das Ausgangssignal FOUT und das Eingangssignal FIN Vielfache eines Basistaktsignals. Beispielsweise betragen 133 MHz, 100 MHz und 66 MHz das Vierfache, das Dreifache bzw. das Zweifache von 33 MHz.

Gewöhnlich sollte das Ausgangssignal FOUT höher als 400 MHz sein, um der Notwendigkeit eines Erzeugens verschiedener Taktsignale gerecht zu werden. Beispielsweise werden 133 MHz erreicht durch Teilen des Ausgangssignals von 400 MHz durch 3. In der gleichen Weise werden 100 MHz und 66 MHz erhalten durch Teilen von 400 MHz durch 4 bzw. 6. Jedoch ist der Effekt der Schwingung des VCO, welcher durch die derzeitige Halbleitertechnik hergestellt, nicht ausreichend beständig. Daher können Fehler auftreten.

Um zu verhindern, daß der VCO des PLL in der Hochfrequenz schwingt, werden gewöhnlich zwei oder mehr PLLs verwendet, um Ausgangssignale verschiedener Frequenz zu erzeugen. Jedoch verursacht das Verwenden einer Anzahl von PLLs zur Erzeugung von Taktsignalen verschiedener Frequenz ein weiteres Problem. Das heißt, die durch die PLLs erzeugten Taktsignale befinden sich nicht in Phasenabgleich. Daher können Fehler, wie ein Signalverlust, auftreten, während die Taktsignale übertragen werden.

DE 31 49 293 A1 beschreibt ein Verfahren und eine Schaltungsanordnung, die zur Speicherung und Wiedergewinnung mehrerer Informationsarten in einer einzigen Spur eines magnetischen Aufzeichnungsträgers dienen. Insbesondere werden geeignete Impulsfolgefrequenzen für den Zeitcode-Grundtakt und die Steuerspur-Impulse angegeben, die zueinander in einem ganzzahligen Verhältnis stehen und einander daher durch Nebensprechen nur wenig beeinflussen. Dabei können in geeigneter Weise in dem Zeitcode-Impulszug auch Schnittmarken und Paritäts- und Prüfbits enthalten sein. Ferner kann die Schaltungsanordnung zur Durchführung für zwei Farbfernsehnormen weitgehend gleich sein.

Es ist Aufgabe der Erfindung, eine Taktgeneratorvorrichtung und ein Verfahren zu schaffen, bei welchen Taktsignale verschiedener Frequenz erzeugt werden können durch geeignetes Kombinieren des Rücksetzsignals, der Teiler und der PLLs. Außerdem befinden sich alle erzeugten Taktsignale in Phasenabgleich mit dem Haupttaktsignal. Ferner schwingen die PLLs nicht mit hoher Frequenz, was bedeutet, daß die Taktgeneratorvorrichtung stabiler ist.

Erfindungsgemäß wird die Aufgabe durch die Merkmale der Ansprüche 1 bzw. 9 gelöst, die Unteransprüche zeigen weitere vorteilhafte Ausgestaltungen der Erfindung.

Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden anhand der folgenden genauen Beschreibung der bevorzugten, jedoch nicht einschränkenden Ausführungsbeispiele ersichtlich.

Die Beschreibung wird unter Bezugnahme auf die beiliegende Zeichnung ausgeführt. Es zeigt:

1 (Stand der Technik) das Zeitdiagramm der Taktsignale und deren Phasensignale;

2 (Stand der Technik) das Blockdiagramm eines herkömmlichen PLL;

3 das Blockdiagramm der Taktgeneratorvorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

4 das Zeitdiagramm der Teilsignale in 3;

5 das Zeitdiagramm der Teilsignale in 3.

In 3 umfaßt die Taktgeneratorvorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ein Haupttaktsignal HCLK, ein Rücksetzsignal RST, zwei PLLs 310 und 320, eine Vielzahl von Teilern 331, 332, 341, 342, 351, 352, 353, 361 und 363. Die Teiler 351 und 361 sind Durch-2-Teiler. Die Teiler 331, 332, 342 und 352 sind Durch-3-Teiler. Die Teiler 341, 353 und 363 sind Durch-4-Teiler. Um die Phasen der erzeugten Taktsignale mit denjenigen des Haupttaktsignals HCLK abzugleichen, wird ein Rücksetzsignal RST gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung verwendet. Wie in 3 dargestellt, empfangen alle Teiler das Rücksetzsignal RST. Außerdem empfangen die Teiler 331, 332, 341 und 342 alle das Haupttaktsignal HCLK.

Der PLL 310 empfängt ein Rückführsignal FBCK 1 und ein Bezugstaktsignal REFCK 1, während der PLL 320 ein Rückführtaktsignal FBCK 2 und ein Bezugstaktsignal REFCK 2 empfängt.

Das Zeitdiagramm des Rücksetzsignals RST und des Haupttaktsignals HCLK ist in 4 dargestellt. Darin ist ein Signal, wenn dieses einen High-Pegel aufweist, gültig. Außerdem ist die Frequenz der Taktsignale gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ein Vielfaches von 33 MHz. Daher werden 33 MHz als Basisbandsignal in dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung bezeichnet. Ferner sind die Taktsignal mit 100 MHz, 66 MHz und 33 MHz die Ausgangssignale der jeweiligen Teiler 352, 352 und 352, dargestellt in 3. Die Taktsignale 133 MHz und 66 MHz sind die Ausgangssignale der Teiler 351 und 363. Da die Frequenzen der Ausgangssignale der Teiler 352 und 363 beide 66 MHz beide 66 MHz betragen, werden diese zu einem Signal in 5 kombiniert. Das Haupttaktsignal HCLK mit 100 MHz wird als Beispiel genommen. Da 100 MHz etwa das Dreifache von 33 MHz beträgt, weist das Haupttaktsignal HCLK drei Phasensignale HCPH1, HCPH2 und HCPH3 auf, wie in 4 dargestellt. Es sei darauf hingewiesen, daß die Erfindung auf weitere Taktsignale verschiedener Frequenzen angewendet werden kann, welche sich innerhalb des Umfangs der Erfindung befindet.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird das Rücksetzsiqnal RST zur Rücksetzung aller Teiler verwendet, um die Phasen aller Taktsignale abzugleichen. Das Rücksetzsignal RST wird auf gültig bei High-Pegel gesetzt, wenn das letzte Phasensignal des Haupttaktsignals HCLK, beispielsweise das dritte Phasensignal HCPH3, gültig ist. Folglich können alle Taktsignale gültig sein, wenn das erste Phasensignal HCPH1 gültig ist, wie in 4 dargestellt.

In 3 sind die Bezugssignale REFCK 1 und REFCK 2 die Ausgangssignale der Teiler 332 und 342, nachdem die Teiler 332 und 342 das Rücksetzsignal RST und das Haupttaktsignal HCLK empfangen. Wie oben erwähnt, wird das Hauptsignal, nachdem die Teiler 332 und 342 durch das Rücksetzsignal RST rückgesetzt werden, geteilt, um die Bezugstaktsignale REFCK 1 und REFCK 2 zu gewinnen, wenn das erste Phasensignal HCPH 1 des Haupttaktsignals freigegeben wird. Daher weisen die Bezugstaktsignale REFCK 1 und REFCK 2 in dem Zeitdiagramm, welches in 4 dargestellt ist, einen High-Pegel auf, wenn das erste Phasensignal HCPH 1 des Haupttaktsignals HCLK freigegeben wird. Außerdem sind die Bezugstaktsignale REFCK 1 und REFCK 2 die Ausgangssignale der Teiler 331 und 341, nachdem die Teiler 331 und 341 das Haupttaktsignal HCLK empfangen. Daher beträgt die Frequenz der beiden Bezugstaktsignale REFCK 1 und REFCK 2 33 MHz, was etwa ein Drittel von 100 MHz beträgt.

Wenn die Bezugstaktsignale REFCK 1 und REFCK 2 freigegeben werden, wird der phasensychronisierte Betrieb durch die PLLs 310 und 320 durchgeführt. Die Einzelheiten des phasensynchronisierten Betriebs werden in der Beschreibung des Standes der Technik beschrieben und deshalb hierin nicht wiederholt. Die folgende Beschreibung ist die Zeitbeziehung der Taktsignale nach dem phasensynchronisierten Betrieb der PLLs 310 und 320.

Der phasensynchronisierte Betrieb wird durch den PLL 310 durchgeführt, wenn das Bezugstaktsignal REFCK 1 einen High-Pegel aufweist. Wenn der PLL 310 phasensynchronisiert ist, ist die Frequenz des Rückführtaktsignals FBCK 1 die gleiche wie diejenige des Bezugstaktsignals REFCK 1, das heißt, 33 MHz. Daher ist die Frequenz des Ausgangstaktsignals S1, welche durch den PLL 310 ausgegeben wird, die Frequenz des Rückführtaktsignals FBCK 1 × 2 × 3 = 33 MHz × 2 × 3 = 200 MHz. Anschließend ist die Frequenz des Taktsignals, welches durch den Teiler 351 ausgegeben wird, 200 MHz/2 = 100 MHz. Die Frequenz des durch den Teiler 352 ausgegebenen Signals ist 200 MHz/3 = 66 MHz. Die Frequenz des durch den Teiler 353 ausgegebenen Signals ist 200 MHz/4 = 50 MHz.

In der gleichen Weise beträgt das durch den PLL 320 ausgegebene Taktsignal S2 die Frequenz des Rückführtaktsignals FBCK × 2 × 4 = 266 MHz. Folglich ist die Frequenz des durch den Teiler 361 ausgegebenen Signals 266 MHz/2 = 133 MHz. Die Frequenz des durch den Teiler 363 ausgegebenen Signals beträgt 266 MHz/4 = 66 MHz.

Die Frequenz der drei Taktsignale 133 MHz, 100 MHz und 66 MHz ist ein Vielfaches der Basisbandfrequenz von 33 MHz. Das heißt, diese betragen das Vierfache, Dreifache und Zweifache der Basisbandfrequenz. In 5 ist das Taktsignal mit 133 MHz mit vier Phasensignalen 133PH1, 133PH2, 133 PH3 und 133PH4 vorgesehen. Das Taktsignal mit 100 MHz ist mit drei Phasensignalen 100PH1, 100PH2 und 100PH3 vorgesehen. Das Taktsignal mit 66MHz ist mit zwei Phasensignalen 66PH1 und 66PH2 vorgesehen.

Zur Erläuterung der Charakteristik des Phasenabgleichs ist ferner die Zeitbeziehung des Haupttaktsignals HCLK und deren drei Phasensignalen HCPH1, HCPH2 und HCPH3 in 5 dargestellt. In 5 sind die Anstiegsflanken der ersten Phasensignale 133PH1, 100PH2 und 66PHI der Taktsignale die gleichen wie diejenigen des ersten Phasensignals HCPH1 des Haupttaktsignals HCLK. Folglich sind die gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung erzeugten Taktsignale in Phasenabgleich.

Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung betragen die Frequenzen der Signale S1 und S2, welche durch die PLLs 310 und 320 ausgegeben werden, 200 MHz bzw. 266 MHz. Das heißt, die VCOs gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung schwingen mit einer Frequenz von 200 MHz bzw. 266 MHz. Wie in der Beschreibung des Standes der Technik erwähnt, schwingt der VCO mit einer Frequenz von 400 MHz, was weniger stabil ist. Außerdem befinden sich die Taktsignale, welche gemäß der Erfindung erzeugt werden, in Phasenabgleich.

Das Verwenden aller Arten von geeigneten Teilern und Haupttaktsignalen zum Erhalten verschiedener Taktsignale befindet sich innerhalb des Wesens und des Umfangs der Erfindung. Ferner kann der dritte oder sogar der vierte PLL verwendet werden, um mehrere Taktsignale verschiedener Frequenz zu erreichen. Außerdem können mehrere Teiler an die Ausgänge der PLLs angefügt werden.

Eine der Charakteristiken der Erfindung besteht darin, daß das Rücksetzsignal verwendet wird, um die Teiler zurückzusetzen. Das Rücksetzsignal wird freigegeben, wenn das letzte Phasensignal des Haupttaktsignals freigegeben wird. Allen Arten von Taktsignalen können erreicht werden durch Verwenden einer geeigneten Kombination der Teiler und der PLLs. Außerdem befinden sich die Taktsignale in Phasenabgleich. Ferner ist die Taktgeneratorvorrichtung stabiler, da die PLLs nicht mit einer hohen Frequenz schwingen.

Zusammenfassend betrifft die Erfindung eine Taktgeneratorvorrichtung und ein Verfahren zum Erzeugen von Taktsignalen verschiedener Frequenz. Die Taktgeneratorvorrichtung und das Taktgeneratorverfahren empfangen und teilen ein Haupttaktsignal, um ein Bezugstaktsignal zu erhalten. Anschließend werden das Bezugstaktsignal und das erste Rückführtaktsignal phasensynchronisiert, um das erste Taktsignal zu erhalten. Ferner sind das Bezugstaktsignal und das zweite Rückführtaktsignal (FBCLK) phasensynchronisiert, um das zweite Taktsignal zu erhalten. Das Rücksetzsignal und das erste Taktsignal (CLK) werden von einem Teiler empfangen. Der Teiler gibt anschließend das erste Rückführtaktsignal aus. Ein weiterer Teiler empfängt das Rücksetzsignal und das zweite Taktsignal und gibt anschließend das zweite Rückführtaktsignal aus.


Anspruch[de]
  1. Taktgeneratorvorrichtung zum Empfangen eines Haupttaktsignals (HCLK) und eines Rücksetzsignals (RST) und zum Ausgeben einer Anzahl von Taktsignalen, wobei das Haupttaktsignal (HCLK) mit m Phasensignalen (HCPH) versehen ist, die m Phasensignale der Reihe nach während der m Perioden des Haupttaktsignals (HCLK) freigegeben werden, jedes der m Phasensignale (HCPH) in einer Periode des Haupttaktsignals (HCLK) freigegeben wird, m eine ganze Zahl ist, und das Rücksetzsignal (RST) freigegeben wird, wenn das m-te Phasensignal (HCPH) des Haupttaktsignals (HCLK) freigegeben wird, wobei die Taktgeneratorvorrichtung umfasst:

    eine Vorrichtung zum Erzeugen eines Bezugstaktsignals, welches erzeugt wird durch Teilen des Haupttaktsignals (HCLK) unter der Steuerung des Rücksetzsignals (RST), wenn das erste Phasensignal der Phasensignale (HCPH) freigegeben wird, wobei die Frequenz des Bezugstaktsignals (REFCK) ein m-tel der Frequenz des Haupttaktsignals (HCLK) ist;

    eine Vorrichtung zum Erzeugen eines ersten Taktsignals, welches nach Phasensynchronisation des Bezugstaktsignals (REFCK) und eines ersten Rückführtaktsignals (FBCK1) erzeugt wird;

    eine Vorrichtung zum Erzeugen eines zweiten Taktsignals, welches nach Phasensynchronisation des Bezugstaktsignals und eines zweiten Rückführtaktsignals (FBCK2) erzeugt wird;

    eine Vorrichtung zum Erzeugen eines dritten Taktsignals, welches erzeugt wird durch Teilen des ersten Taktsignals (S1) unter der Steuerung des Rücksetzsignals (RST), wenn das erste Phasensignal freigegeben wird; und

    eine Vorrichtung zum Erzeugen eines vierten Taktsignals, welches erzeugt wird durch Teilen des zweiten Taktsignals (S2) unter der Steuerung des Rücksetzsignals (RST), wenn das erste Phasensignal freigegeben wird;

    wobei die Frequenz des ersten Rückführtaktsignals und des zweiten Rückführtaktsignals die gleiche wie diejenige des Bezugstaktsignals (REFCK) ist und das dritte Taktsignal, das vierte Taktsignal und das Haupttaktsignal (HCLK) sich in Phasenabgleich befinden.
  2. Taktgeneratorvorrichtung nach Anspruch 1, wobei die Frequenz des Bezugstaktsignals (REFCK), des ersten Rückführtaktsignals (FBCK1) und des zweiten Rückführtaktsignals (FBCK2) 33 MHz beträgt.
  3. Taktgeneratorvorrichtung nach Anspruch 2, wobei die Frequenz des Haupttaktsignals (HCLK) 100 MHz beträgt.
  4. Taktgeneratorvorrichtung nach Anspruch 3, wobei m = 3 ist.
  5. Taktgeneratorvorrichtung nach Anspruch 3, wobei die Frequenz des ersten Taktsignals (S1) 200 MHz beträgt.
  6. Taktgeneratorvorrichtung nach Anspruch 3, wobei die Frequenz des zweiten Taktsignals (S2) 266 MHz beträgt.
  7. Taktgeneratorvorrichtung nach Anspruch 3, wobei die Frequenz des dritten Taktsignals 100 MHz beträgt.
  8. Taktgeneratorvorrichtung nach Anspruch 3, wobei die Frequenz des vierten Taktsignals 133 MHz beträgt.
  9. Taktgeneratorverfahren zum Empfangen eines Haupttaktsignals (HCLK) und eines Rücksetzsignals (RST) und zum Ausgeben einer Vielzahl von Taktsignalen, wobei das Taktgeneratorverfahren die folgenden Schritte umfasst:

    Erzeugen von m Phasensignalen (HCPH), wobei die Periode jedes der m Phasensignale (HCPH) m Male die Periode des Haupttaktsignals (HCLK) beträgt, wobei m eine ganze Zahl ist, wobei jedes der m Phasensignale (HCPH) während einer Periode des Haupttaktsignals (HCLK) freigegeben wird und das Rücksetzsignal (RST) freigegeben wird, wenn das m-te Phasensignal freigegeben wird;

    Empfangen des Haupttaktsignals (HCLK) und des Rücksetzsignals (RST) durch einen ersten Teiler, wobei der erste Teiler das Haupttaktsignal (HCLK) teilt, nachdem dieser durch das Rücksetzsignal (RST) rückgesetzt ist, und ein Bezugstaktsignal ausgibt, wenn das erste Phasensignal freigegeben wird;

    Empfangen des Bezugstaktsignals (REFCK) und eines ersten Rückführtaktsignals durch einen ersten Phasenregelkreis (PLL) und Ausgeben eines ersten Taktsignals (S1);

    Empfangen des Bezugstaktsignals (REFCK) und eines zweiten Rückführtaktsignals durch einen zweiten Phasenregelkreis (PLL) und Ausgeben eines zweiten Taktsignals (S2);

    Empfangen des Rücksetzsignals (RST) und des ersten Taktsignals (S1) durch einen zweiten Teiler, wobei der zweite Teiler das erste Taktsignal (S1) teilt, nachdem dieser durch das Rücksetzsignal (RST) rückgesetzt ist, und ein drittes Taktsignal ausgibt, wenn das erste Phasensignal freigegeben wird;

    Empfangen des Rücksetzsignals (RST) und des zweiten Taktsignals (S2) durch einen dritten Teiler, wobei der dritte Teiler das zweite Taktsignal (S2) teilt, nachdem dieser durch das Rücksetzsignal (RST) rückgesetzt ist, und ein viertes Taktsignal ausgibt, wenn das erste Phasensignal freigegeben wird;

    Empfangen des Rücksetzsignals (RST) und des dritten Taktsignals durch einen vierten Teiler, wobei der vierte Teiler das dritte Taktsignal teilt, nachdem dieser durch das Rücksetzsignal (RST) rückgesetzt ist, und das erste Rückführtaktsignal ausgibt, wenn das erste Phasensignal freigegeben wird; und

    Empfangen des Rücksetzsignals (RST) und des vierten Taktsignals durch einen fünften Teiler, wobei der fünfte Teiler das vierte Taktsignal teilt, nachdem dieser durch das Rücksetzsignal (RST) rückgesetzt ist, und das zweite Rückführtaktsignal ausgibt, wenn das erste Phasensignal freigegeben wird;

    wobei die Frequenz des ersten Rückführtaktsignals (FBCK1) und des zweiten Rückführtaktsignals (FBCK2) die gleiche wie diejenige des Bezugstaktsignals (REFCK) ist und sich das dritte Taktsignal, das vierte Taktsignal und das Haupttaktsignal (HCLK) in Phasenabgleich befinden.
  10. Taktgeneratorverfahren nach Anspruch 9, wobei die Frequenz des Haupttaktsignals (HCLK) 100 MHz beträgt.
  11. Taktgeneratorverfahren nach Anspruch 10, wobei die Frequenz des Bezugstaktsignals, des ersten Rückführtaktsignals und des zweiten Rückführtaktsignals 33 MHz beträgt.
  12. Taktgeneratorverfahren nach Anspruch 11, wobei m = 3 ist.
  13. Taktgeneratorverfahren nach Anspruch 11, wobei der erste Teiler ein Durch-3-Teiler ist.
  14. Taktgeneratorverfahren nach Anspruch 11, wobei die Frequenz des ersten Taktsignals (S1) 200 MHz beträgt.
  15. Taktgeneratorverfahren nach Anspruch 11, wobei die Frequenz des zweiten Taktsignals (S2) 266 MHz beträgt.
  16. Taktgeneratorverfahren nach Anspruch 11, wobei der zweite Teiler ein Durch-2-Teiler ist und die Frequenz des dritten Taktsignals 100 MHz beträgt.
  17. Taktgeneratorverfahren nach Anspruch 11, wobei der dritte Teiler ein Durch-2-Teiler ist und die Frequenz des vierten Taktsignals 133 MHz beträgt.
  18. Taktgeneratorverfahren nach Anspruch 11, wobei der vierte Teiler ein Durch-3-Teiler ist.
  19. Taktgeneratorverfahren nach Anspruch 11, wobei der fünfte Teiler ein Durch-4-Teiler ist.
Es folgen 5 Blatt Zeichnungen






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