PatentDe  


Dokumentenidentifikation DE60207303T2 30.03.2006
EP-Veröffentlichungsnummer 0001463998
Titel SPEICHERBUSSCHNITTSTELLE MIT GERINGEM ENERGIEVERBRAUCH
Anmelder Intel Corporation, Santa Clara, Calif., US
Erfinder WILCOX, Jeffrey, Folsom, US;
YOSEF, Noam, Santa Clara, US
Vertreter BOEHMERT & BOEHMERT, 28209 Bremen
DE-Aktenzeichen 60207303
Vertragsstaaten AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE, SI, SK, TR
Sprache des Dokument EN
EP-Anmeldetag 31.12.2002
EP-Aktenzeichen 027961259
WO-Anmeldetag 31.12.2002
PCT-Aktenzeichen PCT/US02/41742
WO-Veröffentlichungsnummer 0003058467
WO-Veröffentlichungsdatum 17.07.2003
EP-Offenlegungsdatum 06.10.2004
EP date of grant 09.11.2005
Veröffentlichungstag im Patentblatt 30.03.2006
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G06F 1/32(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
HINTERGRUND

Die Erfindung betrifft im Allgemeinen die Leistungsreduktion in einer Speicherbus-Schnittstelle.

Computersysteme verwenden Speichervorrichtungen zum Speichern von Daten, welche verschiedenen Operationen des Systems zugeordnet sind. Zusammen können diese Vorrichtungen den Systemspeicher für das Computersystem bilden. Zum Speichern von Daten in und zum Abrufen von Daten aus dem Systemspeicher umfaßt das Computersystem typischerweise einen Speichercontroller, welcher über einen Speicherbus an den Systemspeicher angeschlossen ist. Die Signale, welche sich über den Speicherbus verbreiten, hängen von dem Typ der Speichervorrichtungen ab, welche den Systemspeicher bilden.

Ein Speichervorrichtungstyp ist beispielsweise ein synchroner dynamischer Schreib-/Lesespeicher (SDRAM), eine Vorrichtung, in welcher Datensignale über den Speicherbus zu und aus der SDRAM-Vorrichtung synchron mit wachsenden oder ansteigenden Flanken (beispielsweise) eines Taktsignals kommuniziert werden. Dieser grundlegende SDRAM-Typ ist als SDR-(Single Data Rate)-SDRAM bekannt, da die Daten bei jedem Zyklus des Taktsignals einmal getaktet sind. Im Gegensatz zu dem SDR-SDRAM werden bei der Operation eines DDR-(Double Data Rate)-SDRAM Daten sowohl auf den ansteigenden als auch auf den abfallenden Flanken eines Taktsignals (ein Datenhinweissignal genannt) getaktet, wodurch die Phrase „Double Data Rate" begründet ist.

Das Datenhinweissignal, das „DQS-Datenhinweissignal" genannt, wird entweder durch den Systemspeicher oder durch den Speichercontroller ausgegeben, abhängig davon, ob eine Lese- oder Schreiboperation über den Speicherbus auftritt. Eine SDR-SDRAM-Vorrichtung verwendet kein DQS-Datenhinweissignal. Bei einer Schreiboperation mit einer DDR-SDRAM-Vorrichtung gibt der Speichercontroller durch Steuern der Logikpegel von Datenbitleitungen („DQ-Datenbitleitungen" genannt) des Speicherbusses Datenbits an den Speicherbus aus. Bei der Schreiboperation gibt der Speichercontroller das DQS-Datenhinweissignal derartig aus, daß jede Flanke des DQS-Datenhinweissignals mit einem Zeitpunkt synchronisiert ist, zu welchem ein bestimmter Satz Datenbits (durch den Speichercontroller über die DQ-Datenbitleitungen ausgegeben) auf dem Speicherbus gültig ist. Auf diese Weise kann der Speichercontroller die Phase des DQS-Datenhinweissignals hinsichtlich der Datenbitsignale versetzen, so daß die Flanken des DQS-Datenhinweissignals auftreten, wenn der bestimmte Satz Datenbits gültig ist. Beispielsweise kann das DQS-Signal neunzig Grad aus der Phase der Signale sein, welche auf den DQ-Datenbitleitungen vorhanden sind. Folglich gibt beispielsweise der Speichercontroller einen ersten Satz Bits an den Speicherbus aus. Wenn diese Bits gültig sind, weist das DQS-Datenhinweissignal eine ansteigende Flanke auf. Der Speichercontroller gibt den nächsten Satz Bits an den Speicherbus aus. Wenn diese Bits gültig sind, weist das DQS-Datenhinweissignal eine abfallende Flanke auf usw..

Für eine Leseoperation ist die oben stehend beschriebene Rolle zwischen der DDR-SDRAM-Vorrichtung und dem Speichercontroller reserviert. Auf diese Weise gibt die DDR-SDRAM-Vorrichtung für eine Leseoperation das DQS-Datenhinweissignal aus und steuert auch die Signale, welche auf den DQ-Datenbitleitungen erscheinen.

Wenn weder eine Schreib- noch eine Leseoperation über den Speicherbus auftreten, verbleiben die DQ-Datenbitleitungen sowie die DQS-Datenhinweisleitungen auf einem Abschlußpegel, einem Pegel, welcher beispielsweise zwischen den Spannungspegeln logisch null und logisch eins liegen kann. Folglich ist eine potentielle Schwierigkeit dieser Anordnung, daß (beispielsweise) ein Eingangsleseverstärker des Speichercontrollers, welcher die Signale aus einer der DQ-Datenbitleitungen empfängt und verstärkt, eine Referenzspannung nahe an dem Abschlußpegel verwenden kann. Es ist diese Referenzspannung, welche der Leseverstärker verwendet, um eine Spannung logisch eins (d.h. eine Spannung größer als die Referenzspannung) von einem Signal logisch null (d.h. einer Spannung geringer als die Referenzspannung) zu unterscheiden. Folglich kann dem zugeordneten Leseverstärker Rauschen auf einer bestimmten DQ-Datensignalleitung unbeabsichtigt als eine Spannung logisch eins oder logisch null erscheinen, wenn tatsächlich weder eine Schreib- noch eine Leseoperation über den Speicherbus auftreten. Dieses Ereignis kann eine unbeabsichtigte Operation des Leseverstärkers bewirken und folglich kann überschüssige Leistung durch den Verstärker und möglicherweise durch andere Schaltkomplexe des Speichercontrollers aufgrund dieser Operation abgeführt werden.

Die US 6,058,059 offenbart eine Lese-/Ausgangsschaltung, welche zur Verwendung mit einer Speichervorrichtung entworfen ist, welche in der Lage ist, manche Strom verbrauchende Schaltungskomponenten sofort nach dem Beenden der angeforderten Datenausgabe auszuschalten, wohingegen das Datensignal, welches durch den Leseverstärker verstärkt wird, von dem Speicher empfangen wird, und der Ausgang des Leseverstärkers wird dem Speicherbus bereitgestellt.

Folglich gibt es einen fortdauernden Bedarf für eine Anordnung und/oder ein Verfahren, welche ein oder mehrere der oben stehend angesprochenen Probleme behandeln.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist ein Schemadiagramm eines Computersystems gemäß einer Ausführungsform der Erfindung.

2 ist ein Schemadiagramm eines Speichercontrollerknotens gemäß einer Ausführungsform der Erfindung.

3 ist ein Schemadiagramm eines Speichercontrollers gemäß einer Ausführungsform der Erfindung.

4, 5, 6, 7, 8, 9 und 10 sind Wellenformen, welche Signale des Computersystems gemäß einer Ausführungsform der Erfindung darstellen.

11 ist ein Schemadiagramm des Steuerungsschaltkomplexes für einen Leseverstärker gemäß einer Ausführungsform der Erfindung.

12 ist ein Schemadiagramm einer Speichervorrichtung gemäß einer Ausführungsform der Erfindung.

AUSFÜHRLICHE BESCHREIBUNG

Unter Bezugnahme auf 1 umfaßt eine Ausführungsform 10 eines Computersystems gemäß der Erfindung einen Systemspeicher 22 zum Speichern verschiedener Daten, welche dem Betrieb des Computersystems 10 zugeordnet sind. Der Systemspeicher 22 wird aus einer Anzahl von Halbleiterspeichervorrichtungen gebildet. Als ein Beispiel kann der Systemspeicher 22 DDR-(Double Data Rate)-synchrone dynamische Schreib-/Lesespeicher-(SDRAM)-Vorrichtungen umfassen.

Die Vorrichtungen des Systemspeichers 22 kommunizieren über einen Speicherbus 20 mit einer North-Bridge oder einem Speichercontrollerknoten 16. Auf diese Weise umfaßt der Speicherbus 20 verschiedene Adreß-, Steuerungs- und Datensignalleitungen, welche dem Kommunizieren von Datenbits zwischen dem Speichercontrollerknoten 16 und dem Systemspeicher 22 zugeordnet sind. Der Speichercontrollerknoten 16 dient wiederum als eine Schnittstelle zwischen dem Rest des Computersystems 10 und dem Systemspeicher 22, und als diese Schnittstelle gibt er Signale an den Speicherbus 20 zur Steuerung des Lesens und Schreibens von Daten in und aus dem Systemspeicher 22 aus. Um dies zu erreichen, umfaßt der Speichercontrollerknoten 16 einen Speichercontroller 18, welcher eine Schnittstelle für den Speichercontrollerknoten 16 zur Kommunikation mit dem Systemspeicher 22 bildet.

Zum Zweck der Reduktion der Leistung, welche andernfalls von dem Speichercontroller 18 während Zeiten verbraucht wird, zu welchen keine Leseoperationen zwischen dem Speichercontroller 18 und dem Systemspeicher 22 auftreten, deaktiviert der Speichercontroller 18 seine Eingangsdaten-Leseverstärker (in 1 nicht gezeigt) während dieser Zeiten. Diese Leseverstärker erfassen während einer Leseoperation Daten auf den Datenleitungen („DQ-Datenbitleitungen" genannt) des Speicherbusses 20 und stellen Signale (welche diese Daten bezeichnen) bereit, welche von einem Lesepuffer (in 1 nicht gezeigt) des Speichercontrollers 18 abgetastet werden.

Wenn sie während einer Lese- oder Schreiboperation nicht verwendet werden, wird die Spannung jeder DQ-Datenbitleitung auf einen Abschlußpegel gesetzt, einen Pegel zwischen den Pegeln logisch eins und logisch null. Jeder Eingangsleseverstärker des Speichercontrollers kann jedoch eine Referenzspannung nahe des Abschlußpegels verwenden. Es ist diese Referenzspannung, welche jeder Leseverstärker verwendet, um eine Spannung logisch eins (d.h. eine Spannung größer als die Referenzspannung) von einem Signal logisch null (d.h. einer Spannung geringer als die Referenzspannung) zu unterscheiden. Folglich kann dem zugeordneten Leseverstärker Rauschen auf einer bestimmten DQ-Datensignalleitung unbeabsichtigt als eine Spannung logisch eins oder logisch null erscheinen, wenn tatsächlich weder eine Schreib- noch eine Leseoperation über den Speicherbus auftreten. Dieses Ereignis kann eine unbeabsichtigte Operation des Leseverstärkers bewirken, falls diese Leseverstärker nicht deaktiviert sind, wie nachfolgend beschrieben.

Als ein spezifischeres Beispiel kann bei manchen Ausführungsformen der Erfindung die Spannung logisch eins ungefähr 2,5 Volt betragen; die Spannung logisch null kann ungefähr null Volt betragen; und die Abschluß- und Referenzspannungen können ungefähr 1,25 Volt betragen. Es können bei anderen Ausführungsformen der Erfindung andere Spannungspegel verwendet werden.

Durch Deaktivieren der Leseverstärker des Speichercontrollers, wenn keine Schreib- oder Leseoperation über den Speicherbus 20 auftritt, reagiert der Leseverstärker nicht auf Rauschen, welches auf einer der DQ-Datenbitleitungen des Speicherbusses 20 vorhanden ist. Im Ergebnis reagieren die Leseverstärker während einer bestimmten Leseoperation nur auf die DQ-Datenbitleitungen, wenn ihre zugeordneten DQ-Datenbitleitungen von dem Abschlußpegel auf einen Pegel entweder logisch eins oder logisch null getrieben werden.

4 und 5 illustrieren insbesondere die Signale, welche auf einer Datenbitleitung (4) und auf der DQS-Datenhinweisleitung (5) während einer Burst-Leseoperation vorhanden sind, bei welcher eine vorbestimmte Zahl (zwei, vier oder acht beispielsweise) Datenbits sequentiell über jede DQ-Datenbitleitung empfangen werden. Der Speichercontroller kann auf die Anzahl Bits konfiguriert werden, welche bei jedem Burst übermittelt werden. Bei dem hier beschriebenen Beispiel kommuniziert jede DQ-Datenbitleitung bei einer Burst-Leseoperation sequentiell vier Datenbits.

Bei diesem Beispiel tritt das erste Datenbit (Bit D0), welches von dem Systemspeicher 22 ausgegeben wird, zum Zeitpunkt T0 auf, einem Zeitpunkt, bei welchem der Systemspeicher 22 auch das DQS-Datenhinweissignal logisch wahr setzt, wie in 5 dargestellt. Zum Zeitpunkt T2 beginnt der Systemspeicher 22 ein Signal an die DQ-Bitleitung auszugeben, welches ein D1-Datenbit bezeichnet, und setzt das DQS-Datenhinweissignal synchron logisch falsch. Dieser Prozeß wird für die verbleibenden beiden Bits fortgesetzt. Zum Zeitpunkt T4 setzt beispielsweise der Systemspeicher 22 das DQS-Datenhinweissignal logisch wahr und beginnt ein Signal an die DQ-Datenbitsignalleitung auszugeben, welches das D2-Datenbit bezeichnet. Wie folglich aus 4 und 5 ersichtlich ist, tritt die Erzeugung der Datenbits D0, D1, D2 und D3 synchron mit abwechselnden Flanken des DQS-Datenhinweissignals auf.

Zum Zweck des Abtastens jeden Datenbits aus der DQ-Datenbitleitung verschiebt oder verzögert der Speichercontroller 18 das DQS-Datenhinweissignal, um jede Flanke des DQS-Datenhinweissignals an den Datenaugen des zugeordneten Datensignals auszurichten. Der Begriff „Datenauge" ("data eye") bezeichnet den Abschnitt des Datensignals, bei welchem das Datensignal ein bestimmtes Datenbit anzeigt. Folglich umfaßt das „Datenauge" nicht die Abschnitte des Datensignals, in welchen das Datensignal zwischen logischen Zuständen wechselt.

Die Nettowirkung der Ausrichtung des DQS-Datenhinweissignals an den Datenaugen der Datensignale ist, daß der Speichercontroller 18 das DQS-Datenhinweissignal verzögert, um ein internes, verzögertes DQS-Datenhinweissignal herzustellen, welches als ein Beispiel in 7 dargestellt ist. Wie folglich aus 7 ersichtlich ist, ist die erste ansteigende Flanke des verzögerten DQS-Datenhinweissignals (welche zum Zeitpunkt T2 erscheint) ungefähr auf die Mitte des Datenauges des Abschnitts des DQ-Signals ausgerichtet, welcher das D0-Datenbit bezeichnet, ist die nachfolgende abfallende Flanke des verzögerten DQS-Datenhinweissignals auf die Mitte des Datenauges ausgerichtet, welches das D1-Datenbit bezeichnet, usw.. Idealerweise zentriert die Verzögerung die Flanken des Hinweissignals auf die Datenaugen, aber die Verzögerung kann aufgrund von Effekten des Zeitverhaltens des System- und Speichercontrollers von dieser idealen Beziehung abweichen. Es gibt dennoch eine Verzögerung zwischen dem DQS-Datenhinweissignal und dem verzögerten DQS-Datenhinweissignal.

Der Speichercontroller 18 aktiviert seinen Eingangsleseverstärker als Reaktion auf den Beginn einer Leseoperation. Der Speichercontroller 18 deaktiviert als Reaktion auf das Ende der Leseoperation seine Leseverstärker wodurch ein unnötiger Stromverbrauch unterbunden wird.

Für die oben stehend beschriebene Leseoperation kann sich der Speichercontroller 18 folglich auf die folgende Weise verhalten. Vor dem Zeitpunkt T0 tritt bei diesem Beispiel keine Leseoperation auf, deshalb deaktiviert der Speichercontroller 18 seine Leseverstärker. Zum Zeitpunkt T0 beginnt jedoch die Leseoperation, da die Datensignale (wie beispielsweise das in 4 dargestellte DQ-Signal) und das DQS-Datenhinweissignal (5) auf den DQ- und DQS-Leitungen an dem Speichercontroller erscheinen. Diese Signale werden von dem Systemspeicher 20 erzeugt. Kurz vor oder zu dem Zeitpunkt T0 erkennt eine Logik des Speichercontrollers 18 den Beginn der Leseoperation und setzt ein Ende eines Byte-Signals, welches EOB genannt wird, logisch falsch (9). Wie nachfolgend beschrieben, setzt der Speichercontroller 18 bei manchen Ausführungsformen der Erfindung ein invertiertes Signal, Leseverstärker aktiviert, welches EN# genannt wird (10), als Reaktion auf das logisch falsch Setzen des EOB-Signals logisch wahr, um die Eingangsleseverstärker zu aktivieren. Die Aktivierung der Leseverstärker tritt vor der führenden ansteigenden Flanke des verzögerten DQS-Datenhinweissignals auf, wie in 6 und 7 dargestellt. Wenn folglich Lesepuffer des Speichercontrollers 18 auf die Flanken des verzögerten DQS-Datenhinweissignals reagieren, um ein Abtasten der Datenbits zu beginnen, sind die Leseverstärker bereits aktiviert worden, wodurch den Leseverstärkern gestattet wird, eine Signalangabe auf der zugeordneten Datenbitleitung zu den Datenpuffern auszugeben.

8 stellt die abgetasteten Daten innerhalb des Lesepuffers des Speichercontrollers 18 dar. Auf diese Weise tastet der Lesepuffer zum Zeitpunkt T2 als Reaktion auf die ansteigende Flanke des verzögerten DQS-Datenhinweissignals das Bit D0 ab, und folglich erscheint das abgetastete Bit D0 in dem Lesepuffer zu Beginn des Zeitpunkts T2. Die Bits D2, D3 und D4 werden in ähnlicher Weise sequentiell abgetastet.

Unter Bezugnahme auf 2 kann der Speichercontrollerknoten 16 bei manchen Ausführungsformen der Erfindung den Speichercontroller 18 umfassen, um mit dem Speicherbus 20 zu kommunizieren; eine Systembus-Schnittstelle 70 umfassen, um mit einem Systembus 14 des Computersystems 10 zu kommunizieren; eine AGP-(Accelerated Graphics Port)-Bus-Schnittstelle 74 umfassen, um mit einem AGP-Bus 26 (1) des Computersystems zu kommunizieren; und eine Knotenschnittstelle 72 umfassen, um mit einer South Bridge oder mit einem E/A-Knoten 40 des Computersystems zu kommunizieren. Der AGP wird in der Accelerated Graphics Port Interface Specification, Revision 1.0, veröffentlicht am 31. Juli 1996 von Intel Corporation in Santa Clara, Kalifornien, ausführlich beschrieben. Der Speichercontroller 18, die Systembus-Schnittstelle 70, die AGP-Bus-Schnittstelle 74 und die Knotenschnittstelle 72 sind alle miteinander verbunden, um Daten an verschiedene Teile des Computersystems 10 zu kommunizieren.

Unter Bezugnahme auf 3 umfaßt der Speichercontroller 18 bei manchen Ausführungsformen der Erfindung eine Datenschnittstelle 100, eine Adreßschnittstelle 130 und eine Steuersignalschnittstelle 134. Die Adreßschnittstelle 130 umfaßt Kommunikationsleitungen 133 zum Betreiben von Adreßsignalen auf dem Speicherbus 20, um eine bestimmte Lese- oder Schreiboperation in Gang zu setzen. Die Steuersignalschnittstelle 134 umfaßt Signalkommunikationsleitungen 140, um die entsprechenden Betriebssteuersignale auf dem Speicherbus 20 zu betreiben, um eine bestimmte Lese- oder Schreiboperation in Gang zu setzen. Die Adreßschnittstelle 130, die Steuersignalschnittstelle 134 und die Datenschnittstelle 100 sind alle an eine Steuerungsschaltung 142 angeschlossen, welche die allgemeinen Operationen des Speichercontrollers 18 steuert und koordiniert.

Die Datenschnittstelle 100 umfaßt einen Schreibwegschaltkomplex 120 zum Zweck des Schreibens von Daten auf den Systemspeicher 22. Auf diese Weise ist der Schreibwegschaltkomplex 120 über Kommunikationsleitungen an den anderen Schaltkomplex des Speichercontrollerknotens 16 113 angeschlossen und steht über Kommunikationsleitungen 124 mit dem Speicherbus 20 in Verbindung.

Die Datenschnittstelle 100 umfaßt auch einen Schaltkomplex, welcher dem Leseweg der Datenschnittstelle 100 zugeordnet ist. Auf diese Weise umfaßt die Datenschnittstelle 100 die Leseverstärker 102, welche angeschlossen sind, um Datenbit-Leitungssignale (DQ[0:63] genannt, welche beispielsweise vierundsechzig DQ-Datenbitleitungen repräsentieren) aus den jeweiligen Datenbitleitungen 104 des Speicherbusses 20 zu empfangen. Die Aktivierung/Deaktivierung der Leseverstärker 102 wird von einer Leseverstärker-Steuerungsschaltung 114 gesteuert. Auf diese Weise aktiviert die Leseverstärker-Steuerungsschaltung 114, wie nachfolgend weiter beschrieben wird, als Reaktion auf den Beginn einer Leseoperation die Leseverstärker 102, und als Reaktion auf das Ende einer bestimmten Leseoperation (und keiner nachfolgenden Leseoperation) deaktiviert die Leseverstärker-Steuerungsschaltung 114 die Leseverstärker 102.

Zum Erfassen des Beginns und des Endes einer bestimmten Leseoperation empfängt die Leseverstärker-Steuerungsschaltung 114 bei manchen Ausführungsformen der Erfindung das EOB-Signal von der Steuerungsschaltung 142. Das EOB-Signal wird logisch wahr gesetzt (beispielsweise hoch betrieben), um das Ende einer Leseoperation zu bezeichnen, wie beispielsweise das Ende einer Burst-Leseoperation; und das EOB-Signal wird logisch falsch gesetzt (beispielsweise niedrig betrieben), um den Beginn der Leseoperation zu bezeichnen. In Erwiderung zu dem logisch wahr Setzen des EOB-Signals deaktiviert die Leseverstärker-Steuerungsschaltung 114 die Leseverstärker 102.

Unter den anderen Schaltkomplexen der Datenschnittstelle 100 umfaßt die Datenschnittstelle 100 bei manchen Ausführungsformen der Erfindung eine Verzögerungsschaltung 108, welche an die DQS-Datenhinweissignalleitung 106 angeschlossen ist, um das DQS-Datenhinweissignal zu empfangen. Die Verzögerungsschaltung 108 verzögert das DQS-Datenhinweissignal, um ein verzögertes Datenhinweissignal herzustellen (wie beispielsweise das in 8 dargestellte Signal), welches auf einer Taktsignalleitung 103 erscheint, welche Operationen eines Datenpuffers 112 taktet, wie nachfolgend weiter beschrieben wird. Bei manchen Ausführungsformen der Erfindung verzögert die Verzögerungsschaltung 108 das DQS-Datenhinweissignal um ein Viertel einer Periode eines Systemtaktsignals (SCLK genannt). Das SCLK-Systemtaktsignal kann wiederum beispielsweise auf der Ausgangsseite des Lesedatenpuffers 112 verwendet werden, um die abgetasteten Daten aus dem Lesedatenpuffer 112 zu lesen. Weiterhin kann die Frequenz des SCLK-Signals ungefähr die gleiche sein wie die Frequenz des DQS-Hinweissignals, wenn es betrieben wird.

Der Lesedatenpuffer 112 umfaßt Eingangsleitungen 105, welche an die Ausgangsanschlüsse der Leseverstärker 102 angeschlossen sind. In Erwiderung einer bestimmten Flanke (einer ansteigenden Flanke oder einer abfallenden Flanke) des verzögerten DQS-Datenhinweissignals tastet der Lesedatenpuffer 112 die Signale ab, welche auf den Ausgangsanschlüssen der Leseverstärker 102 vorhanden sind, erhält die Abtastwerte und speichert sie für ein Abrufen aus dem Lesedatenpuffer 112. Für Darstellungszwecke kann angenommen werden, daß die gespeicherten Daten aus dem Lesedatenpuffer 112 synchron mit dem SCLK-Systemtaktsignal abgerufen werden können. Es können jedoch andere Variationen verwendet werden.

11 stellt den Schaltkomplex 200 dar, welcher gemäß einer Ausführungsform der Erfindung jeder Datenbitleitung 104 zugeordnet ist. Bei den verschiedenen Ausführungsformen der Erfindung kann der Schaltkomplex 200 für jede Datenbitleitung 104 repliziert werden. Bei diesem Schaltkomplex 200 umfaßt die Leseverstärker-Steuerungsschaltung 114 ein Flip-Flop vom D-Typ 154, welches ein Signal ausgibt (an seinem nicht invertierten Ausgangsanschluß), welches verwendet wird, um einen der Leseverstärker 102 als Reaktion auf das Ende einer bestimmten Leseoperation zu deaktivieren.

Insbesondere nahe des Endes einer bestimmten Leseoperation setzt das Flip-Flop 154 seinen nicht invertierten Ausgangsanschluß hoch. Dieses Ereignis bewirkt wiederum, daß ein Signal (EN# genannt und in einem Beispiel in 10 dargestellt), welches von dem invertierten Aktivierungsanschluß des Leseverstärkers 102 empfangen wird, welcher logisch falsch gesetzt wird (beispielsweise hoch betrieben wird), um den Leseverstärker 102 zu deaktivieren.

Wie in 9 dargestellt, empfängt das Flip-Flop 154 das EOB-Signal an seinem Eingangssignalanschluß, und der Taktanschluß des Flip-Flops 154 ist mit dem Ausgangsanschluß eines Invertierers 152 verbunden, welcher das interne Leseverzögerungs-DQS-Datenhinweissignal empfängt, d.h. der Eingangsanschluß des Invertierers 152 ist an die Kommunikationsleitung 103 angeschlossen. Das Flip-Flop 154 ist auf die ansteigenden Flanken des Taktsignals getaktet, welches an seinem Taktanschluß vorhanden ist. Deshalb wird das Flip-Flop 154 auf die abfallenden Flanken des verzögerten DQS-Signals getaktet. Der nicht invertierte Ausgangsanschluß des Flip-Flops 154 ist an einen Eingangsanschluß eines UND-Gatters 107 angeschlossen, und der Ausgangsanschluß des UND-Gatters 107 gibt das EN#-Signal aus.

Der Speichercontroller 18 verwendet den Schaltkomplex 200 in der folgenden Weise. Bei einer bestimmten Leseoperation (beispielsweise einer Burst-Leseoperation) setzt die Steuerungsschaltung 142 das EOB-Signal vor der letzten abfallenden Flanke des DQS-Datenhinweissignals logisch wahr (betreibt es beispielsweise hoch). Für das in 9 dargestellte Beispiel setzt die Steuerungsschaltung 142 das EOB-Signal ungefähr zum Zeitpunkt T5 logisch wahr. Das Flip-Flop 154 reagiert auf die abfallende Flanke des verzögerten DQS-Datenhinweissignals durch Betreiben seines nicht invertierten Ausgangsanschlusses auf hoher Spannung. Dies bewirkt, daß das UND-Gatter 107 das EN#-Signal logisch falsch setzt (es beispielsweise hoch betreibt). Für das in 10 dargestellte Beispiel tritt dieses logisch falsch Setzen des EN#-Signals zu dem Zeitpunkt T6 auf. Deshalb deaktiviert das Flip-Flop 154 den Leseverstärker 102 als Reaktion auf die letzte abfallende Flanke des verzögerten DQS-Datenhinweissignals.

Zum Aktivieren des Leseverstärkers 102 zu Beginn einer Leseoperation empfängt das UND-Gatter 107 das EOB-Signal. Wegen dieser Anordnung wird das EN#-Signal folglich als Reaktion auf das logisch falsch Setzen des EOB-Signals logisch wahr gesetzt (beispielsweise niedrig betrieben). Bei dem in 9 und 10 dargestellten Beispiel ist das EN#-Signal zu oder vor dem Zeitpunkt T0, bevor die Datenbits gültig werden, vollständig logisch wahr gesetzt, und das EOB-Signal ist vollständig logisch falsch gesetzt.

Zu dem Zeitpunkt, an welchem das EOB-Signal logisch wahr gesetzt wird (beispielsweise hoch betrieben wird), um das Ende des Lese-Bursts zu bezeichnen, hat das Flip-Flop 154 seinen nichtinvertierenden Ausgangsanschluß bereits logisch wahr gesetzt, wodurch ein Signal logisch eins an einem der Eingangsanschlüsse des UND-Gatters 107 hergestellt wird. Es ist folglich die letzte abfallende Flanke des verzögerten DQS-Hinweissignals, welche das zusätzliche Signal logisch eins an dem anderen Eingangsanschluß des UND-Gatters 107 herstellt, um ein logisch falsch Setzen des EN#-Signals und eine Deaktivierung des Leseverstärkers 102 zu bewirken.

Der Schaltkomplex 200, welcher in 11 dargestellt ist, umfaßt auch Signalspeicher 150 und 151, welche Schaltungen des Lesedatenpuffers 112 sind. Auf diese Weise umfaßt der Lesedatenpuffer 112 die Signalspeicher 150 und 151 für jede Datenbitleitung des Speicherbusses 20. Der Signalspeicher 150 erhält seinen Eingang von dem Ausgangsanschluß des Leseverstärkers 102 synchron mit der abfallenden Flanke des verzögerten DQS-Datenhinweissignals, und folglich ist sein Signalspeicher-Trigger-Eingangsanschluß an den Eingangsanschluß 103 des Puffers 152 angeschlossen. Der Signalspeicher 151 erhält seinen Eingang von dem Ausgangsanschluß des Leseverstärkers 102 synchron mit der ansteigenden Flanke des verzögerten DQS-Datenhinweissignals, und folglich ist sein Signalspeicher-Trigger-Eingangsanschluß an den Eingangsanschluß 103 des Puffers 152 angeschlossen. Die nicht invertierenden Ausgangsanschlüsse der Signalspeicher stellen jeweiligen Kommunikationsleitungen 113 Signale bereit, welche erhaltene Datenbits bezeichnen.

Andere Ausführungsformen innerhalb des Schutzumfangs der folgenden Ansprüche. Beispielsweise kann der Schaltkomplex des Speichercontrollers 18 auf eine ähnliche Weise in einer bestimmten Speichervorrichtung des Systemspeichers 22 verwendet werden. Unter Bezugnahme auf 12 kann auf diese Weise bei manchen Ausführungsformen der Erfindung eine bestimmte Systemspeichervorrichtung 220 beispielsweise die oben stehend beschriebene Datenschnittstelle 100 in Verbindung mit dem Speichercontroller 18 umfassen. Für diese Ausführungsformen deaktiviert die Schnittstelle 100 an Stelle einer Deaktivierung der Leseverstärker der Speichervorrichtung als Reaktion auf das Fehlen einer Leseoperation die Speichervorrichtung 220 bei dem Fehlen einer Schreiboperation, d.h. bei einer Operation, bei welcher Daten von dem Speichercontroller 18 empfangen werden. Andere Variationen liegen innerhalb des Schutzumfangs der folgenden Ansprüche.

Unter Rückverweis auf 1 umfaßt das Computersystem unter den anderen Merkmalen des Computersystems 10 bei manchen Ausführungsformen der Erfindung einen Prozessor 12 (beispielsweise einen oder mehrere Mikroprozessoren), welcher an den Systembus 14 angeschlossen ist. Der Prozessor 12 kann beispielsweise Befehle ausführen, um Lese- und Schreiboperationen mit dem Systemspeicher 22 in Gang zu setzen. Das Computersystem 10 kann auch einen Bildschirmtreiber 30, welcher an den AGP-Bus 26 angeschlossen ist, sowie einen Bildschirm 32 umfassen, welcher durch Signale von dem Bildschirmtreiber als Reaktion auf eine Kommunikation über den AGP-Bus 26 betrieben wird.

Der Speichercontrollerknoten 16 kann über die Knotenverknüpfung 34 mit dem E/A-Knoten 40 kommunizieren, welcher wiederum eine Schnittstelle zu einem E/A-Erweiterungsbus 42 und einen PCI-(Peripheral Component Interconnect)-Bus 60 bereitstellt. Die PCI-Spezifikation ist von The PCI Special Interest Group, Portland, Oregon 97214, erhältlich. Eine E/A-Steuerung 44 kann an den E/A-Erweiterungsbus 42 angeschlossen werden und kann Eingaben von einer Maus 46 und einer Tastatur 48 empfangen. Die E/A-Steuerung 44 kann auch Operationen eines Diskettenlaufwerks 50 steuern. Der E/A-Knoten 40 kann Operationen eines CD-ROM-Laufwerks 52 sowie Operationen eines Festplatten-Laufwerks 54 steuern. Der PCI-Bus 60 kann an eine Netzwerkschnittstellenkarte (NIC) angeschlossen werden, welche mit einem Netzwerk verbunden ist, um eine Kommunikation zwischen dem Computersystem 10 und dem Netzwerk einzurichten. Andere Variationen des Computersystems 10 sind möglich.

Während die vorliegende Erfindung hinsichtlich einer begrenzten Anzahl von Ausführungsformen beschrieben wurde, werden Fachleute zahlreiche Modifikationen und Variationen davon erkennen. Es ist vorgesehen, daß die angefügten Ansprüche alle derartigen Modifikationen und Variationen als innerhalb des wahren Schutzumfangs dieser vorliegenden Erfindung fallend abdecken.


Anspruch[de]
  1. Verfahren, welches umfaßt:

    Verstärken von Datensignalen von einem Speicherbus;

    Abtasten der verstärkten Datensignale; und

    wahlweises Aktivieren der Verstärkung als Antwort auf eine vorbestimmte Operation, welche über dem Speicherbus auftritt und/oder Deaktivieren der Verstärkung als Antwort auf das Fehlen einer solchen vorbestimmten Operation.
  2. Verfahren nach Anspruch 1, wobei das wahlweise Deaktivieren umfaßt:

    wahlweises Deaktivieren von Leseverstärkern.
  3. Verfahren nach Anspruch 1, wobei das wahlweise Deaktivieren umfaßt:

    wahlweises Deaktivieren der Verstärkung als Antwort auf das Ende einer speziellen vorbestimmten Operation.
  4. Verfahren nach Anspruch 1, welches des weiteren umfaßt:

    Lesen eines Datenhinweissignals von dem Bus;

    Verzögern des Datenhinweissignals; und

    Synchronisieren des Deaktivierens der Verstärkung auf eine Flanke des verzögerten Datenhinweissignals.
  5. Verfahren nach Anspruch 1, welches des weiteren umfaßt:

    zu einem DDR (Double Data Rate) Speicher gehörende Kommunikationssignale über den Speicherbus.
  6. Verfahren nach Anspruch 1, wobei die vorbestimmte Operation eine Leseoperation umfaßt.
  7. Verfahren nach Anspruch 1, wobei die vorbestimmte Operation eine Schreiboperation umfaßt.
  8. Verfahren nach Anspruch 1, wobei das wahlweise Aktivieren umfaßt:

    wahlweises Aktivieren von Leseverstärkern.
  9. Verfahren nach Anspruch 1, wobei das wahlweise Aktivieren umfaßt:

    Wahlweises Aktivieren der Verstärkung als Antwort auf den Anfang einer vorbestimmten Operation.
  10. Verfahren nach Anspruch 1, welches des weiteren umfaßt:

    Synchronisieren des Aktivierens auf die Flanke des Datenhinweissignals, das auf dem Speicherbus in Verbindung mit der vorbestimmten Operation auftritt.
  11. Vorrichtung, welche umfaßt:

    Verstärker zum Verstärken von Datensignalen, welche von einem Speicherbus empfangen werden;

    eine erste Schaltung, welche an den Verstärker gekoppelt ist, um die verstärkten Datensignale abzutasten; und

    eine zweite Schaltung, um die Verstärker als Antwort auf eine vorbestimmte Operation wahlweise zu aktivieren, welche über dem Speicherbus auftritt, und/oder Deaktivieren der Verstärkung als Antwort auf das Fehlen einer solchen vorbestimmten Operation.
  12. Vorrichtung nach Anspruch 11, wobei die zweite Schaltung als Antwort auf das Ende einer speziellen Leseoperation wahlweise die Verstärker deaktiviert.
  13. Vorrichtung nach Anspruch 11, wobei die vorbestimmte Operation eine Leseoperation umfaßt.
  14. Vorrichtung nach Anspruch 11, wobei die vorbestimmte Operation eine Schreiboperation umfaßt.
  15. Vorrichtung nach Anspruch 11, wobei die Vorrichtung einen Speichercontroller umfaßt.
  16. Vorrichtung nach Anspruch 11, wobei die Vorrichtung eine Speichervorrichtung umfaßt.
Es folgen 5 Blatt Zeichnungen






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

  Patente PDF

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com