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Dokumentenidentifikation DE102005048575A1 20.04.2006
Titel Impedanzeinstellschaltung, integriertes Schaltungsbauelement und Impedanzsteuerverfahren
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Chung, Hoe-ju, Yongin, Kyonggi, KR;
Lee, Jae-jun, Seongnam, Kyonggi, KR;
Kim, Kyu-hyoun, Suwon, Kyonggi, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 05.10.2005
DE-Aktenzeichen 102005048575
Offenlegungstag 20.04.2006
Veröffentlichungstag im Patentblatt 20.04.2006
IPC-Hauptklasse H04L 25/02(2006.01)A, F, I, 20051005, B, H, DE
Zusammenfassung Die Erfindung bezieht sich auf eine Impedanzeinstellschaltung und ein Impedanzsteuerverfahren zum Steuern einer Impedanz einer variablen Impedanzschaltung sowie ein zugehöriges integriertes Schaltungsbauelement.
Erfindungsgemäß ist eine Kalibrierschaltung (101) vorhanden, die eine Nachbildung der variablen Impedanzschaltung umfasst und dafür eingerichtet ist, basierend auf einer Spannung, die in Reaktion auf einen Referenzstrom (Ir) durch die Nachbildung der variablen Impedanzschaltung erzeugt wird, ein Impedanzsteuersignal (FIS1, FIS2) für die variable Impedanzschaltung zu erzeugen.
Verwendung z. B. für Halbleiterchipsysteme.

Beschreibung[de]

Die Erfindung betrifft eine Impedanzeinstellschaltung und ein Impedanzsteuerverfahren für eine Impedanzschaltung sowie ein zugehöriges integriertes Schaltungsbauelement.

Allgemein wird ein Abschlusswiderstand, der einen der charakteristischen Impedanz eines Übertragungskanals entsprechenden Widerstandswert aufweist, an einen Empfangs- oder Übertragungsanschluss eines Halbleiterbauelements angeschlossen. Der Abschlusswiderstand kann Reflektionen von über den Übertragungskanal übertragenen Signalen dadurch reduzieren, dass die Impedanz des Empfangs- oder Übertragungsanschlusses weitestgehend an die charakteristische Impedanz des Übertragungskanals angepasst wird. Herkömmlicherweise wird ein Abschlusswiderstand in der Regel außerhalb eines Halbleiterchips installiert. Neuerdings werden Abschlusswiderstände jedoch durch auf dem Chip angeordnete Abschlüsse (ODTs, On-Die-Terminators) ersetzt. Ein typischer ODT erfordert weniger Energie als ein Abschlusswiderstand, da der ODT eine Umschalt- bzw. Auswahlschaltung verwendet, welche an- und abgeschaltet wird, um den Stromfluss durch den ODT zu steuern. Der Widerstandswert des ODT kann sich jedoch durch Veränderungen während des Herstellungsprozesses, der Spannung und der Temperatur (PVT-Änderungen) ändern, so dass der Widerstandswert des ODT in der Regel kalibriert wird. Eine Impedanzanpassungsschaltung für einen ODT wird in der Patentschrift US 6.690.211 beschrieben.

1 zeigt ein Schaltbild eines herkömmlichen Halbleiterbauelements 10, welches über einen Kanal 20 mit einem Chipsatz 30 verbunden ist. Das Halbleiterbauelement 10 kommuniziert über den Kanal 20 mit dem Chipsatz 30. In 1 bezeichnet Zo eine charakteristische Impedanz des Kanals 20 und Cp bezeichnet eine parasitäre Impedanz des Kanals 20. Das Halbleiterbauelement 10 umfasst einen Ausgabetreiber 11, einen Eingabeempfänger 12 und eine interne Schaltung 13. Der Ausgabetreiber 11 umfasst eine Pull-up-Schaltung 14, welche einen PMOS-Transistor P und einen Widerstand R1 umfasst, und eine Pull-down-Schaltung 15, welche einen NMOS-Transistor N und einen Widerstand R2 umfasst. Der Ausgabetreiber 11 gibt Datensignale aus und agiert als ein ODT. Die Impedanz an einem Ausgabeknoten D des Ausgabetreibers 11 wird im Wesentlichen an die charakteristische Impedanz Zo angeglichen.

Wie aus 2, die den Ausgabetreiber 11 und einen mit diesem über den Kanal 20 gekoppelten Abschlussteil 31 des Chipsatzes zeigt, ersichtlich ist, wird der PMOS-Transistor P oder der NMOS-Transistor N in Reaktion auf ein internes Datensignal DOUT leitend geschaltet, wenn der Ausgabetreiber 11 als Treiber arbeitet. In diesem Fall wird die Impedanz des Ausgabeknotens D durch die Impedanz der Pull-up-Schaltung 14 oder der Pull-down-Schaltung 15 bestimmt. Daher ist die Impedanz der Pull-up-Schaltung 14 und der Pull-down-Schaltung 15 vorzugsweise mit der charakteristischen Impedanz Zo abgestimmt. Arbeitet der Ausgabetreiber 11 als ODT, dann sind der PMOS-Transistor P und der NMOS-Transistor N leitend geschaltet. In diesem Fall wird die Impedanz am Ausgabeknoten D durch die parallele Kombination der Impedanzen der Pull-up-Schaltung 14 und der Pull-down-Schaltung 15 bestimmt. Vorzugsweise ist die parallele Kombination der Impedanzen der Pull-up-Schaltung 14 und der Pull-down-Schaltung 15 mit der charakteristischen Impedanz Zo abgestimmt. Herkömmlicherweise bezeichnet VDD/2 eine Referenzspannung, welche benutzt wird, um die Impedanz des Ausgabetreibers 11 zu kalibrieren. Insbesondere werden die Impedanzen der Pull-up-Schaltung 14 und der Pull-down-Schaltung 15 kalibriert, um eine Spannung Vout am Ausgabeknoten auf die Spannung VDD/2 einzustellen, wenn der PMOS-Transistor P oder der NMOS-Transistor N leitet geschaltet ist. Allgemein entspricht die am Ausgabeknoten D erzeugte Spannung Vout nicht der Spannung VDD/2, wenn der Ausgabetreiber 11 arbeitet.

Ist das interne Datensignal DOUT auf einem hohen logischen Pegel, dann ist der PMOS-Transistor P sperrend geschaltet und der NMOS-Transistor N ist leitend geschaltet. Eine am Ausgabeknoten D1 des Ausgabetreibers 11 erzeugte Spannung Vout1 wird durch folgende Gleichung (1) bestimmt: Vout1 = Vout2·(Impedanz der Pull-down-Schaltung 15)/(Summe der Impedanz der Pull-down-Schaltung 15 und der Parallelsumme von Impedanzen R3 und R4 des Abschlusses 31)(1)

Dabei bezeichnet Vout2 eine an einem Ausgabeknoten D2 des Abschlusses 31 anliegende Spannung. Ist das interne Datensignal DOUT auf einem hohen logischen Pegel, dann ist die durch die Gleichung (1) bestimmte Spannung Vout1 z.B. gleich 0,3V.

Ist das interne Datensignal DOUT auf einem niedrigen logischen Pegel, dann ist der PMOS-Transistor P leitend geschaltet und der NMOS-Transistor N ist sperrend geschaltet. Die am Ausgabeknoten D1 erzeugte Spannung Vout1 wird dann durch folgende Gleichung (2) bestimmt: Vout1 = [(VDD-Vout2)·(Parallelsumme der Impedanzen R3 und R4 des Abschlusses 31)/(Summe der Impedanz der Pull-up-Schaltung 14 und der Parallelsumme der Impedanzen R3 und R4 des Abschlusses 31)] + Vout2(2)

Ist das interne Datensignal DOUT auf einem niedrigen logischen Pegel, dann ist die durch die Gleichung (2) bestimmte Spannung Vout1 z.B. gleich 1,2V.

Wie oben ausgeführt, entspricht die am Ausgabeknoten D1 erzeugte Spannung Vout1 0,3V oder 1,2V, wenn der Ausgabetreiber 11 arbeitet, d.h. die Spannung Vout1 ist nicht 0,75V und entspricht somit nicht der Spannung VDD/2. Entsprechend kann sich die Strom-Spannungs-Charakteristik des Ausgabetreibers 11 verschlechtern, wenn der Ausgabetreiber 11 arbeitet, dessen Impedanz unter Verwendung der Spannung VDD/2 als Referenzspannung kalibriert ist.

3A zeigt eine Darstellung der Betriebscharakteristika von Ausgabetreibern, deren Impedanzen unter Verwendung eines herkömmlichen Verfahrens kalibriert sind. In 3A zeigen Kennlinien A1 bis A3 Strom-Spannungs-Charakteristika von Pull-down-Schaltungen von Ausgabetreibern, deren Impedanzen mit dem herkömmlichen Verfahren kalibriert sind, und Kennlinien B1 bis B3 zeigen Strom-Spannungs-Charakteristika von Pull-up-Schaltungen der Ausgabetreiber, deren Impedanzen mit dem herkömmlichen Verfahren kalibriert sind. Dabei zeigen die Kennlinien A1 und B1 die Strom-Spannungs-Charakteristika von Ausgabetreibern mit den besten Betriebsbedingungen und die Kennlinien A3 und B3 zeigen die Strom-Spannungs-Charakteristika von Ausgabetreibern mit den schlechtesten Betriebsbedingungen. Die Kennlinien A2 und B2 zeigen die Strom-Spannungs-Charakteristika von Ausgabetreibern mit mittleren Betriebsbedingungen. Da die Impedanzen der Ausgabetreiber mit dem herkömmlichen Verfahren kalibriert werden, d.h. unter Verwendung der Referenzspannung, schneiden sich die Kennlinien A1 bis A3, wenn die Spannung VDD/2 beispielsweise mit einem Pegel von 0,75V verwendet wird, und die Kennlinien B1 bis B3 schneiden sich ebenfalls, wenn die Spannung VDD/2 beispielsweise mit einem Pegel von 0,75V verwendet wird.

3B zeigt ein Ergebnis einer Simulation, bei welcher die Impedanzen von Ausgabetreibern mit einem herkömmlichen Verfahren kalibriert werden. 3B zeigt im Detail Versatz (Skew) und Apertur eines übertragenen Signals entsprechend dem Wert der parasitären Kapazität Cp des Kanals 20, wenn Ausgabespannungen der Ausgabetreiber dem Wert der Spannung VDD/2 von beispielsweise 0,75V entsprechen und die Impedanzen der Pull-down-Schaltungen, welche die Strom-Spannungs-Charakteristika der Kennlinien A1 bis A3 gemäß 3A aufweisen, auf 40&OHgr; eingestellt werden. Zur Vereinfachung werden die Pull-down-Schaltungen, welche die durch die Kennlinien A1 bis A3 angezeigten Strom-Spannungs-Charakteristika aufweisen, jeweils als Pull-down-Schaltungen A1 bis A3 bezeichnet. Weisen die Ausgabespannungen der Ausgabetreiber den Wert 0,3V auf, dann entsprechen die Impedanzen der Pull-down-Schaltungen A1 bis A3 38&OHgr;, 36&OHgr; bzw. 32&OHgr;. Wie aus 3B ersichtlich ist, führt eine Erhöhung der parasitären Kapazität Cp zu einer Erhöhung des Versatzes der Pull-down-Schaltungen A1 bis A3, reduziert aber die Aperturen derselben. In der Simulation variieren die Versätze der Pull-down-Schaltungen A1 bis A3 um 1ps, 3ps, 2ps bzw. 1ps, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen sind kleiner als 4ps. Die Variation der Aperturen der Pull-down-Schaltungen A1 bis A3 beträgt 9mV, 13mV, 14mV bzw. 12mV, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen sind kleiner als 15mV. Die Impedanz des Ausgabetreibers wird vorzugsweise so kalibriert, dass die Variationen der Versätze und der Aperturen der Ausgabetreiber unabhängig von den Strom-Spannungs-Bedingungen der Ausgabetreiber reduziert werden.

Wie oben ausgeführt ist, wird die Impedanz eines Ausgabetreibers herkömmlicherweise unter Verwendung einer Referenzspannung kalibriert, welche keinen Bezug zu einer Ausgabespannung aufweist, die erzeugt wird, wenn der Ausgabetreiber arbeitet, wodurch die Variationen in Versatz und Apertur eines übertragenen Signals erhöht und die Betriebsleistungsfähigkeit des Ausgabetreibers verschlechtert wird.

Es ist Aufgabe der Erfindung, eine Impedanzeinstellschaltung und ein Impedanzsteuerverfahren für eine Impedanzschaltung sowie ein zugehöriges integriertes Schaltungsbauelement zur Verfügung zu stellen, welche die oben genannten Unzulänglichkeiten des Standes der Technik wenigstens teilweise vermeiden.

Die Erfindung löst diese Aufgabe durch eine Impedanzeinstellschaltung mit den Merkmalen des Patentanspruchs 1, ein integriertes Schaltungsbauelement mit den Merkmalen des Patentanspruchs 18 oder 19 sowie durch ein Impedanzsteuerverfahren mit den Merkmalen des Patentanspruchs 25.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Ausführungsformen der Erfindung stellen eine Impedanzkalibrierschaltung zur Verfügung, die eine Kalibrierschaltung, welche durch Anlegen einer internen Spannung an einen externen, mit einem Kalibrieranschluss verbundenen Widerstand einen Referenzstrom erzeugt und in Reaktion auf den Referenzstrom eine erste Referenzspannung, eine zweite Referenzspannung, ein erstes Impedanzsteuersignal und ein zweites Impedanzsteuersignal ein erstes Kalibriersignal und ein zweites Kalibriersignal ausgibt, ein erstes Register, welches einen Wert des ersten Impedanzsteuersignals in Reaktion auf ein erstes Kalibriersignal vergrößert und/oder verkleinert, und ein zweites Register umfasst, welches das zweite Impedanzsteuersignal in Reaktion auf das zweite Kalibriersignal vergrößert und/oder verkleinert.

Weitere Ausführungsformen der Erfindung stellen eine integrierte Schaltung mit einer Impedanzkalibrierschaltung zur Verfügung, welche eine erste Impedanzkalibrierschaltung, eine zweite Impedanzkalibrierschaltung und eine Auswahlsteuerschaltung umfasst. Die erste Impedanzkalibrierschaltung umfasst eine Treiberkalibrierschaltung, welche einen ersten Referenzstrom durch Anlegen einer internen Spannung an einen ersten externen Widerstand erzeugt, der mit einem ersten Kalibrieranschluss verbunden ist, und in Reaktion auf den ersten Referenzstrom, eine erste Referenzspannung, eine zweite Referenzspannung und auf ein erstes und zweites Impedanzsteuersignal ein erstes Kalibriersignal und ein zweites Kalibriersignal ausgibt, ein erstes Register, welches einen Wert des ersten Impedanzsteuersignals in Reaktion auf das erste Kalibriersignal vergrößert oder verkleinert, und ein zweites Register, welches das zweite Impedanzsteuersignal in Reaktion auf das zweite Kalibriersignal vergrößert oder verkleinert. Alternativ kann die erste Impedanzkalibrierschaltung ein erstes Register und einen ersten Inverter umfassen. Das erste Register speichert das erste Impedanzsteuersignal, welches über einen Übertragungskanal von einer externen Steuerschaltung empfangen wird, und gibt das gespeicherte erste Impedanzsteuersignal aus. Der erste Inverter invertiert das erste Impedanzsteuersignal und gibt das invertierte Signal als zweites Impedanzsteuersignal aus.

Die zweite Impedanzkalibrierschaltung kann eine Kalibrierschaltung für einen auf dem Chip angeordneten Abschluss, welche einen zweiten Referenzstrom durch Anlegen der internen Spannung an einen zweiten externen Widerstand erzeugt, der mit einem zweiten Kalibrieranschluss verbunden ist, und in Reaktion auf den zweiten Referenzstrom, eine dritte Referenzspannung, eine vierte Referenzspannung und auf ein drittes und viertes Impedanzsteuersignal ein drittes Kalibriersignal und ein viertes Kalibriersignal ausgibt, ein drittes Register, welches einen Wert des dritten Impedanzsteuersignals in Reaktion auf das dritte Kalibriersignal vergrößert oder verkleinert, und ein viertes Register umfassen, welches das vierte Impedanzsteuersignal in Reaktion auf das vierte Kalibriersignal vergrößert oder verkleinert. Alternativ kann die zweite Impedanzkalibrierschaltung ein zweites Register und einen zweiten Inverter umfassen. Das zweite Register speichert das dritte Impedanzsteuersignal, welches über einen Übertragungskanal von einer externen Steuerschaltung empfangen wird, und gibt es aus. Der zweite Inverter invertiert das dritte Impedanzsteuersignal und gibt das invertierte Signal als viertes Impedanzsteuersignal aus. Die Auswahlsteuerschaltung gibt ein erstes und zweites Auswahlsignal in Reaktion auf das Auswahlsteuersignal ein erstes und zweites Steuerlogiksignal und die ersten bis vierten Impedanzsteuersignale aus. Die Impedanzen der Pull-up-Schaltungen der Ausgabetreiber können durch die ersten Auswahlsignale bestimmt werden und die Impedanzen der Pull-down-Schaltungen der Ausgabetreiber können durch die zweiten Auswahlsignale bestimmt werden.

Weitere Ausführungsformen der Erfindung stellen ein Impedanzsteuerverfahren für einen Ausgabetreiber zur Verfügung, welches folgende Schritte umfasst: Erzeugen eines ersten Referenzstroms durch Anlegen einer internen Spannung an einen ersten externen Widerstand, welcher mit einem ersten Kalibrieranschluss verbunden ist, wenn der Ausgabetreiber als Treiber arbeitet; Ausführen eines ersten Impedanzkalibriervorgangs unter Anwendung des ersten Referenzstroms, einer ersten Referenzspannung und einer zweiten Referenzspannung; Erzeugen von ersten Auswahlsignalen, um die Impedanz des Ausgabetreibers auf einen ersten Wert einzustellen; Erzeugen eines zweiten Referenzstroms durch Anlegen einer internen Spannung an einen zweiten externen Widerstand, welcher mit einem zweiten Kalibrieranschluss verbunden ist, wenn der Ausgabetreiber als ein ODT arbeitet; Ausführen eines zweiten Impedanzkalibriervorgangs unter Anwendung des zweiten Referenzstroms, einer dritten Referenzspannung und einer vierten Referenzspannung; und Erzeugen von zweiten Auswahlsignalen, um die Impedanz des Ausgabetreibers auf einen zweiten Wert einzustellen.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:

1 ein Blockschaltbild eines herkömmlichen Halbleiterbauelements, das über einen Kanal mit einem Chipsatz verbunden ist,

2 Blockschaltbild von miteinander über den Kanal gekoppelten Teilen von Halbleiterbauelement und Chipsatz aus 1,

3A ein Diagramm von Strom-Spannungs-Charakteristika von Ausgabetreibern, deren Impedanzen mit einem herkömmlichen Verfahren kalibriert sind,

3B Diagramme von Ergebnissen einer Simulation, in welcher Impedanzen von Ausgabetreibern mit einem herkömmlichen Verfahren kalibriert sind,

4 ein Blockschaltbild einer erfindungsgemäßen Impedanzkalibrierschaltung,

5 ein detailliertes Schaltbild einer Pull-down-Schaltung, welche in der Schaltung gemäß 4 verwendbar ist,

6 ein detailliertes Schaltbild einer Pull-up-Schaltung, welche in der Schaltung gemäß 4 verwendbar ist,

7 ein Blockschaltbild einer weiteren erfindungsgemäßen Impedanzkalibrierschaltung,

8 ein Blockschaltbild eines erfindungsgemäßen Halbleiterbauelements mit einer Impedanzeinstellschaltung,

9 ein Blockschaltbild einer erfindungsgemäßen Impedanzeinstellschaltung,

10 ein detailliertes Schaltbild einer Auswahlsteuerschaltung, welche in der Schaltung gemäß 9 verwendbar ist,

11 ein Blockschaltbild einer weiteren erfindungsgemäßen Impedanzeinstellschaltung,

12 ein Diagramm zur Veranschaulichung der Funktionsweise eines Ausgabetreibers, welcher gemäß einem erfindungsgemäßen Verfahren kalibriert ist,

13 Diagramme von Simulationsergebnissen für einen Ausgabetreiber, welcher gemäß einem erfindungsgemäßen Verfahren kalibriert ist,

14 Diagramme von Simulationsergebnissen für einen Ausgabetreiber, welcher gemäß einem weiteren erfindungsgemäßen Verfahren kalibriert ist, und

15 Diagramme von Simulationsergebnissen für Ausgabetreiber, welche als ODTs verwendet werden, im Vergleich zu den Simulationsergebnissen gemäß 14.

In den Zeichnungen bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten, welche gleiche bzw. analoge Funktionen ausführen. Ein Element kann direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element gekoppelt sein, wenn in der Beschreibung angegeben wird, dass das Element mit dem anderen Element „verbunden" oder „gekoppelt" ist.

4 zeigt im Blockschaltbild eine erfindungsgemäße Impedanzkalibrierschaltung 100 zum Einstellen von Impedanzen eines in 4 nicht dargestellten Ausgabetreibers mit einem auf einem Chip angeordneten Abschluss (ODT-/Ausgabetreiber). Die Impedanzkalibrierschaltung 100 umfasst eine Kalibrierschaltungseinheit 101, ein erstes Register 102 und ein zweites Register 103. Die Kalibrierschaltungseinheit 101 umfasst eine erste Kalibrierschaltung 110 und eine zweite Kalibrierschaltung 120. Die erste Kalibrierschaltung 110 umfasst eine erste Stromquelle 112, einen ersten Komparator 113, eine zweite Stromquelle 114, eine Pull-down-Schaltung 115, einen zweiten Komparator 116, eine erste Umschaltschaltung 117 und eine zweite Umschaltschaltung 118.

Die erste Stromquelle 112 legt einen Referenzstrom Ir an einen externen Widerstand Rz an, welcher mit einem Kalibrieranschluss 111 verbunden ist, und erhöht oder reduziert in Reaktion auf ein Vergleichssignal COM den Referenzstrom Ir. Der erste Komparator 113 vergleicht eine erste Ausgabespannung V1, welche am Kalibrieranschluss 111 erzeugt wird, mit einer Referenzspannung VOL oder VOH und gibt das Vergleichssignal COM aus, welches das Vergleichsergebnis anzeigt. Die Referenzspannung VOL ist eine minimale Spannung, d.h. eine logisch niedrige Referenzspannung, eines Signals, welches vom ODT-/Ausgabetreiber ausgegeben wird, wenn der ODT-/Ausgabetreiber arbeitet. Ist die erste Ausgabespannung V1 größer als die Referenzspannung VOL oder VOH, dann ist das vom ersten Komparator 113 ausgegebene Vergleichssignal COM auf einem hohen logischen Pegel.

Die zweite Stromquelle 114 bildet gemeinsam mit der ersten Stromquelle 112 einen Stromspiegel und erzeugt einen ersten Spiegelstrom Im1 und erhöht oder reduziert in Reaktion auf das Vergleichssignal COM den Spiegelstrom Im1. Der Impedanzwert der Pull-down-Schaltung 115 wird von einem ersten Impedanzsteuersignal FIS1 bestimmt, welches auch verwendet wird, um die Impedanz einer Pull-down-Schaltung des ODT-/Ausgabetreibers zu steuern. Die Pull-down-Schaltung des ODT-/Ausgabetreibers weist im Wesentlichen den gleichen Aufbau wie die Pull-down-Schaltung 115 auf, die entsprechend als Nachbildung für die Pull-down-Schaltung des ODT-/Ausgabetreibers dient. Wenn sich der Wert des ersten Impedanzsteuersignals FIS1 ändert, ändert sich auch die Impedanz der Pull-down-Schaltung 115. Die Pull-down-Schaltung 115 erzeugt durch Ableiten des ersten Spiegelstroms Im1 nach Masse eine zweite Ausgabespannung V2 an einem ersten Steuerknoten CN1. Der zweite Komparator 116 vergleicht die zweite Ausgabespannung V2 mit der Referenzspannung VOL oder VOH und gibt ein erstes Kalibriersignal FCS1 aus, welches das Vergleichsergebnis anzeigt. Speziell wechselt das vom zweiten Komparator 116 ausgegebene erste Kalibriersignal FCS1, wenn die zweite Ausgabespannung V2 größer ist als die Referenzspannung VOL oder VOH, auf hohen logischen Pegel. Es wird die gleiche Referenzspannung an den ersten und zweiten Komparator 113 und 116 angelegt.

Das erste Register 102 wird in Reaktion auf ein Kalibriersteuersignal CAL freigegeben oder gesperrt. Das erste Register 102 erhöht oder reduziert den Wert des gespeicherten ersten Impedanzsteuersignals FIS1 in Reaktion auf das erste Kalibriersignal FCS1. Insbesondere wird ein Anfangswert des ersten Impedanzsteuersignals FIS1 im ersten Register 102 gespeichert. Wenn das erste Kalibriersignal FCS1 auf einem hohen logischen Pegel ist, erhöht das erste Register 102 in Reaktion auf eine Flanke eines Taktsignals CLK den Wert des ersten Impedanzsteuersignals FIS1 um ein Bit. Wenn das erste Kalibriersignal FCS1 auf einem niedrigen logischen Pegel ist, reduziert das erste Register 102 in Reaktion auf eine Flanke des Taktsignals CLK den Wert des ersten Impedanzsteuersignals FIS1 um ein Bit.

Die erste Umschaltschaltung 117 ist mit der ersten Stromquelle 112 und einer internen Spannung VDD verbunden und wird in Reaktion auf das Kalibriersteuersignal CAL an- oder abgeschaltet. Die zweite Umschaltschaltung 118 ist mit der zweiten Stromquelle 114 und der internen Spannung VDD verbunden und wird in Reaktion auf das Kalibriersteuersignal CAL an- oder abgeschaltet.

Die zweite Kalibrierschaltung 120 umfasst eine dritte Stromquelle 121, eine Pull-up-Schaltung 122, eine Stromspiegelschaltung 123, einen dritten Komparator 124 und eine dritte Umschaltschaltung 125. Die dritte Stromquelle 121 bildet gemeinsam mit der ersten Stromquelle 112 einen Stromspiegel und erzeugt einen zweiten Spiegelstrom Im2 und erhöht oder reduziert in Reaktion auf das Vergleichssignal COM den zweiten Spiegelstrom Im2. Der Impedanzwert der Pull-up-Schaltung 122 wird von einem zweiten Impedanzsteuersignal FIS2 bestimmt, welches auch die Impedanz einer Pull-up-Schaltung des ODT-/Ausgabetreibers steuert, die im Wesentlichen den gleichen Aufbau wie die Pull-up-Schaltung 122 aufweist, welche als Nachbildung für die Pull-up-Schaltung des ODT-/Ausgabetreibers dient. Daher resultiert eine Änderung des Wertes des zweiten Impedanzsteuersignals FIS2 in einer Änderung der Impedanz der Pull-up-Schaltung 122.

Die Pull-up-Schaltung 122 ist mit einem zweiten Steuerknoten CN2 verbunden. Die Stromspiegelschaltung 123 umfasst NMOS-Transistoren NM1 und NM2, deren Gates mit der dritten Stromquelle 121 verbunden sind. Eine Drain und eine Source des NMOS-Transistors NM1 sind mit der dritten Stromquelle 121 bzw. einer Massespannung VSS verbunden. Eine Drain und eine Source des NMOS-Transistors NM2 sind mit dem zweiten Steuerknoten CN2 bzw. der Massespannung VSS verbunden. Wenn der zweite Spiegelstrom Im2 an die Stromspiegelschaltung 123 angelegt wird, erzeugt die Stromspiegelschaltung 123 einen dritten Spiegelstrom Im3 und erzeugt am zweiten Steuerknoten CN2 eine dritte Ausgabespannung V3. Der zweite Spiegelstrom Im2 fließt von der dritten Stromquelle 121 über den NMOS-Transistor NM1 nach Masse und der dritte Spiegelstrom Im3 fließt von der Pull-up-Schaltung 122 über den NMOS-Transistor NM2 nach Masse. Der dritte Komparator 124 vergleicht die dritte Ausgabespannung V3 mit der Referenzspannung VOH oder VOL und gibt ein zweites Kalibriersignal FCS2 aus, welches das Vergleichsergebnis anzeigt.

Im Detail wechselt, wenn die dritte Ausgabespannung V3 größer als die Referenzspannung VOH oder VOL ist, das vom dritten Komparator 124 ausgegebene zweite Kalibriersignal FCS2 auf hohen logischen Pegel. In diesem Fall unterscheidet sich die an den dritten Komparator 124 angelegte Referenzspannung von der Referenzspannung, welche an den ersten und zweiten Komparator 113 und 116 angelegt wird. Wird beispielsweise die Referenzspannung VOL an den ersten und zweiten Komparator 113 und 116 angelegt, dann wird die Referenzspannung VON an den dritten Komparator 124 angelegt und umgekehrt.

Das zweite Register 103 wird in Reaktion auf das Kalibriersteuersignal CAL freigegeben oder gesperrt und erhöht oder reduziert den Wert des gespeicherten zweiten Impedanzsteuersignals FIS2 in Reaktion auf das zweite Kalibriersignal FCS2. Im Detail wird ein Anfangswert des zweiten Impedanzsteuersignals FIS2 im zweiten Register 103 gespeichert. Wenn das zweite Kalibriersignal FCS2 auf einem hohen logischen Pegel ist, erhöht das zweite Register 103 in Reaktion auf eine Flanke des Taktsignals CLK den Wert des zweiten Impedanzsteuersignals FIS2 um ein Bit. Wenn das zweite Kalibriersignal FCS2 auf einem niedrigen logischen Pegel ist, reduziert das zweite Register 103 in Reaktion auf eine Flanke des Taktsignals CLK den Wert des zweiten Impedanzsteuersignals FIS2 um ein Bit. Die dritte Umschaltschaltung 125 ist zwischen der dritten Stromquelle 121 und der internen Spannung VDD eingeschleift und wird in Reaktion auf das Kalibriersteuersignal CAL an- oder abgeschaltet.

Nachfolgend wird ein Verfahren zum Kalibrieren der Impedanz des ODT-/Ausgabetreibers, wenn dieser als Treiber arbeitet, unter Verwendung der Impedanzkalibrierschaltung 100 beschrieben. In diesem Fall wird die Referenzspannung VOL an den ersten und zweiten Komparator 113 und 116 angelegt und die Referenzspannung VOH wird an den dritten Komparator 124 angelegt. Der Kalibrieranschluss 111 ist mit dem externen Widerstand Rz verbunden. Der Widerstandswert des externen Widerstands Rz ist gleich dem gewünschten Impedanzwert des ODT-/Ausgabetreibers. Wenn die Impedanz der Pull-down-Schaltung des ODT-/Ausgabetreibers beispielsweise auf den Wert 40&OHgr; kalibriert werden soll, wird der externe Widerstand Rz mit einem Widerstandswert von 40&OHgr; gewählt. Wird das Kalibriersteuersignal CAL freigegeben, dann werden die erste, zweite und dritte Umschaltschaltung 117, 118 und 125 leitend geschaltet und das erste und zweite Register 102 und 103 freigegeben. Die interne Spannung VDD wird zwischen der ersten Stromquelle 112 und dem externen Widerstand Rz angelegt und am Kalibrieranschluss 111 wird die erste Ausgabespannung V1 erzeugt. Die erste Ausgabespannung V1 wird durch den Referenzstrom Ir, welcher von der ersten Stromquelle 112 erzeugt wird, und dem Widerstandswert des externen Widerstands Rz bestimmt.

Der erste Komparator 113 vergleicht die erste Ausgabespannung V1 mit der Referenzspannung VOL und gibt das Vergleichssignal COM aus. Die erste Stromquelle 112 erhöht oder reduziert den Referenzstrom Ir in Reaktion auf das Vergleichssignal COM und die erste Ausgabespannung wird proportional zum Referenzstrom Ir erhöht oder reduziert. Die erste Stromquelle 112 steuert die Referenzspannung, um die erste Ausgabespannung V1 and die Referenzspannung VOL anzugleichen. In diesem Fall stellt die zweite Stromquelle 114 den ersten Spiegelstrom Im1 in Reaktion auf das Vergleichssignal COM so lange ein, bis er gleich dem Referenzstrom Ir ist. Die dritte Stromquelle 121 stellt den zweiten Spiegelstrom Im2 in Reaktion auf das Vergleichssignal COM so lange ein, bis er gleich dem Referenzstrom Ir ist. Die Impedanz der Pull-down-Schaltung 115 wird unter Verwendung des Anfangswertes des ersten Impedanzsteuersignals FIS1 auf einen vorbestimmten Wert eingestellt. Die Pull-down-Schaltung 115 leitet den ersten Spiegelstrom Im1 nach Masse ab und erzeugt am ersten Steuerknoten CN1 die zweite Ausgabespannung V2.

Die zweite Ausgabespannung V2 wird durch den ersten Spiegelstrom Im1 und die Impedanz der Pull-down-Schaltung 115 bestimmt. Da der Referenzstrom Ir auf einem vorbestimmten Pegel gehalten wird, wird auch der erste Spiegelstrom Im1 auf dem vorbestimmten Pegel gehalten. Daher ändert eine Veränderung der Impedanz der Pull-down-Schaltung 115 die zweite Ausgabespannung V2.

Der zweite Komparator 116 vergleicht die zweite Ausgabespannung V2 mit der Referenzspannung VOL und gibt das erste Kalibriersignal FCS1 aus, welches gemäß dem Vergleichsergebnis einen hohen oder einen niedrigen Logikpegel annimmt. Ist das erste Kalibriersignal FCS1 auf einem hohen logischen Pegel, dann erhöht das erste Register 102 den Wert des ersten Impedanzsteuersignals FIS1 in Reaktion auf das Taktsignal CLK. Ist das erste Kalibriersignal FCS1 auf einem niedrigen logischen Pegel, dann reduziert das erste Register 102 den Wert des ersten Impedanzsteuersignals FIS1 in Reaktion auf das Taktsignal CLK. Eine Erhöhung des Wertes des ersten Impedanzsteuersignals FIS1 reduziert die Impedanz der Pull-down-Schaltung 115 und eine Reduzierung des Wertes des ersten Impedanzsteuersignals FIS1 erhöht die Impedanz der Pull-down-Schaltung 115. Das erste Register 102 hält das erste Impedanzsteuersignal FIS1, welches die Impedanz der Pull-down-Schaltung 115 steuert, auf einem im Wesentlichen konstanten Wert, um die zweite Ausgabespannung V2 und die Referenzspannung VOL anzugleichen. Daraus resultiert, dass die Impedanz der Pull-down-Schaltung des ODT-/Ausgabetreibers in Reaktion auf das erste Impedanzsteuersignals FIS1 im Wesentlichen an die kalibrierte Impedanz der Pull-down-Schaltung 115 angeglichen wird.

Die Stromspiegelschaltung 123 erzeugt den dritten Spiegelstrom Im3 so, dass er im Wesentlichen dem zweiten Spiegelstrom Im2 entspricht und gibt die dritte Ausgabespannung V3 am zweiten Steuerkonten CN2 aus. Die dritte Ausgabespannung V3 ist im Wesentlichen gleich der Spannung, welche durch eine Subtraktion einer von der Pull-up-Schaltung 122 geteilten Spannung von der internen Spannung VDD erhalten wird. Die geteilte Spannung wird durch den dritten Spiegelstrom Im3 und die Impedanz der Pull-up-Schaltung 122 bestimmt. Da der zweite Spiegelstrom Im2 auf einem vorbestimmten Wert gehalten wird, wird auch der dritte Spiegelstrom Im3 auf dem vorbestimmten Wert gehalten. Daher ändert eine Veränderung der Impedanz der Pull-up-Schaltung 122 die dritte Ausgabespannung V3.

Der dritte Komparator 124 vergleicht die dritte Ausgabespannung V3 mit der Referenzspannung VOH und gibt das zweite Kalibriersignal FCS2 aus, welches gemäß dem Vergleichsergebnis einen hohen oder einen niedrigen Logikpegel annimmt. Ist das zweite Kalibriersignal FCS2 auf einem hohen logischen Pegel, dann erhöht das zweite Register 103 den Wert des zweiten Impedanzsteuersignals FIS2 in Reaktion auf das Taktsignal CLK. Ist das zweite Kalibriersignal FCS2 auf einem niedrigen logischen Pegel, dann reduziert das zweite Register 103 den Wert des zweiten Impedanzsteuersignals FIS2 in Reaktion auf das Taktsignal CLK. Eine Erhöhung des Wertes des zweiten Impedanzsteuersignals FIS2 erhöht die Impedanz der Pull-up-Schaltung 122 und eine Reduzierung des Wertes des zweiten Impedanzsteuersignals FIS2 reduziert die Impedanz der Pull-up-Schaltung 122. Das zweite Register 103 hält das zweite Impedanzsteuersignal FIS2, welches die Impedanz der Pull-up-Schaltung 122 steuert, auf einem im Wesentlichen konstanten Wert, um die dritte Ausgabespannung V3 und die Referenzspannung VOH anzugleichen. Daraus resultiert, dass die Impedanz der Pull-up-Schaltung des ODT- und/oder Ausgabetreibers in Reaktion auf das zweite Impedanzsteuersignal FIS2 im Wesentlichen an die kalibrierte Impedanz der Pull-up-Schaltung 122 angeglichen wird.

Nachfolgend werden Vorgänge zum Kalibrieren der Impedanz des ODT-/Ausgabetreibers, wenn dieser als ODT arbeitet, unter Verwendung der Impedanzkalibrierschaltung 100 beschrieben. Diese Vorgänge sind den oben beschriebenen Vorgängen zum Kalibrieren der Impedanz des ODT-/Ausgabetreibers ähnlich, wenn dieser als Treiber arbeitet. Daher wird das Verfahren hier nur noch im Zusammenhang mit den Differenzen der beiden Verfahren beschrieben. Um die Impedanz des als ODT arbeitenden ODT-/Ausgabetreibers zu kalibrieren, wird die Referenzspannung VOH an den ersten und zweiten Komparator 113 und 116 angelegt und die Referenzspannung VOL wird an den dritten Komparator 124 angelegt. Der Widerstandswert des mit dem Kalibrieranschluss 111 verbundenen externen Widerstands Rz wird im Wesentlichen auf den gleichen Wert wie der gewünschte Impedanzwert der Pull-down-Schaltung des ODT-/Ausgabetreibers gesetzt. Der externe Widerstand wird beispielsweise mit einem Widerstandswert von 120&OHgr; ausgewählt, wenn die Impedanz des ODT-/Ausgabetreibers auf den Wert 120&OHgr; kalibriert werden soll. Die gewünschte Impedanz der Pull-down-Schaltung des als ODT arbeitenden ODT-/Ausgabetreibers unterscheidet sich in der Regel von der gewünschten Impedanz des als Treiber arbeitenden ODT-/Ausgabetreibers. Daher ist der Widerstandswert des ausgewählten externen Widerstandes Rz im Wesentlichen gleich dem gewünschten Impedanzwert der Pull-down-Schaltung.

5 zeigt ein detailliertes Schaltbild einer beispielhaften Realisierung der Pull-down-Schaltung 115 aus 4 und der korrespondierenden Pull-down-Schaltung des ODT-/Ausgabetreibers. Die Pull-down-Schaltung 115 gemäß 5 umfasst erste bis dritte untergeordnete Pull-down-Schaltungen PD1 bis PD3. Die Anzahl der untergeordneten Pull-down-Schaltungen der Pull-down-Schaltung 115 kann gemäß der Anzahl von untergeordneten Pull-down-Schaltungen in der Pull-down-Schaltung des ODT-/Ausgabetreibers variieren. Jede der ersten bis dritten untergeordneten Pull-down-Schaltungen PD1 bis PD3 umfasst eine Mehrzahl von NMOS-Transistoren N1 bis NK und eine Mehrzahl von Widerständen RD1 bis RDK, wobei K eine ganze Zahl größer als 2 ist. Die NMOS-Transistoren N1 bis NK werden gemäß den Pegeln DB1 bis DBK des ersten Impedanzsteuersignals FIS1 leitend oder sperrend geschaltet. Die Anzahl der NMOS-Transistoren und die Anzahl der Widerstände, welche in jeder der ersten bis dritten untergeordneten Pull-down-Schaltungen PD1 bis PD3 enthalten sind, entsprechen der Anzahl der Bits des ersten Impedanzsteuersignals FIS1. Wenn das erste Impedanzsteuersignal FIS1 beispielsweise aus 5 Bit besteht, d.h. DB1 bis DB5, dann umfasst jede der ersten bis dritten untergeordneten Pull-down-Schaltungen PD1 bis PD3 fünf NMOS-Transistoren N1 bis N5 und fünf Widerstände RD1 bis RD5. Die Werte für die Widerstände RD1 bis RD5 können z.B. gemäß den nachstehenden Gleichungen (3) bestimmt werden: RD2 = 2·RD1

RD3 = 4·RD1

RD4 = 8·RD1

RD5 = 16·RD1(3)

Wenn beispielsweise die Impedanz des als Treiber arbeitenden ODT-/Ausgabetreibers kalibriert wird und die Werte DB1 bis DB5 des ersten Impedanzsteuersignals FIS1 anfänglich auf 00100 gesetzt werden, wird nur der NMOS-Transistor N3 in jeder der untergeordneten ersten bis dritten Pull-down-Schaltungen PD1 bis PD3 leitend geschaltet und die anderen NMOS-Transistoren N1, N2, N4 und N5 sind sperrend geschaltet. In diesem Fall wird die zweite Ausgabespannung V2, welche am zweiten Steuerknoten CN2 erzeugt wird, von den Widerständen RD3 in jeder der ersten bis dritten untergeordneten Pull-down-Schaltungen PD1 bis PD3 bestimmt. Wenn die Werte DB1 bis DB5 auf 00101 erhöht werden, werden nur die NMOS-Transistoren N3 und N5 in jeder der untergeordneten ersten bis dritten Pull-down-Schaltungen PD1 bis PD3 leitend geschaltet und die anderen NMOS-Transistoren N1, N2, und N4 sind sperrend geschaltet. In diesem Fall wird die zweite Ausgabespannung V2 reduziert, da sie durch einen Widerstandswert kleiner als der Widerstandswert des Widerstands RD3 bestimmt wird, d.h. durch eine parallele Kombination der Impedanzen der Widerstände RD3 und RD5. Wenn die Werte DB1 bis DB5 auf 00011 reduziert werden, werden nur die NMOS-Transistoren N4 und N5 in jeder der untergeordneten ersten bis dritten Pull-down-Schaltungen PD1 bis PD3 leitend geschaltet und die anderen NMOS-Transistoren N1, N2, und N3 sind sperrend geschaltet. In diesem Fall wird die zweite Ausgabespannung V2 erhöht, da sie durch einen Widerstandswert größer als der Widerstandswert des Widerstands RD3 bestimmt wird, d.h. durch eine parallele Kombination der Impedanzen der Widerstände RD4 und RD5.

Wenn die Impedanz des als ODT wirkenden ODT-/Ausgabetreibers kalibriert wird, ist es möglich, nicht dargestellte Umschaltschaltungen abzuschalten, um die Werte DB1 bis DB5 des ersten Impedanzsteuersignals FIS1 nur in die erste untergeordnete Pull-down-Schaltung PD1 und nicht in die zweite und dritte Pull-down-Schaltung PD2 und PD3 einzugeben.

6 zeigt ein detailliertes Schaltbild einer beispielhaften Realisierung der Pull-up-Schaltung 122. aus 4 und der korrespondierenden Pull-up-Schaltung des ODT-/Ausgabetreibers. Die Pull-up-Schaltung 122 umfasst erste bis dritte untergeordnete Pull-up-Schaltungen PU1 bis PU3. Die Anzahl der untergeordneten Pull-up-Schaltungen in der Pull-up-Schaltung des ODT-/Ausgabetreibers kann gemäß der Anzahl von untergeordneten Pull-up-Schaltungen der Pull-up-Schaltung 122 variieren. Jede der ersten bis dritten untergeordneten Pull-up-Schaltungen PU1 bis PU3 umfasst eine Mehrzahl von PMOS-Transistoren P1 bis PK und eine Mehrzahl von Widerständen RU1 bis RUK, mit K als einer natürlichen Zahl größer zwei. Die PMOS-Transistoren P1 bis PK werden gemäß den Werten UB1 bis UBK des zweiten Impedanzsteuersignals FIS2 leitend oder sperrend geschaltet. Die Anzahl der PMOS-Transistoren und die Anzahl der Widerstände, welche in jeder der ersten bis dritten untergeordneten Pull-up-Schaltungen PU1 bis PU3 enthalten sind, entsprechen der Anzahl der Bits UB1 bis UBK des zweiten Impedanzsteuersignals FIS2. Wenn das zweite Impedanzsteuersignal FIS2 beispielsweise aus 5 Bit besteht, d.h. UB1 bis UB5, dann umfasst jede der ersten bis dritten untergeordneten Pull-up-Schaltungen PU 1 bis PU3 fünf PMOS-Transistoren P1 bis P5 und fünf Widerstände RU1 bis RU5. Die Werte für die Widerstände RU1 bis RU5 können z.B. gemäß den nachstehenden Gleichungen (4) bestimmt werden: RU2 = 2·RU1

RU3 = 4·RU1

RU4 = 8·RU1

RU5 = 16·RU1(4)

Wenn beispielsweise die Impedanz des ODT-/Ausgabetreibers kalibriert wird und die Werte UB1 bis UB5 des zweiten Impedanzsteuersignals FIS2 anfänglich auf 11011 gesetzt werden, wird nur der PMOS-Transistor P3 in jeder der untergeordneten ersten bis dritten Pull-up-Schaltungen PU1 bis PU3 leitend geschaltet und die anderen PMOS-Transistoren P1, P2, P4 und P5 sind sperrend geschaltet. In diesem Fall wird die Impedanz zwischen der internen Spannung VDD und dem zweiten Steuerknoten CN2 von dem Widerstand RU3 in jeder der ersten bis dritten untergeordneten Pull-up-Schaltungen PU1 bis PU3 bestimmt. Wenn die Werte UB1 bis UB5 auf 11100 erhöht werden, werden nur die PMOS-Transistoren P4 und P5 in jeder der untergeordneten ersten bis dritten Pull-up-Schaltungen PU1 bis PU3 leitend geschaltet und die anderen PMOS-Transistoren P1, P2, und P3 sind sperrend geschaltet. In diesem Fall wird die Impedanz zwischen der internen Spannung VDD und dem zweiten Steuerknoten CN2 erhöht, da sie durch einen Widerstandswert größer als der Widerstandswert des Widerstands RU3 bestimmt wird, d.h. durch eine parallele Summe der Impedanzen der Widerstände RU4 und RU5. Wenn die Werte UB1 bis UB5 auf 11010 reduziert werden, werden nur die PMOS-Transistoren P3 und P5 in jeder der untergeordneten ersten bis dritten Pull-up-Schaltungen PU1 bis PU3 leitend geschaltet und die anderen PMOS-Transistoren P1, P2 und P4 sind sperrend geschaltet. In diesem Fall wird die Impedanz zwischen der internen Spannung VDD und dem zweiten Steuerknoten CN2 reduziert, da sie durch einen Widerstandswert kleiner als der Widerstandswert des Widerstands RU3 bestimmt wird, d.h. durch eine parallele Summe der Impedanzen der Widerstände RU3 und RU5.

Wenn die Impedanz des als ODT wirkenden ODT-/Ausgabetreibers kalibriert wird, ist es möglich, nicht dargestellte Umschaltschaltungen abzuschalten, um die Werte UB1 bis UB5 des zweiten Impedanzsteuersignals FIS2 nur in die erste untergeordnete Pull-up-Schaltung PU1 einzugeben.

7 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Impedanzkalibrierschaltung 200. Die Impedanzkalibrierschaltung 200 umfasst eine Kalibrierschaltung 201, ein erstes Register 102 und ein zweites Register 103. Funktionell gleiche Elemente der Impedanzkalibrierschaltung 200 wie in der Impedanzkalibrierschaltung 100 gemäß 4 sind mit gleichen bzw. um die Zahl hundert erhöhten Bezugszeichen bezeichnet, so dass zu deren Beschreibung auf diejenige zu 4 oben verwiesen werden kann. Erste bis dritte Stromquellen 212, 214 und 221 und erste bis dritte Umschaltschaltungen 217, 218 und 225 in der Impedanzkalibrierschaltung sind in diesem Beispiel als PMOS-Transistoren ausgeführt.

8 zeigt ein Schaltbild eines Halbleiterbauelements 300 mit einer erfindungsgemäßen Impedanzeinstellschaltung 400. Das Halbleiterbauelement 300 umfasst außerdem einen ODT-/Ausgabetreiber 310, einen Eingangsempfänger 320 und eine interne Schaltung 330. In Reaktion auf ein erstes Kalibriersteuersignal CAL1 oder ein zweites Kalibriersteuersignal CAL2 führt die Impedanzeinstellschaltung 400 eine Impedanzeinstellung aus und gibt erste Auswahlsignale UF1 bis UFK, US1 bis USK und UT1 bis UTK und zweite Auswahlsignale DF1 bis DFK, DS1 bis DSK und DT1 bis DTK aus. Der ODT-/Ausgabetreiber 310 umfasst erste bis dritte Pull-up-Schaltungen 311 bis 313 und erste bis dritte Pull-down-Schaltungen 314 bis 316. Die ersten bis dritten Pull-up-Schaltungen 311 bis 313 sind parallel mit einem Ausgabeknoten Nout verbunden und die ersten bis dritten Pull-down-Schaltungen 314 bis 316 sind ebenfalls parallel mit dem Ausgabeknoten Nout verbunden. Jede der ersten bis dritten Pull-up-Schaltungen 311 bis 313 umfasst PMOS-Transistoren PS1 bis PSK und Widerstände RP1 bis RPK. Jede der ersten bis dritten Pull-down-Schaltungen 314 bis 316 umfasst NMOS-Transistoren NS1 bis NSK und Widerstände RN1 bis RNK.

Die PMOS-Transistoren PS1 bis PSK der ersten Pull-up-Schaltung 311 werden in Reaktion auf die ersten Auswahlsignale UF1 bis UFK leitend oder sperrend geschaltet. Die PMOS-Transistoren PS1 bis PSK der zweiten Pull-up-Schaltung 312 werden in Reaktion auf die ersten Auswahlsignale US1 bis USK leitend oder sperrend geschaltet. Die PMOS-Transistoren PS1 bis PSK der dritten Pull-up-Schaltung 313 werden in Reaktion auf die ersten Auswahlsignale UT1 bis UTK leitend oder sperrend geschaltet. Die Zusammenhänge zwischen den Widerstandswerten der Widerstände RP1 bis RPK von jeder der ersten bis dritten Pull-up-Schaltungen 311 bis 313 können z.B. gemäß den nachstehenden Gleichungen (5) bestimmt werden: RP2 = 2·RP1

RP3 = 4·RP1

RPK = (2K-1)·RP1(5)

Die NMOS-Transistoren NS1 bis NSK der ersten Pull-down-Schaltung 314 werden in Reaktion auf die zweiten Auswahlsignale DF1 bis DFK leitend oder sperrend geschaltet. Die NMOS-Transistoren NS1 bis NSK der zweiten Pull-down-Schaltung 315 werden in Reaktion auf die zweiten Auswahlsignale DS1 bis DSK leitend oder sperrend geschaltet. Die NMOS-Transistoren NS1 bis NSK der dritten Pull-down-Schaltung 316 werden in Reaktion auf die zweiten Auswahlsignale DT1 bis DTK leitend oder sperrend geschaltet. Die Zusammenhänge zwischen den Widerstandswerten der Widerstände RN1 bis RNK von jeder der ersten bis dritten Pull-down-Schaltungen 314 bis 316 können z.B. gemäß den nachstehenden Gleichungen (6) bestimmt werden: RN2 = 2·RN1

RN3 = 4·RN1

RNK = (2K-1)·RN1(6)

9 zeigt ein Blockdiagramm eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Impedanzeinstellschaltung 401. Die Impedanzeinstellschaltung 401 umfasst eine erste Impedanzkalibrierschaltung 410, eine zweite Impedanzkalibrierschaltung 420 und eine Auswahlsteuerschaltung 430. Die erste Impedanzkalibrierschaltung 410 umfasst eine Treiberkalibrierschaltung 411, ein erstes Register 412 und ein zweites Register 413. Die Treiberkalibrierschaltung 411 und das erste und zweite Register 412 und 413 werden in Reaktion auf ein erstes Kalibriersteuersignal CAL1 freigegeben oder gesperrt. Der Aufbau und die Funktionsweise der Treiberkalibrierschaltung 411 und des ersten und zweiten Registers 412 und 413 sind jeweils analog zur Kalibrierschaltung 101 und zum ersten und zweiten Register 102 und 103 aus 4. Wenn die Treiberkalibrierschaltung 411 freigegeben ist, führt diese einen Kalibriervorgang unter Verwendung der Referenzspannungen VOL und VOH aus und gibt erste und zweite Kalibriersignale FCS1 und FCS2 aus. Die Referenzspannungen VOL und VOH entsprechen einem minimalen Pegel und einem maximalen Pegel der Spannung VO, welche am in 8 dargestellten Ausgabeknoten Nout erzeugt wird, wenn ein ODT-/Ausgabetreiber, wie beispielsweise der in 3 dargestellte ODT-/Ausgabetreiber, als Treiber wirkt. Die Referenzspannung VOH ist ein maximaler Pegel der am Ausgabeknoten Nout erzeugten Spannung VO, wenn der ODT-/Ausgabetreiber als ODT wirkt. Das erste Register 412 gibt in Reaktion auf das erste Kalibriersignal FCS1 das erste Impedanzsteuersignal FIS1 aus und das zweite Register 413 gibt in Reaktion auf das zweite Kalibriersignal FCS2 das zweite Impedanzsteuersignal FIS2 aus.

Die zweite Impedanzkalibrierschaltung 420 umfasst eine ODT-Kalibrierschaltung 421, ein drittes Register 422 und ein viertes Register 423. Die ODT-Kalibrierschaltung 421, das dritte Register 422 und das vierte Register 423 werden in Reaktion auf das zweite Kalibriersteuersignal CAL2 freigegeben oder gesperrt. Der Aufbau und die Funktionsweise der ODT-Kalibrierschaltung 421 und des dritten und vierten Registers 422 und 423 sind jeweils analog zur Kalibrierschaltung 101 und dem ersten und zweiten Register 102 und 103 aus 4. Wenn die ODT-Kalibrierschaltung 421 freigegeben ist, führt diese einen Kalibriervorgang unter Verwendung der Referenzspannungen VOL und VOH aus und gibt dritte und vierte Kalibriersignale FCS3 und FCS4 aus. Das dritte Register 422 gibt in Reaktion auf das dritte Kalibriersignal FCS3 das dritte Impedanzsteuersignal FIS3 aus und das vierte Register 423 gibt in Reaktion auf das vierte Kalibriersignal FCS4 das vierte Impedanzsteuersignal FIS4 aus.

Die Auswahlsteuerschaltung 430 gibt in Reaktion auf die ersten bis vierten Impedanzsteuersignale FIS1 bis FIS4, ein Auswahlsteuersignal ODTS, erste und zweite Steuerlogiksignale CLG1 und CLG2 und ein internes Datensignal RDAT erste Auswahlsignale UF1 bis UFK, US1 bis USK und UT1 bis UTK und zweite Auswahlsignale DF1 bis DFK, DS1 bis DSK und DT1 bis DTK aus.

10 zeigt ein detailliertes Schaltbild einer beispielhaften Realisierung der Auswahlsteuerschaltung 430 aus 9. Die Auswahlsteuerschaltung 430 umfasst in diesem Fall eine erste Logikschaltung 431, eine zweite Logikschaltung 432 und eine dritte Logikschaltung 433. Die erste Logikschaltung 431 umfasst Multiplexer 441 und 442, ein NOR-Gatter 443, ein NAND-Gatter 444 und Inverter 445 und 446. Der Multiplexer 441 gibt in Reaktion auf das Auswahlsteuersignal ODTS das erste Steuerlogiksignal CLG1 oder das zweite Steuerlogiksignal CLG2 aus. Speziell gibt der Multiplexer 441 das erste Steuerlogiksignal CLG1 aus, wenn das Auswahlsteuersignal ODTS freigegeben ist, und er gibt das zweite Steuerlogiksignal CLG2 aus, wenn das Auswahlsteuersignal ODTS gesperrt ist. In diesem Fall wechselt z.B. das erste Steuerlogiksignal CLG1 auf hohen Pegel und das zweite Steuerlogiksignal CLG2 wechselt auf niedrigen Pegel. Wenn der ODT-/Ausgabetreiber 310 als ODT fungiert, ist das Auswahlsteuersignal ODTS freigegeben.

Der Multiplexer 442 gibt in Reaktion auf das Auswahlsteuersignal ODTS das erste Steuerlogiksignal CLG1 oder das zweite Steuerlogiksignal CLG2 aus. Speziell gibt der Multiplexer 442 das zweite Steuerlogiksignal CLG2 aus, wenn das Auswahlsteuersignal ODTS freigegeben ist, und er gibt das erste Steuerlogiksignal CLG1 aus, wenn das Auswahlsteuersignal ODTS gesperrt ist.

Das NOR-Gatter 443 gibt in Reaktion auf ein Ausgabesignal des Multiplexers 441 und auf das interne Datensignal RDAT oder das zweite Steuerlogiksignal CLG2 ein Logiksignal G1 aus. Wenn der als ODT fungierende ODT-/Ausgabetreiber 310 einen Zustand hoher Impedanz einnimmt, wird das zweite Steuerlogiksignal CLG2 und nicht das interne Datensignal RDAT in das NOR-Gatter 443 eingegeben. Wenn der ODT-/Ausgabetreiber 310 als Treiber wirkt, wird das interne Datensignal RDAT in das NOR-Gatter 443 eingegeben. Wenn der ODT-/Ausgabetreiber 310 als ODT wirkt, gibt das NOR-Gatter 443 das logische Signal G1 mit einem niedrigen logischen Pegel aus. Der Inverter 445 invertiert das logische Signal G1 und gibt ein erstes Steuersignal L1 als Ergebnis der Invertierung aus.

Das NAND-Gatter 444 gibt in Reaktion auf ein Ausgabesignal des Multiplexers 442 und auf das interne Datensignal RDAT oder das erste Steuerlogiksignal CLG1 ein Logiksignal G2 aus. Wenn der als ODT wirkende ODT-/Ausgabetreiber 310 einen Zustand hoher Impedanz einnimmt, wird das erste Steuerlogiksignal CLG1 und nicht das interne Datensignal RDAT in das NAND-Gatter 444 eingegeben. Andererseits wird, wenn der ODT-/Ausgabetreiber 310 als Treiber wirkt, das interne Datensignal RDAT in das NAND-Gatter 444 eingegeben. Wenn der ODT-/Ausgabetreiber 310 als ODT wirkt, gibt das NAND-Gatter 444 das logische Signal G2 mit einem hohen logischen Pegel aus. Der Inverter 446 invertiert das logische Signal G2 und gibt ein zweites Steuersignal L2 als Ergebnis der Invertierung aus.

Die zweite Logikschaltung 432 umfasst eine erste und eine zweite Auswahlschaltung 451 und 452 und erste bis dritte Ausgabeschaltungen 453, 454 und 455. Jede Auswahlschaltung 451 und 452 umfasst Multiplexer M1 bis MK. Die Multiplexer M1 bis MK der ersten Auswahlschaltung 451 wählen in Reaktion auf das Auswahlsteuersignal ODT entweder je eines der Bits FDRB1 bis FDRBK des zweiten Impedanzsteuersignals FIS2 oder das zweite Steuerlogiksignal CLG2 aus. Im Detail wählen die Multiplexer M1 bis MK der ersten Auswahlschaltung 451 das zweite Steuerlogiksignal CLG2 aus, wenn das Auswahlsteuersignal ODTS freigegeben ist. Die Multiplexer M1 bis MK der zweiten Auswahlschaltung 452 wählen in Reaktion auf das Auswahlsteuersignal ODTS entweder je eines der Bits FDRB1 bis FDRBK des zweiten Impedanzsteuersignals FIS2 oder je eines der Bits FODB1 bis FODBK des vierten Impedanzsteuersignals FIS4 aus. Im Detail wählen die Multiplexer M1 bis MK der zweiten Auswahlschaltung 452 die Bits FODB1 bis FODBK des vierten Impedanzsteuersignals FIS4 aus, wenn das Auswahlsteuersignal ODTS freigegeben ist.

Jede der ersten bis dritten Ausgabeschaltungen 453, 454 und 455 umfasst NAND-Gatter NA1 bis NAK. Die NAND-Gatter NA1 bis NAK der ersten Ausgabeschaltung 453 empfangen Signale, welche von der ersten Auswahlschaltung 451 ausgegeben werden, und das erste Steuersignal L1 und geben je eines der ersten Auswahlsignale UT1 bis UTK aus. Die NAND-Gatter NA1 bis NAK der zweiten Ausgabeschaltung 454 geben in Reaktion auf Signale, welche von der ersten Auswahlschaltung 451 empfangen werden, und auf das erste Steuersignal L1 je eines der ersten Auswahlsignale US1 bis USK aus. Die NAND-Gatter NA1 bis NAK der dritten Ausgabeschaltung 455 geben in Reaktion auf Signale, welche von der zweiten Auswahlschaltung 452 ausgegeben werden, und auf das erste Steuersignal L1 je eines der ersten Auswahlsignale UF1 bis UFK aus.

Wenn der ODT-/Ausgabetreiber 310 als ODT wirkt, werden die ersten Auswahlsignale UT1 bis UTK, welche von der ersten Ausgabeschaltung 453 ausgegeben werden, auf einem hohen logischen Pegel gehalten und die ersten Auswahlsignale US1 bis USK, welche von der zweiten Ausgabeschaltung 454 ausgegeben werden, werden ebenfalls auf einem hohen logischen Pegel gehalten. Zudem sind einige der Signale, welche in Reaktion auf die Signalausgabe von der zweiten Auswahlschaltung 452 und auf das erste Steuersignal L1 von der dritten Ausgabeschaltung 455 ausgegeben werden, auf einem logisch niedrigen Pegel und die anderen Signale sind auf einem hohen logischen Pegel. Daraus resultiert, dass alle PMOS-Transistoren PS1 bis PSK der zweiten und dritten Pull-up-Schaltung 312 und 313 des ODT-/Ausgabetreibers 310 sperrend geschaltet sind und einige der PMOS-Transistoren PS1 bis PSK der ersten Pull-up-Schaltung 311 leitend geschaltet sind.

Die dritte Logikschaltung 433 umfasst eine erste und eine zweite Auswahlschaltung 461 und 462 und erste bis dritte Ausgabeschaltungen 463, 464 und 465. Jede Auswahlschaltung 461 und 462 umfasst Multiplexer M1 bis MK. Die Multiplexer M1 bis MK der ersten Auswahlschaltung 461 wählen in Reaktion auf das Auswahlsteuersignal ODTS entweder je eines der Bits SDRB1 bis SDRBK des ersten Impedanzsteuersignals FIS1 oder das erste Steuerlogiksignals CLG1 aus. Wenn das Auswahlsteuersignal ODTS freigegeben ist, wählen die Multiplexer M1 bis MK der ersten Auswahlschaltung 461 das erste Steuerlogiksignal CLG1 aus. Die Multiplexer M1 bis MK der zweiten Auswahlschaltung 462 wählen in Reaktion auf das Auswahlsteuersignal ODTS entweder je eines der Bits SDRB1 bis SDRBK des ersten Impedanzsteuersignals FIS1 oder je eines der Bits SODB1 bis SODBK des dritten Impedanzsteuersignals FIS3 aus. Wenn das Auswahlsteuersignal ODTS freigegeben ist, wählen die Multiplexer M1 bis MK der zweiten Auswahlschaltung 462 die Bits SODB1 bis SODBK des dritten Impedanzsteuersignals FIS3 aus.

Jede der ersten bis dritten Ausgabeschaltung 463, 464 und 465 umfasst NOR-Gatter NR1 bis NRK. Die NOR-Gatter NR1 bis NRK der ersten Ausgabeschaltung 463 empfangen korrespondierende Signale, welche von der ersten Auswahlschaltung 461 ausgegeben werden, und das zweite Steuersignal L2 und geben je eines der zweiten Auswahlsignale DT1 bis DTK aus. Die NOR-Gatter NR1 bis NRK der zweiten Ausgabeschaltung 464 empfangen korrespondierende Signale, welche von der ersten Auswahlschaltung 461 ausgegeben werden, und das zweite Steuersignal L2 und geben je eines der zweiten Auswahlsignale DS1 bis DSK aus. Die NOR-Gatter NR1 bis NRK der dritten Ausgabeschaltung 465 empfangen die korrespondierenden Signale, welche von der zweiten Auswahlschaltung 462 ausgegeben werden, und das zweite Steuersignal L2 und geben je eines der zweiten Auswahlsignale DF1 bis DFK aus.

Wenn der ODT-/Ausgabetreiber 310 als ODT wirkt, werden die zweiten Auswahlsignale DT1 bis DTK, welche von der ersten Ausgabeschaltung 463 ausgegeben werden, auf einem niedrigen logischen Pegel gehalten und die zweiten Auswahlsignale DS1 bis DSK, welche von der zweiten Ausgabeschaltung 464 ausgegeben werden, werden ebenfalls auf einem niedrigen logischen Pegel gehalten. Einige der zweiten Auswahlsignale DF1 bis DFK, welche in Reaktion auf die Signalausgabe von der zweiten Auswahlschaltung 462 und auf das zweite Steuersignal L2 von der dritten Ausgabeschaltung 465 ausgegeben werden, sind auf einem hohen logischen Pegel und die anderen Signale sind auf einem niedrigen logischen Pegel. Entsprechend sind alle NMOS-Transistoren NS1 bis NSK der zweiten und dritten Pull-down-Schaltung 315 und 316 des ODT-/Ausgabetreibers 310 sperrend geschaltet und einige der NMOS-Transistoren NS1 bis NSK der ersten Pull-down-Schaltung 314 sind leitend geschaltet.

11 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Impedanzeinstellschaltung 402. Die Impedanzeinstellschaltung 402 umfasst eine erste Impedanzkalibrierschaltung 510, eine zweite Impedanzkalibrierschaltung 520 und eine Auswahlsteuerschaltung 530. Die erste Impedanzkalibrierschaltung 510 umfasst ein erstes Register 511 und einen Inverter 512. Das erste Register 511 speichert ein erstes Impedanzsteuersignal FIS1, welches von einem nicht dargestellten externen Steuergerät über einen Kanal empfangen wird, und gibt es aus. Der Inverter 512 invertiert das erste Impedanzsteuersignal FIS1 und gibt als Ergebnis der Invertierung ein zweites Impedanzsteuersignal FIS2 aus. Die Werte des ersten und zweiten Impedanzsteuersignals FIS1 und FIS2 entsprechen den Werten des ersten und zweiten Impedanzsteuersignals FIS1 und FIS2, welche erhalten werden, wenn unter Verwendung der ersten Impedanzkalibrierschaltung 410 gemäß 9 ein Kalibriervorgang ausgeführt wird. Die zweite Impedanzkalibrierschaltung 520 umfasst ein zweites Register 521 und einen Inverter 522. Das zweite Register 521 speichert ein drittes Impedanzsteuersignal FIS3, welches von dem externen Steuergerät über den Kanal empfangen wird, und gibt es aus. Der Inverter 522 invertiert das dritte Impedanzsteuersignal FIS3 und gibt als Ergebnis der Invertierung ein viertes Impedanzsteuersignal FIS4 aus. Die Werte des dritten und vierten Impedanzsteuersignals FIS3 und FIS4 entsprechen den Werten des dritten und vierten Impedanzsteuersignals FIS3 und FIS4, welche erhalten werden, wenn unter Verwendung der zweiten Impedanzkalibrierschaltung 420 gemäß 9 ein Kalibriervorgang ausgeführt wird. Der Aufbau und die Funktionsweise der Auswahlsteuerschaltung 530 sind analog zum Aufbau und der Funktionsweise der Auswahlsteuerschaltung 430 gemäß den 9 und 10, auf deren obige Beschreibung verwiesen werden kann.

Wie oben ausgeführt, benutzen erfindungsgemäße Impedanzkalibrierschaltungen Spannungen als Referenzspannungen, welche erzeugt werden, wenn der ODT-/Ausgabetreiber arbeitet, wodurch der Versatz in einem übertragenen Signal reduziert wird.

12 zeigt eine Darstellung der Strom-Spannungs-Charakteristika eines Ausgabetreibers, dessen Impedanz mit einem erfindungsgemäßen Verfahren zur Kalibrierung eines Ausgabetreibers kalibriert ist. In 12 zeigen Kennlinien E1 bis E3 und Kennlinien F1 bis F3 Strom-Spannungs-Charakteristika von Pull-down-Schaltungen und von Pull-up-Schaltungen von Ausgabetreibern, deren Impedanzen jeweils mit einem erfindungsgemäßen Verfahren kalibriert sind. Im Detail zeigen die Kennlinien E1 und F1 die Strom-Spannungs-Charakteristika von Ausgabetreibern mit den besten Betriebsbedingungen und die Kennlinien E3 und F3 zeigen die Strom-Spannungs-Charakteristika von Ausgabetreibern mit den schlechtesten Betriebsbedingungen. Die Kennlinien E2 und F2 zeigen die Strom-Spannungs-Charakteristika von Ausgabetreibern mit mittleren Betriebsbedingungen. Da die Impedanzen der Ausgabetreiber unter Verwendung einer der Referenzspannungen VOL und VOH kalibriert werden, wie durch erfindungsgemäße Ausführungsformen vorgeschlagen wird, schneiden sich die Kennlinien E1 bis E3, wenn die Referenzspannung VOL beispielsweise mit einem Pegel von 0,3V verwendet wird, und die Kennlinien F1 bis F3 schneiden sich ebenfalls, wenn die Referenzspannung VOL verwendet wird.

13 zeigt ein Ergebnis einer Simulation, bei welcher die Ausgabetreiber, deren Impedanzen gemäß erfindungsgemäßen Verfahren kalibriert wurden, als Treiber arbeiten. Während der Simulation wurden Variationen im Versatz (Skew) und in der Apertur der über eine parasitäre Kapazität Cp auf einem Kanal übertragenen Signale gemessen, wenn die Spannungen VOL mit 0,3V von den Ausgabetreibern ausgegeben wurden und die Impedanzen der Pull-down-Schaltungen, welche die Strom-Spannungs-Charakteristika der Kennlinien E1 bis E3 gemäß 12 aufweisen, auf 40&OHgr; kalibriert wurden. Zur Vereinfachung werden nachfolgend die Pull-down-Schaltungen, welche die durch die Kennlinien E1 bis E3 angezeigten Strom-Spannungs-Charakteristika aufweisen, jeweils als Pull-down-Schaltungen E1 bis E3 bezeichnet. Werden Spannungen mit einem Wert von 0,75V von den Ausgabetreibern ausgegeben, dann entsprechen die Impedanzen der Pull-down-Schaltungen E1 bis E3 jeweils 42&OHgr;, 44&OHgr; bzw. 48&OHgr;. Wie aus 13 ersichtlich ist, führt eine Erhöhung der parasitären Kapazität Cp zu einer Erhöhung des Versatzes der Pull-down-Schaltungen E1 bis E3, reduziert aber deren Aperturen.

Wie aus 13 ersichtlich ist, variiert der Versatz der Pull-down-Schaltungen E1 bis E3 um 1ps, 0ps, 1ps bzw. 1ps, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen im Versatz sind kleiner als 2ps. Die Variation der Aperturen der Pull-down-Schaltungen E1 bis E3 beträgt 0mV, 1mV, 2mV bzw. 3mV, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen in der Apertur sind kleiner als 4mV. Daher reduzieren erfindungsgemäße Techniken zur Kalibrierung der Impedanzen von Ausgabetreibern die Variationen im Versatz und in der Apertur der Ausgabetreiber unabhängig von den Betriebsbedingungen der Ausgabetreiber, im Gegensatz zur Verwendung des herkömmlichen Verfahrens gemäß 3B. Die Simulation gemäß 13 wurde in einer Umgebung ausgeführt, in welcher durch Übersprechen verursachte Probleme ausgeschlossen waren. Daher können, wenn ein Ausgabetreiber arbeitet, die Variationen im Versatz und in der Apertur weiter reduziert werden.

14 zeigt ein Ergebnis einer Simulation, bei welcher die Ausgabetreiber, deren Impedanzen gemäß erfindungsgemäßen Verfahren kalibriert wurden, als ODT arbeiten. Während der Simulation wurden Variationen im Versatz (Skew) und in der Apertur der über die parasitäre Kapazität Cp auf einem Kanal übertragenen Signale gemessen, wenn die Spannungen VON mit 1,2V von den Ausgabetreibern ausgegeben wurden und die Impedanzen der Pull-down-Schaltungen, welche die Strom-Spannungs-Charakteristika der Kennlinien E1 bis E3 gemäß 12 aufweisen, auf 120&OHgr; kalibriert wurden. Werden Spannungen mit einem Wert von 0,3V von den Ausgabetreibern ausgegeben, dann entsprechen die Impedanzen der Pull-down-Schaltungen E1 bis E3 72&OHgr;, 108&OHgr; bzw. 114&OHgr;. Wie aus 14 ersichtlich ist, variiert der Versatz der Pull-down-Schaltungen E1 bis E3 um 2ps, 2ps, 1ps bzw. 2ps, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen im Versatz sind kleiner als 3ps. Die Variation der Aperturen der Pull-down-Schaltungen E1 bis E3 beträgt 18mV, 20mV, 19mV bzw. 18mV, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen in der Apertur sind kleiner als 21 mV. Effekte der Erfindung werden besonders deutlich, wenn das Simulationsergebnis gemäß 14 mit dem Simulationsergebnis gemäß 15 verglichen wird.

15 zeigt Simulationsergebnisse für Ausgabetreiber, welche als ODTs fungieren, im Vergleich zum Simulationsergebnis gemäß 14. Während der Simulation gemäß 15 wurden Variationen im Versatz (Skew) und in der Apertur der über die parasitäre Kapazität Cp eines Kanals übertragenen Signale gemessen, wenn die Spannungen VOL mit 0,3V von den Ausgabetreibern ausgegeben wurden und die Impedanzen der Pull-down-Schaltungen, welche die Strom-Spannungs-Charakteristika der Kennlinien E1 bis E3 gemäß 12 aufweisen, auf 120&OHgr; kalibriert wurden. Werden Spannungen mit einem Wert von 0,75V von den Ausgabetreibern ausgegeben, dann entsprechen die Impedanzen der Pull-down-Schaltungen E1 bis E3 126&OHgr;, 156&OHgr; bzw. 168&OHgr;. Wie aus 15 ersichtlich ist, variiert der Versatz der Pull-down-Schaltungen E1 bis E3 um 9ps, 5ps, 5ps bzw. 13ps, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen im Versatz sind kleiner als 14ps. Die Variation der Aperturen der Pull-down-Schaltungen E1 bis E3 beträgt 20mV, 28mV, 23mV bzw. 16mV, wenn die parasitäre Kapazität Cp die Werte 2,0pF, 2,5pF, 3,0pF bzw. 3,5pF aufweist, d.h. die Variationen in der Apertur sind kleiner als 29mV. Die in 14 dargestellten Variationen im Versatz und in der Apertur sind wesentlich kleiner als die in 15 dargestellten Variationen im Versatz und in der Apertur. Entsprechend kann für einen Ausgabetreiber, der als ODT arbeitet, die Verwendung der Referenzspannung VOH der Verwendung der Referenzspannung VOL vorgezogen werden, wenn die Impedanzen von Pull-down-Schaltungen des Ausgabetreibers kalibriert werden.

Daher weisen, wie oben ausgeführt ist, eine Impedanzkalibrierschaltung, eine integrierte Schaltung mit der Impedanzkalibrierschaltung und ein Verfahren zum Kalibrieren der Impedanz eines Ausgabetreibers unter Verwendung der Impedanzkalibierschaltung gemäß verschiedenen Ausführungsformen der Erfindung den Vorteil auf, dass ein Versatz eines vom Ausgabetreiber empfangenen Signals reduziert werden kann, wodurch eine entsprechend stabile Signalübertragung ermöglicht wird.


Anspruch[de]
  1. Impedanzeinstellschaltung zum Steuern einer Impedanz einer variablen Impedanzschaltung, gekennzeichnet durch eine Kalibrierschaltung (101), welche eine Nachbildung der variablen Impedanzschaltung umfasst und dafür eingerichtet ist, basierend auf einer Spannung, die in Reaktion auf einen Referenzstrom (Ir) durch die Nachbildung der variablen Impedanzschaltung erzeugbar ist, ein Impedanzsteuersignal (FIS1, FIS2) für die variable Impedanzschaltung zu erzeugen.
  2. Impedanzeinstellschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Kalibrierschaltung (101) ausgeführt ist, um den Referenzstrom (Ir) basierend auf einem angekoppelten Referenzwiderstand (Rz) zu erzeugen.
  3. Impedanzeinstellschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Kalibrierschaltung (101) ausgeführt ist, um den Strom in der Nachbildung der variablen Impedanzschaltung mit einem Strom (Ir) durch den Referenzwiderstand (Rz) in Übereinstimmung zu bringen.
  4. Impedanzeinstellschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die variable Impedanzschaltung eine Pull-up-Schaltung (122) und/oder eine Pull-down-Schaltung (115) umfasst, welche mit einem externen Signalknoten eines integrierten Schaltungsbauelements gekoppelt sind.
  5. Impedanzeinstellschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass

    – die variable Impedanzschaltung eine Pull-down-Schaltung (115) und eine Pull-up-Schaltung (122) umfasst, welche mit einem Signalknoten verbunden sind, der mit einer externen Quelle und/oder Last verbindbar ausgeführt ist,

    – die Nachbildung der variablen Impedanzschaltung eine Nachbildung der Pull-down-Schaltung (115) und eine Nachbildung der Pull-up-Schaltung (122) umfasst,

    – die Kalibrierschaltung (101) ausgeführt ist, um einen Strom in der Nachbildung der Pull-down-Schaltung (115) zu erzeugen und ein erstes Impedanzsteuersignal (FIS1) an die Pull-down-Schaltung (115) und an die Nachbildung der Pull-down-Schaltung (115) basierend auf einer Spannung anzulegen, welche in Reaktion auf den Strom durch die Nachbildung der Pull-down-Schaltung (115) in der Nachbildung der Pull-down-Schaltung (115) erzeugbar ist, und

    – die Kalibrierschaltung (101) weiter ausgeführt ist, um einen Strom in der Nachbildung der Pull-up-Schaltung (122) zu erzeugen und ein zweites Impedanzsteuersignal (FIS2) an die Pull-up-Schaltung (122) und an die Nachbildung der Pull-up-Schaltung (122) basierend auf einer Spannung anzulegen, welche in Reaktion auf den Strom durch die Nachbildung der Pull-up-Schaltung (122) in der Nachbildung der Pull-up-Schaltung (122) erzeugbar ist.
  6. Impedanzeinstellschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Pull-up-Schaltung (122) und die Pull-down-Schaltung (115) Teil eines Ausgabetreibers und/oder eines auf einem Chip angeordneten Abschlusses (ODT) sind.
  7. Impedanzeinstellschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Kalibrierschaltung (101) folgende Komponenten umfasst:

    – einen ersten Stromspiegel, welcher ausgeführt ist, um den Strom (Ir) durch den Referenzwiderstand (Rz) und den Strom (Im1) in der Nachbildung der Pull-down-Schaltung (115) in Übereinstimmung zu bringen,

    – einen ersten Impedanzsteuersignalgenerator, welcher ausgeführt ist, um in Abhängigkeit von der Spannung der Nachbildung der Pull-down-Schaltung (115) das erste Impedanzsteuersignal (FIS1) zu erzeugen, um die Spannung der Nachbildung der Pull-down-Schaltung (115) im Wesentlichen an eine erste Referenzspannung (VOL, VOH) anzugleichen,

    – einen zweiten Stromspiegel, welcher ausgeführt ist, um den Strom (Ir) durch den Referenzwiderstand (Rz) mit dem Strom in der Nachbildung der Pull-up-Schaltung (122) in Übereinstimmung zu bringen, und

    – einen zweiten Impedanzsteuersignalgenerator, welcher ausgeführt ist, um in Abhängigkeit von der Spannung der Nachbildung der Pull-up-Schaltung (122) das zweite Impedanzsteuersignal (FIS2) zu erzeugen, um die Spannung der Nachbildung der Pull-up-Schaltung (122) im Wesentlichen an eine zweite Referenzspannung (VOH, VOL) anzugleichen.
  8. Impedanzeinstellschaltung nach Anspruch 7, dadurch gekennzeichnet, dass der erste Impedanzsteuersignalgenerator folgende Komponenten umfasst:

    – einen ersten Komparator (113), welcher ausgeführt ist, um in Abhängigkeit von einem Vergleich der Spannung der Nachbildung der Pull-down-Schaltung (115) mit der ersten Referenzspannung (VOL, VOH) ein erstes Vergleichssignal (FCS1) zu erzeugen, und

    – ein erstes Register (102), welches ausgeführt ist, um das erste Impedanzsteuersignal (FIS1) in Reaktion auf das erste Vergleichssignal (FCS1) zu vergrößern und/oder zu verkleinern, und der zweite Impedanzsteuersignalgenerator folgende Komponenten umfasst:

    – einen zweiten Komparator (124), welcher ausgeführt ist, um in Abhängigkeit von einem Vergleich der Spannung der Nachbildung der Pull-up-Schaltung (122) mit der zweiten Referenzspannung (VOH, VOL) ein zweites Vergleichssignal (FCS2) zu erzeugen, und

    – ein zweites Register (103), welches ausgeführt ist, um das zweite Impedanzsteuersignal (FIS2) in Reaktion auf das zweite Vergleichssignal (FCS2) zu vergrößern und/oder zu verkleinern.
  9. Impedanzeinstellschaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die erste Referenzspannung einen ersten Pegel eines hohen logischen oder eines niedrigen logischen Referenzspannungspegels (VOH, VOL) aufweist und die zweite Referenzspannung einen zweiten Pegel des hohen logischen oder des niedrigen logischen Referenzspannungspegels (VOH, VOL) aufweist.
  10. Impedanzeinstellschaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Pull-down-Schaltung (115) und die Pull-up-Schaltung (122) Teil eines Ausgabetreibers sind, wobei die erste Referenzspannung den niedrigen logischen Referenzspannungspegel (VOL) aufweist und die zweite Referenzspannung den hohen logischen Referenzspannungspegel (VOH) aufweist.
  11. Impedanzeinstellschaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Pull-down-Schaltung (115) und die Pull-up-Schaltung (122) Teil eines ODT sind, wobei die erste Referenzspannung den hohen logischen Referenzspannungspegel (VOH) aufweist und die zweite Referenzspannung den niedrigen logischen Referenzspannungspegel (VOL) aufweist.
  12. Impedanzeinstellschaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die Kalibrierschaltung (101) folgende Komponenten umfasst:

    – einen Stromspiegel, welcher ausgeführt ist, um den Strom (Ir) durch den Referenzwiderstand (Rz) und den Strom in der Nachbildung der variablen Impedanzschaltung in Übereinstimmung zu bringen, und

    – einen Impedanzsteuersignalgenerator, welcher ausgeführt ist, um in Abhängigkeit von der Spannung der Nachbildung der variablen Impedanzschaltung das Impedanzsteuersignal (FIS1, FIS2) zu erzeugen, um die Spannung der Nachbildung der variablen Impedanzschaltung im Wesentlichen an eine Referenzspannung (VOL, VOH) anzugleichen.
  13. Impedanzeinstellschaltung nach Anspruch 12, dadurch gekennzeichnet, dass der Impedanzsteuersignalgenerator folgende Komponenten umfasst:

    – einen Komparator, welcher ausgeführt ist, um in Abhängigkeit von einem Vergleich der Spannung der Nachbildung der variablen Impedanzschaltung mit der Referenzspannung (VOL, VOH) ein Vergleichssignal zu erzeugen, und

    – ein Register, welches ausgeführt ist, um das Impedanzsteuersignal in Reaktion auf das Vergleichssignal zu vergrößern und/oder zu verkleinern.
  14. Impedanzeinstellschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der Komparator einen ersten Komparator umfasst und der Stromspiegel folgende Komponenten umfasst:

    – eine erste Stromquelle (112), welche ausgeführt ist, um in Reaktion auf ein Stromsteuersignal den Strom (Ir) durch den Referenzwiderstand (Rz) zu erzeugen,

    – eine zweite Stromquelle (114), welche ausgeführt ist, um in Reaktion auf das Stromsteuersignal den Strom durch die Nachbildung der variablen Impedanzschaltung zu erzeugen, und

    – einen zweiten Komparator (113), welcher ausgeführt ist, um in Abhängigkeit von einem Vergleich der Referenzspannung (VOL, VOH) mit einer Spannung (V1), welche in Reaktion auf den Strom (Ir) durch den Referenzwiderstand (Rz) erzeugbar ist, das Stromsteuersignal zu erzeugen.
  15. Impedanzeinstellschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der Komparator einen ersten Komparator umfasst, die Referenzspannung eine erste Referenzspannung umfasst und der Stromspiegel folgende Komponenten umfasst:

    – eine erste Stromquelle (112), welche ausgeführt ist, um in Reaktion auf ein Stromsteuersignal den Strom (Ir) durch den Referenzwiderstand (Rz) zu erzeugen,

    – eine zweite Stromquelle (114), welche ausgeführt ist, um in Reaktion auf das Stromsteuersignal den Strom durch die Nachbildung der variablen Impedanzschaltung zu erzeugen, und

    – einen zweiten Komparator (113), welcher ausgeführt ist, um in Abhängigkeit von einem Vergleich einer zweiten Referenzspannung mit einer Spannung (V1), welche in Reaktion auf den Strom (Ir) durch den Referenzwiderstand (Rz) erzeugbar ist, das Stromsteuersignal zu erzeugen.
  16. Impedanzeinstellschaltung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die variable Impedanzschaltung und die Nachbildung der variablen Impedanzschaltung jeweils eine Mehrzahl von Widerständen umfassen, welche in Reaktion auf das Impedanzsteuersignal (FIS1, FIS2) selektiv parallel koppelbar sind.
  17. Impedanzeinstellschaltung nach einem der Ansprüche 2 bis 16, dadurch gekennzeichnet, dass Kalibrierschaltung (101) als Teil eines integrierten Schaltungsbauelements ausgeführt ist, welche an einem externen Anschluss (111) des integrierten Schaltungsbauelements mit dem Referenzwiderstand (Rz) gekoppelt ist.
  18. Integriertes Schaltungsbauelement, gekennzeichnet durch eine Impedanzeinstellschaltung nach einem der Ansprüche 1 bis 17 und eine variable Impedanzschaltung, welche eine Pull-down-Schaltung (115) und/oder eine Pull-up-Schaltung (122) umfasst, die mit einem externen Signalknoten des integrierten Schaltungsbauelements gekoppelt sind.
  19. Integriertes Schaltungsbauelement,

    gekennzeichnet durch

    – eine Pull-down-Schaltung mit variabler Impedanz und eine Pull-up-Schaltung mit variabler Impedanz, die mit einem externen Signalknoten gekoppelt sind,

    – eine erste Kalibrierschaltung (410), die dafür eingerichtet ist, ein erstes und ein zweites Impedanzsteuersignal (FIS1, FIS2) für die Pull-down-Schaltung und die Pull-up-Schaltung zu erzeugen,

    – eine zweite Kalibrierschaltung (420), die dafür eingerichtet ist, ein drittes und ein viertes Impedanzsteuersignal (FIS3, FIS4) für die Pull-down-Schaltung und die Pull-up-Schaltung zu erzeugen, und

    – eine Auswahlschaltung (430), die dafür eingerichtet ist, das erste, zweite, dritte und vierte Impedanzsteuersignal (FIS1, FIS2, FIS3, FIS4) zu empfangen, in Reaktion auf einen ersten Zustand eines Auswahlsteuersignals das erste und dritte Impedanzsteuersignal (FIS1, FIS3) an die Pull-up-Schaltung bzw. die Pull-down-Schaltung anzulegen und in Reaktion auf einen zweiten Zustand des Auswahlsteuersignals das zweite und vierte Impedanzsteuersignal (FIS2, FIS4) an die Pull-up-Schaltung bzw. die Pull-down-Schaltung anzulegen.
  20. Integriertes Schaltungsbauelement nach Anspruch 19, dadurch gekennzeichnet, dass der erste Zustand des Auswahlsteuersignals mit einem Betrieb der Pull-down-Schaltung und der Pull-up-Schaltung als Ausgabetreiber korrespondiert und der zweite Zustand des Auswahlsteuersignals mit einem Betrieb der Pull-down-Schaltung und der Pull-up-Schaltung als ODT korrespondiert.
  21. Integriertes Schaltungsbauelement nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass

    – die erste Kalibrierschaltung (410) eine erste Nachbildung der Pull-down-Schaltung und eine erste Nachbildung der Pull-up-Schaltung umfasst und ausgeführt ist, um basierend auf entsprechenden Spannungen, die in Reaktion auf einen ersten Referenzstrom an der ersten Nachbildung der Pull-down-Schaltung und/oder der ersten Nachbildung der Pull-up-Schaltung erzeugt werden, das erste oder zweite Impedanzsteuersignal (FIS1, FIS2) zu erzeugen, und

    – die zweite Kalibrierschaltung (420) eine zweite Nachbildung der Pull-down-Schaltung und eine zweite Nachbildung der Pull-up-Schaltung umfasst und ausgeführt ist, um basierend auf entsprechenden Spannungen, die in Reaktion auf einen zweiten Referenzstrom an der zweiten Nachbildung der Pull-down-Schaltung und/oder der zweiten Nachbildung der Pull-up-Schaltung erzeugt werden, das dritte oder vierte Impedanzsteuersignal (FIS3, FIS4) zu erzeugen.
  22. Integriertes Schaltungsbauelement nach Anspruch 21, dadurch gekennzeichnet, dass die erste und zweite Kalibrierschaltung ausgeführt sind, um basierend auf einem ersten und zweiten angekoppelten Referenzwiderstand den ersten und zweiten Referenzstrom zu erzeugen.
  23. Integriertes Schaltungsbauelement nach Anspruch 22, dadurch gekennzeichnet, dass

    – die erste Kalibrierschaltung (410) ausgeführt ist, um einen Strom in der ersten Nachbildung der Pull-down-Schaltung an einen Strom durch den ersten Referenzwiderstand anzugleichen und um basierend auf einer Spannung, die in Reaktion auf den Strom in der ersten Nachbildung der Pull-down-Schaltung in der ersten Nachbildung der Pull-down-Schaltung erzeugt wird, das erste Impedanzsteuersignal (FIS1) zu erzeugen,

    – die erste Kalibrierschaltung (410) weiter ausgeführt ist, um einen Strom in der ersten Nachbildung der Pull-up-Schaltung an den Strom durch den ersten Referenzwiderstand anzugleichen und um basierend auf einer Spannung, die in Reaktion auf den Strom in der ersten Nachbildung der Pull-up-Schaltung in der ersten Nachbildung der Pull-up-Schaltung erzeugt wird, das zweite Impedanzsteuersignal (FIS2) zu erzeugen,

    – die zweite Kalibrierschaltung (420) ausgeführt ist, um einen Strom in der zweiten Nachbildung der Pull-down-Schaltung an einen Strom durch den zweiten Referenzwiderstand anzugleichen und um basierend auf einer Spannung, die in Reaktion auf den Strom in der zweiten Nachbildung der Pull-down-Schaltung in der zweiten Nachbildung der Pull-down-Schaltung erzeugt wird, das dritte Impedanzsteuersignal (FIS3) zu erzeugen, und

    – die zweite Kalibrierschaltung (420) weiter ausgeführt ist, um einen Strom in der zweiten Nachbildung der Pull-up-Schaltung an den Strom durch den zweiten Referenzwiderstand anzugleichen und um basierend auf einer Spannung, die in Reaktion auf den Strom in der zweiten Nachbildung der Pull-up-Schaltung in der zweiten Nachbildung der Pull-up-Schaltung erzeugt wird, das vierte Impedanzsteuersignal (FIS4) zu erzeugen.
  24. Integriertes Schaltungsbauelement nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, dass die erste Kalibrierschaltung (510) folgende Komponenten umfasst:

    – ein erstes Register (511), welches ausgeführt ist, um das erste Impedanzsteuersignal (FIS1) zu speichern, und

    – einen ersten Inverter (512), welcher ausgeführt ist, um das gespeicherte erste Impedanzsteuersignal (FIS1) zu empfangen und das gespeicherte erste Impedanzsteuersignal (FIS1) zu invertieren, um das zweite Impedanzsteuersignal (FIS2) zu erzeugen,

    und die zweite Kalibrierschaltung (520) folgende Komponenten umfasst:

    – ein zweites Register (521), welches ausgeführt ist, um das dritte Impedanzsteuersignal (FIS3) zu speichern, und

    – einen zweiten Inverter (522), welcher ausgeführt ist, um das gespeicherte dritte Impedanzsteuersignal (FIS3) zu empfangen und das gespeicherte dritte Impedanzsteuersignal (FIS3) zu invertieren, um das vierte Impedanzsteuersignal (FIS4) zu erzeugen.
  25. Impedanzsteuerverfahren für eine variable Impedanzschaltung, gekennzeichnet durch die Schritte:

    – Erzeugen einer Spannung an einer Nachbildung der variablen Impedanzschaltung in Reaktion auf einen Referenzstrom (Ir) und

    – Erzeugen eines Impedanzsteuersignals (FIS1, FIS2) für die variable Impedanzschaltung basierend auf der Spannung an der Nachbildung der variablen Impedanzschaltung.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass der Referenzstrom (Ir) basierend auf einem Referenzwiderstand (Rz) erzeugt wird.
  27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass das Erzeugen der Spannung an der Nachbildung der variablen Impedanzschaltung in Reaktion auf den Referenzstrom (Ir) umfasst, dass der Strom in der Nachbildung der variablen Impedanzschaltung an den Strom (Ir) durch den Referenzwiderstand (Rz) angeglichen wird, um dadurch die Spannung an der Nachbildung der variablen Impedanzschaltung zu erzeugen.
  28. Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass die variable Impedanzschaltung eine Pull-down-Schaltung (115) und eine Pull-up-Schaltung (122) umfasst, welche mit einem externen Signalknoten eines integrierten Schaltungsbauelements gekoppelt sind, wobei die Nachbildung der variablen Impedanzschaltung eine Nachbildung der Pull-down-Schaltung (115) und eine Nachbildung der Pull-up-Schaltung (122) umfasst und das Verfahren folgende Schritte umfasst:

    – Erzeugen eines Stroms in der Nachbildung der Pull-down-Schaltung (115),

    – Anlegen eines ersten Impedanzsteuersignals (FIS1) an die Pull-down-Schaltung (115) und an die Nachbildung der Pull-down-Schaltung (115) basierend auf einer Spannung, die in Reaktion auf den Strom durch die Nachbildung der Pull-down-Schaltung (115) in der Nachbildung der Pull-down-Schaltung (115) erzeugt wird,

    – Erzeugen eines Stroms in der Nachbildung der Pull-up-Schaltung (122) und

    – Anlegen eines zweiten Impedanzsteuersignals (FIS2) an die Pull-up-Schaltung (122) und an die Nachbildung der Pull-up-Schaltung (122) basierend auf einer Spannung, die in Reaktion auf den Strom durch die Nachbildung der Pull-up-Schaltung (122) in der Nachbildung der Pull-up-Schaltung (122) erzeugt wird.
  29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die Pull-up-Schaltung (122) und die Pull-down-Schaltung (115) als Teil eines Ausgabetreibers und/oder eines auf einem Chip angeordneten Abschlusses (ODT) ausgeführt werden.
  30. Verfahren nach Anspruch 28 oder 29, weiter gekennzeichnet durch die Schritte:

    – Angleichen des Stroms (Ir) durch den Referenzwiderstand (Rz) an den Strom in der Nachbildung der Pull-down-Schaltung (115),

    – Erzeugen des ersten Impedanzsteuersignals (FIS1) in Abhängigkeit von der Spannung der Nachbildung der Pull-down-Schaltung (115), um die Spannung der Nachbildung der Pull-down-Schaltung (115) im Wesentlichen an eine erste Referenzspannung (VOL, VOH) anzugleichen,

    – Angleichen des Stroms (Ir) durch den Referenzwiderstand (Rz) an den Strom in der Nachbildung der Pull-up-Schaltung (122),

    – Erzeugen des zweiten Impedanzsteuersignals (FIS2) in Abhängigkeit von der Spannung der Nachbildung der Pull-up-Schaltung (122), um die Spannung der Nachbildung der Pull-up-Schaltung (122) im Wesentlichen an eine zweite Referenzspannung (VOH, VOL) anzugleichen.
  31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass die erste Referenzspannung einen ersten Pegel von einem hohen logischen und einem niedrigen logischen Referenzspannungspegel (VOH, VOL) aufweist und die zweite Referenzspannung den zweiten Pegel des hohen logischen und des niedrigen logischen Referenzspannungspegels (VOH, VOL) aufweist.
  32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Pull-down-Schaltung (115) und die Pull-up-Schaltung (122) als Teil eines Ausgabetreibers ausgeführt werden, wobei die erste Referenzspannung den niedrigen logischen Referenzspannungspegel (VOL) aufweist und die zweite Referenzspannung den hohen logischen Referenzspannungspegel (VOH) aufweist.
  33. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Pull-down-Schaltung (115) und die Pull-up-Schaltung (122) als Teil eines ODT ausgeführt werden, wobei die erste Referenzspannung den hohen logischen Referenzspannungspegel (VOH) aufweist und die zweite Referenzspannung den niedrigen logischen Referenzspannungspegel (VOL) aufweist.
Es folgen 16 Blatt Zeichnungen






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