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Dokumentenidentifikation DE112004001501T5 08.06.2006
Titel Gesteuerte Substratspannung für Speicherschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Pöchmüller, Peter, 01324 Dresden, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Aktenzeichen 112004001501
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, EP, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG
WO-Anmeldetag 17.08.2004
PCT-Aktenzeichen PCT/EP2004/009188
WO-Veröffentlichungsnummer 2005022541
WO-Veröffentlichungsdatum 10.03.2005
Date of publication of WO application in German translation 08.06.2006
Veröffentlichungstag im Patentblatt 08.06.2006
IPC-Hauptklasse G11C 5/14(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/404(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/4074(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]
Gebiet der Erfindung

Die Erfindung betrifft allgemein integrierte Halbleiterspeicherschaltungen (IC), wie z.B. DRAM-Speicherschaltungen (DRAM – dynamic random access memory), und insbesondere eine gesteuerte Substratspannung für solche integrierten Schaltungen.

Hintergrund der Erfindung

DRAM-Speicherschaltungen sind von allen integrierten Halbleiterschaltungen (ICs) die am häufigsten hergestellten Produkte. DRAMs sind Datenspeichervorrichtungen, die Daten als Ladung in einem Speicherkondensator speichern. In einem DRAM-Speicher ist in der Regel ein Speicherzellenfeld enthalten. Jede Speicherzelle umfasst einen Speicherkondensator und einen Transistor zum Übertragen von Ladungen von und zu dem Speicherkondensator. Jede Speicherzelle wird durch eine Wortleitung („WL") adressiert. Der Zugriff auf die Speicherzelle erfolgt durch ein Bitleitungspaar („BL"). Die Wortleitung steuert den Transistor so, dass der Transistor den Speicherkondensator mit dem Bitleitungspaar verbindet bzw. den Speicherkondensator von dem Bitleitungspaar entkoppelt, um Daten in die Speicherzelle zu schreiben, bzw. um Daten aus der Speicherzelle auszulesen. Mehrere Wortleitung gehen mit mehreren Speicherzellenreihen einher, während mehrere Bitleitungspaare mehreren Speicherzellenspalten entsprechen.

DRAM-Bausteine mit Speicherzellenfeldern sollten so ausgeführt sein, dass möglichst geringe Leckströme auftreten, damit möglichst hohe Speicherzeiten zur Verfügung gestellt werden können. Daher ist die Substratspannung in der Regel mit negativen Spannungspegeln, wie z.B. –0,5 V, verbunden, um Leckströme zu verringern. Dies kann jedoch zu einer erhöhten Spannung zwischen Source-Anschluss und Substrat führen, wodurch die Schwellenspannung steigt und die Leistung des Bauelements beeinträchtigt wird (z.B. durch einen verringerten Rückschreibestrom). Zusätzlich kann es möglich sein, dass die DRAM-Speicher kein gemeinsames Substrat haben, sondern über individuelle Substratwannen verfügen. Beispiele für solche DRAM-Speichervorrichtungen sind DRAMs mit SOI-Materialien (SOI – silicon on insulator) und vertikale (z.B. Grabentechnologie einsetzende) DRAM-Speicher, bei denen es aufgrund eines Buried Strap („BS") über die Zelldimension hinausgehend zu einer Abschnürung des zugrunde liegenden Substrats kommt. Der Buried Strap sorgt für eine Ausdiffusion aus dem Graben zum Drain-Anschluss der Speicherzellenfeld-Vorrichtung, wodurch eine Verbindung entsteht. Da der Buried Strap horizontal ausdiffundiert, kann es zu einer Verbindung mit dem nächsten Graben kommen, wodurch die Wanne isoliert wird.

Aus diesem Grund ist es wünschenswert, ein Verfahren zur Verfügung zu stellen, mit dem die ansteigende Schwellenspannung im Speicherzellenfeld verhindert werden kann. In den beispielhaften Ausführungsformen der Erfindung wird die Spannung der Substratwanne während des Betriebs der Speichervorrichtung angepasst. Dadurch kann die Wirkung auf das Substrat verringert werden (d.h. Schwankungen der Schwellenspannung aufgrund von Schwankungen der Substratspannung) und daher während der Aktivierung der Wortleitung („WL") eine verbesserte Funktion der Speicherzellenfeld-Vorrichtung (d.h. eine verringerte Datenkorruption) zur Folge haben.

Kurze Beschreibung der Zeichnungen

Die oben genannten und weitere Vorteile der Erfindung werden im folgenden anhand der beigefügten Zeichnungen näher erläutert. Dabei beziehen sich gleiche Bezugszeichen in den unterschiedlichen Figuren auf gleiche Bauteile. Es zeigen:

1 zeigt in Diagrammform eine bekannte DRAM-Schaltungsanordnung;

2 zeigt in Diagrammform eine DRAM-Schaltungsanordnung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung;

3 zeigt ein bekanntes vertikales Speicherzellen-Layout; und

4 zeigt ein Diagramm einer beispielhaften Ausführungsform eines vertikalen Speicherzellen-Layouts mit Substratkontaktierungen gemäß der vorliegenden Erfindung.

Detaillierte Beschreibung

In der vorliegenden Beschreibung wird die Herstellung und die Verwendung der unterschiedlichen Ausführungsformen der vorliegenden Erfindung im Zusammenhang mit spezifischen Ausleseverfahren und Spannungsbedingungen erläutert. Es wird jedoch darauf hingewiesen, dass die vorliegenden Erfindung eine Vielzahl erfinderischer Konzepte aufweist, die in verschiedensten Ausführungsformen verwendet werden können. Die hier erläuterten spezifischen Ausführungsformen sollen lediglich bestimmte Arten der Herstellung und Verwendung der vorliegenden Erfindung aufzeigen, den Umfang der Erfindung jedoch nicht begrenzen.

Die vorliegende Erfindung beschreibt ein Verfahren, mit dem ein Ansteigen der Schwellenspannung in DRAM-Speichervorrichtungen eingeschränkt werden kann, wodurch die Leistung der Speichervorrichtung im Betrieb verbessert wird. Die Verwendung der hier beschriebenen Substratkontaktierungen kann variierbare Substratspannungen während des Betriebs des DRAM-Speichers zur Verfügung stellen. Die Substratkontaktierungen können die Vorspannung der aktivierten Speicherzellen verändern, während die Vorspannung der inaktiven Speicherzellen gleich bleibt. Dadurch kann die Wirkung auf das Substrat verringert werden (d.h. Schwankungen der Schwellenspannung aufgrund von Schwankungen der Substratspannung) und daher während der Aktivierung der Wortleitung („WL") eine verbesserte Funktion der Speicherzellenfeld-Vorrichtung (d.h. eine verringerte Datenkorruption) zur Folge haben.

1 zeigt in Diagrammform eine bekannte DRAM-Schaltungsanordnung 100. Die Endstufe eines Wortleitungstreibers 100 betreibt die Wortleitung WL 120, die mit den Speicherzellen 130 und 140 verbunden ist. Aus den Speicherzellen 130 und 140 werden Werte über Bitleitungen („BL") 137 bzw. 147 ausgelesen. Die Speicherzellen 130 und 140 weisen die Transistorschaltungen 133 bzw. 143 auf. Die Substratwannen 135 und 145 der Transistoren 133 und 143 sind jeweils mit einem festen Potential von –0,5 V verbunden.

In einer beispielhaften Ausführungsform der vorliegenden Erfindung kann die Schaltungsanordnung 100 so verändert werden, dass sie einen Transistor 210, eine Substratkontaktierung 220 und einen Widerstand 230, wie in 2 gezeigt, aufweist. Der Source-Anschluss 213 und das Gate 215 des Transistors 210 können mit der Endstufe 110 und den Wortleitungen 120, 220 verbunden sein. Der Drain-Anschluss 217 des Transistors 210 kann über die Substratkontaktierung 220 mit dem Widerstand 230 verbunden sein. Der Transistor 210 ist mit der Substratkontaktierung 220 verbunden, die wiederum mit den Substratwannen 135 und 145 der Speicherzellen 130 und 140 verbunden ist. In manchen beispielhaften Ausführungsformen kann eine Substratkontaktierung, z.B. 220, mit den Substratwannen aller mit einer Wortleitung WL 120 verbundenen Speicherzellenfeld-Vorrichtungen verbunden sein. In der in 2 dargestellten beispielhaften Ausführungsform wird, wenn WL 120 inaktiv ist, die Substratkontaktierung 220 über den Widerstand 230 mit einem festen Potential von –0,5 V verbunden. Sobald WL 120 aktiviert wird, wird das Potential an der Substratkontaktierung 220 auf 0 Volt eingestellt, so lange bis der durchgeschaltete Widerstand des Transistorschalters 210 wesentlich geringer ist (z.B. 5–10 mal niedriger) als der Widerstandswert des Widerstands 230. Dies kann zu einer verringerten Substratwirkung und zu einer verbesserten Leistung der Speicherzellenfeld-Vorrichtung während der Aktivierung von WL 120 führen.

3 zeigt in Diagrammform ein bekanntes vertikales Speicherzellen-Layout 300. Die in einem Graben enthaltenen Speicherzellen 310 weisen jeweils einen einzelnen Buried Strap (schwarz dargestellt) auf. Die Speicherzellen 310 werden durch ihre jeweiligen Wortleitungen WL 320 adressiert und weisen entsprechende nicht-isolierte (d.h. mit einem Wafersubstrat verbundene) Substratwannen 330 auf.

In den beispielhaften Ausführungsformen der vorliegenden Erfindung können Substrat-Kontaktierungsreihen 410 vorgesehen werden, wie in dem beispielhaften vertikalen Speicherzellen-Layout von 4 dargestellt ist. In manchen Ausführungsformen kann jede Substrat-Kontaktierungsreihe 410 einer entsprechenden Substratkontaktierung 220 (siehe auch 2) zugeordnet sein, wodurch, wie oben beschrieben, an den Substratwannen 430 ein bestimmter Spannungspegel angelegt wird.

Vorstehend wurden beispielhafte Ausführungsform der vorliegenden Erfindung detailliert beschrieben. Dem Fachmann ist jedoch klar, das verschiedene Modifikationen vorgenommen werden können, ohne über den in den nachfolgenden Ansprüchen beschriebenen Sinn und den Umfang der Erfindung hinauszugehen.

Zusammenfassung Gesteuerte Substratspannung für Speicherschalter

Durch aktive Steuerung der Substratkontaktierungen in Speichervorrichtungen können während des Betriebs der Vorrichtung variierbare Substratspannungen vorgesehen werden. Die Substratkontaktierungen können zum Einstellen der Vorspannung von Schaltern in aktivierten Speicherzellen verwendet werden, während die Vorspannung von Schaltern in inaktiven Speicherzellen beibehalten wird. Dadurch kann die Wirkung auf das Substrat verringert werden (d.h. Schwankungen der Schwellenspannung aufgrund von Schwankungen der Substratspannung) und daher während der Aktivierung der Wortleitung („WL") eine verbesserte Funktion der Speicherzellenfeld-Vorrichtung (d.h. eine verringerte Datenkorruption) zur Folge haben.

Figurenbeschriftung
  • 1

    Prior Art – Stand der Technik
  • 3

    Prior Art – Stand der Technik

Anspruch[de]
  1. DRAM-Speichervorrichtung umfassend:

    – eine Speicherzelle mit einem Transistor, der eine Substratwanne aufweist; und

    – eine mit der Substratwanne verbundene Spannungseinstelleinrichtung zum Anpassen einer Spannung auf der Substratwanne.
  2. Vorrichtung nach Anspruch 1, umfassend einen mit der Speicherzelle verbundenen Eingang zum Zugreifen auf die Speicherzelle, wobei die Spannungseinstelleinrichtung mit dem Eingang verbunden ist und auf eine Aktivierung des Eingangs mit einem Anpassen der Spannung auf der Substratwanne reagiert.
  3. Vorrichtung nach Anspruch 2, wobei der Eingang eine Wortleitung ist.
  4. Vorrichtung nach Anspruch 2, wobei die Spannungseinstelleinrichtung einen mit dem Eingang und der Substratwanne verbunden Schalter umfasst, wobei der Schalter auf eine Aktivierung des Eingangs mit einem Initiieren der Spannungsanpassung auf der Substratwanne reagiert.
  5. Vorrichtung nach Anspruch 4, wobei die Spannungseinstelleinrichtung einen Knoten auf einer vorgegebenen Spannung umfasst, die an den Schalter gekoppelt ist.
  6. Vorrichtung nach Anspruch 4, wobei der Knoten mit der Substratwanne verbunden ist.
  7. Vorrichtung nach Anspruch 5, wobei die Spannungseinstelleinrichtung einen zwischen dem Schalter und dem Knoten in Reihe geschalteten Widerstand umfasst.
  8. Vorrichtung nach Anspruch 7, wobei der Schalter einen Transistor umfasst, wobei der Transistor ein mit dem Eingang verbundenes Gate, einen mit dem Widerstand und mit der Substratwanne verbundenen Drain-Anschluss, sowie einen mit einer Spannungsquelle verbundenen Source-Anschluss umfasst.
  9. Vorrichtung nach Anspruch 5, wobei die Spannungseinstelleinrichtung einen weiteren Knoten auf einem weiteren vorgegebenen Spannung aufweist, wobei die Spannung an den Schalter gekoppelt ist.
  10. Vorrichtung nach Anspruch 9, wobei die Spannungseinstelleinrichtung einen in Reihe geschalteten Widerstand zwischen dem zuerst genannten Knoten und dem Schalter aufweist, wobei der Schalter auf eine Aktivierung des Eingangs mit einem Verbinden des Widerstand mit dem weiteren Knoten reagiert, wobei die Substratwanne mit dem Widerstand verbunden ist.
  11. Vorrichtung nach Anspruch 10, wobei die zuerst genannte Spannung etwa –0,5 Volt und die weitere Spannung etwa 0 Volt beträgt.
  12. Vorrichtung nach Anspruch 1, die mehrere Speicherzellen mit miteinander verbundenen Substratwannen aufweist, die ebenfalls mit der Spannungseinstelleinrichtung verbunden sind.
  13. Vorrichtung zum Steuern des Zugriffs auf ein Datenspeicherelement in einer Speichervorrichtung, umfassend:

    – einen Transistor zum Zugreifen auf das Datenspeicherelement, wobei der Transistor eine Substratwanne umfasst; und

    – eine mit der Substratwanne verbundene Schaltung zum Anpassen einer Spannung auf der Substratwanne.
  14. Vorrichtung nach Anspruch 13, die einen mit dem Transistor verbundenen Eingang zum Steuern des Zugriffs auf das Datenspeicherelement aufweist, wobei die Schaltung mit dem Eingang verbunden ist und auf eine Aktivierung des Eingangs mit einem Anpassen der Spannung auf der Substratwanne reagiert.
  15. Vorrichtung nach Anspruch 14, wobei die Schaltung einen mit dem Eingang verbundenen Schalter umfasst, wobei der Schalter auf einer Aktivierung des Eingangs mit einem Initiieren der Spannungsanpassung auf der Substratwanne reagiert.
  16. Vorrichtung nach Anspruch 15, wobei die Schaltung einen Knoten auf einer vorgegebenen Spannung umfasst, die an den Schalter gekoppelt ist.
  17. Vorrichtung nach Anspruch 16, wobei die Schaltung einen weiteren Knoten auf einer weiteren vorgegebenen Spannung, die an den Schalter gekoppelt ist, umfasst.
  18. Vorrichtung nach Anspruch 17, wobei die Schaltung einen in Reihe geschalteten Widerstand zwischen dem zuerst genannten Knoten und dem Schalter aufweist, wobei der Schalter auf einer Aktivierung des Eingangs mit einem Verbinden des Widerstand mit dem weiteren Knoten reagiert, wobei die Substratwanne mit dem Widerstand verbunden ist.
  19. Vorrichtung nach Anspruch 13, wobei das Datenspeicherelement einen Kondensator umfasst.
  20. Verfahren zum Zugreifen auf einen Datenspeicherkondensator in einer Speichervorrichtung, wobei das Verfahren die folgenden Schritte umfasst:

    – Aktivieren eines Transistorknotens, der zum Zugriff auf das Datenspeicherelement verwendet wird; und

    – Anpassen einer Spannung auf einer Substratwanne des Transistors als Reaktion auf den Aktivierungsschritt.
  21. Verfahren nach Anspruch 20, wobei der Aktivierungsschritt die Aktivierung eines Transistor-Gates umfasst.
Es folgen 2 Blatt Zeichnungen






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