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Dokumentenidentifikation DE10110274B4 29.06.2006
Titel Integrierter Speicher mit mehreren Speicherzellenfeldern
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Feurle, Robert, 85579 Neubiberg, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 02.03.2001
DE-Aktenzeichen 10110274
Offenlegungstag 19.09.2002
Veröffentlichungstag der Patenterteilung 29.06.2006
Veröffentlichungstag im Patentblatt 29.06.2006
IPC-Hauptklasse G11C 11/407(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/00(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die vorliegende Erfindung betrifft einen integrierten Speicher mit mehreren Speicherzellenfeldern, die jeweils Wortleitungen zur Auswahl von Speicherzellen und Bitleitungen zum Auslesen oder Schreiben von Datensignalen der Speicherzellen aufweisen.

Üblicherweise weisen integrierte Speicher eine oder mehrere Speicherzellen auf, welche jeweils Bitleitungen und Wortleitungen umfassen. Dabei sind die Speicherzellen in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet. Die Speicherzellen sind jeweils mit einer der Wortleitungen verbunden. Zur Auswahl der Speicherzellen werden beispielsweise bei einem DRAM(Dynamic Random Access Memory)-Speicher Auswahltransistoren von Speicherzellen durch eine aktivierte Wortleitung leitend geschaltet, so daß im Anschluß ein Auslesen oder ein Schreiben eines Datensignals von oder zu einer entsprechenden ausgewählten Speicherzelle erfolgen kann. Hierfür ist die ausgewählte Speicherzelle über den Auswahltransistor mit einer der Bitleitungen verbunden, über die das entsprechende Datensignal ausgelesen oder eingeschrieben wird.

Bei einem Speicherzellenzugriff werden üblicherweise mehrere Speicherzellen innerhalb eines Zugriffszyklus ausgelesen oder beschrieben. Beispielsweise können alle Speicherzellen entlang einer aktivierten Wortleitung ausgelesen oder beschrieben werden. Ein solcher Speicherzellenzugriff wird im allgemeinen als sogenannter Burst bezeichnet, die Anzahl der ausgewählten Speicherzellen beziehungsweise die Anzahl der auszuführenden Lese- oder Schreibschritte innerhalb eines Zugriffszyklus als Burstlänge.

Die Burstlänge wird üblicherweise in einem sogenannten Moderegister programmiert. Während eines Zugriffszyklus wird ein jeweiliger Decoder, der einem Speicherzellenfeld zugeordnet ist, zur Auswahl einer Wortleitung und einer Anzahl von Bitleitungen, abhängig von der Burstlänge, angesprochen. Dabei können vom Decoder die Aktionen Aktivieren, Lesen oder Schreiben und Vorladen durchgeführt beziehungsweise die betreffende Wortleitung und betreffenden Bitleitungen dafür ausgewählt werden.

Zum Erreichen sehr hoher Frequenzen, beispielsweise größer 200 Megahertz, bei hohen Datenraten, kann beispielsweise mittels eines Zählers bei Aktivierung einer Wortleitung während eines Bursts die Spaltenadresse verändert werden. Die Leistungsfähigkeit von Speicherzugriffen mit diesem Prinzip ist jedoch begrenzt, zudem ist ein zusätzlicher Zähler, ein sogenannter Column Counter, notwendig, der bei einer aktiven Wortleitung und während eines Bursts die Spaltenadresse von einer ersten auf eine zweite umschalten kann.

Ein integrierter Speicher, der mit einem derartigen Burst-Modus arbeitet, ist beispielsweise in dem Dokument Haberland, Marc: "Synchrone laufen schneller – Funktionsweise und Technologie synchroner DRAMS" in Elektronik 19/1995, Seiten 113, 114, 116, 118,119 angegeben.

Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher mit mehreren Speicherzellenfeldern anzugeben, der hohe Datenraten auch bei sehr hohen Frequenzen mit geringem Aufwand ermöglicht.

Erfindungsgemäß wird die Aufgabe gelöst mit einem integrierten Speicher, der die Merkmale des vorliegenden Patentanspruchs 1 umfaßt.

Die Steuerschaltung kann beispielsweise ein Moderegister sein.

Unter einem kontinuierlichen Datenstrom ist dabei bei dem beschriebenen integrierten Speicher verstanden, daß mittels des Multiplexers bei einem Burstmodus-Betrieb in jeder Taktperiode ein den adressierten Speicherzellen zugeordnetes Datum ausgegeben wird, bis der Burstmodus-Betrieb um eine vorbestimmte Burstlänge fortschreitet.

Das Vorbestimmen der Burstlänge kann dabei durch Festlegen der gleichzeitig aktivierten Wortleitungen mittels der Steuerschaltung erfolgen.

Durch gleichzeitiges Aktivieren mehrerer Wortleitungen steht an einem Datenausgang des integrierten Speichers, der mit dem Bitleitungs-Decoder des Speichers gekoppelt sein kann, ein entsprechend Mehrfaches an Daten zur Verfügung. Beispielsweise bei Aktivieren von zwei Wortleitungen ergeben sich doppelt so viele Kreuzungspunkte von aktivierten Wortleitungen mit aktivierten Bitleitungen, so daß insgesamt doppelt so viele Datenbits auslesbar sind, das heißt, daß gegenüber herkömmlich einer aktivierten Wortleitung die Burst-Länge verdoppelt ist. Entsprechend ist bei Auswahl von vier Wortleitungen gleichzeitig die vierfache Datenmenge, das heißt, die vierfache Burstlänge erreicht. Aus dem Halbleiterspeicher werden in einem Lesezugriff bei mehr aktivierten Wortleitungen mehr Daten zur Verfügung gestellt, die dann mittels Multiplexer zu einem kontinuierlichen Datenstrom zusammengefügt werden.

Folglich wird bei dem beschriebenen Prinzip die Burstlänge durch die Anzahl der von der Steuerschaltung gleichzeitig ausgewählten beziehungsweise aktivierten Wortleitungen bestimmt. Demnach ist mit vorliegendem Prinzip eine variable Burstlänge erzielbar.

Wie eingangs bereits erläutert ist unter Burstlänge die Anzahl der ausgewählten Speicherzellen beziehungsweise die Anzahl der auszuführenden Lese- oder Schreibschritte innerhalb eines Zugriffszyklus verstanden.

In Analogie zum beschriebenen Lesevorgang ist gemäß der Erfindung auch ein Schreibvorgang möglich, bei dem entsprechend ein kontinuierlicher Datenstrom mit dem Multiplexer in einem Demultiplexing-Vorgang zerlegt wird in die verschiedenen, den jeweiligen Wortleitungen zugeordneten Speicherzellen zu schreibenden Daten.

Bevorzugt kann jedem Speicherzellenfeld ein eigener Zeilendecoder zum Adressieren der Wortleitungen des zugeordneten Speicherzellenfeldes zugeordnet sein.

Alternativ oder zusätzlich kann ein gemeinsamer Spaltendecoder vorgesehen sein, der mehreren Speicherzellenfeldern zugeordnet ist.

Die Besonderheit bei vorliegender Erfindung ist, daß kein Umschalten (toggeln) zwischen verschiedenen Spalten während eines Bursts erfolgt, demnach kann ein hierfür erforderlicher Spaltenadreß-Zähler, ein sogenannter Column Counter, entfallen.

Insgesamt ergibt sich mit dem beschriebenen Prinzip bei sehr hohen Frequenzen von auch größer 200 Megahertz eine hohe Datenrate bei variabler Burstlänge. Die Burstlänge kann dabei proportional zur Anzahl der aktivierten Wortleitungen sein und kann beispielsweise zwei, vier oder acht betragen.

Auch bezüglich der Verlustleistung und damit bezüglich der Wärmeentwicklung weist der beschriebene integrierte Speicher vorteilhafte Eigenschaften auf, da zwar zum Aktivieren einer doppelten Anzahl von Wortleitungen gemäß dem vorgeschlagenen Prinzip ein doppelter Strom erforderlich ist, durch die zugleich erfolgende Verdopplung der Burstlänge aufgrund der doppelten Datenmenge steht jedoch die doppelte Zeit zur Verfügung, so daß insgesamt die Leistung gleich bleibt.

Da die mehreren Wortleitungen, welche gleichzeitig aktivierbar sind, in dem integrierten Speicher unabhängig voneinander zugreifbar sein müssen, können diese in verschiedenen Speicherzellenfeldern, die jeweils eine eigene Treiberstufe (Sense Amp Block) haben, angeordnet sein und unabhängig voneinander, beispielsweise mittels unabhängiger Zeilendecoder, adressierbar sein.

In einer vorteilhaften Ausführungsform der vorliegenden Erfindung sind die durch die Steuerschaltung gleichzeitig aktivierbaren Wortleitungen in unterschiedlichen Speicherzellenfeldern angeordnet, denen jeweils ein Wortleitungs- oder Zeilendecoder zugeordnet ist.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist die Steuerschaltung zum gleichzeitigen Aktivieren von genau zwei Wortleitungen mit den jeweiligen Speicherzellenfeldern zugeordneten Wortleitungsdecodern verbunden.

Hat beispielsweise der beschriebene integrierte Speicher herkömmlich eine Burstlänge von zwei, so ergibt sich durch Aktivieren von genau zwei Wortleitungen gleichzeitig eine Burstlänge von vier, wobei die entsprechend ausgewählten Daten mittels des Multiplexers zu einem kontinuierlichen Datenstrom zusammengefügt werden können.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist die Steuerschaltung zum gleichzeitigen Aktivieren von genau vier Wortleitungen mit den jeweiligen Speicherzellenfeldern zugeordneten Wortleitungsdecodern verbunden. Entsprechend dem für zwei Wortleitungen oben beschriebenen ergibt sich bei einer herkömmlichen Burstlänge von zwei durch Aktivieren von vier Wortleitungen gleichzeitig eine Burstlänge von acht.

Weitere Einzelheiten der Erfindung sind Gegenstand der Unteransprüche.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnung näher erläutert.

Es zeigt:

die Figur ein Ausführungsbeispiel der vorliegenden Erfindung anhand eines vereinfachten Blockschaltbilds.

Die Figur zeigt einen integrierten Speicher mit mehreren Speicherzellenfeldern 1. Die Speicherzellenfelder 1 sind dabei nebeneinander angeordnet.

Im vorliegenden Ausführungsbeispiel umfassen die Speicherzellenfelder 1 jeweils vier Speicherblöcke mit einer Speicherkapazität von je vier Megabit. Die Speicherzellen der Speicherzellenfelder 1 werden jeweils eindeutig durch Kreuzungspunkte von Wortleitungen 7 und Bitleitungen 8 bestimmt. Zur Auswahl der Wortleitungen 7 ist jedem Speicherzellenfeld 1 je ein Zeilendecoder 2 zugeordnet. Der Zeilendecoder 2 ist dabei jeweils unterhalb des ihm zugeordneten Speicherzellenfeldes 1 eingezeichnet. Weiterhin ist den Speicherzellenfeldern 1 ein gemeinsamer Spaltendecoder 3 zugeordnet, der zur Auswahl der jeweiligen Bitleitungen 8 geeignet ist. Mittels der Zeilen- und Spaltendecoder 2, 3 ist demnach eine eindeutige Auswahl oder Adressierung von Speicherzellen in den Speicherzellenfeldern 1 mittels Aktivieren der jeweils mit den auszuwählenden Speicherzellen verbundenen Wort- und Bitleitungen 7, 8 möglich.

Die vier Speicherblöcke zu je vier Megabit Speicherkapazität in den Speicherzellenfeldern 1 umfassen jeweils 1024 Wortleitungen und 4096 Bitleitungspaare. Die Speicherzellenfelder 1 sind jeweils durch Verstärkerblöcke 4 voneinander beabstandet.

Zur Ansteuerung der Zeilendecoder 2, welche jeweils höchstens eine Wortleitung 7 je Speicherzellenfeld 1 gleichzeitig aktivieren können, ist mit den Zeilendecodern 2 steuerseitig eine Steuerschaltung 5 verbunden, mit der eine Adressierung der Wortleitungen 7 mittels der Zeilendecoder 2 ermöglicht ist. Die Steuereinrichtung 5 ist dabei so ausgebildet, daß jeweils zumindest zwei Wortleitungen 7 gleichzeitig, beispielsweise bei Anliegen eines Lese- oder Schreibbefehls eingangsseitig an der Steuereinrichtung, aktivierbar sind. Die gleichzeitig aktivierbaren Wortleitungen 7 liegen dabei jeweils in verschiedenen Speicherzellenfeldern 1, so daß maximal eine Wortleitung 7 je Speicherzellenfeld 1 aktivierbar ist.

Beispielsweise bei Aktivierung von insgesamt zwei Wortleitungen 7 gleichzeitig und bei Aktivieren einer Bitleitung 8 ergeben sich gegenüber herkömmlichen Anordnungen, bei denen jeweils immer nur eine Wortleitung 7 gleichzeitig aktiviert ist, eine doppelte Anzahl von Kreuzungspunkten der Wortleitungen 7 mit den aktivierten Bitleitungen 8. Hiermit ist verbunden, daß auch die doppelte Anzahl von Daten auszulesen ist, da eine doppelte Anzahl von Kreuzungspunkten die doppelte Anzahl von in Speicherzellen gespeicherten Daten bedeutet.

Zum Auslesen der ausgewählten Daten ist an den Spaltendecoder 3, welcher mit den Bitleitungen 8 gekoppelt ist, ein Multiplexer 6 angeschlossen. Der Multiplexer 6 verknüpft die eingangsseitig bereitstellbaren, aus den jeweiligen Speicherzellen auslesbaren Daten zu einem ausgangsseitig am Multiplexer 7 bereitgestellten, kontinuierlichen Datenstrom.

Bei vorliegendem Speicher ist jeweils nur eine Spalte oder eine Bitleitung 8 gleichzeitig aktiviert, demnach kann ein aufwendig zu implementierender Zähler, ein sogenannter Column Counter, entfallen.

Bei einer Burstlänge, das heißt bei einer Anzahl der ausgewählten Speicherzellen beziehungsweise einer Anzahl der auszuführenden Auslese- oder Schreibschritte innerhalb eines Zugriffszyklus, von beispielsweise zwei ist in einer herkömmlichen Speicherarchitektur lediglich eine Wortleitung 7 aktiviert. Bei diesem Zahlenbeispiel bleibend, führt die erfindungsgemäße gleichzeitige Aktivierung von beispielsweise zwei Wortleitungen 7 zu einer Burstlänge von vier. Entsprechend führt die gleichzeitige Aktivierung von vier Wortleitungen 7 zu einer Burstlänge von acht. Dabei ist jeweils nur eine Spaltenadresse gleichzeitig ausgewählt. Die gleichzeitige Aktivierung mehrerer Wortleitungen 7 führt zu einem entsprechend höherem Stromverbrauch des integrierten Speichers, beispielsweise erfordert die Auswahl von zwei Wortleitungen 7 gleichzeitig anstelle einer Wortleitung 7 einen doppelten Strom. Aufgrund der in diesem Fall ebenfalls doppelten Burstlänge, wie erläutert, steht jedoch zum Auslesen der Daten aus dem Speicher beziehungsweise zum Schreiben der Daten in den Speicher die doppelte Zeit zur Verfügung. Die im Speicher umgesetzte Leistung ist demnach gegenüber herkömmlichen Verfahren konstant. Demnach führt das beschriebene Prinzip auch nicht zu einer unzulässigen Erwärmung des Speichers, wie es bei kurzen Bursts und einer großen Anzahl gleichzeitig aktivierter Speicherzellen der Fall wäre.

Mit vorliegendem integriertem Speicher können bei sehr hohen Frequenzen sehr hohe Datenraten erreicht werden. Dabei werden bei variabler Burstlänge die Anzahl der aktivierten Wortleitungen variiert. Somit können mehr Daten als notwendig aus dem Speicher gelesen werden. Diese Daten werden mit dem Multiplexer zu einem kontinuierlichen Datenstrom zusammengefügt.

Insgesamt zeigt die Figur einen integrierten Speicher mit sechzehn Speicherzellenfeldern 1, welche jeweils nebeneinander angeordnet sind und jeweils vier Blöcke mit je vier Megabit Speicherkapazität umfassen. Demnach ergibt sich eine Gesamtspeicherkapazität des gezeigten, integrierten Speichers von 256 Megabit.

Das beschriebene Prinzip eignet sich sowohl für Lese- als auch für Schreibzugriffe.


Anspruch[de]
  1. Integrierter Speicher, umfassend

    – mehrere Speicherzellenfelder (1), die jeweils Wortleitungen (7) zur Auswahl von Speicherzellen und Bitleitungen (8) zum Auslesen oder Schreiben von Datensignalen aufweisen,

    – bei dem den Speicherzellenfeldern (1) jeweils ein Decoder (2, 3) zur Auswahl von Bitleitungen (8) und Wortleitungen (7) zugeordnet ist,

    – eine Steuerschaltung (5), die mit den jeweiligen Decodern (2, 3) der Speicherzellenfelder (1) zur Adressierung der Wortleitungen (7) und Bitleitungen (8) verbunden ist, und bei der bei eingangsseitigem Anliegen eines Lese- oder Schreibbefehls zumindest zwei Wortleitungen (7) gleichzeitig aktivierbar sind, und

    – einen Multiplexer (6), der eingangsseitig mit dem Decoder (3) zur Adressierung der Bitleitungen (8) gekoppelt ist und der so ausgelegt ist, daß in einem Burstmodus-Lesezugriff in jeder Taktperiode ein den adressierten Speicherzellen zugeordnetes Datum ausgegeben wird, bis der Burstmodus-Betrieb um eine vorbestimmte Burstlänge fortschreitet, wobei die Burstlänge von der Anzahl der jeweils gleichzeitig mittels der Steuerschaltung (5) aktivierten Wortleitungen (7) bestimmt wird.
  2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die durch die Steuerschaltung (5) gleichzeitig aktivierbaren Wortleitungen (7) in unterschiedlichen Speicherzellenfeldern (1), denen je ein Wartleitungsdecoder (2) zugeordnet ist, angeordnet sind.
  3. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuerschaltung (5) zum gleichzeitigen Aktivieren von genau zwei Wortleitungen (7) mit den jeweiligen Speicherzellenfeldern (1) zugeordneten Wortleitungsdecodern (2) verbunden ist.
  4. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuerschaltung (5) zum gleichzeitigen Aktivieren von genau vier Wortleitungen (7) mit den jeweiligen Speicherzellenfeldern (1) zugeordneten Wortleitungsdecodern (2) verbunden ist.
  5. Integrierter Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Multiplexer (6) so ausgelegt ist, daß die Burstlänge proportional ist zu der Anzahl der jeweils gleichzeitig mittels der Steuerschaltung (5) aktivierten Wortleitungen (7).
Es folgt ein Blatt Zeichnungen






IPC
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