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Dokumentenidentifikation DE10112281B4 29.06.2006
Titel Leseverstärkeranordnungen für eine Halbleiterspeichereinrichtung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Gogl, Dietmar, 81829 München, DE;
Viehmann, Hans-Heinrich, 81739 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 14.03.2001
DE-Aktenzeichen 10112281
Offenlegungstag 26.09.2002
Veröffentlichungstag der Patenterteilung 29.06.2006
Veröffentlichungstag im Patentblatt 29.06.2006
IPC-Hauptklasse G11C 7/06(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/02(2006.01)A, L, I, 20051017, B, H, DE   G11C 7/12(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/4091(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/419(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/02(2006.01)A, L, I, 20051017, B, H, DE   G11C 16/26(2006.01)A, L, I, 20051017, B, H, DE   G11C 17/18(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft Leseverstärkeranordnungen für eine Halbleiterspeichereinrichtung.

Moderne Halbleiterspeichereinrichtungen weisen einen Speicherbereich mit einer Mehrzahl von Speicherelementen oder Speicherzellen auf. Die Speicherelemente oder Speicherzellen sind dabei oft in einer matrixartigen Anordnung ausgebildet und über Zugriffsleitungen oder Zugriffsleitungen, zum Beispiel sogenannte Bitleitungen oder Wortleitungen, ansprechbar, um den Speicherzustand oder Informationszustand jedes Speicherelements oder jeder Speicherzelle auszulesen und/oder zu ändern.

Die Adressierung und somit der Zugriff erfolgen dabei in der Regel über entsprechende Auswahleinrichtungen gemäß einer Zeilenauswahl, zum Beispiel für die Wortleitungen, sowie durch eine Spaltenauswahl, zum Beispiel für die Bitleitungen. Dabei bildet das System der matrixartig angeordneten Speicherzellen sowie der ausgewählten und nicht ausgewählten Zugriffsleitungen ein Netzwerk Ohmscher Widerstände, wobei insbesondere die Zellenwiderstände der einzelnen Speicherelemente oder Speicherzellen zu berücksichtigen sind.

Durch die Auswahl einer entsprechenden Wortleitung und einer entsprechenden Bitleitung soll, insbesondere beim Lesen, genau eine wohldefinierte Speicherzelle oder ein wohldefiniertes Speicherelement angesprochen werden. Aufgrund der netzwerkartigen Verschaltung der Mehrzahl der Speicherzellen des Speicherbereichs treten aber neben dem den Speicherzustand oder Informationszustand der angesprochenen Zelle repräsentierenden Signal auch parasitäre Signale aus den nicht ausgewählten Speicherelementen oder Speicherzellen auf und/oder Zugriffsleitungen, die sich dem eigentlich zu detektierenden und zu analysierenden Signal der selektierten Zelle überlagern und zu Verfälschungen führen können.

Um diese parasitären Signale zu unterdrücken oder ihren Einfluss möglichst gering zu halten, bedient man sich üblicherweise eines Leseverstärkers, durch welchen eine Trennung des ausgewählten Speicherbereichs vom nicht ausgewählten Speicherbereich bzw. der entsprechenden Signale möglich ist. Zum Beispiel ist beim MRAM-Speichern auf Cross-Point-Basis, bei welchem der Speicherzustand oder Informationszustand einer Speicherzelle aufgrund der Größe eines zu detektierenden Zellenstroms diskriminiert wird, eine Einrichtung vorgesehen, welche die Potenzialdifferenz über dem nicht selektierten Speicherbereich derart einstellt, dass der durch diesen nicht selektierten Speicherbereich fließende Strom die Detektion des eigentlich auszuwertenden Zellenstroms nicht maßgeblich beeinflusst. Dabei werden zum Beispiel sogenannte Kompensationsspannungsquelleneinrichtungen eingesetzt, welche insbesondere in den Leseverstärkeranordnungen augebildet sind.

Problematisch ist dabei, dass unter realen Bedingungen die dabei verwendeten Verstärker einen endlichen, oft auch variierenden Spannungsoffset erzeugen und darüber hinaus eine nur endliche Verstärkung besitzen. Dadurch entstehen aufgrund der Regeldifferenz eben doch parasitäre Signale, welche durch die nicht selektierten Speicherzellen an der entsprechenden Bitleitung erzeugt und/oder zugeführt werden.

Um dieser Problematik Herr zu werden, kann bisher nur auf herkömmliche Methoden der Offsetkompensation zurückgegriffen werden. Bekannte Offsetkompensationsschaltungen arbeiten aber langsam und benötigen beim Halbleiterlayout vergleichsweise große Flächen.

Aus der Veröffentlichung "A high-speed, small-area, thres-hold-voltage-mismatch compensation sense amplifier for gigabit-scale DRAM arrays" IEEE Journal of Solid-State Circuits, Bd. 28, Nr. 7, Juli 1993, 816-823 ist eine Leseverstärkeranordnung für DRAM-Speicher bekannt, bei welchen eine Spannungskompensation durchgeführt wird, wobei es darüber hinaus auf eine bestimmte Schwellwertcharakteristik ankommt. Der Spannungsfehler wird dabei über eine Ausgleichsschaltung mit einem Paar nMOS-Schalttransistoren realisiert, wobei es auf eine besonders geringe Flächenausdehnung des Leseverstärkers ankommt und die Lesezeiten verbessert werden.

Aus der Publikation "A 68-ns 4-Mbit CMOS EPROM with highnoise-immunity design" IEEE Journal of Solid-State Circuits, Bd. 25, Nr. 1, Feb. 1990, 72-78 ist eine CMOS-EPROM-Anordnung bekannt, die eine besonders hohe Robustheit gegenüber Störsignalen aufweist, wobei insbesondere durch die Speichereinrichtung selbst erzeugte Störsignale besonders berücksichtigt werden. Dies geschieht durch ein entsprechendes Layout der Bitleitungen, durch das Vorsehen von Referenzleitungen mit so genannten Dummy-Bitleitungen und mittels des Vorsehens so genannter Detektionsschaltkreise.

Aus der Veröffentlichung "A 9-ns 16 Mb CMOS SRAM with offset compensated current sense amplifier", IEEE Journal of Solid-State Circuits, Bd. 28, Nr. 11, Nov. 1993, 1119-1124 ist ein CMOS-SRAM-Speicher mit Offsetkompensation im Bereich der Leseverstärker bekannt, wobei Rückkopplungstechniken beim gleichzeitigen Vorsehen geringer Eingangswiderstände verwendet werden.

Aus der Publikation "8 ns CMOS 64 Kx4 and 256 Kx1 SRAMs" 37th IEEE International Solid-State Circuits Conference, 14-16 Feb. 1990, 134-135, 282 sind statische RAMs bekannt, bei welchen so genannte Vorverstärker und finale Verstärker für Auslesevorgänge gemeinsam verwendet werden.

Die Publikationen "A 7 ns 140 mW 1 Mb CMOS SRAM with current sense amplifier" 39th IEEE International Solid-State Circuits Conference, 19-21 Feb. 1992, 208-209, 284 zeigt CMOS-SRAM-Speicher mit Stromleseverstärkereinrichtungen, bei welchen ein Abfallen des Verstärkungsfaktors bei Eingangssignalen in der Größenordnung der Versorgungsspannung verhindert wird.

Bei der Veröffentlichung "Current-mode techniques for highspeed VLSI circuits with application to current sense amplifier for CMOS SRAM's", IEEE Journal of Solid-State Circuits, Bd. 26, Nr. 4, April 1991, 525-536 werden Stromleseverstärker für CMOS-SRAMs beschrieben, die eine hohe Auslesegeschwindigkeit ermöglichen, wobei Abtastverzögerungen durch den Einsatz virtueller Kurzschlüsse der Bitleitungen verwendet werden, um den Einfluss der Bitleitungskapazitäten zu reduzieren.

Die Publikation "Fast CMOS current amplifier and buffer stage" Electronics Letters, Bd. 23, Nr. 13, Juni 1987, 696-697 beschreibt ebenfalls einen Stromleseverstärker für hohe Auslesegeschwindigkeiten, welcher mit einer Pufferstufe versehen ist.

Die Publikation "Recent developments in current conveyors and current-mode circuits" IEEE Proceedings G Circuits, Devices and Systems, Bd. 137, Nr. 2, April 1990, 63-77 zeigt grundsätzliche Eigenschaften von Stromverstärkern.

Aus der Publikation "The current conveyor: history, progress and new results" IEEE Proceedings G Circuits, Devices and Systems, Bd. 137, Nr. 2, April 1990, 78-87 sind Stromverstärker insbesondere auf der Grundlage so genannter Stromspiegelanordnungen bekannt.

Die Publikation "A 256 kb 3.0 V 1T1MTJ nonvolatile magnetoresistive RAM" IEEE International Solid-State Circuits Conference, 5-7 Feb. 2001, 122-123, 438 beschreibt magnetoresistive Speichertechniken und deren Leseverstärker, wobei beim Auslesen Spannungswerte auf Bitleitungen und Referenzbitleitungen zueinander in Beziehung gesetzt werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Leseverstärkeranordnung für eine Halbleiterspeichereinrichtung zu schaffen, welche bei besonders einfachem, kompaktem und platzsparendem Aufbau ein besonders schnelles und zuverlässiges Auslesen der Speichereinrichtung gewährleistet.

Die Aufgabe wird bei einer Leseverstärkeranordnung für eine Halbleiterspeichereinrichtung einerseits erfindungsgemäß durch die Merkmale des Anspruchs 1 und andererseits erfindungsgemäß durch die Merkmale des Anspruchs 2 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Leseverstärkeranordnungen sind Gegenstand der abhängigen Unteransprüche.

Bei der ersten Lösung der der Erfindung zugrunde liegenden Aufgabe wird eine Leseverstärkeranordnung für eine resistive Speichereinrichtung mit einem Speicherbereich 2 aus einer Mehrzahl von Speicherelementen 3 vorgeschlagen mit einer Kompensationsspannungsquelle 20, welche einen Operationsverstärker 25 mit einem nicht invertierenden Eingang 25-1, einem invertierenden Eingang 25-2 und einem Ausgang 25-3 aufweist, wobei der Operationsverstärker 25 eine Offsetspannung Vos aufweist, mit einem Stromverstärker 40 mit einem Eingang 41 und einem Ausgang 43, mit einer Kompensationsstromquelle 30 mit einem Ausgang 31 und mit einer Kalibrierungseinrichtung 50 mit einem Stromspeicher 54, einem Eingang 51 und einem Ausgang 53, wobei der invertierende Eingang 25-2 des Operationsverstärkers 25, der Ausgang 31 der Kompensationsstromquelle 30, der Ausgang 25-3 des Operationsverstärkers 25 und der Eingang 41 des Stromverstärkers 40 mit einem selektierenden Knoten des Speicherbereichs 2 verbunden sind, wobei der Eingang 51 der Kalibrierungseinrichtung 50 mit dem Ausgang 43 des Stromverstärkers 40 verbunden ist, wobei der nicht invertierende Eingang 25-1 des Operationsverstärkers 25 mit einem nicht selektierenden Knoten des Speicherbereichs 2 verbunden ist, wobei in einem nicht selektierenden Zustand der durch den Stromverstärker 40 verstärkte und ausgegebene Strom in der Stromspeichereinrichtung 54 gespeichert wird und wobei in einem selektierenden Zustand der in der Stromspeichereinrichtung 54 gespeicherte Strom dem dann durch den Stromverstärker 40 verstärkten und ausgegebenen Strom abgezogen und die Differenz über den Ausgang 53 ausgegeben wird.

Bei der zweiten Lösung der der Erfindung zugrunde liegenden Aufgabe wird eine Leseverstärkeranordnung für eine resistive Speichereinrichtung mit einem Speicherbereich 2 aus einer Mehrzahl von Speicherelementen 13 vorgeschlagen mit einer Kompensationsspannungsquelle 20, welche einen Operationsverstärker 25 mit einem nicht invertierenden Eingang 25-1, einem invertierenden Eingang 25-2 und einem Ausgang 25-3 aufweist, wobei der Operationsverstärker 25 eine Offsetspannung Vos aufweist, mit einem Stromverstärker 40 mit einem Eingang 41 und einem Ausgang 43, mit einer Kompensationsstromquelle 30 mit einem Ausgang 31 und mit einer Kalibrierungseinrichtung 50 mit einem Stromspeicher 54, einem Eingang 51 und einem Ausgang 53, wobei der nicht invertierende Eingang 25-1 des Operationsverstärkers 25, der Ausgang 31 der Kompensationsstromquelle 30 und der Eingang 41 des Stromverstärkers 40 mit einem selektierenden Knoten des Speicherbereichs 2 verbunden sind, wobei der Eingang 51 der Kalibrierungseinrichtung 50 mit dem Ausgang 43 des Stromverstärkers 40 verbunden ist, wobei der invertierende Eingang 25-2 des Operationsverstärkers 25 mit einem nicht selektierenden Knoten des Speicherbereichs 2 verbunden ist, wobei in einem nicht selektierenden Zustand der durch den Stromverstärker 40 verstärkte und ausgegebene Strom in der Stromspeichereinrichtung 54 gespeichert wird, wobei n einem selektierenden Zustand der in der Stromspeichereinrichtung 54 gespeicherte Strom dem dann durch den Stromverstärker 40 verstärkten und ausgegebenen Strom abgezogen und die Differenz über den Ausgang 53 ausgegeben wird und wobei der Stromverstärker 40 als Stromspiegel ausgebildet ist und der Ausgang 25-3 des Operationsverstärkers 25 mit den Gates G2, G3 beider Spiegeltransistoren T2, T3 verbunden ist.

Bei den erfindungsgemäßen Leseverstärkeranordnungen ist also eine Kompensationsstromquelleneinrichtung vorgesehen. Diese ist dazu ausgebildet, im Betrieb einen elektrischen Kompensationsstrom zu generieren und zumindest einer der Zugriffsleitungseinrichtungen, insbesondere der ausgewählten und verbundenen Bitleitungseinrichtung, zuzuführen. Dabei sind der Kompensationsstrom und dessen zeitlicher Verlauf derart wählbar oder ausgebildet, dass im Betrieb, bei einem Lesevorgang im Zusammenwirken mit der Kompensationsspannungsquelleneinrichtung, auf der ausgewählten und verbundenen Zugriffsleitungseinrichtung, insbesondere der ausgewählten und verbundenen Bitleitungseinrichtung in Bezug auf den nicht ausgewählten Speicherbereich, eine im Wesentlichen zeitlich konstante Potenzialdifferenz generierbar und/oder aufrechterhaltbar ist.

Es ist somit eine grundlegende Idee der erfindungsgemäßen Leseverstärkeranordnung für eine Halbleiterspeichereinrichtung, zusätzlich zur Kompensationsspannungsquelleneinrichtung eine Kompensationsstromquelleneinrichtung auszubilden. Diese ist derart angeschlossen und ausgebildet, dass durch sie ein Kompensationsstrom an die ausgewählte und verbundene Zugriffsleitungseinrichtung, nämlich die Bitleitungseinrichtung, eingespeist werden kann, und zwar derart, dass die über den nicht selektierten Speicherbereich abfallende Potenzialdifferenz zeitlich im Wesentlichen konstant ist. Dies hat gegenüber herkömmlichen Leseverstärkeranordnungen den Vorteil, dass die Offsetspannung Vos der Kompensationsspannungsquelleneinrichtung explizit mit berücksichtigt werden kann, und zwar unabhängig von ihrem tatsächlichen Wert und/oder ihrem zeitlichen Verlauf. Anstelle des Vorsehens einer herkömmlichen Offsetkompensation – mit ihren Nachteilen im Hinblick auf ihren Flächenbedarf und der zeitlichen Performance – wird also erfindungsgemäß eine Offsetspannung bei der Kompensationsspannungsquelleneinrichtung explizit zugelassen. Die zusätzliche und erfindungsgemäß vorgesehen Kompensationsstromquelleneinrichtung regelt dann den einzuspeisenden Kompensationsstrom derart nach, dass die Potenzialdifferenz über den nicht selektierten Speicherbereich zumindest zeitlich konstant ist. Dann nämlich kann der durch den selektierten Speicherbereich, nämlich die selektierte und auszulesende Speicherzelle, fließende Zellenstrom Ic im Wesentlichen ungestört von Überlagerungssignalen oder parasitären Signalen ermittelt und in verstärkter Form durch die Leseverstärkeranordnung ausgelesen und ausgewertet werden.

Die Leseverstärkeranordnungen können zum Auslesen einer Speicherzellenanordnung, z.B. von MRAM-Zellen oder dergleichen verwendet werden.

Hinsichtlich des Arbeits- und Regelbereichs der Kompensationsspannungsquelleneinrichtung ist es von besonderem Vorteil, dass gemäß einer weiteren Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung die Kompensationsstromquelleneinrichtung ausgebildet ist, im Betrieb einen Kompensationsstrom mit einem Wert zu generieren und/oder zur Verfügung zu stellen, der dem durch einen etwaigen Spannungsoffset der Kompensationsspannungsquelleneinrichtung über das Ohmsche Netzwerk der Speicherelemente des gesamten Speicherbereichs entsprechenden elektrischen Strom des Offsets im Wesentlichen entspricht oder diesen ausreichend übersteigt. Das heißt also, dass vorteilhafterweise die Beziehung

erfüllt ist, wobei Rpar der Ohmsche Widerstand des gesamten Speicherbereichs bedeutet und sich im Wesentlichen als Parallelschaltung der Ohmschen Widerstände Rpar' des nicht ausgewählten Speicherbereichs mit dem Ohmschen Widerstand Rc des ausgewählten Speicherbereichs oder der ausgewählten Speicherzelle darstellt. Ferner bedeuten dabei Icomp der Kompensationsstrom sowie Vos der inhärente Spannungsoffset der Kompensationsspannungsquelleneinrichtung.

Zur Realisierung der Verstärkereinrichtung ist es vorgesehen, dass diese zwei Transistoreinrichtungen, insbesondere in Form sogenannter MOSFETs oder dergleichen, mit Source-, Drain- und Gatebereichen und/oder -anschlüssen aufweist. Dabei sind einerseits die Sourcebereiche oder -anschlüsse und andererseits die Gatebereiche oder -anschlüsse dieser Transistoreinrichtungen miteinander verbunden. Ferner sind die Drainbereiche und/oder -anschlüsse der Transistoreinrichtungen mit dem Eingangsanschluss bzw. dem Ausgangsanschluss der Verstärkereinrichtung verbunden. Durch diese Anordnung wird zwischen dem Eingangsanschluss und dem Ausgangsanschluss der Verstärkereinrichtung eine Art Eingangssignalspiegel oder Stromspiegel mit einem entsprechenden Verstärkungsfaktor n, welcher durch die jeweiligen Transistoreinrichtungen definiert ist, realisiert. Ein einlaufendes Eingangssignal, zum Beispiel der Zellenstrom Ic, wird somit, um einen Kompensationsstrom Icomp vermindert, als n-fach verstärktes Ausgangssignal n × I-diff=Iout verstärkt am Ausgangsbereich der Leseverstärkeranordnung ausgegeben.

Dabei ist zusätzlich vorteilhafterweise bei der Verstärkereinrichtung ein zweiter Eingangsanschluss vorgesehen, welcher mit den Gatebereichen und/oder -anschlüssen der Transistoreinrichtungen der Verstärkereinrichtung verbunden ist.

Wie oben dargelegt wurde, sollte der Kompensationsstrom Icomp möglichst dem oben angegebenen Idealwert entsprechen, der sich in Abhängigkeit von der Offsetspannung Vos der Kompensationsspannungsquelleneinrichtung ergibt. Oft wird man aber diese Offsetspannung Vos nicht kennen, oder sie wird sogar zeitlich variieren. Dies hat aber zur Folge, dass in bestimmten Fällen der generierte und eingespeiste Kompensationsstrom Icomp groß ist, d.h. es liegt hier ein Offsetstrom vor. Dieser kann unter Umständen eine verlässliche Detektion des Zellenstroms Ic und somit eine Ermittlung des Speicherzustandes oder Informationsinhalts der selektierte Speicherzelle verhindern.

Um diese Offsetproblematik hinsichtlich des Kompensationsstroms Icomp zu umgehen, ist die Kalibriereinrichtung vorgesehen, durch welche im Betrieb ein überschüssiger Kompensationsstrom und/oder ein überschüssiges Ausgangssignal der Verstärkereinrichtung ausgeglichen wird und durch welche, insbesondere alternierend aktivierbar, Stromspeicher- und Stromfreigabefunktionen realisiert werden. Dadurch wird erreicht, dass zum Beispiel ein vor einem Lesevorgang erzeugter Kompensationsstrom, der keinen gemessenen Zellenstrom Ic berücksichtigt, sondern im Wesentlichen aufgrund der Offsetspannung Vos der Kompensationsspannungsquelleneinrichtung entsteht, gespeichert wird, um dann bei einem Lesevorgang zurück eingespeist zu werden, um somit den ebenfalls durch die Offsetspannung Vos erzwungenen übermäßigen Kompensationsstrom am Ausgangssignal Iout abgezogen zu werden, so dass beim Lesevorgang letztlich das Ausgangssignal Iout im Wesentlichen den gemessenen Zellstrom Ic repräsentiert.

Besonders einfach gestaltet sich die Stromspeicheranordnung, wenn diese als Transistoreinrichtung, insbesondere als MOSFET oder dergleichen, ausgebildet ist oder eine derartige Transistoreinrichtung aufweist.

Es ist dann dabei vorgesehen, dass die Transistoreinrichtung mit ihrem Drainbereich mit dem Eingangsanschluss der Kalibriereinrichtung und mit ihrem Sourcebereich über den zweiten Ausgangsanschluss der Kalibriereinrichtung mit der Kompensationsstromquelleneinrichtung verbunden ist.

Es ist ferner vorgesehen, dass die Stromspeichereinrichtung eine Schalteinrichtung aufweist und dass der Gegenbereich der Transistoreinrichtung und der Stromspeichereinrichtung vor und bei einem Lesezustand der Leseverstärkeranordnung mit dem Drainbereich verbindbar bzw. von diesem trennbar ist. Dadurch wird erreicht, dass insbesondere die Gatekapazität des Gatebereichs der Transistoreinrichtung der Stromspeichereinrichtung als Stromspeicherelement schaltbar ist.

Des Weiteren ist es vorteilhafterweise vorgesehen, dass die Kalibriereinrichtung eine weitere Schalteinrichtung aufweist, durch welche im Betrieb eine direkte elektrische Verbindung zwischen dem Eingangsanschluss und dem ersten Ausgangsanschluss der Kalibriereinrichtung bei einem Lesezustand herstellbar bzw. vor einem Lesezustand unterbrechbar ist. Dadurch wird erreicht, dass vor einem Lesezustand das generierte Ausgangssignal, welches aufgrund der überhöhten Stromkompensation ebenfalls überhöht ist und somit nicht als eine logische "0" interpretiert würde, nicht am Ausgangsbereich der Leseverstärkeranordnung erscheint. Andererseits wird aufgrund der Speicher- und Freigabefunktionen im Hinblick auf den Speicherstrom durch die Kalibriereinrichtung bei einem Lesezustand der Leseverstärkeranordnung durch die zweite Schalteinrichtung gerade ein entsprechend reduziertes Ausgangssignal Iout auf den Ausgangsbereich der Leseverstärkeranordnung geschaltet.

Weitere Aspekte und Eigenschaften der vorliegenden Erfindung ergeben sich aus der nachfolgenden Darstellung:

Der Lesevorgang bei einem MRAM-Speicher, welcher auf einem Cross-Point-Array basiert, unterscheidet sich wesentlich von den Lesevorgängen anderer Speichereinrichtungen, zum Beispiel DRAMs, EEPROMs oder dergleichen.

Zum Auslesen des Inhalts einer MRAM-Speicherzelle aus einer Matrix von Cross-Point-Zellen wird zunächst die Wortleitung mit der selektierten Speicherzelle auf die benötigte Lesespannung Vwl gelegt. Sämtliche nicht selektierten Wortleitungen liegen dagegen auf einer Ausgleichsspannung oder Äquipotenzialspannung Veq. Diese unterscheidet sich von der Wortleitungsspannung oder Lesespannung Vwl. Auch die nicht selektierten Bitleitungen liegen auf der Äquipotenzialspannung oder Ausgleichsspannung Veq. Die Bitleitung der selektierten Speicherzelle ist über einen entsprechenden Spaltenmultiplexer oder eine entsprechende Spaltenauswahleinrichtung mit dem Eingang eines Leseverstärkers verbunden. Der Leseverstärker soll dabei idealerweise die ausgewählte Bitleitung auf dem Potenzial Veq halten, welches also gleich dem Potenzial der nicht selektierten Wortleitungen ist.

Über die selektierte Speicherzelle fällt somit die Spannungsdifferenz Veq-Vwl ab. Dies führt gemäß dem MRAM-Konzept zu einem Stromfluss Ic durch die selektierte Speicherzelle. Die Wortleitungsspannung oder Lesespannung Vwl muss sich von der Äquipotenzialspannung oder Ausgleichsspannung Veq unterscheiden, kann aber ansonsten kleiner oder größer als die Spannung Veq sein.

Gemäß dem MRAM-Konzept hat die selektierte Speicherzelle je nach Programmierzustand einen hohen oder einen niedrigen Ohmschen Widerstand Rc, und zwar in Abhängigkeit davon, ob entgegengesetzte oder gleiche Orientierungen der Magnetisierungen der weichmagnetischen Schicht und der hartmagnetischen Schicht in der Nachbarschaft der magnetischen Tunnelschicht (MTJ: magnetic tunnelling junction) vorliegen. Dieser hohe oder niedrige Ohmsche Widerstand Rc der selektierten Speicherzelle führt zu einem niedrigen bzw. hohen Stromfluss Ic durch die selektierte Speicherzelle. Der jeweilige Zellenstrom Ic wird dann über die selektierte Bitleitung vom Leseverstärker oder der Leseverstärkeranordnung ausgewertet und als logische "0" oder "1" interpretiert und/oder ausgegeben.

Unter idealen Bedingungen werden die selektierte Bitleitung und die nicht selektierten Wortleitungen und Bitleitungen auf demselben Potenzial, nämlich dem Ausgleichs- oder Äquipotenzialpotenzial Veq gehalten. Folglich treten im Idealfall parasitäre Ströme als parasitäre Signale durch die nicht selektierten Speicherzellen nicht auf, oder sie werden eliminiert.

Jeder reale Verstärker und somit jede reale Kompensationsspannungsquelleneinrichtung besitzen eine Offsetspannung und eine endliche Verstärkung. Dies bedeutet, dass die Leseverstärkeranordnung die Spannung der selektierten Bitleitung nicht exakt auf den Wert der Ausgleichsspannung oder Äquipotenzialspannung Veq regelt. Aufgrund der Spannungsregeldifferenz entstehen parasitäre Ströme, und zwar durch die nicht selektierten Speicherzellen, welche an der selektierten Bitleitung anliegen.

Eine Möglichkeit, diese Spannungsregeldifferenz und somit die parasitären Ströme oder Signale zu reduzieren, wäre herkömmlicherweise die Verwendung eines Präzisionsverstärkers, bei welchem die Spannung der selektierten Bitleitung möglichst nahe an der Äquipotenzialspannung Veq gebracht werden kann. Dies erfordert herkömmlicherweise zeitraubende und langsam arbeitende Offsetkompensationsschaltungen, die gegebenenfalls mit einem erhöhten Flächenaufwand beim Halbleiterlayout verbunden sind.

Aber selbst bei idealer Einstellung der Spannung am Ende der selektierten Bitleitung durch einen herkömmlichen Leseverstärker würde ein entsprechender Zellenstrom Ic über den Ohmschen Widerstand Rc der selektierten Speicherzelle einen Spannungsabfall über die selektierte Bitleitung erzeugen, welcher dann wiederum entsprechende, wenn auch kleine parasitäre Ströme zu den quer verlaufenden nicht selektierten Wortleitungen erzeugte.

Die vorliegende Erfindung schlägt eine Schaltung für einen schnellen und kompakt gebauten Leseverstärker vor, welcher unempfindlich gegen die unvermeidbaren Regelungsfehler aufgrund der unvermeidbaren Offsetspannungen bei endlicher Verstärkung ist.

Dabei wird trotz parasitärer Effekte, wie zum Beispiel Offsetspannungen Vos als Spannungsfehler, die endliche Verstärkung und die Spannungsabfälle über die Bitleitungen bei kleiner Fläche eine schnelle Auswertung des Programmierzustandes einer selektierten auszulesenden Speicherzelle möglich.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen der erfindungsgemäßen Leseverstärkeranordnung näher erläutert.

1 zeigt anhand eines schematischen Schaltungsdiagramms den grundlegenden Aufbau einer Speichereinrichtung unter Verwendung der erfindungsgemäßen Leseverstärkeranordnung.

2 zeigt anhand eines Blockdiagramms den schematischen Aufbau einer Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung.

3 zeigt die Schaltungsanordnung einer anderen Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung.

4 zeigt die Schaltungsanordnung einer anderen Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung.

5 zeigt die Schaltungsanordnung einer herkömmlichen Leseverstärkeranordnung.

1 zeigt in einer schematischen Schaltungsanordnung den grundsätzlichen Aufbau einer Halbleiterspeichereinrichtung 1 unter Verwendung einer erfindungsgemäßen Leseverstärkeranordnung 10.

Die Halbleiterspeichereinrichtung 1 weist einen Speicherbereich 2 auf. Dieser besteht aus einer matrixartigen Anordnung von Speicherzellen 3 und 3', wobei die Speicherzellen oder Speicherelemente 3' in dem in 1 gezeigten Zustand der Halbleiterspeichereinrichtung 1 nicht zum Auslesen selektiert sind. Dagegen ist das Speicherelement 3 des Speicherbereichs 2 zum Auslesen ausgewählt oder selektiert. Zu dieser Auswahl oder Selektion ist die Wortleitung WLi zusammen mit der Bitleitung BLk der Zugriffsleitungseinrichtungen 6 bzw. 4 durch entsprechende Schaltzustände der Zeilenselektoren oder -multiplexer 8 bzw. Spaltenselektoren oder -multiplexer 7 realisiert. Die selektierte Wortleitung WLi liegt auf der Wortleitungsspannung oder Lesespannung Vwl. Sämtliche nicht selektierten Wortleitungen und Bitleitungen der Zugriffsleitungseinrichtungen 6 und 4 liegen auf der Äquipotenzialspannung Veq. Im Idealfall liegt auch die selektierte Bitleitung BLk an ihrem Ende, nämlich am Knoten 7a und also im Eingangsbereich 12 der erfindungsgemäßen Leseverstärkeranordnung 10 auf der Äquipotenzialspannung Veq.

Die selektierte Zelle 3, welche mit der Wortleitung WLi und der Bitleitung BLk verbunden ist, weist einen Zellenwiderstand Rc auf, der aufgrund der über dem Ohmschen Widerstand Rc abfallenden Spannung Veq-Vwl zu einem entsprechenden Zellstrom Ic führt, welcher im ungestörten Zustand gerade den Messstrom Isense entspricht.

Zunächst sei unter Bezugnahme auf 5 der Aufbau und die Funktionsweise einer konventionellen Leseverstärkeranordnung 100 erläutert.

Diese konventionelle Leseverstärkeranordnung 100 weist eine Kompensationsspannungsquelleneinrichtung 20 mit Eingangsanschlüssen 21 und 22 sowie Ausgangsanschlüssen 23 und 24 auf. Die Eingangsanschlüsse 21 und 22 sind dabei über den Eingangsbereich 12 mit dem Ausgleichspotenzial Veq bzw. mit der selektierten Bitleitung BLk der Zugriffsleitungseinrichtung 4 verbunden.

Kernelement der Kompensationsspannungsquelleneinrichtung 20 ist ein Operationsverstärker 25 mit einem nicht invertierenden Eingang 25-1 und einem invertierenden Eingang 25-2. Der Ausgang 25-3 des Operationsverstärkers 25 ist mit einem MOSFET T1, nämlich mit dessen Gate G1 verbunden. Der Drainbereich D1 und der Sourcebereich S1 bilden die Ausgangsanschlüsse 23 und 24 der Kompensationsspannungsquelleneinrichtung 20. Der Operationsverstärkereinrichtung 25 besitzt einen endlichen Verstärkungsfaktor A sowie eine schematisch dargestellte Offsetspannung Vos, wobei letztere als ein vom Idealzustand der Operationsverstärkereinrichtung abweichender Spannungsfehler aufzufassen ist, welcher erfindungsgemäß in Kauf genommen werden werden kann.

Über den Eingangsbereich 12 ist die herkömmliche Leseverstärkeranordnung 100 mit dem Speicherbereich 2 verbunden. Die nicht selektierten Speicherzellen 3' des Speicherbereichs 2 bilden den nicht selektierten Speicherbereich 2'. Dieser ist im Ohmschen Sinne zur selektierten Speicherzelle 3, die einen Ohmschen Widerstand Rc aufweist, parallelgeschaltet und besitzt einen Ohmschen Widerstand Rpar'.

Des Weiteren ist eine Verstärkereinrichtung 40 vorgesehen, die zwischen dem ersten Ausgangsanschluss 23 der Kompensationsspannungsquelle 20 und dem Ausgangsbereich 14 der Leseverstärkeranordnung 100 ausgebildet ist. Diese Verstärkereinrichtung 40 dient der n-fachen Verstärkung des eingehenden Messstroms Isense zu einem Ausgangssignal Iout. Dazu sind zwei Transistoreinrichtungen T2 und T3 als MOSFETs vorgesehen, deren Source und Gatebereiche S2, S3 bzw. G2, G3 jeweils miteinander leitend und auch mit dem ersten Ausgangsanschluss 23 der Kompensationsspannungsquelleneinrichtung 20 verbunden sind. Auf diese Art und Weise wird ein Stromspiegel im Hinblick auf den Messstrom Isense in Bezug auf den Sourcefolger T1 realisiert.

Der Ohmsche Widerstand Rc der selektierten Zelle 3 liegt über die selektierte Bitleitung BLk über die Wortleitungsspannung oder Lesespannung Vwl an Masse. Die restlichen nicht selektierten Speicherzellen 3' des nicht selektierten Speicherbereichs 2', welche von der selektierten Bitleitung BLk zu den auf der Äquipotenzialspannung Veq liegenden nicht selektierten Wortleitungen führen, sind in 5 – und auch in allen weiteren Figuren – durch den Widerstand Rpar' dargestellt. Rpar' bezeichnet dabei die Parallelschaltung der nicht selektierten Speicherzellen 3'. Dieser Ohmsche Widerstand Rpar' ist dabei relativ viel kleiner als der Zellenwiderstand Rc, so dass selbst kleine Potenzialdifferenzen über Rpar' vergleichsweise große parasitäre Signale oder Ströme verursachen können.

Ziel bei dem in 5 dargestellten konventionellen Leseverstärker 100 ist es, die an dem Ende der Bitleitung BLk anliegende Spannung möglichst präzise auf den Wert der Äquipotenzialspannung Veq einzustellen und zu regeln. Dadurch würde nahezu keine Potenzialdifferenz über den Widerstand Rpar' abfallen, und der entsprechende parallel fließende Strom Ipar durch den nicht selektierten Speicherbereich 2' wäre vernachlässigbar. Dies hätte dann zur Folge, dass nahezu der gesamte Zellenstrom Ic über die selektierte Speicherzelle 3 über den Sourcefolger T1 um durch den Stromspiegel 40 verstärkten Faktor n verstärkt zum Ausgangsbereich 14 der konventionellen Leseverstärkeranordnung 100 in Form eines Ausgangsstroms Iout fließen könnte.

Dieses ideale Ausleseprinzip funktioniert aber nur dann korrekt, wenn die inhärente Offsetspannung Vos der konventionellen Leseverstärkeranordnung 100 bzw. dessen Operationsverstärkers 25 vernachlässigbar oder null ist, damit bei ausreichend hoher Verstärkung A die Spannung auf der selektierten Bitleitung BLk möglichst präzise auf den Wert der Äquipotenzialspannung Veq geregelt werden kann.

Es reichen allerdings schon relativ geringe Offsetspannungen Vos im Bereich unter einem Millivolt am Operationsverstärker 25 aus, damit der Zellenstrom Ic nicht in den Leseverstärker 100 fließt, sondern nur den dann austretenden parasitären Strom Ipar = Vos/Rpar' durch den nicht selektierten Speicherbereich 2' ausgleicht. Der Verstärker 100 bzw. der Operationsverstärker 25 regelt dann die Spannung an der selektierten Bitleitung BLk in etwa auf den Wert Veq-Vos.

Bei negativer Offsetspannung Vos würde der Verstärker 25 die Spannung einer selektierten Bitleitung BLk etwa auf den Wert Veq+Vos regeln. Eine Stromänderung am Bitleitungsknoten 7a aufgrund der Verbindung von Rc mit der Wortleitungsspannung oder Lesespannung Vwl wäre in diesem Fall allerdings immer als verstärkter Ausgangsstrom des Leseverstärkers 100 sichtbar. Für den praktischen Einsatz ist dies allerdings unzureichend, da im statistischen Mittel verteilt sowohl positive als auch negative Offsetspannungen Vos mit Beträgen von durchaus einigen Millivolt auftreten können.

Eine oftmals angewendete herkömmliche Lösung dieses Problems wird durch offsetkompensierte Operationsverstärker erreicht. Hierdurch können verbleibende Offsetspannungen des verwendeten Operationsverstärkers 25 deutlich unter 1 mV erreicht werden. Nachteilig bei diesem Verfahren ist allerdings, dass mehrere Taktphasen für den Abgleich des Verstärkers erforderlich sind. Dies ist für den Einsatz bei Leseverstärkern 100 bei Speicheranwendungen von großem Nachteil, weil dies zu höheren Lesezugriffszeiten führt und unter Umständen darüber hinaus einen höheren Platzbedarf beim Halbleiterspeicherlayout resultiert.

2 zeigt nun in Form eines Blockdiagramms den grundsätzlichen Aufbau einer ersten Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung 10, wobei Bauelemente und Abschnitte die im Hinblick auf die bisher beschriebenen Figuren gleich oder gleichwirkend aufgebaut sind, identische Bezugszeichen im Hinblick auf die vorangehenden Figuren aufweisen, eine detaillierte Beschreibung dieser Elemente entfällt an dieser Stelle.

Im Vergleich zu dem in 5 gezeigten konventionellen Aufbau ist bei der in 2 gezeigten Ausführungsform zunächst zusätzlich eine zwischen die selektierte Bitleitungseinrichtung BLk oder der selektierten Zugriffsleitungseinrichtung 4 und Masse geschaltete Kompensationsstromquelleneinrichtungen 30 mit Anschlüssen 31 und 32 vorgesehen. Der erste Anschluss 31 der Kompensationsstromquelleneinrichtung 30 ist mit dem zweiten Ausgangsanschluss 24 und dem zweiten Eingangsanschluss 22 der Kompensationsspannungsquelleneinrichtung 20 sowie entsprechend mit der selektierten und verbundenen Bitleitungseinrichtung BLk oder Zugriffsleitungseinrichtung 4 verbunden. Andererseits ist zur Berücksichtigung einer Stromüberkompensation eine entsprechende Kalibrierungseinrichtung 50 mit Anschlüssen 51, 52 und 53 zwischen der Verstärkereinrichtung 40 und dem Ausgangsbereich 14 der Leseverstärkeranordnung 10 vorgesehen.

Die Kompensationsstromquelleneinrichtung 40 liefert einen Kompensationsstrom Icomp, der möglichst dem Idealwert

entspricht oder diesen übersteigt.

Zur Vermeidung einer Offsetproblematik hinsichtlich einer Stromüberkompensation durch die Kompensationsstromquelleneinrichtung 30 ist eben gerade die Kalibrierungseinrichtung 50 vorgesehen, durch welche vor einem Lesezustand der Leseverstärkeranordnung 10 der Ausgangsbereich 14 der Leseverstärkeranordnung 10 abgetrennt und der entsprechend überkompensierte Strom Icomp, gegebenenfalls verstärkt, in der Kalibrierungseinrichtung 50 gespeichert und bei einem vorliegenden Lesezustand der Leseverstärkeranordnung 10 bei zugeschaltetem Ausgangsbereich 14 der Leseverstärkeranordnung 10 zur Kompensation entsprechend wieder eingespeist werden kann.

3 zeigt in Form einer schematischen Schaltungsanordnung die Ausführungsform der 2 in detaillierterer Darstellung, wobei wiederum gleich oder gleich wirkende Schaltungselemente mit identischen Bezugszeichen versehen sind und wobei die entsprechenden Beschreibungen nicht wiederholt werden.

Die Kompensationsspannungsquelleneinrichtung 20 wird hier wieder wie bei der Ausführungsform der 5 von einer Reihenschaltung aus einem Operationsverstärker 25 und einem MOSFET T1 gebildet, wobei letzterer als Sourcefolger zur Stromübertragung in die Verstärkereinrichtung 40 dient und wobei letztere ebenfalls die in 5 gezeigte Ausführungsform besitzt.

Vor dem Lesevorgang liegen sämtliche Wortleitungen des Speicherbereichs 2 auf derselben Äquipotenzialspannung oder Ausgleichsspannung Veq. Beim Selektieren wird dann das Lesepotenzial oder Wortleitungspotenzial Vwl durch entsprechende Selektion zugeführt.

Aufgabe des Operationsverstärkers 25 mit der Verstärkung A ist es, die am Ende der Bitleitung anliegende Spannung über den Sourcefolger oder MOSFET T1 und die Kompensationsstromquelleneinrichtung 30 mit dem entsprechenden Kompensationsstrom Icomp konstant zu halten. Es kommt dabei ausschließlich auf die geregelte Konstantheit der Bitleitungsspannung auf der Bitleitung BLk an. Der Absolutwert der Potenzialdifferenz darf aber ruhig um eine, auch unbekannte, Offsetspannung Vos von der idealen Spannung Veq abweichen.

Für eine positive Offsetspannung Vos stellt der Operationsverstärker 25 die Spannung auf der selektierten Bitleitung BLk etwa auf den Wert Veq-Vos ein. Der Kompensationsstrom I-comp weist dabei idealerweise einen Wert von

auf. Liegt der Wert des Kompensationsstroms Icomp unter diesem Wert, so stellt sich am Ende der Bitleitung BLk ein Wert größer als Veq-Vos ein, wobei dann die Regelung durch den Operationsverstärker 25 versagt. Dies hätte für das weitere Auslesen der selektierten Speicherzelle 3 den großen Nachteil, dass das nutzbare Ausgangssignal Iout des Leseverstärkers 10 reduziert wird.

Da es aber nicht immer möglich ist, zum Beispiel wegen der Variation der Offsetspannung Vos, den Kompensationsstrom I-comp auf den Idealwert einzustellen, zum Beispiel auch, weil eine Trimmung oder eine Selbstkalibrierung zu aufwändig wären, wird gegebenenfalls der Wert von Icomp ausreichend größer als der Idealwert eingestellt.

Nach den Kirchhoffschen Gesetzen würde dann allerdings der Strom

über die Transistorfolge T1, T2 und T3 in den Faktor n verstärkt zum Ausgang des Leseverstärkers 10 abfließen. Dies könnte unter Umständen zur Folge haben, dass bei zu hoher Einstellung des Kompensationsstroms Icomp der erzeugte Ausgangsstrom Iout an der Leseverstärkeranordnung 10 eine Detektion der digitalen Werte "0" oder "1" unmöglich macht.

Zur Vermeidung dieser Offset-Problematik ist nun die Kalibrierungseinrichtung 50 der Ausführungsform der 3 mit Schaltern SW1 und SW2 sowie mit einer als Stromspeicherelement dienenden Transistoreinrichtung T4 ausgebildet. Vor dem Lesevorgang ist die Schalteinrichtung SW1 geschlossen, und der überschüssige Strom Idiff fließt in die Transistordiode der Transistoreinrichtung T4. Der Schalter SW2 zum Ausgangsbereich 14 ist dabei nicht geschlossen, sondern offen.

Beim Fortgang des Lesezyklus wird dann der Schalter SW1 geöffnet und der Schalter SW2 geschlossen. Die Spannung, welche sich über die Gatekapazität CG4 der Transistoreinrichtung T4 bei geschlossenem Schalter SW1 aufgebaut hat, bleibt dabei erhalten. Nach Öffnen des Schalters SW1 arbeitet die Transistoreinrichtung T4 nunmehr als Stromspeicher und liefert den gespeicherten Strom Istore. Die Transistoreinrichtung und insbesondere die Gatekapazität CG4 dient nunmehr als Stromquelle und wird also den überschüssigen Strom n × Idiff vom Ausgangsknoten der Verstärkeranordnung 10 abziehen.

Der Lesevorgang läuft dann folgendermaßen ab. Vor dem Lesen liegen alle Zellen 3 der selektierten Bitleitung BLk über die quer verlaufenden Wortleitungen an der Äquipotenzialspannung Veq an. Über den Ausgleichs- oder Kompensationsstrom Icomp wird ein entsprechend hoher Strom vorgegeben, damit der Operationsverstärker 25 im entsprechenden Arbeitspunkt verbleibt, um die Bitleitung BLk auf etwa Veq – Vos einzuregeln und dort auch für den weiteren Lesevorgang zu halten.

Der überschüssige Strom n × Idiff fließt bei geschlossenem Schalter SW1 in die Diode der Transistoreinrichtung T4 ab. Der Schalter SW2 bleibt offen, um den Kalibrierzustand nicht zu stören.

Anschließend wird der Schalter SW1 geöffnet, und sobald dies geschehen ist, wird der Schalter SW2 geschlossen und die Speicherzelle über die zugehörige Wortleitung WLi selektiert, wie das in 3 gezeigt ist. Die selektierte Bitleitung BLk liegt nun nur noch über den Parallelwiderstand Rpar' an der Äquipotenzialspannung Veq und über dem Zellenwiderstand Rc der selektierten Speicherzelle 3 an der Wortleitungsspannung oder Lesespannung Vwl an.

Da der Operationsverstärker 25 die Spannung am Ende der selektierten Bitleitung BLk immer noch auf dem Wert Veq – Vos hält, kann nur in erster Näherung das Kirchhoffsche Gesetz für die Ströme am Knoten 7a der Bitleitung BLk betrachtet werden. Durch die Regelung des Operationsverstärkers 25 bleibt der Parallelstrom Ipar in etwa konstant. Der Kompensationsstrom Icomp ist zu diesem Zeitpunkt ebenfalls konstant vorgegeben.

Durch das Umschalten von der Äquipotenzialspannung Veq auf die Wortleitungsspannung Vwl fällt der vergleichsweise kleine Strom Vos/Rc parallel zu Ipar weg. Dafür greift am Bitleitungsknoten 7a der selektierten Bitleitung BLk nun ungefähr der größere Zellenstrom Ic = (Veq – Vwl)/Rc aufgrund der selektierten Speicherzelle 3 an. Da Ipar und Icomp konstant sind, muss der Zellenstrom Ic nahezu vollständig über den Sourcefolger T1 abfließen. Der Zellenstrom Ic kann hierbei noch über den Stromspiegel oder die Verstärkungseinrichtung 40 um den Faktor n verstärkt werden. Da der Stromspeicher 54 bzw. T4 über den Speicherstrom Istore auf den überschüssigen Strom Idiff vom Ausgangsbereich 14 der Leseverstärkeranordnung 10 abzieht, fließt über den geschlossenen Schalter SW2 aus dem Ausgang der Leseverstärkeranordnung 10 in erster Näherung der um den Faktor n verstärkte Zellenstrom Ic.

Die Anordnung funktioniert in analoger Weise auch für negative Offsetspannung Vos. Der Operationsverstärker 25 regelt hierbei die Spannung an der selektierten Bitleitung BLk auf etwa den Wert Veq + Vos. Wichtig ist dabei ausschließlich, dass sich der Operationsverstärker 25 der Kompensationsspannungsquelleneinrichtung 20 in einer funktionierenden Regelschleife befindet. Dies ist in diesem Fall auch ohne das Vorhandensein der Kompensationsstromquelleneinrichtung 30 und dem entsprechenden Kompensationsstrom Icomp gewährleistet. Allerdings ist dabei das Vorzeichen von Vos nicht unbedingt bekannt, so dass Icomp eventuell immer notwendig eingebracht werden sollte. Dies ist jedoch kein Problem, solange über den Stromspeicher 54 der Kalibriereinrichtung 50, insbesondere über den Schalter SW1 und die Transistoreinrichtung T4 der überschüssige Strom Idiff kompensiert werden kann.

Besonders wichtig sind im Hinblick auf die vorliegende Erfindung die folgenden Aspekte:

  • – Die Offsetspannung Vos der Kompensationsspannungsquelleneinrichtung 20 und insbesondere des darin vorhandenen Operationsverstärkers 25 ist als Spannungsfehler für den Auslesevorgang nicht von Bedeutung.
  • – Über die Kompensationsstromquelleneinrichtung 30 und insbesondere über den Kompensationsstrom Icomp kann die Schaltung für alle Werte der Offsetspannung Vos die jeweilige Verstärkungseinrichtung 25 in einem funktionierenden Arbeitspunkt gehalten werden.
  • – Die Kompensationsstromquelleneinrichtung 30 und der Kompensationsstrom Icomp können fest eingestellt sein oder kalibriert werden.
  • – Der Stromspeicher 54 der Kalibriereinrichtung 50 und insbesondere die Schalteinrichtung SW1 und die Transistoreinrichtung T4 kompensieren überschüssige Kompensationsströme Idiff.
  • – Für eine exakte Kalibrierung des Kompensationsstroms Icomp entsprechend der Offsetspannung Vos kann der Stromspeicher durch die Elemente SW1 und T4 entfallen.
  • – Die Leseschaltung ist durch das einfache Timing für die Schalter SW1 und SW2 sehr schnell realisierbar.

4 zeigt eine andere Ausführungsform der vorliegenden erfindungsgemäßen Leseverstärkeranordnung. Dabei sind Elemente, die im Hinblick auf die bisher beschriebenen Ausführungsformen gleich sind oder gleich wirken, mit identischen Bezugszeichen versehen und hier im Detail nicht weiter erläutert.

Bei der in 4 vorgesehenen Ausführungsform regelt der vorgesehene Operationsverstärker 25 der Kompensationsspannungsquelleneinrichtung 20 die Spannung der selektierten Bitleitung BLk nicht über einen Sourcefolger, sondern direkt über einen PMOS-Transistor T2 der Verstärkereinrichtung 40, wobei eine ausreichende Kompensation des Regelkreises erforderlich ist. Der PMOS-Transistor T2 muss dabei nicht extern ausgebildet sein, zum Beispiel in einer externen Verstärkereinrichtung 40, sondern kann gegebenenfalls auch als Bestandteil der Ausgangsstufe des Operationsverstärkers 25 der Kompensationsspannungsquelleneinrichtung 20 aufgefasst werden. Zudem kann die in 4 gezeigte Schaltung in komplementärer Art und Weise auch mit NMOS-Transistoren aufgebaut werden. Dabei müssen dann aber folgende Punkte beachtet werden, nämlich das Konstanthalten der Spannung einer selektierten Bitleitung BLk, die Elimination der Offsetproblematik und des Verstärkers durch die Kompensationsstromquelleneinrichtung 30 und des Kompensationsstroms Icomp sowie die Kompensation überflüssiger Kompensationsströme durch einen entsprechenden Stromspeicher 54 und entsprechende Elemente SW1 und T4.

1Halbleiterspeichereinrichtung 2Speicherbereich/Speicherzellenanordnung 2'nicht ausgewählter Speicherbereich 3Speicherelement/Speicherzelle 4Zugriffsleitungseinrichtung/Bitleitungseinrich tung 6Zugriffsleitungseinrichtung/Wortleitungseinrich tung 10Leseverstärkeranordnung 12Eingangsbereich/Eingangsanschluss 14Ausgangsbereich/Ausgangsanschluss 20Kompensationsspannungsquelleneinrichtung 21Eingangsanschluss 22Eingangsanschluss 23Ausgangsanschluss 24Ausgangsanschluss 25Operationsverstärkereinrichtung 25-1nicht invertierender Eingang 25-2invertierender Eingang 25-3Ausgang 30Kompensationsstromquelleneinrichtung 31Anschluss 32Anschluss 40Stromverstärkereinrichtung 41Eingangsanschluss 42Eingangsanschluss 43Ausgangsanschluss 50Kalibriereinrichtung 51Eingangsanschluss 52Ausgangsanschluss 53Ausgangsanschluss 54Stromspeichereinrichtung 100herkömmliche Leseverstärkeranordnung AVerstärkung CG4Gatekapazität D1-D4Drainbereich G1-G4Gatebereich IcZellstrom IcompKompensationsstrom IdiffDifferenzstrom IoutAusgangsstrom IsenseAbtaststrom/Meßstrom IstoreSpeicherstrom RcZellenwiderstand RparSpeicherbereichswiderstand Rpar'Speicherbereichswiderstand S1-S4Sourcebereich SW1, SW2Schalteinrichtung VeqGleichgewichtsspannung VosOffsetspannung VwlWortleitungsspannung/Lesespannung

Anspruch[de]
  1. Leseverstärkeranordnung für eine resistive Speichereinrichtung mit einem Speicherbereich (2) aus einer Mehrzahl von Speicherelementen (3):

    – mit einer Kompensationsspannungsquelle (20), welche einen Operationsverstärker (25) mit einem nicht invertierenden Eingang (25-1), einem invertierenden Eingang (25-2) und einem Ausgang (25-3) aufweist, wobei der Operationsverstärker (25) eine Offsetspannung (Vos) aufweist,

    – mit einem Stromverstärker (40) mit einem Eingang (41) und einem Ausgang (43),

    – mit einer Kompensationsstromquelle (30) mit einem Ausgang (31) und

    – mit einer Kalibrierungseinrichtung (50) mit einem Stromspeicher (54), einem Eingang (51) und einem Ausgang (53),

    – wobei der invertierende Eingang (25-2) des Operationsverstärkers (25), der Ausgang (31) der Kompensationsstromquelle (30), der Ausgang (25-3) des Operationsverstärkers (25) und der Eingang (41) des Stromverstärkers (40) mit einem selektierenden Knoten des Speicherbereichs (2) verbunden sind,

    – wobei der Eingang (51) der Kalibrierungseinrichtung (50) mit dem Ausgang (43) des Stromverstärkers (40) verbunden ist,

    – wobei der nicht invertierende Eingang (25-1) des Operationsverstärkers (25) mit einem nicht selektierenden Knoten des Speicherbereichs (2) verbunden ist,

    – wobei in einem nicht selektierenden Zustand der durch den Stromverstärker (40) verstärkte und ausgegebene Strom in der Stromspeichereinrichtung (54) gespeichert wird und

    – wobei in einem selektierenden Zustand der in der Stromspeichereinrichtung (54) gespeicherte Strom dem dann durch den Stromverstärker (40) verstärkten und ausgegebenen Strom abgezogen und die Differenz über den Ausgang (53) ausgegeben wird.
  2. Leseverstärkeranordnung für eine resistive Speichereinrichtung mit einem Speicherbereich (2) aus einer Mehrzahl von Speicherelementen (3):

    – mit einer Kompensationsspannungsquelle (20), welche einen Operationsverstärker (25) mit einem nicht invertierenden Eingang (25-1), einem invertierenden Eingang (25-2) und einem Ausgang (25-3) aufweist, wobei der Operationsverstärker (25) eine Offsetspannung (Vos) aufweist,

    – mit einem Stromverstärker (40) mit einem Eingang (41) und einem Ausgang (43),

    – mit einer Kompensationsstromquelle (30) mit einem Ausgang (31) und

    – mit einer Kalibrierungseinrichtung (50) mit einem Stromspeicher (54), einem Eingang (51) und einem Ausgang (53),

    – wobei der nicht invertierende Eingang (25-1) des Operationsverstärkers (25), der Ausgang (31) der Kompensationsstromquelle (30) und der Eingang (41) des Stromverstärkers (40) mit einem selektierenden Knoten des Speicherbereichs (2) verbunden sind,

    – wobei der Eingang (51) der Kalibrierungseinrichtung (50) mit dem Ausgang (43) des Stromverstärkers (40) verbunden ist,

    – wobei der invertierende Eingang (25-2) des Operationsverstärkers (25) mit einem nicht selektierenden Knoten des Speicherbereichs (2) verbunden ist,

    – wobei in einem nicht selektierenden Zustand der durch den Stromverstärker (40) verstärkte und ausgegebene Strom in der Stromspeichereinrichtung (54) gespeichert wird,

    – wobei in einem selektierenden Zustand der in der Stromspeichereinrichtung (54) gespeicherte Strom dem dann durch den Stromverstärker (40) verstärkten und ausgegebenen Strom abgezogen und die Differenz über den Ausgang (53) ausgegeben wird und

    – wobei der Stromverstärker (40) als Stromspiegel ausgebildet ist und der Ausgang (25-3) des Operationsverstärkers (25) mit den Gates (G2, G3) beider Spiegeltransistoren (T2, T3) verbunden ist.
  3. Leseverstärkeranordnung nach Anspruch 1,

    dadurch gekennzeichnet,

    – dass die Verstärkereinrichtung (40) zwei Transistoreinrichtungen (T2, T3), insbesondere in Form von MOSFETs, mit Source- (S2, S3), Drain- (D2, D3) und Gatebereichen (G2, G3) und/oder -anschlüssen aufweist,

    – dass einerseits die Sourcebereiche (S2, S3) und/oder – anschlüsse und andererseits die Gatebereiche (G2, G3) und/oder -anschlüsse dieser Transistoren (T2, T3) miteinander verbunden sind und

    – dass die Drainbereiche (D2, D3) oder -anschlüsse der Transistoreinrichtungen (T2, T3) mit dem Eingangsanschluss (41) bzw. dem Ausgangsanschluss (43) der Verstärkereinrichtung (40) verbunden sind.
  4. Leseverstärkeranordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Verstärkereinrichtung (40) einen zweiten Eingangsanschluss (42) aufweist, welcher mit den Gatebereichen (G2, G3) und/oder -anschlüssen der Transistoreinrichtungen (T2, T3) verbunden ist.
  5. Leseverstärkeranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Stromspeichereinrichtung (54) als Transistoreinrichtung (T4) ausgebildet ist, insbesondere als MOSFET oder dergleichen, oder eine derartige Transistoreinrichtung (T4) aufweist.
  6. Leseverstärkeranordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Transistoreinrichtung (T4) mit ihrem Drainbereich (D4) mit dem Eingangsanschluss (51) der Kalibriereinrichtung (50) und mit ihrem Sourcebereich (S4) über den zweiten Ausgangsanschluss (53) der Kalibriereinrichtung (50) mit der Kompensationsstromquelleneinrichtung (30) verbunden ist.
  7. Leseverstärkeranordnung nach Anspruch 6,

    dadurch gekennzeichnet,

    – dass die Stromspeichereinrichtung (54) eine Schalteinrichtung (SW1) aufweist und

    – dass der Gatebereich (G4) der Transistoreinrichtung (T4) der Stromspeichereinrichtung (54) vor und bei einem Lesezustand der Leseverstärkeranordnung (10) mit dem Drainbereich (D4) verbindbar bzw. von diesem trennbar ist,

    – so dass insbesondere die Gatekapazität (CG4) des Gatebereichs (G4) der Transistoreinrichtung (T4) als Stromspeicherelement schaltbar ist.
  8. Leseverstärkeranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kalibriereinrichtung (50) eine weitere Schalteinrichtung (SW2) aufweist, durch welche im Betrieb eine direkte elektrische Verbindung zwischen dem Eingangsanschluss (51) und dem ersten Ausgangsanschluss (52) der Kalibriereinrichtung (50) bei einem Lesezustand herstellbar bzw. vor einem Lesezustand unterbrechbar ist.
  9. Leseverstärkeranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kompensationsstromquelleneinrichtung (30) ausgebildet ist, einen Kompensationsstrom (Icomp) mit einem Wert zu generieren und/oder zur Verfügung zu stellen, der dem durch einen etwaigen Spannungsoffset (Vos) der Kompensationsspannungsquelleneinrichtung (20) über das Ohmsche Netzwerk der Speicherelemente (3) des gesamten Speicherbereichs (2) entsprechenden elektrischen Stromoffset im Wesentlichen entspricht oder diesen ausreichend übersteigt, so dass der Kompensationsstrom (Icomp) die Beziehung
    erfüllt, wobei Rpar der Ohmsche Widerstand des gesamten Speicherbereichs (2) bedeutet und sich im Wesentlichen als Parallelschaltung des Ohmschen Widerstands Rpar' des nicht ausgewählten Speicherbereichs (2') mit dem Ohmschen Widerstand Rc der ausgewählten Zelle (3) darstellt.
Es folgen 5 Blatt Zeichnungen






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