Die vorliegende Erfindung bezieht sich allgemein auf Halbleiter-Vorrichtungen und insbesondere auf eine Halbleiter-Speichervorrichtung, die synchron mit einem Taktsignal arbeitet.

Wenn die Verarbeitungsgeschwindigkeit von CPUs erhöht wird, ist es erforderlich, dass Halbleiter-Speichervorrichtungen, wie beispielsweise ein DRAM (dynamic random access memory), eine erhöhte Datentransfer-Geschwindigkeit aufweisen, indem eine erhöhte Signalfrequenz für die Eingabe/Ausgabe von Datensignalen verwendet wird. SDRAMs (synchronous dynamic random access memory) werden entwickelt, um diesem Bedarf zu entsprechen, und arbeiten synchron mit einem Eingangstaktsignal, um eine hohe Betriebsgeschwindigkeit zu erreichen.

1 ist ein Schaltbild, das einen Abschnitt eines DRAM mit Blick auf Peripheriegeräte von Speicherzellen zeigt. Die Schaltung von 1 umfasst einen Kondensator 501, NMOS-Transistoren 502 bis 512, einen PMOS-Transistor 513, PMOS-Transistoren 521 und 522 sowie NMOS-Transistoren 523 und 524. Die PMOS-Transistoren 521 und 522 und NMOS-Transistoren 523 und 524 bilden zusammen einen Leseverstärker 520.

Der als eine Speicherzelle dienende Kondensator 501 speichert 1-Bit-Information. Wenn eine Subwort-Leitung, die ein Signal SW auswählt, aktiviert wird, öffnet sich der als ein Zellen-Gate dienende NMOS-Transistor 502, wodurch Daten des Kondensators 502 zu einer Bitleitung BL transferiert werden. Wenn dies eintritt, ist ein Bitleitungs-Transfersignal BLTl auf einem HIGH-Pegel, sodass die NMOS-Transistoren 503 und 504 angeschaltet werden. Ein Bitleitungs-Transfersignal BLT0 ist andererseits auf einem LOW-Pegel, sodass die NMOS-Transistoren 505 und 506 ausgeschaltet werden. Als Ergebnis werden die Daten auf den Bitleitungen BL und /BL in dem Leseverstärker 520 über die NMOS-Transistoren 503 und 504 gespeichert. Der Leseverstärker 520 arbeitet, wenn die Transistoren 513 und 512 über die Aktivierung der Leseverstärker-Aktivierungssignale SA1 und SA2 angeschaltet werden, und verstärkt die Daten der Bitleitungen BL und /BL. Die verstärkten Daten auf den Bitleitungen BL und /BL werden dann zu dem Datenbus DB und /DB über die NMOS-Transistoren 510 und 511 gesendet, die als Spalten-Gates dienen, wenn ein Spaltenleitungsauswahlsignal CL selektiv aktiviert wird.

Im Fall von Datenschreibvorgängen werden Daten auf dem Datenbus DB und /DB in dem Kondensator 501 durch Vorgangsschritte gespeichert, die bezogen auf den Fall von Datenlesevorgängen der Reihe nach umgekehrt werden.

2 zeigt Timing-Diagramme zum Erläutern von Datenlesevorgängen des DRAM.

Wie in 2 gezeigt ist, werden, wenn Datenlesevorgänge durchgeführt werden, Befehle in den DRAM in einer Reihenfolge eines Vorladungsbefehls (PRE) zur Vorladung der Bitleitungen BL und /BL auf einen vorbestimmten Spannungspegel, eines /RAS-Befehls (R) für einen Reihenzugriffsvorgang und eines CAS-Befehls (C) für einen Spaltenzugriffsvorgang eingegeben.

Mit Bezug auf 1 und 2 wird nachstehend die Zeitsteuerung hinsichtlich Datenlesevorgänge beschrieben. Bei Eingabe des /RAS-Befehls geht das Bitleitungs-Transfersignal BLT0 in den Tiefpegelzustand (LOW) (BLTl ist HIGH), sodass die Bitleitungen BL und /BL mit dem Leseverstärker 520 verbunden sind. Zur gleichen Zeit wird ein Vorladungssignal PR von 1 in LOW geändert, um die Rücksetzbedingungen der Bitleitungen BL und /BL zu beenden. Ferner wird ein Hauptwort-Leitungsauswahlsignal MW in HIGH geändert, und so wird es das Subwort-Leitungsauswahlsignal SW, wodurch eine bestimmte Wortleitung ausgewählt wird. Dies schaltet den NMOS-Transistor 502 an, sodass die Daten des Kondensators 501 auf die Bitleitung BL gelesen werden. Wie in 2 gezeigt ist, erscheinen die Daten auf der Bitleitung BL mit einer Zeitsteuerung, wenn das Hauptwort-Leitungsauswahlsignal MW und das Subwort-Leitungsauswahlsignal SW in den Hochpegelzustand (HIGH) gehen.

Dann werden, um den Leseverstärker 520 anzusteuern, die Leseverstärker-Treibersignale SA1 und SA2 aktiv, wodurch der NMOS-Transistor 512 und der PMOS-Transistor 513 angeschaltet werden. Wie in 2 gezeigt ist, führt die Aktivierung des Leseverstärkers 520 zu einem Anstieg in der Amplitude von Datensignalen auf den Bitleitungen BL und /BL.

Wenn die Amplitude von Datensignalen schrittweise erhöht wird, geht das Spalten-Leitungsauswahlsignal CL in den Hochpegelzustand (HIGH) als Reaktion auf den /CAS-Befehl, um eine bestimmte Spalte auszuwählen. Die NMOS-Transistoren 510 und 511 (Spalten-Gates) der ausgewählten Spalte werden angeschaltet, sodass die Daten auf dem Datenbus DB und /DB freigegeben werden. Die Daten auf dem Datenbus DB und /DB werden von dem DRAM als ein Datensignal DQ ausgegeben, und ein Datenlesevorgang für aufeinander folgende vier Bits wird beispielsweise ausgeführt.

Wenn der Vorladungsbefehl eingegeben wird, geht das Vorladungssignal PR in den Hochpegelzustand (HIGH) mit einer geeigneten Zeitsteuerung, sodass die NMOS-Transistoren 507 bis 509 angeschaltet werden, um die Bitleitungen BL und /BL auf eine Spannung VPR vorzuladen. Dieser Vorgang setzt die Bitleitungen BL und /BL zurück, wie in 2 gezeigt ist, und somit ist der DRAM für einen Datenlesevorgang eines nächsten /RAS-Befehls vorbereitet.

Der DRAM kann, wie oben beschrieben, nacheinander Daten von unterschiedlichen Spaltenadressen durch aufeinander folgendes Auswählen unterschiedlicher Spalten lesen, und dieser Vorgang ist anwendbar, wenn Daten von der gleichen Reihenadresse (entsprechend der gleichen Wortleitung) aufeinander folgend gelesen werden. Der Leseverstärker 520 von 1 wird bezogen auf jede einer Mehrzahl von Spalten bereitgestellt. Die Mehrzahl von Leseverstärkern 520 speichert Daten von unterschiedlichen Spaltenadressen und der gleichen Reihenadresse. Wenn diese unterschiedlichen Spaltenadressen aufeinander folgend ausgewählt werden, um Daten von dem Leseverstärker 520 zu lesen, können somit aufeinander folgende Datenlesevorgänge erreicht werden.

Wenn es keinen Bedarf gibt, Daten von einer unterschiedlichen Reihenadresse (die einer unterschiedlichen Wortleitung entspricht) zu lesen, müssen jedoch neue Daten aus Speicherzellen dieser Wortleitung auf die Bitleitungen BL und /BL gelesen werden. Ferner ist es erforderlich, um die neuen Daten zu den Bitleitungen BL und /BL zu transferieren, die Bitleitungen BL und /BL im Voraus vorzuladen. Wenn Daten von einer unterschiedlichen Reihenadresse zu lesen sind, nachdem Daten von einer gegebenen Reihenadresse gelesen wurden, weisen deshalb aufeinander folgende Datenlesezeitsteuerungen eine große Zeitlücke dazwischen auf, wie in 2 gezeigt ist. Bei dem Beispiel von 2 gibt es eine Lücke, die so groß wie 10 Takte ist, zwischen aufeinander folgenden Datenlesezeitsteuerungen für unterschiedliche Reihenadressen.

Zwecks Erläuterung wird eine ganze Reihe von Vorgängen von der Eingabe einer Reihenadresse bis zu der Ausgabe von Daten in drei Schritte aufgeteilt. Der erste Schritt umfasst Befehls-Decodier-Vorgänge und Vorgänge von Peripherie-Schaltungen, und der zweite Schritt ist aus Leseverstärkervorgängen aufgebaut. Der dritte Schritt bezieht sich auf Datenausgabevorgänge. Um Pipeline-Vorgänge mit hinsichtlich eines Reihenzugriffs zu erzielen, werden die Vorgänge des ersten Schritts anfangs hinsichtlich eines ersten Reihenzugriffs ausgeführt. Wenn die Vorgänge des zweiten Schritts hinsichtlich des ersten Reihenzugriffs starten, beginnt ein zweiter Reihenzugriff die Vorgänge des ersten Schritts. Ferner werden, wenn der erste Reihenzugriff den Vorgang des dritten Schritts startet, die Vorgänge des zweiten Schritts hinsichtlich des zweiten Reihenzugriffs ausgeführt, und die Vorgänge des ersten Schritts sollten ebenfalls hinsichtlich eines dritten Reihenzugriffs starten. Auf diese Art und Weise können Reihenzugriffs-Pipeline-Vorgänge erzielt werden, wenn die Vorgänge der ersten, zweiten und dritten Schritte bezogen auf unterschiedliche Reihenzugriffe parallel durchgeführt werden.

Bei herkömmlichen DRAMs kann jedoch eine Burst-Länge auf unterschiedliche Längen eingestellt werden, wenn eine Mehrzahl von Spaltenadressen aufeinander folgend bei der gleichen Reihenadresse gelesen werden. D.h., die Anzahl von Datenstücken, die aufeinander folgenden Datenlesevorgänge unterzogen werden, wird durch eine spezifizierte Burst-Länge festgelegt, und eine entsprechende Anzahl von Datenstücken, wie durch die spezifizierte Burst-Länge angegeben, werden aus aufeinander folgenden Spaltenadressen gelesen. In diesem Fall ist eine Betriebsperiode der Leseverstärkervorgänge bei dem zweiten Schritt, d.h. eine Periode, während derselben die Leseverstärker arbeiten, um zu ermöglichen, dass Zugriffe auf aufeinander folgende Spaltenadressen durchgeführt werden, einer Änderung abhängig von einer Burst-Länge unterworfen, die durch eine Moduseinstellung bestimmt wird.

Beispielsweise offenbart die EP 0 690 450 eine Speichervorrichtung mit einem Prefetch-Vor-Decodierer, sodass auf eine Speicherschaltung sequentiell durch beliebige Adressen zugegriffen werden kann. Die Vorrichtung umfasst Leseverstärker, die durch einen Spalten-Decodierer gelesen werden, und eine Datenumwandlungseinheit, um die erhaltenen parallelen Daten in serielle Daten umzuwandeln.

Da die Betriebsperiode des zweiten Schritts einer Änderung abhängig von einer Moduseinstellung unterworfen ist, ist es unmöglich, ungestörte Pipeline-Vorgänge hinsichtlich Reihenzugriffen auszuführen. Wenn Situationen nämlich von der Seite eines Speicher-Controllers betrachtet werden, ist es dem Speicher-Controller nicht erlaubt, die /RAS-Befehle (oder Aktivierungsbefehle) aufeinander folgend mit konstanten Intervallen zu liefern. Ferner gibt es einen Bedarf, Eingangszeitsteuerungen von Vorladungsbefehlen in Übereinstimmung mit Burst-Längen zu ändern, was es ebenfalls schwierig macht, Reihenzugriffs-Pipeline-Vorgänge durchzuführen.

Demgemäß besteht ein Bedarf für eine Halbleiter-Speichervorrichtung, die Reihenzugriffs-Pipeline-Vorgänge erzielt, wenn auf unterschiedliche Reihenadressen zugegriffen wird.

Die Erfindung wird in dem unabhängigen Anspruch definiert. Bevorzugte Merkmale werden in den Unteransprüchen dargelegt.

Bei der Halbleiter-Vorrichtung gemäß der vorliegenden Erfindung weisen, wenn eine Reihe von Vorgängen von der Reihenadresseneingabe zu der Datenausgabe in Befehls-Decodier- und Peripherie-Schaltungs-Vorgänge eines ersten Schritts, Leseverstärkervorgänge eines zweiten Schritts und Datenausgabevorgänge eines dritten Schritts unterteilt werden, die Leseverstärkervorgänge des zweiten Schritts eine konstante Betriebsperiode ungeachtet einer spezifizierten Burst-Länge auf. Da die Daten der Leseverstärker durch gleichzeitiges Öffnen einer Mehrzahl von Spalten-Gates parallel gelesen werden, ist es für die Leseverstärker ausreichend, lediglich für eine konstante Zeitspanne zu arbeiten. Dies ermöglicht, dass die Periode der Leseverstärkervorgänge des zweiten Schritts konstant sind, wodurch ungestörte Reihenzugriffs-Pipeline-Vorgänge erreicht werden. Wenn es dem Benutzer obliegt, die Vorladungszeitsteuerung außerhalb von der Halbleiter-Speichervorrichtung zu bestimmen, arbeitet die beliebige Natur der Vorladungszeitsteuerung als eine der Ursachen, um die Pipeline-Vorgänge zu stören. Die vorliegende Erfindung verwendet jedoch das interne Vorladungssignal, um Rücksetzvorgänge einzuleiten, sodass eine derartige Ursache der Störung beseitig wird. Ferner kann der Vorladungsvorgang mit einer optimalen Zeitsteuerung durchgeführt werden, direkt nach dem die Daten von den Leseverstärkern gelesen werden, wodurch Hochgeschwindigkeits-Datenlesevorgänge mit einer hohen Leistung erreicht werden, die lediglich durch die Kapazität von Leseverstärkervorgängen begrenzt wird.

Ferner gibt gemäß der vorliegenden Erfindung die Datenumwandlungseinheit die seriellen Daten durch Auswählen einer vorbestimmten Anzahl von Bits aus der Mehrzahl von Bits der parallelen Daten in Übereinstimmung mit einem Burst-Längensignal aus. Deshalb können ungestörte Reihenzugriffs-Pipeline-Vorgänge durchgeführt werden, während es für eine Datenlesevorgang möglicht ist, unterschiedliche Burst-Längeneinstellungen zu bewältigen.

Außerdem werden gemäß der vorliegenden Erfindung die Mehrzahl von Bits der parallelen Daten von den Leseverstärkern als Reaktion auf einen einzigen Reihenzugriff gelesen und in serielle Daten umgewandelt, um nach außen von der Halbleiter-Speichervorrichtung ausgegeben zu werden. Dies erzielt eine kontinuierliche Datenausgabe ohne irgendeine Unterbrechung.

Außerdem empfängt gemäß der vorliegenden Erfindung die Halbleiter-Speichervorrichtung einen Reihenzugriffsbefehl und einen Spaltenzugriffsbefehl als ein einziges Paket. Demgemäß führt eine Verringerung in der Reihenzugriffszeit zu einer Verringerung in Zeitintervallen zwischen Eingabebefehlen. Der Reihenzugriffsbefehl und der Spaltenzugriffsbefehl können beispielsweise bei zwei aufeinander folgenden Taktimpulsen eingegeben werden.

Ferner setzt gemäß der vorliegenden Erfindung die Vorladungssignalerzeugungseinheit die Bitleitungen und die Leseverstärker zurück, indem das interne Vorladungssignal verwendet wird, direkt nachdem die parallelen Daten von dem Leseverstärkern gelesen werden. Eine derartige automatische Vorladung direkt nach dem Datenzugriff auf die Leseverstärker kann Intervalle zwischen Reihenzugriffen soweit wie möglich verringern.

Außerdem verwendet gemäß der vorliegenden Erfindung die Vorladungssignalerzeugungseinheit eine Reihe von Verzögerungselementen zum Verzögern von Signalen um die erste Verzögerungszeitspanne, und kann somit über eine einfache Schaltungsstruktur implementiert werden.

Ferner werden gemäß der vorliegenden Erfindung die Leseverstärker in eine Mehrzahl von Leseverstärkerblöcken gruppiert, sodass Reihenzugriffsvorgänge lediglich bezogen auf einen ausgewählten der Leseverstärkerblöcke durchgeführt werden. Dies macht es möglich, die Anzahl der zur gleichen Zeit angesteuerten Leseverstärker zu verringern, wodurch die Last von Steuersignalen verringert wird, die bei Reihenzugriffsvorgängen verwendet werden. Dies erhöht die Signalschaltgeschwindigkeit und erzielt eine Signalsteuerung von einer solch hohen Geschwindigkeit, wie sie einer Verringerung in den Zeitintervallen zwischen den Reihenzugriffen angemessen ist.

Außerdem umfasst gemäß der vorliegenden Erfindung die Halbleiter-Speichervorrichtung ferner Wort-Decodierer, die den jeweiligen Leseverstärkerblöcken entsprechen, wobei die Wort-Decodierer die Speicherzellen mit den Bitleitungen lediglich bezogen auf den ausgewählten der Leseverstärkerblöcke zur Zeit des Reihenzugriffs verbinden. Die für die jeweiligen Leseverstärkerblöcke bereitgestellten Wort-Decodierer machen es möglich, die Last auf Wortauswahlsignalen zu verringern, die bei Reihenzugriffsvorgängen verwendet werden. Dies erhöht die Signalschaltgeschwindigkeit und erreicht eine Steuerung der Wortauswahlsignale mit einer derartig hohen Geschwindigkeit, wie sie einer Verringerung der Zeitintervalle zwischen den Reihenzugriffen angemessen ist.

Ferner werden gemäß der vorliegenden Erfindung Bitleitungs-Transfersignalerzeugungseinheiten bereitgestellt, die den jeweiligen Leseverstärkerblöcke entsprechen und die die Bitleitungen mit den Leseverstärkern lediglich bezogen auf den ausgewählten der Leseverstärkerblöcken zur Zeit des Reihenzugriffs verbinden. Die für die jeweiligen Leseverstärkerblöcke bereitgestellten Bitleitungstransfer-Signalerzeugungseinheiten machen es möglich, die Last auf Bitleitungs-Transfersignale zu verringern, die bei Reihenzugriffsvorgängen verwendet werden. Dies erhöht die Signalschaltgeschwindigkeit und erzielt eine Steuerung der Bitleitungs-Transfersignale bei einer derartig hohen Geschwindigkeit, wie sie einer Verringerung in Zeitintervallen zwischen den Reihenzugriffen angemessen ist.

Ferner werden gemäß der vorliegenden Erfindung Leseverstärker-Treibersignalerzeugungseinheiten entsprechend den jeweiligen Leseverstärkerblöcken bereitgestellt, und diese aktivieren die Leseverstärker lediglich bezogen auf den ausgewählten der Leseverstärkerblöcke zur Zeit des Reihenzugriffs. Die für die jeweiligen Leseverstärkerblöcke bereitgestellten Leseverstärker-Treibersignalerzeugungseinheiten machen es möglich, die Last auf Leseverstärker-Treibersignale zu verringern, die bei Reihenzugriffsvorgängen verwendet werden. Dies erhöht die Signalschaltgeschwindigkeit und erreicht eine Steuerung der Leseverstärker-Treibersignale bei solch einer hohen Geschwindigkeit, wie sie einer Verringerung in den Zeitintervallen zwischen den Reihenzugriffen angemessen ist.

Ferner umfasst gemäß der vorliegenden Erfindung die Halbleiter-Speichervorrichtung eine Mehrzahl von Bänken, von denen jede die Speicherzellen, die Leseverstärker und die Bitleitungen aufweist, wobei die Leseverstärker in die Mehrzahl von Leseverstärkerblöcken bei jeder der Mehrzahl von Bänken gruppiert werden. Auf diese Art und Weise kann die Halbleiter-Speichervorrichtung der vorliegenden Erfindung mit einer Mehrfach-Bankstruktur implementiert werden.

Gemäß der vorliegenden Erfindung umfasst der Halbleiter-Speicher ferner Bitleitungsstransfer-Signalerzeugungseinheiten, die jeweils für einen entsprechenden Satz von mehr als einen Leseverstärkerblock bereitgestellt werden. Diese Konfiguration kann eine Chip-Größe der Halbleiter-Speichervorrichtung im Vergleich dazu verringern, wenn jeder Leseverstärkerblock mit einer entsprechenden Bitleitungstransfer-Signalerzeugungseinheit ausgestattet ist.

Ferner wird gemäß der vorliegenden Erfindung eine Reihe von Vorgängen einschließlich des Erscheinens der Daten der Speicherzellen auf den Bitleitungen, der Verstärkung der Daten durch die Leseverstärker und einer Zurücksetzung der Bitleitungen und der Leseverstärker kontinuierlich mit konstanten Zyklen ohne irgendeine dazwischenliegende Unterbrechungsperiode wiederholt. Daher wird ein Pipeline-Vorgang basierend auf einer Konfiguration durchgeführt, die für Reihenzugriffs-Pipeline-Vorgänge geeignet ist. Dies macht es möglich, aufeinander folgende Reihenzugriffsvorgänge mit einer derartig hohen Geschwindigkeit durchzuführen, wie sie nahe an der Leistungsgrenzen der Leseverstärker sein kann.

Außerdem wird gemäß der vorliegenden Erfindung eine Direkt-Leseverstärkerschaltung bereitgestellt, um beim Transferieren der Daten von den Leseverstärkern zu einem Datenbus über Spalten-Gates verwendet zu werden. Diese Konfiguration eliminiert die Schwankung eines Bitleitungs-Spannungspegels zur Zeit von Lesevorgängen. Daher ist es möglich, die Zeitsteuerung einer Bitleitungs-Vorladung nach vorne zu bringen und Betriebszyklen kürzer zu machen.

Außerdem werden gemäß der vorliegenden Erfindung ein Reihenzugriffsbefehl und ein Spaltenzugriffsbefehl mit der gleichen Zeitsteuerung empfangen, wie sie durch ein extern geliefertes Taktsignal festgelegt wird. Deshalb kann eine Zeitspanne von dem Reihenzugriffsbefehl zur Ausgabe von Daten konstant gehalten werden, sogar wenn die Frequenz des Taktsignals abgesenkt wird.

1 ist ein Schaltbild, das einen Abschnitt eines herkömmlichen DRAM mit Blick auf Peripheriegeräte von Speicherzellen zeigt.

2 zeigt Timing-Diagramme zum Erläutern von Datenlesevorgängen des herkömmlichen DRAM.

3 ist ein Blockdiagramm eines DRAM gemäß der vorliegenden Erfindung.

4 ist eine veranschaulichende Zeichnung, die diagrammartig Vorgänge des DRAM gemäß der vorliegenden Erfindung zeigt.

5A bis 5C sind veranschaulichende Zeichnungen, die Beziehungen zwischen einem Leseverstärker-Vorgangszyklus und einem Intervall tRC zeigen, das Intervalle zwischen Aktivierungsbefehlen ACT darstellt.

6 zeigt Timing-Diagramme zum Erläutern der Vergrößerung der Reihenzugriffsgeschwindigkeit basierend auf Selbstladevorgängen.

7 ist ein Schaltbild einer in 3 gezeigten PRE-Erzeugungseinheit.

8 ist ein Blockdiagramm eines in 3 gezeigten Paketbefehls-Decodierers.

9 ist ein Blockdiagramm eines in 8 gezeigten Befehls-Latch-Decodierers.

10 ist ein Schaltbild eines in 9 gezeigten Befehls-Decodierers.

11 zeigt Timing-Diagramme, die Vorgänge des Paketbefehls-Decodierers von 8 zeigen.

12A ist ein Schaltbild eines in 9 gezeigten Latches.

12B ist ein Timing-Diagramm, das Vorgänge des Latch von 12A zeigt.

13 zeigt Timing-Diagramme, die Spaltenzugriffsvorgänge des DRAM von 3 zeigen.

14 ist eine veranschaulichende Zeichnung, die zeigt, wie parallele Daten von Leseverstärkern einer Kernschaltung gelesen und an eine Umwandlungseinheit über einen globalen Datenbus und einen Lesepuffer transferiert werden.

15 ist eine veranschaulichende Zeichnung, die eine Konfiguration einer Umwandlungseinheit zeigt.

16 ist ein Schaltbild, das ein Beispiel eines Pegelumsetzers zeigt.

17 ist eine veranschaulichende Zeichnung, die eine Konfiguration einer Selektorsteuereinheit zeigt.

18A bis 18C sind Zeichnungen, die die Art und Weise zeigen, wie eine Selektorschaltung und ein Selektorschalterstromkreis ausgewählt werden, wenn eine Burst-Länge gleich 1, 2 bzw. 4 ist.

19 ist ein Schaltbild einer in 3 gezeigten Wortleitungs-Auswahlschaltung, die einen Wort-Decodierer und einen Viertel-Decodierer umfasst.

20 ist ein Schaltbild einer Bitleitungstransfer-Signalerzeugungseinheit, die einen BLT-Decodierer von 3 umfasst.

21 ist ein Schaltbild einer Leseverstärker-Treibersignalerzeugungsschaltung, die eine SA-Erzeugungseinheit von 3 umfasst.

22 ist eine veranschaulichende Zeichnung, die eine Anordnung zeigt, bei der jede Sub-BLT-Erzeugungsschaltung für eine entsprechende Mehrzahl von Leseverstärkerblöcken bereitgestellt wird.

23 ist ein Schaltbild einer Sub-BLT-Erzeugungsschaltung.

24 ist eine veranschaulichende Zeichnung, die eine Chip-Konfiguration des DRAM gemäß der vorliegenden Erfindung zeigt.

25 ist eine veranschaulichende Zeichnung, die eine Konfiguration eines Zellen-Array-Blocks von 24 zeigt.

26 ist ein Schaltbild zum Erläutern von Daten-Lese/Schreib-Vorgängen basierend auf einem Direkt-Leseverstärkerschema.

27A und 27B sind Timing-Diagramme, die Zeitsteuerungen eines Subwortleitungsauswahlsignals, eines Spaltenleitungsauswahlsignals und eines Bitleitungssignals bezogen auf ein Transferspalten-Gate-Schema und ein Direkt-Leseverstärkerschema zeigen.

28A und 28B sind veranschaulichende Zeichnungen zum Erläutern von Problemen, die auftreten, wenn eine Taktfrequenz abgesenkt wird.

29 ist ein Timing-Diagramm, das Vorgänge zeigt, wenn der Aktivierungsbefehl ACT und ein Lesebefehl RD gleichzeitig eingegeben werden.

30 ist ein Blockdiagramm, das eine weitere Konfiguration eines DRAM gemäß der vorliegenden Erfindung zeigt.

31 ist ein Blockdiagramm einer weiteren Ausführungsform der Umwandlungseinheit.

32 ist eine Tabelle, die einen Status jedes Schalters bezogen auf einen Fall zeigt, in dem die Burst-Länge 1, 2 oder 4 ist.

33 ist ein Timing-Diagramm, das Vorgänge von ersten und zweiten Registern zeigt.

34 zeigt Timing-Diagramme, die Vorgänge einer 4-Bit-in-2-Bit-Umwandlungsschaltung und einer Latch/Pegel-Umsetzerschaltung zeigen, wenn die Burst-Länge gleich 4 ist.

35A und 35B sind Tabellen, die Betriebszustände von vier Steuertaktsignalen und zwei Ausgangssteuertaktsignalen bezogen auf Fällen zeigen, in denen die Burst-Länge gleich 1, 2 und 4 ist.

36A ist ein Blockdiagramm eines in 31 gezeigten verzögerten Flipflops.

36B ist ein Timing-Diagramm, das Vorgänge einer Konfiguration von 36A zeigen.

37A ist ein Blockdiagramm eines in 31 gezeigten Ausgangspuffers.

37B ist ein Timing-Diagramm, das Vorgänge einer Konfiguration von 37A zeigt.

38 ist ein Schaltbild, das eine Konfiguration einer in 31 gezeigten Latch/Pegel-Umsetzerschaltung zeigt.

Im Folgenden werden Ausführungsformen der vorliegenden Erfindung bezogen auf die begleitenden Zeichnungen beschrieben.

3 ist ein Blockdiagramm eines DRAM gemäß der vorliegenden Erfindung. Ein DRAM 10 von 3 umfasst eine Mehrzahl von Eingangspuffern 11, einen Paketbefehls-Decodierer 12, eine RAS-Erzeugungseinheit 13, eine PRE-Erzeugungseinheit 14, eine Steuereinheit 15, einen Vor-Decodierer 16, einen Wort-Decodierer 18, einen BLT-Decodierer 19, eine SA-Erzeugungseinheit 20, einen Viertel-Decodierer 21, eine CAS-Erzeugungseinheit 22, eine Steuereinheit 23, einen Vor-Decodierer 24, einen Spalten-Decodierer 25, eine Kernschaltung 26, eine RB-Erzeugungseinheit 27, einen Lesepuffer 28, eine Umwandlungseinheit 29, einen Ausgangspuffer 30 und ein Modusregister 31.

Datenlesevorgänge des DRAM 10 von 3 werden zuerst bezogen auf Grundvorgänge gezeigt, die die gleichen wie die von herkömmlichen DRAMs sind.

Ein Taktsignal, Steuersignale und Adressensignale werden in die Eingangspuffer 11 von einer außerhalb des DRAM 10 bereitgestellten externen Quelle eingegeben. Das Taktsignal wird an verschiedene Elemente des DRAM 10 geliefert, um Vorgänge des DRAM 10 synchron zu steuern. Die Steuersignale werden durch den Paketbefehls-Decodierer 12 decodiert und steuern die RAS-Erzeugungseinheit 13 und die CAS-Erzeugungseinheit 22 gemäß den Decodier-Ergebnissen. Die Adressensignale werden an den Vor-Decodierer 16 des Reihenadressensystems und den Vor-Decodierer 24 des Spaltenadressensystems geliefert.

Die RAS-Erzeugungseinheit 13 erzeugt ein Signal RASZ, das ein internes RAS-Signal ist, wenn ein einem herkömmlichen /RAS-Signal entsprechender Aktivierungsbefehls ACT als ein Steuersignal eingegeben wird. Die RAS-Erzeugungseinheit 13 erzeugt eine Mehrzahl von Signalen RASZ nacheinander in dem DRAM 10, wenn ein Auffrischbefehl eingegeben wird, wodurch Auffrischvorgänge aktiviert werden. Wenn der Aktivierungsbefehl ACT eingegeben wird, wird das Signal RASZ lediglich einmal erzeugt. Das Signal RASZ, das Vorgänge zum Lesen von Daten aus Speicherzellen an Leseverstärker veranlasst, wird an die Steuereinheit 15 geliefert. Bei Empfang des Signals RASZ steuert die Steuereinheit 15 die SA-Erzeugungseinheit 20, um Leseverstärker-Treibersignale SA1 und SA2 mit geeigneten jeweiligen Zeitsteuerungen zu erzeugen. Hier wird der Viertel-Decodierer 21 bei einem herkömmlichen hierarchischen Wort-Decodier-Schema verwendet und wählt einen Subwort-Decodierer aus vier Subwort-Decodierern abhängig von einem ausgewählten Hauptwort-Decodierer aus.

Der Vor-Decodierer 16 des Reihenadressensystems speichert eine gelieferte Reihenadresse zwischen und vordecodiert diese. Die Vor-Decodierergebnisse werden an den Wort-Decodierer 18, den BLT-Decodierer 19 und den Viertel-Decodierer 21 geliefert. Der Vor-Decodierer 16 umfasst einen Block-Decodierer 17 und wählt einen einer Mehrzahl von Speicherblöcken aus, die in dem DRAM 10 bereitgestellt werden. Der Wort-Decodierer 18, der BLT-Decodierer 19, die SA-Erzeugungseinheit 20 und der Viertel-Decodierer 21 arbeiten nur in dem ausgewählten Speicherblock, um Daten aus Speicherzellen zu lesen und die Daten in Leseverstärkern in der Kernschaltung 26 zu speichern.

Die Kernschaltung 26 umfasst Speicherzellen, die der Speicherzelle 501 von 1 identisch sind, die in einer Array-Struktur mit Reihen und Spalten angeordnet sind, und ein Leseverstärker, der mit dem Leseverstärker 520 von 1 identisch ist, wird für jede Spalte bereitgestellt. Nach den Reihenadressenlesevorgängen werden, wie oben beschrieben, die Daten von Speicherstellen, die einer durch die Reihenadresse ausgewählten Wortleitung entsprechen, in den Leseverstärkern gespeichert.

Die CAS-Erzeugungseinheit 22 erzeugt ein internes CAS-Signal, wenn ein einem herkömmlichen /CAS-Signal entsprechender Lesebefehl RD als ein Steuersignal eingegeben wird. Das interne CAS-Signal, das Vorgänge veranlasst, um Daten des Leseverstärkers aus der Kernschaltung 26 in den Lesepuffer 28 zu lesen, wird an die Steuerschaltung 23 geliefert. Bei Empfang des internen CAS-Signals steuert die Steuerschaltung 23 den Spalten-Decodierer 25, um ein Spaltenleitungsauswahlsignal CL mit einer geeigneten Zeitsteuerung zu erzeugen.

Der Vor-Decodierer 24 des Spaltenadressensystems speichert die gelieferte Spaltenadresse zwischen und vordecodiert diese. Die Vor-Decodierergebnisse werden an den Spalten-Decodierer 25 und ebenfalls an die RB-Erzeugungseinheit 27 geliefert. Der Spalten-Decodierer 25 liefert das Spaltenleitungsauswahlsignal CL an eine Spalte, die durch die Spaltenadresse angegeben wird, und liest Daten von einem Leseverstärker dieser Spalte in den Lesepuffer 28. Die RB-Erzeugungseinheit 27 liefert ein Signal RB an den Lesepuffer 28 mit einer geeigneten Zeitsteuerung, um den Lesepuffer 28 dazu zu bringen, die Daten zu lesen.

Der Lesepuffer 28 verstärkt eine Amplitude des gelieferten Datensignals, und die verstärkten Daten werden aus dem DRAM 10 über den Ausgangspuffer 30 gesendet.

Zusätzlich zu den oben beschriebenen Grundvorgängen erzielt der DRAM 10 der vorliegenden Erfindung Reihenzugriffs-Pipeline-Vorgänge basierend auf dem Paketbefehls-Decodierer 12, der PRE-Erzeugungseinheit 14 und der Umwandlungseinheit 29.

Die PRE-Erzeugungseinheit 14 erzeugt bei Empfang des Signals RASZ, das als ein internes RAS-Signal dient, ein Vorladungssignal PRE nach dem Ablauf einer vorbestimmten Zeitspanne. Das Vorladungssignal PRE, das intern erzeugt wird, setzt die RAS-Erzeugungseinheit 13 zurück, um Vorladungsvorgänge auf die gleiche Art und Weise durchzuführen, als wenn das Vorladungssignal PR extern bereitgestellt wird. Hier werden nachstehend die Vorladungsvorgänge, die durch das intern erzeugte Vorladungssignal PRE eingeleitet werden, als Selbstvorladungsvorgänge bezeichnet.

Außerdem werden, wenn Daten aus der Kernschaltung 26 gelesen werden, Daten von aufeinander folgenden Spaltenadressen gleichzeitig von Leseverstärkern als parallele Daten gelesen. Die parallelen Daten werden an die Umwandlungseinheit 29 über den Lesepuffer 28 geliefert. Die Umwandlungseinheit 29 wandelt die parallelen Daten in serielle Daten um und liefert eine vorbestimmte Anzahl von Datenstücken als serielle Daten an den Ausgangspuffer 30 in Übereinstimmung mit einer in dem Modusregister 31 eingestellten Burst-Länge.

Bei dem in 3 gezeigten DRAM der vorliegenden Erfindung werden die Daten der Leseverstärker parallel gelesen. Deshalb weisen, wenn eine Reihe von Vorgängen von der Reihenadresseneingabe bis zu der Datenausgabe in Befehls-Decodier- und Peripherie-Schaltungsvorgänge eines ersten Schritts, die Leseverstärkervorgänge eines zweiten Schritts und Datenausgabevorgänge eines dritten Schritts aufgeteilt werden, die Leseverstärkervorgänge des zweiten Schritts eine konstante Betriebsperiode ungeachtet einer spezifizierten Burst-Länge auf. Wie offensichtlich ist, müssen Daten der Leseverstärker durch Öffnen eines Spalten-Gates einer ausgewählten Spalte gelesen werden, während die Leseverstärker offen (aktiv) sind. Bei herkömmlichen DRAMs sind jedoch Spalten-Gates bezogen auf aufeinander folgende Spaltenadressen nacheinander offen, sodass die aktive Periode der Leseverstärker dazu neigen, von der Burst-Länge begrenzt zu werden. Bei der vorliegenden Erfindung werden andererseits Daten der Leseverstärker durch gleichzeitiges Öffnen einer Mehrzahl von Spalten-Gates parallel gelesen, und die Auswahl der Ausgabedaten basierend auf der Burst-Länge wird durch die Umwandlungseinheit 29 durchgeführt. Dies macht es für die Leseverstärker möglich, lediglich für eine konstante Zeitspanne zu arbeiten. Deshalb wird die Betriebsperiode der Leseverstärkervorgänge des zweiten Schritts ungeachtet einer spezifizierten Burst-Länge konstant.

Ferner gibt es, da die Betriebsperiode der Leseverstärkervorgänge des zweiten Schritts nun konstant ist, keinen Bedarf für einen Benutzer, den Vorladungsbefehl an den DRAM 10 von einer externen Quelle bereitzustellen. Dies macht es möglich, Selbstladevorgänge mit einer geeigneten Zeitsteuerung basierend auf dem automatisch erzeugten internen Vorladungssignal PRE durchzuführen. Dieses interne Vorladungssignal PRE kann erhalten werden, indem das interne RAS-Signal RASZ um eine konstante Zeitlänge ungeachtet der Burst-Länge oder dergleichen verzögert wird. Wenn es dem Benutzer obliegt, die Vorladungszeitsteuerung außerhalb von dem DRAM 10 zu bestimmen, arbeitet die beliebige Natur der Vorladungszeitsteuerung als eine der Ursachen, um Pipeline-Vorgänge zu stören. Bei der vorliegenden Erfindung wird jedoch eine derartige Ursache beseitigt. Ferner kann der Vorladungsvorgang mit einer optimalen Zeitsteuerung direkt nachdem die Daten von den Leseverstärkern durch die Spaltenleitungsauswahlsignale CL gelesen werden, durchgeführt werden. Dies erzielt Hochgeschwindigkeits-Datenlesevorgänge mit einer hohen Leistung, die lediglich durch die Kapazität von Leseverstärkervorgängen begrenzt wird.

4 ist eine veranschaulichende Zeichnung, die diagrammartig Vorgänge des DRAM gemäß der vorliegenden Erfindung zeigt. Bezogen auf 4 werden die Reihenzugriffs-Pipeline-Vorgänge des DRAM der vorliegenden Erfindung ferner ausführlich beschrieben.

Wie in 4 gezeigt ist, führt bei Empfang eines Befehls (Aktivierungsbefehl ACT) der DRAM der vorliegenden Erfindung zuerst während eines ersten Zyklus (bei dem ersten Schritt) die Befehls-Decodiervorgänge und die Peripherie-Schaltungsvorgänge durch, die sich auf den Reihenzugriff beziehen, jedoch die Leseverstärkervorgänge ausschließen. Während eines zweiten Zyklus werden dann die Leseverstärkervorgänge durchgeführt. Der zweite Zyklus umfasst nämlich das Befördern von Zellendaten auf Bitleitungen durch eine Wortleitungsauswahl, Verstärken der Daten auf den Bitleitungen durch Leseverstärker, Lesen der Daten der Bitleitungen auf den Datenbus durch eine Spaltenleitungsauswahl und Rücksetzen relevanter Schaltungen, wie beispielsweise Vorladung der Bitleitungen. Danach werden während eines dritten Zyklus die Datenausgabevorgänge durchgeführt. Während des dritten Zyklus werden nämlich die parallelen Daten in serielle Daten umgewandelt, die dann von dem Ausgangspuffer ausgegeben werden. Bei dem DRAM der vorliegenden Erfindung werden, wie in 4 gezeigt ist, diese drei Zyklen überlagert, um in der Art einer Pipeline ausgeführt zu werden.

Herkömmliche Konfigurationen von DRAMs lesen Daten von Leseverstärkern durch Aktivieren eines Spaltenleitungsauswahlsignals CL einmal oder durch aufeinander folgendes Aktivieren eines Spaltenleitungsauswahlsignals CL mehr als einmal gemäß der spezifizierten Burst-Länge und führen Rücksetzvorgänge basierend auf einem eingegebenen Vorladungsbefehl durch, nachdem die Daten gelesen sind. Bei derartigen herkömmlichen Konfigurationen wird die Burst-Länge einer Änderung gemäß Benutzereinstellungen unterworfen. Der Benutzer muss somit einen Vorladungsbefehl eingeben, um die Vorladungsvorgänge einzuleiten, nachdem die Daten durch Aktivieren des Spaltenleitungsauswahlsignals CL einmal oder mehr als einmal gelesen werden. Dies bedeutet, dass sich die Aktivierungszeitspanne der Leseverstärker abhängig von der Burst-Länge verändert, sodass die Zeitspanne von Leseverstärkervorgängen in 4 kürzer oder länger werden kann, wenn sich der Zustand verändert. Bei derartigen Konfigurationen ist es extrem schwierig, Pipeline-Vorgänge durch Eingeben des Aktivierungsbefehls ACT bei der Start-Zeitsteuerung der Leseverstärkervorgänge zu implementieren. Sogar wenn derartige Pipeline-Vorgänge implementiert werden, würde ein Steuersystem extrem kompliziert werden.

Andererseits ist der DRAM der vorliegenden Erfindung ausgestaltet, sodass eine Mehrzahl von Spaltenleitungen ungeachtet der Burst-Länge gleichzeitig ausgewählt werden, um die parallelen Daten zu lesen, und die parallelen Daten werden dann auf einer bitweisen Grundlage in Übereinstimmung mit der Burst-Länge ausgewählt, um in serielle Daten umgewandelt zu werden, bevor sie von dem DRAM ausgegeben werden. Diese Konfiguration ermöglicht dem DRAM, eine konstante Länge des zweiten Zyklus aufzuweisen, währenddessen die Leseverstärker in Betrieb sind. Als Ergebnis werden die Rücksetzvorgänge mit einer festen Zeitsteuerung basierend auf den Selbstlademerkmalen durchgeführt, und es gibt keine Notwendigkeit, einen Vorladungsbefehl von außen einzugeben. Da es nicht länger notwendig ist, den Vorladungsbefehl von außen bereitzustellen, kann die Eingabezeitsteuerung des Aktivierungsbefehls ACT hinsichtlich Zeit nach vorne gebracht werden. Da der Zyklus der Leseverstärkervorgänge ferner eine konstante Zeitspanne aufweist, können die Pipeline-Vorgänge, die die ersten bis dritten Zyklen überlagern, ohne weiteres gesteuert werden.

Bei den oben beschrieben Pipeline-Vorgängen kann, wie in 4 ersichtlich ist, ein internes tRC, das Intervalle zwischen Befehlen (Aktivierungsbefehlen ACT) darstellt, verglichen mit dem, wenn die herkömmlichen Konfigurationen ohne Pipeline-Vorgänge verwendet werden, stark verringert werden. Das interne tRC wird durch eine Dauer des Zyklus der Leseverstärkervorgänge bestimmt, wie in 4 gezeigt ist. Dies ist so, weil der zweite Zyklus der längste von den in 4 gezeigten ersten, zweiten und dritten Zyklus ist. Wenn der längste zweite Zyklus kontinuierlich ohne irgendeine Unterbrechung wiederholt wird, wie in 4 gezeigt ist, wird eine Rate maximal, mit der Daten gelesen werden, und die Zeitspanne des zweiten Zyklus ist gleich tRC.

5A bis 5C sind veranschaulichende Zeichnungen, die Beziehungen zwischen dem Leseverstärker-Betriebszyklus und dem Intervall tRC zeigen, das Intervalle zwischen den Aktivierungsbefehlen ACT darstellt.

Wie in 5A gezeigt ist, werden Intervalle zwischen den Aktivierungsbefehlen ACT als das Intervall tRC definiert. Wie in 5B gezeigt ist, kann der Leseverstärkerzyklus (der Zyklus der Leseverstärkervorgänge) in einen Wortleitungsauswahlzyklus, einen Leseverstärker-Aktivierungszyklus und einen Rücksetzzyklus aufgeteilt werden. Wie in 5C gezeigt ist, wird während des Wortleitungsauswahlzyklus das Subwortleitungsauswahlsignal SW in HIGH geändert, sodass Zellendaten auf den Bitleitungen BL und /BL erscheinen. Während des Leseverstärkeraktivierungszyklus werden die Leseverstärker-Treibersignale SA1 und SA2 aktiviert, um die Leseverstärker zu treiben, wodurch die Daten der Bitleitungen BL und /BL verstärkt werden. Während des Leseverstärkeraktivierungszyklus wird das Spaltenleitungsauswahlsignal CL ebenfalls in HIGH geändert, nachdem die Daten der Bitleitungen BL und /BL ausreichend verstärkt sind, sodass die Daten auf den Bitleitungen BL und /BL zu dem Datenbus gelesen werden. Dann wird während des Rücksetzzyklus das Subwortleitungsauswahlsignal SW zurückgesetzt und das Vorladungssignal PR in HIGH geändert, um die Bitleitungen BL und /BL vorzuladen. Zu dieser Zeit wurden die Leseverstärker-Treibersignale SA1 und SA2 bereits deaktiviert.

Wie aus 5A und 5B ersichtlich ist, wird, wenn die Aktivierungsbefehle ACT nacheinander bei den Intervallen tRC eingegeben werden, der Leseverstärkerzyklus aufeinander folgend ohne irgendeine dazwischenliegende Unterbrechung durchgeführt. Deshalb wird das Intervall tRC, das Intervalle zwischen den Aktivierungsbefehlen ACT darstellt, durch die Dauer des Leseverstärkerzyklus bestimmt, der den Wortleitungsauswahlzyklus, den Leseverstärker-Aktivierungszyklus und den Rücksetzzyklus umfasst. Bei der Konfiguration der vorliegenden Erfindung kann daher, wenn eine Verringerung in der Länge des Leseverstärkerzyklus durch Beschleunigen jedes Vorgangs des Leseverstärkerzyklus durchgeführt wird, das Intervall tRC ebenfalls verringert werden, wodurch eine Datenlese-Betriebsgeschwindigkeit des DRAM erhöht wird.

In 4 wird eine Darstellung bereitgestellt, so dass der dritte Zyklus (Datenausgabe) zu starten scheint, nachdem der zweite Zyklus (Leseverstärkervorgang) abgeschlossen ist. Eine nähere Betrachtung offenbart, dass der dritte Zyklus direkt gestartet werden kann, nachdem das Spaltenauswahlsignal CL in HIGH geändert wurde, wie in 5B und 5C gezeigt ist. In einem derartigen Fall werden der Datenausgabevorgang und der Bitleitungs-Vorladungsvorgang parallel durchgeführt.

6 zeigt Timing-Diagramme zum Erläutern der Verbesserung der Reihenzugriffsgeschwindigkeit basierend auf den Selbstladevorgängen. Wie oben beschrieben ist, führt die vorliegenden Erfindung die Selbstladevorgänge mit einer optimalen Zeitsteuerung durch das interne Vorladungssignal PRE durch, wodurch Hochgeschwindigkeits-Reihenzugriffsvorgänge erreicht werden. Bezogen auf 3 und 4 werden Zeitsteuerungen der Reihenzugriffsvorgänge bei dem DRAM 10 nachstehend beschrieben.

Bei Eingabe des Aktivierungsbefehls ACT erzeugt die RAS-Erzeugungseinheit 13 das Signal RASZ. Das Signal RASZ wird an die Steuereinheit 15 geliefert, die ihrerseits den Wort-Decodierer 18, den BLT-Decodierer 19, die SA-Erzeugungseinheit 20 und den Viertel-Decodierer 21 steuert, um die Wortleitungsauswahlsignale MW und SW, das Bitleitungs-Transfersignal BLT und die Leseverstärker-Treibersignale SA1 und SA2 bei geeigneten jeweiligen Zeitsteuerungen zu erzeugen. Basierend auf diesen Signalen werden Daten der Speicherzelle 501 (siehe 1) in dem Leseverstärker 520 gespeichert. Dieser Vorgang entspricht den in 6 gezeigten Entwicklungen, wobei Daten auf den Bitleitungen BL und /BL erscheinen und eine Amplitude der Daten verstärkt wird.

Das Signal RASZ wird ebenfalls an die PRE-Erzeugungseinheit 14 geliefert. Die PRE-Erzeugungseinheit 14 erzeugt das interne Vorladungssignal PRE an einem Ende einer vorbestimmten Zeitspanne nach Empfangen des Signals RASZ.

Reagierend auf den Lesebefehl RD kann die CAS-Erzeugungseinheit 22, die Steuereinheit 23, der Vor-Decodierer 24 und der Spalten-Decodierer 25 beginnen zu arbeiten. Vorgänge dieser Schaltungen ändern das Spaltenleitungsauswahlsignal CL in HIGH bezogen auf eine Spalte, die durch die Spaltenadresse ausgewählt wird, sodass die Daten des Leseverstärkers 520 (siehe 1) auf den globalen Datenbus GDB (3) über den Datenbus DB und /DB gelesen werden (siehe 1).

Der Lesepuffer 28 liest die Daten auf dem globalen Datenbus GDB und verstärkt die Daten. Die in dem Lesepuffer 28 gespeicherten Daten sind tatsächlich parallele Daten, und die Umwandlungseinheit 29 wandelt die parallele Daten in serielle Daten um, indem eine Parallel-Seriell-Umwandlung durchgeführt wird. Die seriellen Daten werden dann von dem DRAM 10 über den Ausgangspuffer 30 ausgegeben.

Wie in 6 gezeigt ist, setzt das intern erzeugte Vorladungssignal PRE das Bitleitungs-Transfersignal BLT und die Wortleitungsauswahlsignale MW und SW zurück und lädt die Bitleitungen BL und /BL auf eine zu herkömmlichen DRAMs ähnliche Art und Weise auf einen vorbestimmten Spannungspegel vor, wobei das Vorladungssignal von außen geliefert wird. Die Vorladungsvorgänge werden durch das Vorladungssignal PRE durchgeführt, wie in 6 gezeigt ist, nachdem die Daten von dem/den Leserverstärker(n) durch Verwenden des Spaltenleitungsauswahlsignals CL gelesen werden. Bei den in 2 gezeigten herkömmlichen Zeitsteuerungen wird andererseits Zeit mit Blick auf Datenlesevorgänge zwischen einem Ende eines Datenlesevorgangs durch das Spaltenleitungsauswahlsignal CL und einem Start eines Vorladungsvorgangs, der auf einen extern bereitgestellten Vorladungsbefehl reagiert, verschwendet.

Bei der vorliegenden Erfindung wird das Vorladungssignal PRE intern basierend auf einer Zeitsteuerung des Aktivierungsbefehls ACT erzeugt, sodass der Vorladungsvorgang direkt nach dem Datenlesevorgang durch das Spaltenleitungsauswahlsignal CL durchgeführt werden kann. Die vorliegenden Erfindung hält die Aktivierungszeitspanne der Leseverstärker ungeachtet der Burst-Länge konstant, was es einfach macht, das Vorladungssignal PRE zu erzeugen. Dieses Signal kann nämlich einfach durch Einführen einer konstanten Verzögerung in das interne RAS-Signal (RASZ) erhalten werden. Eine Länge dieser konstanten Verzögerung kann durch Berücksichtigen einer Zeitspanne zum Auswählen und Aktivieren einer Wortleitung als Reaktion auf das interne RAS-Signal, einer Zeitspanne zum Verstärken von Bitleitungsspannungen auf einen ausreichenden Pegel durch Verwenden der Leseverstärker und einer Zeitspanne zum Transferieren der auf den Bitleitungen erscheinenden Daten auf den Datenbus durch Öffnen der Spalten-Gates bestimmt werden. Wenn es einen Bedarf gibt, Daten von unterschiedlichen Reihenadressen zu lesen, kann daher eine Wartezeit, bevor Daten von einer neuen Reihenadresse gelesen werden, bedeutend verringert werden.

Sogar nachdem die Daten durch das Spaltenleitungsauswahlsignal CL gelesen werden, werden, wenn die Subwortleitungen vor dem Abschluss der Datenverstärkung durch die Leseverstärker geschlossen werden, die Daten der Leseverstärker in den Speicherzellen nicht wiederhergestellt und somit zerstört. Deshalb sollte der Vorladungsvorgang nicht durchgeführt werden, bis die Datenverstärkung durch die Leseverstärker abgeschlossen ist. Dies ist die gleiche Anforderung wie die eines herkömmlichen DRAM. Bei der vorliegenden Erfindung ist eine Zeitspanne für den Leseverstärkerzyklus vor dem Rücksetzzyklus somit von der Signaltreiberkapazität der Leseverstärker abhängig.

In 6 werden ferner der aktive Befehl ACT und der Lesebefehl RD bei zwei aufeinander folgenden Taktzyklen erfasst. Dies macht es möglich, die Spaltenadresse mit einer früheren Zeitsteuerung als sonst zu erhalten, da die Spaltenadresse den Lesebefehl RD begleitet. Als Ergebnis werden die Spalten-Gates mit einer früheren Zeitsteuerung geöffnet. Wie später erläutert wird, wird die Spaltenadresse ebenfalls zum Aufteilen der Leseverstärker in Blöcke verwendet. Da die Spaltenadresse mit einer früheren Zeitsteuerung bei der vorliegenden Erfindung erfasst wird, kann eine selektive Aktivierung eines Leseverstärkerblocks früher als sonst gestartet werden. Beim Stand der Technik wird, wie in 2 gezeigt ist, eine vorbestimmte Zeitspanne (21 ns in 2) als eine Lücke zwischen dem aktiven Befehl und dem Lesebefehl vorgesehen. Der Zweck dieser Lücke besteht darin, die Spalten-Gates zu öffnen, nachdem die Bitleitungsspannungen durch die Leseverstärker ausreichend verstärkt sind. Bei der vorliegenden Erfindung wird eine derartige Zeitsteuerung durch die Steuereinheiten 15 und 23 ausgeführt.

Ferner werden die Daten aus der Kernschaltung 26 parallel gelesen, und die Umwandlungseinheit 29 führt eine Parallel-Seriell-Umwandlung durch. Dies erreicht kontinuierliche Datenlesevorgänge, wie in 6 gezeigt ist. Zur Zeit dieser Parallel-Seriell-Umwandlung wird ebenfalls eine Datenauswahl basierend auf der Burst-Längeninformation ausgeführt.

Wie zuvor beschrieben, werden bei dem DRAM 10 der vorliegenden Erfindung Befehle in einem Paketformat bereitgestellt, um Intervalle zwischen den Befehlen zu verringern. Wie in 6 gezeigt ist, werden der Aktivierungsbefehl ACT und der Lesebefehl RD in den DRAM 10 als ein sich über zwei Zyklen erstreckendes Paket eingegeben. Der Benutzer muss sich somit nicht damit beschäftigen, ein Eingangsintervall zwischen dem Aktivierungsbefehl ACT und dem Lesebefehl RD zu halten, während ein solches Eingangsintervall bei dem in 2 gezeigten Stand der Technik erforderlich ist. Der empfangene Paketbefehl wird durch den Paketbefehls-Decodierer 12 decodiert. Basierend auf den Decodierergebnissen werden Signale des RAS-Systems von dem Paketbefehls-Decodierer 12 an die RAS-Erzeugungseinheit 13 und den Vor-Decodierer 16 geliefert, und Signale des CAS-Systems werden von dem Paketbefehls-Decodierer 12 an die CAS-Erzeugungseinheit 22 und den Vor-Decodierer 24 geliefert.

Wenn die Intervalle zwischen Reihenzugriffen weiter verkürzt werden, müssen Änderungen in Signalpegeln bezogen auf das Subwortleitungsauswahlsignal SW, das Bitleitungs-Transfersignal BLT und die Leseverstärker-Treibersignale SA1 und SA2 schneller durchgeführt werden, wie aus einem Vergleich von 6 mit 2 ersichtlich ist. Wenn Änderungen in den Signalpegeln langsam sind, kann eine ausreichende Verringerung in den Intervallen nicht durchgeführt werden. Der DRAM 10 der vorliegenden Erfindung teilt somit eine Reihe von Leseverstärkern in eine Mehrzahl von Leseverstärkerblöcken auf. Dann werden die Leseverstärker-Treibersignale SA1 und SA2 lediglich an Leseverstärker eines ausgewählten Leseverstärkerblocks geliefert, und das Wortleitungsauswahlsignal SW und das Bitleitungs-Transfersignal BLT werden ebenfalls lediglich an Speicherblöcke der ausgewählten Leseverstärkerblöcke geliefert. Diese Konfiguration verringert die Last auf diesen Signalen, wodurch die Änderungen in den Signalpegeln beschleunigt werden.

Die oben gekennzeichneten Signale sind diejenigen, die während der Reihenzugriffsvorgänge getrieben werden. Um einen der Leseverstärkerblöcke selektiv zu aktivieren, ist ebenfalls ein Spaltenadressensignal notwendig. Bei den in 2 gezeigten herkömmlichen Zeitsteuerungen wird jedoch eine Spaltenadresse noch nicht empfangen, wenn der Reihenzugriff in Eingriff genommen. Dies macht es unmöglich, eine bestimmte Spaltenadresse auszuwählen und einen Leseverstärker entsprechend dieser Spaltenadresse zu aktivieren. Bei der vorliegenden Erfindung werden andererseits der Aktivierungsbefehl ACT und der Lesebefehl RD als ein Paket empfangen, sodass eine Spaltenadresse zur Zeit des Reihenzugriffs gekennzeichnet werden kann. Dies ermöglicht, dass ein Reihenzugriffsvorgang lediglich bezogen auf einen einzigen Leseverstärkerblock durchgeführt werden kann, nachdem dieser Leseverstärkerblock entsprechend der angegebenen Spaltenadresse ausgewählt wird.

In dem Folgenden wird eine Konfiguration jedes Elements des in 3 gezeigten DRAM 10 beschrieben. Die gleichen Elemente wie die von herkömmlichen Konfigurationen werden jedoch aus den folgenden Beschreibungen weggelassen.

7 ist ein Schaltbild der in 3 gezeigten PRE-Erzeugungseinheit 14.

Die PRE-Erzeugungseinheit 14 umfasst Inverter 41 bis 48, eine NAND-Schaltung 49, eine Mehrzahl von Widerständen R und eine Mehrzahl von Kondensatoren C. Die Inverter 41 bis 44, einige der Mehrzahl von Widerständen R und einige der Mehrzahl von Kondensatoren C bilden zusammen eine erste Reihe von Verzögerungselementen (Verzögerung A). Die Inverter 45 bis 47, die verbleibenden der Mehrzahl von Widerständen R und die verbleibenden der Mehrzahl von Kondensatoren C bilden zusammen eine zweite Reihe von Verzögerungselementen (Verzögerung B). Die erste Reihe von Verzögerungselementen empfängt das Signal RASZ, das ein HIGH-Impulssignal ist, sodass das Signal PRE nach einer ersten Verzögerungszeit HIGH wird. Das verzögerte Signal RASZ wird außerdem um eine zweite Verzögerungszeit verzögert, wenn das verzögerte Signal RASZ durch die zweite Reihe von Verzögerungselementen läuft, was zu einer Änderung in LOW in dem Signal PRE führt. D.h., eine Zeitsteuerung einer ansteigenden Flanke des Vorladungssignals PRE wird durch die erste Verzögerungszeit bestimmt, die durch die erste Reihe von Verzögerungselementen eingeführt wird, und eine Dauer einer HIGH-Zeitspanne des Vorgabesignals PRE wird durch die zweite Verzögerungszeit festgelegt, die durch die zweite Reihe von Verzögerungselementen auferlegt wird. Die erste Verzögerungszeit ist ungeachtet der Burst-Länge konstant. Wie zuvor beschrieben umfasst die vorliegende Erfindung eine Aktivierungszeitspanne der Leseverstärker, die ungeachtet der Burst-Länge bei jedem Lesevorgangszyklus konstant ist. Deshalb kann die Vorladungssignal-PRE-Erzeugungsschaltung durch Verwenden einer ziemlich einfachen Struktur implementiert werden.

Die Verwendung der PRE-Erzeugungseinheit 14 mit der oben beschriebenen Konfiguration macht es möglich, das interne Vorladungssignal PRE an einem Ende einer vorbestimmten Zeitspannung zu erzeugen, nachdem die RAS-Erzeugungseinheit 13 das Signal RASZ erzeugt.

8 ist ein Blockdiagramm des in 3 gezeigten Paketbefehls-Decodierers.

Der Paketbefehls-Decodierer 12 von 8 umfasst einen Befehls-Latch-Decodierer 50, ein Adressen-Latch 51, Inverter 52 und 53, einen PMOS-Transistor 54, einen NMOS-Transistor 55, einen PMOS-Transistor 56, einen NMOS-Transistor 57, einen Taktpuffer 301 und Inverter 302 bis 305.

9 ist ein Blockdiagramm des in 8 gezeigten Befehls-Latch-Decodierers 50.

Wie in 9 gezeigt ist, umfasst der Befehls-Latch-Decodierer 50 vier Latches 58-1 bis 58-4 und einen Befehls-Decodierer 59.

10 ist ein Schaltbild des in 9 gezeigten Befehls-Decodierers 59.

Der Befehls-Decodierer 59 von 10 umfasst eine Decodier-Einheit 320, die aus NAND-Schaltungen 310 und 311, einem Inverter 312, einer Mehrzahl von Invertern 313, einer NOR-Schaltung 314, einem Inverter 315, einer Mehrzahl von Invertern 316 und einer NOR-Schaltung 317 aufgebaut ist.

In 9 speichern die Latches 58-1 bis 58-4 des Befehls-Latch-Decodierers 50 die Steuersignale /RAS, /CAS, /WE bzw. /CKE synchron mit dem Taktsignal zwischen. Eine Kombination dieser Steuersignale gibt den Aktivierungsbefehl ACT, den Lesebefehl RD etc. an. Jedes der Latches 58-1 bis 58-4 speichert das jeweilige Steuersignal zwischen und gibt ein Signal mit positiver Logik und ein Signal mit negativer Logik aus. Bezogen auf das /RAS-Signal werden beispielsweise ein Signal rasx und ein Signal rasz ausgegeben.

Wie in 10 gezeigt ist, decodiert die Decodierereinheit 320 des Befehls-Decodierers 59 die Steuersignale durch Liefern verschiedener Kombinationen der positiven Logiksignale und der negativen Logiksignale, die den Steuersignalen /RAS, /CAS, /WE und CKE entsprechen, an Eingangsknoten der NAND-Schaltungen 310 und 311. Als Decodierergebnisse erzeugt die NAND-Schaltung 310 ein internes Aktivierungssignal und die NAND-Schaltung 311 ein internes Lesesignal bei dem Beispiel von 10. Bei der Decodierereinheit 320 sind tatsächliche Kombinationen von Eingangssignalen, die an die NAND-Schaltungen 310 und 310 geliefert werden, eine Angelegenheit einer Ausgestaltungswahl, da derartige Kombinationen davon abhängig sind, welche Kombinationen der Steuersignale dem internen Aktivierungssignal und dem internen Lesesignal entsprechen. 10 lässt somit Einzelheiten eines Verdrahtungsplans weg.

Wie in 10 gezeigt ist, werden zwei Impulssignale AC und AP als Reaktion auf den Aktivierungsbefehl ACT erzeugt, und diese beiden Impulssignale weisen unterschiedliche Impulsbreiten auf. Ein aktives Zyklussignal AC ist synchron mit den Eingangsignalen (rasx, rasz, ..., die für eine Dauer eines Taktzyklus durch die Latches 58-1 bis 58-4 aufrechterhalten werden, wie später beschrieben wird. Das aktive Zyklussignal AC weist somit eine Impulsbreite gleich der Dauer des einen Taktzyklus auf. Ein aktives Impulssignal AP umfasst eine Zeitsteuerung mit ansteigender Flanke synchron mit den Eingangssignalen und eine Zeitsteuerung mit abfallender Flanke, die durch die Anzahl von Verzögerungsstufen gesteuert wird, die aus den Invertern 313 aufgebaut sind. Auf die gleiche Art und Weise werden zwei Impulssignale CC und CP als Reaktion auf den Lesebefehl RD erzeugt, und diese beiden Impulssignale weisen unterschiedliche Impulsbreiten auf. Ein Spaltenzugriffszyklussignal CC umfasst eine Impulsbreite, die gleich einem Taktzyklus ist. Ein Spaltenzugriffsimpulssignal CP umfasst eine Zeitsteuerung mit ansteigender Flanke synchron mit den Eingangssignalen und eine Zeitsteuerung mit abfallender Flanke, die durch die Anzahl von Verzögerungsstufen gesteuert wird, die aus den Invertern 316 aufgebaut sind.

11 sind Timing-Diagramme, die Vorgänge des Paketbefehls-Decodierers 12 von 8 zeigen. Bezogen auf 8 und 11 werden Vorgänge des Paketbefehls-Decodierers 12 nachstehend beschrieben.

Da der Aktivierungsbefehl ACT und der Lesebefehl RD als ein einziges Paket empfangen werden, das sich über zwei aufeinander folgende Zyklen erstreckt, wird der Aktivierungsbefehl ACT bei dem ersten Zyklus und der Lesebefehl RD bei dem zweiten Zyklus zwischengespeichert. Die zwischengespeicherten Befehle werden dann durch den Befehls-Latch-Decodierer 50 decodiert, wie in dem Obigen beschrieben ist. Der Befehls-Latch-Decodierer 50 erzeugt das aktive Impulssignal AP und das aktive Zyklussignal AC mit vorbestimmten Zeitsteuerungen als Reaktion auf den Aktivierungsbefehl ACT, wie oben beschrieben ist. Das aktive Impulssignal AP wird an die RAS-Erzeugungseinheit 13 geliefert, und dann öffnet das aktive Zyklussignal AC ein Gate, das aus dem PMOS-Transistor 54 und dem NMOS-Transistor 55 aufgebaut ist.

Der Befehls-Decodierer 59 erzeugt das Spaltenzugriffsimpulssignal CP und das Spaltenzugriffszyklussignal CC mit vorbestimmten Zeitsteuerungen als Reaktion auf den Lesebefehl RD, wie oben beschrieben ist. Das Spaltenzugriffsimpulssignal CP wird an die CAS-Erzeugungseinheit 22 geliefert, und das Spaltenzugriffszyklussignal CC öffnet ein Gate, das aus dem PMOS-Transistor 56 und dem NMOS-Transistor 57 aufgebaut ist.

Das Adressen-Latch 51 speichert die Adressensignale synchron mit dem Taktsignal zwischen. Die zwischengespeicherte Reihenadresse wird an den Vor-Decodierer 16 des Reihenadressensystems mit einer Zeitsteuerung geliefert, die durch das aktive Zyklussignal AC angegeben wird. Während dieser Vorgang durchgeführt wird, hält ein aus Invertern 302 und 303 aufgebautes Latch die Reihenadresse. Die zwischengespeicherte Spaltenadresse wird ebenfalls an den Vor-Decodierer 24 des Spaltenadressensystems mit einer Zeitsteuerung geliefert, die durch das Spaltenzugriffszyklussignal CC angegeben wird. Während dieser Vorgang durchgeführt wird, hält ein aus Invertern 304 und 305 aufgebautes Latch die Reihenadresse.

Die Verwendung des Paketbefehls-Decodierers 12, wie oben beschrieben, macht es möglich, die RAS-Systemsignale und die CAS-Systemsignale auf ihre jeweiligen Pfade zu verteilen, wenn der Aktivierungsbefehl ACT und der Lesebefehl RD als ein Paket bereitgestellt werden, das sich über zwei aufeinander folgende Zyklen erstreckt.

12A ist ein Schaltbild irgendeines der Latches 58-1 bis 58-4, die in 9 gezeigt sind. 12B ist ein Timing-Diagramm, das Vorgänge des Latch von 12A zeigt.

Das Latch von 12A umfasst PMOS-Transistoren 321 bis 324, NMOS-Transistoren 325 bis 331, Inverter 332 und 333, einen PMOS-Transistor 334, einen NMOS-Transistor 335, einen PMOS-Transistor 336, einen NMOS-Transistor 337 und Inverter 338 bis 340. Der PMOS-Transistor 334, der NMOS-Transistor 335, der PMOS-Transistor 336 und der NMOS-Transistor 337 bilden zusammen einen Tristate-Puffer 350. Ferner bilden die Inverter 338 und 339 zusammen ein Ausgangs-Latch 351.

Das Latch von 12A liest ein Eingangssignal inz synchron mit einer ansteigenden Flanke des Taktsignals clkz. Abhängig von Signalpegeln des Eingangssignals inz wird der Tristate-Puffer 350 gesteuert, um ein Ausgangssignal outz und ein Ausgangssignal outx auszugeben. Wenn das Taktsignal clkz abfällt, wird der Tristate-Puffer 350 in einen Hi-Z-Ausgangszustand gebracht. Wenn dies geschieht, werden die Daten des Eingangssignals inz, die synchron mit der Zeitsteuerung mit ansteigender Flanke gelesen werden, durch das Ausgangs-Latch 351 gehalten. Die Daten des Ausgangs-Latch 351 werden weiter gehalten, bis neue Daten synchron mit einer nächsten ansteigenden Flanke des Taktsignals clkz gelesen werden.

Auf diese Art und Weise erzeugt das Latch von 12A die Ausgangssignale outz und outx, die eine aktive Periode gleich einem Taktzyklus aufweisen.

13 zeigt Timing-Diagramme, die Spaltenzugriffsvorgänge des DRAM von 3 zeigen.

Synchron mit einem externen Taktsignal werden Steuersignale (READ) empfangen, die einen Lesevorgangsmodus angeben. Bei diesem Beispiel wird eine Gesamtzahl von drei Steuersignalen empfangen. Wie in Verbindung mit 8 bis 10 beschrieben ist, werden die Steuersignale durch den Paketbefehls-Decodierer 12 decodiert, und das Spaltenzugriffsimpulssignal CP wird erzeugt. Das Spaltenzugriffsimpulssignal CP wird an die CAS-Erzeugungseinheit 22 von 3 geliefert.

Die CAS-Erzeugungseinheit 22 erzeugt ein Lesemodusimpulssignal readpz und ein Spaltenadressenlesesignal caez. Das Lesemodusimpulssignal readpz wird an die Steuereinheit 23 von 3 geliefert, und das Spaltenadressenlesesignal caez wird an den Vor-Decodierer 24 von 3 geliefert.

Bei Empfang des Lesemodusimpulssignals readpz erzeugt die Steuereinheit 23 ein Spalten-Gate-Auswahlimpulssignal cspz, das eine Zeitsteuerung und eine Impulsbreite des Spaltenleitungsauswahlsignals CL festgelegt. Ferner vordecodiert der Vor-Decodierer 24, der das Spaltenadressenfreigabesignal caez empfangen hat, die Spaltenadresse und erzeugt Spaltenadressen-Vordecodierungssignale. 13 zeigt ein Beispiel, bei dem Spaltenadressen-Vordecodierungssignale 1 bis 3, die 3 Bits darstellen, von dem Vor-Decodierer 24 ausgegeben werden.

Der Spalten-Decodierer 25 von 5 empfängt die Spaltenadressen-Vordecodierungssignale und das Spalten-Gate-Auswahlimpulssignal cspz und liefert das Spaltenleitungsauswahlsignal CL an ein Spalten-Gate bei einer Spaltenadresse, die durch die Spaltenadressen-Vordecodierungssignale angegeben wird. Eine Zeitsteuerung und eine Impulsbreite des Spaltenleitungsauswahlsignals CL werden durch das Spalten-Gate-Auswahlimpulssignal cspz bestimmt.

In 13 gibt ein durch gestrichelte Linien gezeigter Abschnitt des Spaltenleitungsauswahlsignals an, dass eine Spaltenleitung, die sich von einer zuvor ausgewählten Leitung durch die Vordecodierungssignale (HHH) unterscheidet, durch unterschiedliche Vordecodierungssignale (LLL) ausgewählt wird. Ferner wird das Signal readz von der Selektorsteuereinheit von 17 verwendet und von der Steuereinheit 23 von 3 erzeugt. Dieses Signal wird HIGH, wenn das Spaltenzugriffsimpulssignal CP als Reaktion auf eine ansteigende Flanke des Takts ausgegeben wird, und wird LOW, wenn kein Impulssignal CP als Reaktion auf eine ansteigende Flanke des Takts geliefert wird.

Auf diese Art und Weise können Daten aus der Kernschaltung 26 in den Lesepuffer 28 gelesen werden. Die in dem Lesepuffer 28 gespeicherten Daten werden dann von parallelen Daten in serielle Daten durch die Umwandlungseinheit 29 umgewandelt.

14 ist eine veranschaulichende Zeichnung, die zeigt, wie parallele Daten aus den Leseverstärkern der Kernschaltung 26 gelesen und an die Umwandlungseinheit 29 über den globalen Datenbus (GDB) und den Lesepuffer 28 transferiert werden. In diesem Beispiel werden die aus vier Bits aufgebauten parallelen Daten transferiert.

In der Figur werden 16 Leseverstärker als SA0(1N) bis SA3(4N) gezeigt. Wenn eine Subwortleitung SW (nicht gezeigt) ausgewählt wird, werden Daten von Speicherzellen, die der ausgewählten Subwortleitung entsprechen, an die 16 Leseverstärker transferiert, bei denen die Daten verstärkt werden.

Wenn die Daten verstärkt werden, ändert der Spalten-Decodierer 25 eine Spaltenauswahlleitung c10z in HIGH (andere Leitungen c11z, c12z und c13z bleiben LOW). Als Reaktion werden Spalten-Gates, die den Leseverstärkern SA0(1N) bis SA0(4N) entsprechen, gleichzeitig geöffnet, sodass die durch SA0(1N) bis SA0(4N) verstärkten Daten an 4 globale Datenbusse GDB(1N) bis GDB(4N) parallel transferiert werden.

Es sei bemerkt, dass genau vier Spalten-Gates ungeachtet der Burst-Länge (1, 2, 4, ...), die in dem Modusregister 41 gespeichert ist, immer gleichzeitig offen sind. Daher sind von den Leseverstärkern ausgegebene parallele Daten immer aus 4 Bits aufgebaut.

Die parallelen 4-Bit-Daten werden durch den Leseverstärker 28 empfangen und durch diesen verstärkt, der als Reaktion auf das Signal RB aktiviert wird. Danach werden die Daten an die Umwandlungseinheit 29 geliefert.

Die Umwandlungseinheit 29 kümmert sich um die Parallel-Seriell-Umwandlung der von dem Lesepuffer 28 gelieferten parallelen Daten.

15 ist eine veranschaulichende Zeichnung, die eine Konfiguration der Umwandlungseinheit 29 zeigt.

Die Umwandlungseinheit 29 von 15 umfasst einen Schalterstromkreis 60, eine aus Registern 361 bis 364 aufgebaute Registerschaltung 61, eine aus NAND-Schaltungen 369 bis 372 aufgebaute Selektorschaltung 62, eine Adressenkombinationsschaltung 63 mit NAND-Schaltungen 365 bis 368, eine Selektorsteuereinheit 64 und eine Zeitsteuerungsschaltung 65, die eine NOR-Schaltung 373 und einen Inverter 374 umfasst. Die Umwandlungseinheit 29 umfasst ferner eine NAND-Schaltung 375, einen Inverter 376, eine NAND-Schaltung 377, eine NOR-Schaltung 378 und Pegelumsetzer 66 und 67. Die Pegelumsetzer 66 und 67 sind mit dem Ausgangspuffer 30 verbunden (siehe 3), der einen PMOS-Transistor 379 und einen NMOS-Transistor 380 aufweist.

Wenn ein Datenfreigabesignal (das beispielsweise durch Verzögern des Signals cspz um eine vorbestimmte Zeitlänge erhalten wird) von der Steuereinheit 23 von 3 an den Schalterstromkreis 60 geliefert wird, werden die von dem Lesepuffer 28 von 3 bereitgestellten parallelen Daten d0 bis d3 von den Registern 361 bis 364 (der Registerschaltung 61) gelesen. Die von der Registerschaltung 61 gehaltenen parallelen Daten d0 bis d3 werden dann an die Selektorschaltung 62 geliefert. Bei der Selektorschaltung 62 werden die NAND-Schaltungen 369 bis 372 mit Zeitsteuerungen geöffnet, die von der Selektorsteuereinheit 64 gesteuert werden, um die parallelen Daten d0 bis d3 in serielle Daten umzuwandeln, die nacheinander ausgegeben werden. Die ausgegebenen seriellen Daten werden an die Pegelumsetzer 66 und 67 mit Zeitsteuerungen geliefert, die durch die Zeitsteuerungsschaltung 65 erzeugt werden. Die Pegelumsetzer 66 und 67 verschieben einen Spannungspegel der Daten und stellen die Spannungspegelverschobenen Daten für den Ausgangspuffer 30 bereit.

16 ist ein Schaltbild, das ein Beispiel irgendeiner der Pegelumsetzer 66 und 67 zeigt. Der Pegelumsetzer umfasst einen PMOS 661 und einen PMOS 662, die miteinander kreuzverbunden sind, einen NMOS 663, der mit dem PMOS 661 in Reihe geschaltet ist und eine Eingabe von der NAND-Schaltung 377 oder der NOR-Schaltung 378 empfängt, und einen NMOS 664, der mit dem PMOS 662 in Reihe geschaltet ist und eine Eingabe von einem Inverter 665 empfängt, der den Eingang des PMOS 663 invertiert.

Auf diese Art und Weise werden die parallelen Daten von dem Lesepuffer 28 in die seriellen Daten durch die Umwandlungseinheit 29 umgewandelt und anschließend von dem Ausgangspuffer 30 als ein Datensignal DQ ausgegeben. Mit Zeitsteuerungen, wenn die seriellen Daten nicht von der Selektorschaltung 62 geliefert werden, ist der Ausgang der Zeitsteuerungsschaltung 65 LOW, sodass die NAND-Schaltung 377 und die NOR-Schaltung 378 einen HIGH-Ausgang bzw. einen LOW-Ausgang aufweisen. Deshalb wird der Ausgang des Ausgangspuffers 30 in einem schwebenden Zustand (Hochimpedanzzustand) gehalten, wenn serielle Daten nicht ausgegeben werden.

17 ist eine veranschaulichende Zeichnung, die eine Konfiguration der Selektorsteuereinheit 64 zeigt.

Die Selektorsteuereinheit 64 von 17 umfasst Schieberegister 381 bis 384, einen Selektorschalterstromkreis 365, NAND-Schaltungen 386 bis 388 und einen Inverter 389. Dieser Selektorschalterstromkreis 385 umfasst Schalter s1 bis s8.

Das von den Eingangspuffern 11 von 3 gelieferte interne Taktsignal wird für die Schieberegister 381 bis 384 bereitgestellt. Die Schieberegister 381 bis 384 empfangen ferner ein Lesesignal readz mit einer Zeitsteuerung, wie in 13 gezeigt ist, von der Steuereinheit 23 von 3. Jedes der vier Schieberegister 381 bis 384 ist ein 1-Bit-Schieberegister und bilden zusammen ein 4-Bit-Schieberegister. Jedes der Schieberegister 381 bis 384 führt einen Aufwärts/Abwärts-Vorgang einmal alle vier Zyklen synchron mit dem internen Taktsignal durch, während das Lesesignal readz eingegeben wird.

Der Selektorschalterstromkreis 385 bestimmt basierend auf einer Burst-Länge und Spaltenadressen-Kombinationssignalen von der Adressen-Kombinationsschaltung 63, welcher der Schalter s1 bis s8 geöffnet ist. Die Spaltenadressen-Kombinationssignale bestimmen, welches der parallelen Datenbits d0 bis d3 auszugeben ist. Die Burst-Länge wird zum Maskieren nicht ausgewählter Bits unter den seriell auszugebenden Datenbits verwendet, sodass der Ausgang DQ gesteuert wird, um in einem Hochimpedanzzustand zu sein. Die Burst-Länge wird in dem Modusregister 31 von 3 gespeichert und kann auf 1, 2, 4 oder 8 eingestellt sein.

Wie in 17 gezeigt ist, sind die Schalter s1 bis s8 in vier Gruppen 1N bis 4N organisiert. Die Gruppe 1N umfasst die Schalter s1 bis s4. Die Gruppe 2N umfasst die Schalter s5 und s6. Die Gruppe 3N umfasst den Schalter s7. Ferner umfasst die Gruppe 4N den Schalter s8. Die Aktivierung/Deaktivierung von Schaltern in jeder Gruppe wird basierend auf der Burst-Länge gesteuert. Wenn die Burst-Länge beispielsweise gleich 1 ist (d.h. wenn b11z ausgewählt ist), ist lediglich die Gruppe 1N aktiviert, und die anderen Gruppen sind deaktiviert. Wenn die Burst-Länge gleich 2 ist (d.h. wenn b12z ausgewählt ist), sind die Gruppen 1N und 2N aktiviert, während andere Gruppen deaktiviert sind.

Spaltenadressensignale caa0x/z und caa1x/z (x und z sind einander komplementär) werden durch die NAND-Schaltungen 365 bis 368 kombiniert, wie in 15 gezeigt ist, und an den Selektorschalterstromkreis 385 als die Spaltenadressen-Kombinationssignale geliefert. Die Kombination der Spaltenadressensignale caa0x/z und caa1x/z entscheidet, welches der parallelen Datenbits d0 und d3.

18A bis 18C sind Zeichnungen, die die Art und Weise zeigen, wie die Selektorschaltung 62 und der Selektorschalterstromkreis 385 ausgewählt werden, wenn die Burst-Länge gleich 1, 2 bzw. 4 ist.

Wenn die Burst-Länge gleich 1 ist, wie in 18A gezeigt, sind die Schalter s1 bis s4 der Gruppe 1N aktiviert und die Schalter der anderen Gruppen 2N bis 4N deaktiviert. Wenn die Burst-Länge gleich 1 ist, wird eine Kombination der Spaltenadressensignale caa0x/z und caa1x/z gewählt, um einen der Schalter s1 bis s4 auszuwählen, wodurch eine der NAND-Schaltungen 369 bis 372 geöffnet wird. Durch Ändern von caa0x und caa1x in HIGH wird beispielsweise der Schalter s1 ausgewählt, wodurch die Daten d0 gewählt werden. Wenn caa0z und caa1z in HIGH geändert werden, wird beispielsweise der Schalter s4 ausgewählt, um die Daten d3 zu wählen. Auf diese Art und Weise bestimmt, wenn die Burst-Länge gleich 1 ist, die Kombination der Spaltenadressensignale, welches der Datenbits d0 bis d3 auszugeben ist.

Wenn die Burst-Länge gleich 2 ist, wie in 18B gezeigt, sind die Gruppen 1N und 2N aktiv und die anderen Gruppen 3N und 4N deaktiviert. Wenn die Burst-Länge gleich 2 ist, werden die Spaltenadressensignale caa1x/z ignoriert (auf HIGH festgelegt), und eine der beiden Spaltenadressen caa0x/z wird ausgewählt, um Schalter auszuwählen, um entweder die NAND-Schaltungen 369 und 370 oder die NAND-Schaltungen 371 und 372 zu öffnen. Wenn caa0x in HIGH geändert wird, werden beispielsweise die Schalter s1 und s5 ausgewählt. In diesem Fall werden die Daten d0 und d1 als serielle Daten synchron mit dem internen Takt ausgegeben. Durch Ändern von caa0x in HIGH werden beispielsweise die Schalter s3 und s6 ausgewählt. Indem dies getan wird, werden die Daten d2 und d3 als serielle Daten synchron mit dem internen Takt ausgegeben.

Wenn die Burst-Länge auf 4 eingestellt ist, wie in 18C gezeigt ist, sind alle Gruppen 1N bis 4N aktiviert. In diesem Fall werden die Schalter s1, s5, s7 und s8 ungeachtet der Spaltenadressensignale ausgewählt. Dies ermöglicht, dass Daten d0 bis d3 als serielle Daten synchron mit dem internen Takt ausgegeben werden.

Die Verwendung der oben beschriebenen Umwandlungseinheit 29 macht es möglich, die parallelen Daten von dem Lesepuffer 28 von 3 in serielle Daten umzuwandeln und die seriellen Daten an den Ausgangspuffer 30 zu liefern. Ferner werden, während die Parallel-Seriell-Umwandlung durchgeführt wird, das Burst-Längensignal und einige der Spaltenadressensignale verwendet, um eine spezifizierte Anzahl von spezifizierten Datenbits auszuwählen.

19 ist ein Schaltbild einer Wortleitungsauswahlschaltung mit den in 3 gezeigten Wort-Decodierer 18 und Viertel-Decodierer 21.

Die Wortleitungsauswahlschaltung von 19 umfasst einen Hauptviertel-Decodierer 70, einen Subviertel-Decodierer 80, einen Hauptwort-Decodierer 90 und einen Subwort-Decodierer 100. Der Hauptviertel-Decodierer 70 und der Subviertel-Decodierer 80 entsprechen dem Viertel-Decodierer 21 von 3, und der Hauptwort-Decodierer 90 und der Subwort-Decodierer 100 entsprechen dem Wort-Decodierer 18 von 3.

Der Hauptviertel-Decodierer 70 umfasst PMOS-Transistoren 71 bis 73, NMOS-Transistoren 74 bis 76, einen Inverter 71 und eine NAND-Schaltung 78. Die NAND-Schaltung 78 empfängt ein Blockauswahlsignal BS von dem BLT-Decodierer 19 und ein Hauptviertel-Decodierer-Auswahlsignal QS von dem Vor-Decodierer 16. Wenn der Hauptviertel-Decodierer 70 eines passenden Blocks ausgewählt ist, gibt die NAND-Schaltung 78 ein LOW-Signal aus. Dieses LOW-Signal fordert den Hauptviertel-Decodierer 70 auf, ein HIGH-Signal auszugeben, wie in 19 gezeigt ist.

Der Subviertel-Decodierer 80 umfasst PMOS-Transistoren 81 bis 83 und NMOS-Transistoren 84 bis 86. Der PMOS-Transistor 81 und der NMOS-Transistor 85 empfangen die Ausgabe des Hauptviertel-Decodierers 70 an einem Gate davon. Ein Gate des NMOS-Transistors 84 empfängt ein Spaltenblockauswahlsignal CS. Das Spaltenblockauswahlsignal CS wird zum Auswählen von Subwortwortauswahlleitungen bezogen auf einen ausgewählten Leseverstärkerblock verwendet. Wenn das Spaltenblockauswahlsignal CS und die Ausgabe des Hauptviertel-Decodierers 70 in HIGH geändert werden, gibt der Subviertel-Decodierer 80 ein HIGH-Signal und ein LOW-Signal aus, wie in 19 gezeigt ist.

Der Hauptwort-Decodierer 90 umfasst PMOS-Transistoren 91 bis 93, NMOS-Transistoren 94 bis 96, einen Inverter 97 und eine NAND-Schaltung 98. Die NAND-Schaltung 98 empfängt das Blockauswahlsignal BS von dem BLT-Decodierer 19 und ein Hauptwort-Decodierer-Auswahlsignal MWS von einem Vor-Decodierer 16. Wenn der Hauptwort-Decodierer 90 des passenden Blocks ausgewählt ist, gibt die NAND-Schaltung 98 ein LOW-Signal aus. Dieses LOW-Signal führt dazu, dass der Hauptwort-Decodierer 90 eine HIGH-Ausgabe auf einer Hauptwortleitung MW erzeugt, wie in 19 gezeigt ist.

Der Subwort-Decodierer 100 umfasst einen PMOS-Transistor 101 und NMOS-Tansistoren 102 und 103. Wenn die Ausgaben des Hauptwort-Decodierers 90 und des Subviertel-Decodierers 80 empfangen werden, wie in 19 gezeigt ist, gibt der Subwort-Decodierer 100 ein HIGH-Signal als das Subwort-Leitungsauswahlsignal SW aus. Das Subwortleitungsauswahlsignal SW auf dem HIGH-Pegel wählt eine bestimmte Wortleitung aus.

In 19 wird das Spaltenblockauswahlsignal CS an den Subviertel-Decodierer 80 geliefert. Deshalb kann ein Leseverstärkerblock aus einer Mehrzahl von Leseverstärkerblöcken ausgewählt werden, und Datenlesevorgänge zum Befördern von Daten zu den Bitleitungen können durch Auswählen einer Wortleitung lediglich bezogen auf den ausgewählten Leseverstärkerblock durchgeführt werden.

20 ist ein Schaltbild einer Bitleitungstransfersignal-Erzeugungsschaltung, die den BLT-Decodierer 19 von 3 umfasst.

Die Bitleitungstransfersignal-Erzeugungsschaltung von 20 umfasst eine Haupt-BLT-Erzeugungsschaltung 110 und eine Sub-BLT-Erzeugungsschaltung 120.

Die Haupt-BLT-Erzeugungsschaltung 110 umfasst PMOS-Transistoren 111 bis 113, NMOS-Transistoren 114 bis 116, Inverter 117 bis 118 und eine NAND-Schaltung 119. Die NAND-Schaltung 119 empfängt ein Haupt-BLT-Erzeugungsschaltungsauswahlsignal BLTS von dem Vor-Decodierer 16 von 3. Wenn die passende Haupt-BLT-Erzeugungschaltung 110 ausgewählt ist, gibt die NAND-Schaltung 119 ein LOW-Signal aus. Dieses LOW-Signal fordert die Haupt-BLT-Erzeugungsschaltung 110 auf, ein HIGH-Signal auszugeben, wie in 20 gezeigt ist. Ferner wird ein Blockauswahlsignal BS von dem Inverter 118 ausgegeben und an den Wort-Decodierer 18, die SA-Erzeugungseinheit 20 und den Viertel-Decodierer 21 geliefert.

Die Sub-BLT-Erzeugungsschaltung 120 umfasst PMOS-Transistoren 121 bis 124 und NMOS-Transistoren 125 bis 128. Gates des PMOS-Transistors 121 und des NMOS-Transistors 126 empfangen die Ausgabe der Haupt-BLT-Erzeugungsschaltung 110. Der NMOS-Transistor 125 empfängt das Spaltenblockauswahlsignal CS an einem Gate davon. Das Spaltenblockauswahlsignal CS wird zum Auswählen von Bitleitungtransfer-Gates bezogen auf einen ausgewählten Leseverstärkerblock verwendet. Wenn das Spaltenblockauswahlsignal CS und der Ausgang der Haupt-BLT-Erzeugungsschaltung 110 HIGH sind, wird ein Ausgang der Sub-BLT-Erzeugungsschaltung 120, der als das Bitleitungstransfersignal BLT dient, aktiviert.

In 20 wird das Spaltenblockauswahlsignal CS an die Sub-BLT-Erzeugungsschaltung 120 geliefert. Deshalb kann ein Leseverstärkerblock aus einer Mehrzahl von Leseverstärkerblöcken ausgewählt werden, und die Bitleitungen können mit den Leseverstärkern des ausgewählten Leseverstärkerblocks verbunden werden.

21 ist ein Schaltbild einer Leseverstärker-Treibersignalerzeugungsschaltung mit der SA-Erzeugungseinheit 20 von 3.

Die Leseverstärker-Treibersignalerzeugungsschaltung von 21 umfasst eine Haupt-SA-Erzeugungsschaltung 130 und eine Sub-SA-Erzeugungsschaltung 140.

Die Haupt-SA-Erzeugungsschaltung 130 umfasst eine NAND-Schaltung 131 und einen Inverter 132. Die NAND-Schaltung 131 empfängt das Blockauswahlsignal BS von dem BLT-Decodierer 19 von 3 und ein Haupt-Leseverstärker-Latch-Signal SA von dem Vor-Decodierer 16 von 3. Wenn ein passender Block ausgewählt ist, gibt die Haupt-SA-Erzeugungsschaltung 130 das Haupt-Leseverstärker-Latch-Signal SA' aus.

Die Sub-SA-Erzeugungsschaltung 140 umfasst PMOS-Transistoren 141 bis 143 und NMOS-Transistoren 144 bis 146. Gates des PMOS-Transistors 141 und des NMOS-Transistors 144 empfangen das Haupt-Leseverstärker-Latch-Signal SA' von der Haupt-SA-Erzeugungsschaltung 130. Ein Gate des NMOS-Transistors 144 empfängt das Spaltenblockauswahlsignal CS. Das Spaltenblockauswahlsignal CS wird zum Auswählen eines Leseverstärkerblocks verwendet. Wenn das Spaltenblockauswahlsignal CS HIGH ist, fordert das Haupt-Leseverstärker-Latch-Signal SA' die Sub-SA-Erzeugungsschaltung 140 auf, die Leseverstärker-Treibersignale SA1 und SA2 auszugeben, die jeweils LOW und HIGH sind.

In 21 wird das Spaltenblockauswahlsignal CS an die Sub-SA-Erzeugungsschaltung 140 geliefert. Deshalb kann ein Leseverstärkerblock aus einer Mehrzahl von Leseverstärkerblöcken ausgewählt werden, und Leseverstärker können lediglich bezogen auf den ausgewählten Leseverstärkerblock getrieben werden.

Wie oben beschrieben ist, wird eine Reihe von Leseverstärkern in eine Mehrzahl von Leseverstärkerblöcken aufgeteilt, und das Subwort-Leitungsauswahlsignal SW, das Bitleitungs-Transfersignal BLT und die Leseverstärker-Treibersignale SA1 und SA2 werden lediglich bezogen auf die Leseverstärker des ausgewählten Leseverstärkerblocks aktiviert.

Diese Konfiguration umfasst eine Reihe von Leseverstärkern, die in eine Mehrzahl von Leseverstärkerblöcken aufgeteilt sind, und steuert jeden der Leseverstärkerblöcke getrennt. Eine derartige Konfiguration kann die Betriebsgeschwindigkeit verbessern. In diesem Fall muss jedoch eine Steuerschaltung für jeden der Leseverstärkerblöcken bereitgestellt werden, wodurch ein Anstieg in der Chip-Größe verursacht wird. Um diesem Problem zu begegnen, kann eine Bitleitungs-Transfersignalerzeugungsschaltung strukturiert sein, sodass sich eine einzige Sub-BLT-Erzeugungsschaltung über eine Mehrzahl (z.B. zwei oder drei) von Leseverstärkerblöcken erstreckt.

22 ist eine veranschaulichende Zeichnung, die eine Anordnung zeigt, bei der jede Sub-BLT-Erzeugungsschaltung für eine entsprechende Mehrzahl von Leseverstärkerblöcken bereitgestellt wird. In 22 wird ein Signal, das von der Haupt-BLT-Erzeugungsschaltung 110 ausgegeben wird, die die gleiche wie die in 20 gezeigte ist, an die Sub-BLT-Erzeugungsschaltung 120A geliefert, wodurch jede der Sub-BLT-Erzeugungsschaltungen 120A für jeweils zwei Leseverstärkerblöcke 164 bereitgestellt wird. Hier kennzeichnen CS1 bis CS8 Spaltenblockauswahlsignale, wobei jedes von diesen einen jeweiligen der in 22 gezeigten acht Leseverstärkerblöcke 164 auswählt und durch den Vor-Decodierer 24 von 3 erzeugt wird. Jede der Sub-BLT-Erzeugungsschaltungen 120A empfängt ferner die Spaltenblockauswahlsignale CSn und CSn + 1 (n: ungerade Zahl), die benachbart zueinander sind. Wenn eines der beiden Spaltenblockauswahlsignale CSn und CSn + 1 HIGH wird und das von der Haupt-BLT-Erzeugungsschaltung 110 ausgegebene Signal in HIGH geändert wird, aktiviert die Sub-BLT-Erzeugungsschaltung 120A das Bitleitungs-Transfersignal BLT.

23 ist ein Schaltbild der Sub-BLT-Erzeugungsschaltung 120A.

Die Sub-BLT-Erzeugungsschaltung 120A umfasst PMOS-Transistoren 121 bis 124 und NMOS-Transistoren 125 bis 129. Gates des PMOS-Transistors 121 und des NMOS-Transistors 127 empfangen die Ausgabe der Haupt-BLT-Erzeugungsschaltung 110. Ein Gate des NMOS-Transistors 125 empfängt das Spaltenblockauswahlsignal CSn, und ein Gate des NMOS-Transistors 126 empfängt das Spaltenblockauswahlsignal CSn + 1. Wenn beide Spaltenblockauswahlsignale CSn und CSn + 1 HIGH werden und der Ausgang der Haupt-BLT-Erzeugungsschaltung 110 in HIGH geändert wird, aktiviert die Sub-BLT-Erzeugungsschaltung 120A einen Ausgabe davon, d.h. sie aktiviert das Bitleitungs-Transfersignal BLT.

Auf diese Art und Weise kann eine Steuerschaltung (Sub-BLT-Erzeugungsschaltung 120A) für eine Mehrzahl (zwei in dem in 22 und 22 gezeigten Beispiel) von Leseverstärkerblöcken bereitgestellt werden, wodurch ein Anstieg in einer Schaltungsgröße unterdrückt wird. Ebenso kann eine Steuerschaltung zum Rücksetzen der Bitleitungen für eine Mehrzahl von Leseverstärkerblöcken bereitgestellt werden.

24 ist eine veranschaulichende Zeichnung, die eine Chip-Konfiguration des DRAM 10 gemäß der vorliegenden Erfindung zeigt. Wie in 24 gezeigt ist, umfasst der DRAM 10 der vorliegenden Erfindung beispielsweise acht Zellen-Array-Blöcke (Bänke) 150-1 bis 150-8.

25 ist eine veranschaulichende Zeichnung, die eine Konfiguration des Zellen-Array-Blocks von 24 zeigt. 25 zeigt einen beliebigen der Zellen-Array-Blöcke 150-1 bis 150-8 von 24, der hier nachstehend als ein Zellen-Array-Block 150 bezeichnet wird.

Der Zellen-Array-Block 150 umfasst einen Hauptwort-Decodiererbereich 160, der dem Hauptwort-Decodierer 90 von 19 entspricht, einen m-s-Kreuzbereich 161 und acht Subblöcke 162. Jeder der Subblöcke 162 umfasst einen Subwort-Decodiererbereich 163, der dem Subwort-Decodierer 100 von 19 entspricht, einen Leseverstärkerblock 164 mit einer Mehrzahl von Leseverstärkern, der dem Leseverstärker 520 von 1 entspricht, einen s-s-Kreuzbereich 165 und einen Speicherzellenbereich 166, der Speicherzellen, Subwortauswahlleitungen, Bitleitungen etc. umfasst.

Der m-s-Kreuzbereich 161 umfasst den Hauptviertel-Decodierer 70 von 19, die Haupt-BLT-Erzeugungsschaltung 110 von 20 und die Haupt-SA-Erzeugungsschaltung 130 von 21. Der s-s-Kreuzbereich 165 umfasst den Subviertel-Decodierer 80 von 19, die Sub-BLT-Erzeugungsschaltung 120 von 20 und die Sub-SA-Erzeugungsschaltung 140 von 21.

Wie in 1 gezeigt ist, aktiviert ein Paar von Leseverstärker-Treibertransistoren, das aus dem PMOS-Transistor 513 und dem NMOS-Transistor 512 aufgebaut ist, die als Reaktion auf die Leseverstärker-Treibersignale SA1 und SA2 arbeiten, den Leseverstärker 520. Ein derartiges Paar von Leseverstärker-Treibersignaltransistoren kann für jeden Leseverstärkerblock 164 bereitgestellt werden, um die darin aufgenommene Mehrzahl von Leseverstärkern zu treiben. Bei dieser Konfiguration können die Leseverstärker-Treibertransistoren bei dem s-s-Kreuzbereich 165 bereitgestellt werden.

Wenn die zum Treiben der Mehrzahl von Leseverstärkern jedes Leseverstärkerblocks erforderliche Last schwer ist, kann es erforderlich sein, dass die Leseverstärker-Treibertransistoren derartig groß sind, dass der s-s-Kreuzbereich 165 keinen freien Platz zum Unterbringen weiterer Schaltungen aufweist. In einem derartigen Fall kann ein Leseverstärker-Treibertransistor je Leseverstärker bereitgestellt werden und innerhalb des Leseverstärkerblocks 164 implementiert sein.

Der oben beschriebene Layout hilft, eine Konfiguration zu implementieren, bei der eine Reihe von Leseverstärkern in eine Mehrzahl von Leseverstärkerblöcken 164 aufgeteilt ist, und das Subwortleitungsauswahlsignal SW, das Bitleitungs-Transfersignal BLT und die Leseverstärker-Treibersignale SA1 und SA2 lediglich bezogen auf den Ausgewählten der Leseverstärkerblöcke 164 aktiviert werden. In dies getan wird, wird die Last auf diesen Signalen leichter, um eine Signalpegeländerung mit hoher Geschwindigkeit zu erreichen.

26 ist ein Schaltbild zum Erläutern von Daten-Lese/Schreib-Vorgängen basierend auf einem Direkt-Leseverstärkerschema.

Bei der Konfiguration von 1 wird ein Transferspalten-Gate-Schema für die Daten-Lese/Schreib-Vorgänge benutzt. Das Transferspalten-Gate-Schema verwendet die NMOS-Transistoren 510 und 511 als Spalten-Gates. Bei dem Transferspalten-Gate-Schema können sich, wie in 1 gezeigt, Spannungspegel der Bitleitungen BL und /BL aufgrund der Last des Datenbusses DB und /DB ändern, wenn die Daten der Bitleitungen BL und /BL auf den Datenbus DB und /DB gelesen werden. Wenn das Subwortleitungsauswahlsignal SW in LOW geändert wird, während die Spannungspegel auf geänderten Pegeln sind, um den NMOS-Transistor 502 zu schließen, der als ein Zellen-Gate dient, ist es möglich, dass sich die Daten der Speicherzelle 501 aufgrund der geänderten Spannungspegel ändern können. Um dies zu vermeiden, muss das Subwortleitungsauswahlsignal SW darauf warten, dass die Spannungspegel der Bitleitungen BL und /BL in stabile Zustände zurückkehren, bevor das Subwortleitungsauswahlsignal SW in LOW geändert wird.

Wenn das Transferspalten-Gate-Schema benutzt wird, müssen daher die Vorladungsvorgänge ausgeführt werden, nachdem die Spannungspegel der Bitleitungen BL und /BL in die stabile Zustände zurückkehren. Dies stört die Bemühung, die Zeitsteuerung des Selbstladevorgangs soweit wie möglich gemäß der vorliegenden Erfindung zu verbessern. Die Verwendung des Direkt-Leseverstärkerschemas, wie in 26 gezeigt ist, ermöglicht, dass die Zeitsteuerung des Selbstladevorgangs weiter verbessert werden kann, wodurch die Betriebsgeschwindigkeit weiter gesteigert wird.

Bei dem Direkt-Leseverstärkerschema von 26 werden eine Datenleseschaltung 200 und eine Datenschreibschaltung 210 anstatt der Spalten-Gates 510 und 511 von 1 verwendet. Die Datenleseschaltung 200 umfasst NMOS-Transistoren 201 bis 204 und die Datenschreibschaltung 210 NMOS-Transistoren 211 bis 214.

Während des Datenlesevorgangs wird das Spaltenleitungsauswahlsignal CL in HIGH geändert, nachdem die an die Bitleitungen BL und /BL transferierten Daten stabilisiert sind, sodass die NMOS-Transistoren 203 und 204 in der Datenleseschaltung 200 angeschaltet werden. Da die NMOS-Transistoren 201 und 202 abhängig von den Daten auf den Bitleitungen BL und /BL an- oder ausgeschaltet werden, erscheinen die Daten schließlich auf dem Datenbus DB und /DB. Zu der Zeit des Datenlesevorgangs wird ein Schreibblockauswahlsignal WB auf einem LOW-Pegel gehalten, sodass die NMOS-Transistoren 211 und 212 in der Datenschreibschaltung 210 ausgeschaltet werden.

Zur Zeit des Datenschreibvorgangs wird das Schreibblockauswahlsignal WB in HIGH geändert, um die NMOS-Transistoren 211 und 214 in der Datenschreibschaltung 210 anzuschalten. Danach kommen die zu schreibenden Daten auf dem Datenbus DB und /DB an. Wenn das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, werden in die NMOS-Transistoren 212 und 213 in der Datenschreibschaltung 210 angeschaltet. Dies ermöglicht, dass die Daten des Datenbusses DB und /DB zu den Bitleitungen BL und /BL transferiert werden. Wenn dies geschieht, werden die NMOS-Transistoren 203 und 204 in der Datenleseschaltung 200 ebenfalls angeschaltet. Da das Schreibsignal eine stärkere Treiberleistung aufweist, kann jedoch der Datenschreibvorgang problemlos ausgeführt werden.

Auf diese Art und Weise verbindet das Direkt-Leseverstärkerschema die Bitleitungen BL und /BL nicht direkt mit dem Datenbus DB und /DB zur Zeit von Datenlesevorgängen. Alternativ werden die NMOS-Transistoren 201 und 202 durch Spannungspegel der Bitleitungen BL und /BL getrieben, um Daten zu dem Datenbus DB und /DB zu transferieren. Die Spannungspegel der Bitleitungen BL und /BL ändern sich somit nicht aufgrund der Last des Datenbusses DB und /DB.

27A und 27B sind Timing-Diagramme, die Zeitsteuerungen des Subwortleitungsauswahlsignals SW, des Spaltenleitungsauswahlsignals CL und der Bitleitungen BL und /BL bezogen auf das Transferspalten-Gate-Schema und das Direkt-Leseverstärkerschema zeigen.

27A zeigt das Transferspalten-Gate-Schema. Wenn das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, erleiden die Spannungspegel der Bitleitungen BL und /BL eine Schwankung. Das Subwortleitungsauswahlsignal SW wird zurückgesetzt, nachdem gewartet wurde, dass diese Spannungsschwankung verschwindet. Bei dem Direkt-Leseverstärkerschema von 27B schwanken andererseits die Spannungspegel der Bitleitungen BL und /BL nicht, sogar wenn das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, um Daten zu lesen. Es ist daher möglich, das Subwortleitungsauswahlsignal SW durch den Selbstladevorgang zurückzusetzen, um die Bitleitungen BL und /BL vorzuladen, direkt nachdem die Daten der Bitleitungen BL und /BL gelesen werden.

Auf diese Art und Weise ermöglicht die Verwendung des Direkt-Leseverstärkerschemas, dass die Zeitsteuerung des Selbstladevorgangs weiter verbessert wird, wodurch die Datenlesebetriebsgeschwindigkeit weiter gesteigert wird.

28A und 28B sind veranschaulichende Zeichnungen zum Erläutern von Problemen, die auftreten, wenn eine Taktfrequenz abgesenkt wird.

Das Spaltenleitungsauswahlsignal CL wird in HIGH geändert, wenn eine angegebene Spaltenleitung nach einer vorbestimmten Zeitspanne ausgewählt wird, nachdem die Spaltenadresse zusammen mit dem Lesebefehl RD eingegeben ist. Die Zeitsteuerung, mit der das Spaltenleitungsauswahlsignal CL HIGH wird, ist nämlich an einem Ende der vorbestimmten Zeitspanne nach der Eingangszeitsteuerung des Lesebefehls RD. Deshalb wird, wenn der Lesebefehl RD während eines Zyklus eingegeben wird, der direkt einem Zyklus zum Empfangen des Aktivierungsbefehls ACT folgt, wie in 4A bis 4K gezeigt ist, die Anstiegszeitsteuerung des Spaltenleitungsauswahlsignals CL nicht durch die Eingangszeitsteuerung des Aktivierungsbefehls ACT bestimmt, sondern durch die Eingangszeitsteuerung des Lesebefehls RD festgelegt.

Bei einer derartigen Konfiguration wird, wenn eine Frequenz des Taktsignals abgesenkt wird, eine Zeitspanne tRAC, die als eine Zeitspanne von der Eingabe des Aktivierungsbefehl ACT bis zu der Ausgabe von Daten definiert ist, unerwünschterweise verlängert.

28A zeigt ein Timing-Diagramm bezogen auf Vorgänge, wenn der Taktzyklus gleich 5 ns ist. Wie in der Figur gezeigt ist, wird das Spaltenleitungsauswahlsignal CL in einen HIGH-Pegel 12,5 ns nach der Eingabe des Lesebefehls RD geändert. Da ein Takt eine Dauer von 5 ns aufweist, ist eine Zeitspanne zwischen der Eingabe des Aktivierungsbefehls ACT und der Zeitsteuerung, wenn das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, gleich 17,5 ns. Unter der Annahme, dass die Datenausgabe 12,5 ns nachdem das Spaltenleitungsauswahlsignal CL in HIGH geändert wird startet, ist die Zeitspanne tRAC zwischen der Eingabe des Aktivierungsbefehls ACT und der Ausgabe von Daten gleich 30 ns.

28B zeigt ein Timing-Diagramm bezogen auf Vorgänge, wenn der Taktzyklus gleich 10 ns ist. Wie in der Figur gezeigt ist, wird das Spaltenleitungsauswahlsignal CL auf einen HIGH-Pegel 12,5 ns nach der Eingabe des Lesebefehls RD geändert. Da ein Takt eine Dauer von 10 ns aufweist, ist eine Zeitspanne zwischen der Eingabe des Aktivierungsbefehls ACT und der Zeitsteuerung, wenn das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, gleich 22,5 ns. Unter der Annahme, dass die Datenausgabe 17,5 ns nachdem das Spaltenleitungsauswahlsignal in HIGH geändert wird, startet, ist die Zeitspanne tRAC zwischen der Eingabe des Aktivierungsbefehls ACT und der Ausgabe der Daten gleich 40 ns.

Wenn der Aktivierungsbefehl ACT und der Lesebefehl RD in dieser Reihenfolge während zwei aufeinander folgenden Zyklen eingegeben werden, ist die Anstiegszeitsteuerung des Spaltenleitungsauswahlsignals CL, wie oben beschrieben, von der Eingangszeitsteuerung des Lesebefehls abhängig, der nach der Eingabe des Aktivierungsbefehls ACT empfangen wird. Eine niedrigere Frequenz des Taktsignals bedeutet daher, dass die Zeitspanne tRAC zwischen der Eingabe des Aktivierungsbefehls und der Ausgabe der Daten verlängert ist.

Um dieses Problem zu beseitigen, können der Aktivierungsbefehl ACT und der Lesebefehl RD gleichzeitig eingegeben werden.

29 ist ein Timing-Diagramm, das Vorgänge zeigt, wenn der Aktivierungsbefehl ACT und der Lesebefehl RD gleichzeitig eingegeben werden.

29 zeigt Vorgänge, wenn der Taktzyklus gleich 10 ns ist. Das Spaltenleitungsauswahlsignal CL wird 17,5 ns nach der Eingabe des Lesebefehls RD in einen HIGH-Pegel geändert. Da der Aktivierungsbefehl ACT und der Lesebefehl RD gleichzeitig eingegeben werden, ist eine Zeitspanne zwischen der Eingabe des Aktivierungsbefehls ACT und der Zeitsteuerung, wenn das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, ebenfalls gleich 17,5 ns. Unter der Annahme, dass die Datenausgabe 12,5 ns nachdem das Spaltenleitungsauswahlsignal CL in HIGH geändert wird, startet, ist die Zeitspanne tRAC zwischen der Eingabe des Aktivierungsbefehls und der Ausgabe von Daten gleich 30 ns. Diese Zahl ist die gleiche wie in dem Fall 5-ns-Taktzyklus.

Auf diese Art und Weise gewährleistet eine Konfiguration, bei der der Aktivierungsbefehl ACT und der Lesebefehl RD gleichzeitig eingegeben werden, eine konstante Länge der Zeitspanne tRAC ungeachtet der Taktfrequenz. Die gleichzeitige Eingabe des Aktivierungsbefehls ACT und des Lesebefehls RD erfordert natürlich, dass diese Befehle, eine Reihenadresse und eine Spaltenadresse zur gleichen Zeit eingegeben werden. Um diesen Vorgang zu implementieren, können getrennte Adresseneingabestifte für die Reihenadresseneingabe und für die Spaltenadresseneingabe bereitgestellt werden. Eine Adresseneingabe in die Reihenadresseneingabestifte ist auf das Reihenadressensteuersystem gerichtet, und eine Adresseneingabe in die Spaltenadresseneingabestifte wird an das Spaltenadressensteuersystem geliefert.

Die obige Beschreibung wurde durch Behandeln des Aktivierungsbefehls ACT und des Lesebefehls RD als getrennte Befehle bereitgestellt, die gleichzeitig eingegeben werden. Alternativ kann ein einzelner Befehl, der ACT + RD äquivalent ist, synchron mit einer ansteigenden Flanke des externen Takts CLK eingegeben werden.

30 ist ein Blockdiagramm, das eine weitere Konfiguration eines DRAM gemäß der vorliegenden Erfindung zeigt. Bei der Konfiguration von 30 werden der Aktivierungsbefehl ACT und der Lesebefehl RD gleichzeitig eingegeben, wie oben beschrieben ist. In 30 werden die gleichen Elemente wie die von 3 durch die gleichen Ziffern bezeichnet, und eine Beschreibung davon wird weggelassen.

Ein DRAM 10A von 30 umfasst Eingangspuffer 11A zum Empfangen des Steuersignals, des Reihenadressensignals bzw. des Spaltenadressensignals und umfasst ferner einen Befehls-Decodierer 12A. Jeder der Eingangspuffer 11A kann ein herkömmlicher Puffer zum Empfangen eines entsprechenden Signals synchron mit dem internen Taktsignal sein, das von den Eingangspuffern 11 zum Empfangen des Taktsignals geliefert wird. Eine empfangene Reihenadresse wird an den Vor-Decodierer 16 des Reihenzugriffssystems geliefert, und eine empfangene Spaltenadresse wird an den Vor-Decodierer 24 des Spaltenzugriffssystems geliefert. Auf diese Art und Weise werden getrennte Adresseneingabepuffer für die Reihenadresseneingabe und die Spaltenadresseneingabe bereitgestellt, und die Reihenadresse und die Spaltenadresse werden getrennt an das Reihenadressensteuersystem bzw. an das Spaltenadressensteuersystem geliefert. Dies erreicht eine gleichzeitige Eingabe der Reihenadresse und der Spaltenadresse.

Der Befehls-Decodierer 12A verteilt nicht Befehle, die in einem Paket enthalten sind, an das Reihenzugriffssystem und das Spaltenzugriffssystem, was von dem Fall des in 3 gezeigten Paketbefehls-Decodierers 12 unterschiedlich ist. Der Befehls-Decodierer 12A von 30 kann somit ein herkömmlicher Befehls-Decodierer sein. Als ein Mittel zum Eingeben des Aktivierungsbefehl ACT und des Lesebefehls RD zur gleichen Zeit kann eine entsprechende Kombination von Steuersignalen bereitgestellt werden, um einen gleichzeitig Start der Reihenzugriffssteuervorgänge und der Spaltenzugriffssteuervorgänge anzugeben.

Demgemäß müssen Ausgestaltungen von Steuersystemen bezogen auf andere Abschnitte der Vorrichtung nicht geändert werden, und die gleiche Konfiguration, wie die von 3, kann für die anderen Abschnitte verwendet werden, um die gleichzeitige Eingabe des Aktivierungsbefehls ACT und des Lesebefehls RD zu implementieren.

31 ist ein Blockdiagramm einer weiteren Ausführungsform der Umwandlungseinheit 29.

Die Umwandlungseinheit 29 dieser Ausführungsform unterscheidet sich von der von 15 und 17 dadurch, dass ein Datenbusschalter 440 bereitgestellt wird, um eine der Selektorsteuereinheit von 15 ähnliche Funktion zu erzielen, und dadurch, dass eine Parallel-Seriell-Umwandlung durch Durchführen von zwei Schritten, d.h. durch Umwandlung von 4 Bits in 2 Bits und dann 2 Bits in 1 Bit, durchgeführt wird.

Die Umwandlungseinheit 29 umfasst einen Datenbusschalter 440, ein erstes Register 450, ein zweites Register 460, eine 4-Bit-in-2-Bit-Umwandlungsschaltung 470, eine Latch/Pegel-Umsetzerschaltung 430 und einen Datenausgabe-Zeitsteuerungsschalter 480. Der Datenbusschalter 440 empfängt parallele 4-Bit-Daten von dem Lesepuffer 28 und ändert Pfadverbindungen zwischen den Eingangsbusleitungen und den Ausgangsbusleitungen basierend auf dem Burst-Längensignal und einiger Spaltenadresseninformation. Das erste Register 450 und das zweite Register 460 werden in dieser Reihenfolge an der Ausgangsseite des Datenbusschalters 440 bereitgestellt. Die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 wandelt parallele 4-Bit-Daten in parallele 2-Bit-Daten um, wenn die parallelen 4-Bit-Daten von dem zweiten Register 460 ausgegeben werden. An der Ausgangsseite der 4-Bit-in-2-Bit-Umwandlungsschaltung 470 wird der Datenausgabe-Zeitsteuerungsschalter 480 bereitgestellt und wandelt die parallelen 2-Bit-Daten in serielle 1-Bit-Daten um. Die Latch/Pegel-Umsetzerschaltung 430 wird nach dem Datenausgabe-Zeitsteuerungsschalter 480 bereitgestellt.

Im Folgenden wird eine ausführliche Konfiguration und Vorgänge bezogen auf jedes Element beschrieben.

Der Datenbusschalter 440 umfasst Schalter sw1n, sw2n und sw3n entsprechend den vier Datenbusleitungen d0, d1, d2 und d3, einen Schalter sw24 zum Verbinden zwischen den Datenbusleitungen d1 und d3, einen Schalter sw14 zum Verbinden zwischen den Datenbusleitungen d0 und d3, einen Schalter sw13 zum Verbinden zwischen den Datenbusleitungen d0 und d2 und einen Schalter sw12 zum Verbinden zwischen den Datenbusleitungen d0 und d1. Diese Schalter werden hinsichtlich ihrer An/Aus-Zustände in Übereinstimmung mit einem Burst-Längensignal BL und den Spaltenadressensignalen caa0z und caa1z gesteuert.

32 ist eine Tabelle, die einen Status jedes Schalters bezogen auf einen Fall zeigt, in dem die Burst-Länge BL gleich 1, 2 oder 4 ist. Wenn die Burst-Länge BL gleich 4 ist, werden die Daten auf den Datenbusleitungen d0 bis d3 zu den Datenbusleitungen d0' bis d3' ohne jede Änderung transferiert. Die Schalter sw1n, sw2n und sw3n sind nämlich angeschaltet (geschlossen) und die Schalter sw24, sw14, sw13 und sw12 ausgeschaltet (offen) ohne Rücksicht auf den Status der Spaltenadressensignale cas0z und caa1z.

Wenn die Burst-Länge BL gleich 2 ist, werden Daten auf den Datenbusleitungen d0' und d1' nach außen gemäß der Entwurfsspezifikation dieser Konfiguration ausgegeben. In diesem Fall besteht daher eine Wahlmöglichkeit darin, ob Daten von den Datenbusleitungen d0 und d1 zu den Datenbusleitungen d0' und d1' oder von den Datenbusleitungen d2 und d3 zu den Datenbusleitungen d0' und d1' zu transferieren sind. Diese Wahl wird durch einen logischen Wert des Spaltenadressensignals caa0z getroffen. Wenn das Spaltenadressensignal caa0z auf einen LOW-Pegel gesetzt ist, werden auf den Datenbusleitungen d0 und d1 gesetzte Daten zu den Datenbusleitungen d0' und d1' befördert. In diesem Fall sind die Schalter sw1n, sw2n und sw3n angeschaltet (geschlossen) und die Schalter sw24, sw14, sw13 und sw12 ausgeschaltet (offen). Wenn das Spaltenadressensignal caa0z auf einen HIGH-Pegel gesetzt wird, wird ein Datensatz der Datenbusleitungen d2 und d3 zu den Datenbusleitungen d0' und d1' befördert. In diesem Fall sind die Schalter sw3n, sw24 und sw13 angeschaltet (geschlossen) und die Schalter sw1n, sw2n, sw14 und sw12 ausgeschaltet (offen). Daten auf der Datenbusleitung d2 werden nämlich zu der Datenbusleitung d0' über den Schalter sw13 und Daten auf der Datenbusleitung d3 zu der Datenbusleitung d1' über den Schalter sw24 befördert. Wenn die Burst-Länge BL gleich 2 ist, ist ein logischer Wert des anderen Spaltenadressensignals caa1z für die Auswahl der Schalter nicht relevant.

Wenn die Burst-Länge BL gleich 1 ist, wird ein Bit aus den Daten auf den Datenbusleitungen d0, d1, d2 und d3 ausgewählt und an die Datenbusleitung d0' transferiert, um nach außen ausgegeben zu werden. Die Auswahl von Daten wird gemäß einer Kombination der Spaltenadressensignale caa0z und caa1z durchgeführt. Um die Daten der Datenbusleitung d0 auszuwählen, werden sowohl caa0z als auch caa1z auf einen LOW-Pegel gesetzt. In diesem Fall sind die Schalter sw1n, sw2n und sw3n angeschaltet (geschlossen) und die Schalter sw24, sw14, sw13 und sw12 ausgeschaltet (offen). Die Daten der Datenbusleitung d0 werden somit entlang der Datenbusleitung d0' geleitet. Wenn die Daten der Datenbusleitung d1 ausgewählt werden müssen, wird caa0z auf einen HIGH-Pegel und caa1z auf einen LOW-Pegel gesetzt. Dies schließt die Schalter sw2n, sw3n und sw12 und öffnet die Schalter sw1n, sw24, sw13. In diesem Fall werden die Daten der Datenbusleitung d1 zu der Datenbusleitung d0' transferiert. Wenn die Datenbusleitung d2 oder d3 auszuwählen ist, wird auf ähnliche Weise ein An/Aus-Status jedes Schalters basierend auf der Logiktabelle von 32 bestimmt.

Die von dem Datenbusschalter 440 ausgegebenen parallelen Daten d0'–d3' werden zuerst an das erste Register 450 und dann an das zweite Register 460 geliefert.

Das erste Register 450 umfasst vier verzögerte Flipflops (DFF = delayed flip-flop) 401–404. Jedes DFF weist eine Datenerfassungs-Zeitsteuerung und eine Latch-Zeitsteuerung davon auf, die durch ein erstes Steuersignal po0z gesteuert wird. Das zweite Register 460 umfasst vier verzögerte Flipflops (DFF) 405–408. Jedes DFF umfasst eine Datenerfassungs-Zeitsteuerung und eine Latch-Zeitsteuerung davon, die durch ein zweites Steuersignal po1z gesteuert wird.

33 ist ein Timing-Diagramm, das Vorgänge der ersten und zweiten Register 450 und 460 zeigt. In der Figur stellt d[0,2] Daten auf den Datenbusleitungen d0' und d2' und d[1,3] Daten auf den Datenbusleitungen d1' und d3' dar.

Zu einer Zeit t1 in 33 erscheinen parallele Daten auf den Datenbusleitungen d0'–d3'. Zu einer Zeit t2 nach der Zeit t1 ändert sich das erste Steuersignal po0z von HIGH in LOW. Dies fordert die vier verzögerten Flipflops 401–104 des ersten Registers 450 auf, die Daten auf den Datenbusleitungen d0' bis d3' zwischenzuspeichern. Zu einer Zeit t3 ändert sich das zweite Steuersignal von LOW in HIGH, was die vier verzögerten Flipflops 405–408 des zweiten Registers 460 auffordert, die jeweils durch die verzögerten Flipflops 401–404 zwischengespeicherten Daten zu erfassen. Zu einer Zeit t4 ändert sich das zweite Steuersignal von HIGH in LOW, sodass die vier verzögerten Flipflops 405–408 die erfassten Daten zwischenspeichern. Danach ändert sich das erste Steuersignal von LOW in HIGH. Diese Änderung macht die vier verzögerten Flipflops 401–404 bereit, Daten auf den Datenbusleitungen d0'–d3' anzunehmen. Auf diese Art und Weise werden die parallelen Daten auf den Datenbusleitungen d0'–d3' zu dem ersten Register 450 und dann zu dem zweiten Register 460 transferiert.

Die durch das zweite Register 460 zwischengespeicherten Daten werden an die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 geliefert, bei der die parallelen 4-Bit-Daten in parallele 2-Bit-Daten umgewandelt werden. Die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 umfasst verzögerte Flipflops 409–411 und Ausgangspufferschaltungen 420–423. Die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 empfängt vier Steuertaktsignale psclk0z–psclk3z, die die Ausgangszeitsteuerungen der Ausgangspufferschaltungen 420–423 und die Daten-Latch-Zeitsteuerungen der verzögerten Flipflops 409–411 steuern. Eine Ausgangsleitung der Ausgangspufferschaltung 420 und eine Ausgangsleitung der Ausgangspufferschaltung 422 sind gemeinsam mit einem Knoten dd0 verbunden. Dies basiert auf einer verdrahteten ODER-Verbindung. Wenn die Ausgangspufferschaltung 420 Daten ausgibt, wird der Ausgang der Ausgangspufferschaltung 420 in einen Hochimpedanzzustand platziert. Wenn die Ausgangspufferschaltung 422 Daten ausgibt, wird andererseits der Ausgang des Ausgangspuffers 422 in einen Hochimpedanzzustand platziert. Die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 gibt 2-Bit-Daten an die Knoten dd0 und dd1 aus, sodass die 2-Bit-Daten an den Datenausgabe-Zeitsteuerungsschalter 480 geliefert werden. Der Datenausgabe-Zeitsteuerschalter 480 umfasst zwei Schalter swdd0 und swdd1, die hinsichtlich seines An/Aus-Zustands durch Ausgangssteuertaktsignale outp0z und outp1z gesteuert werden. Der Datenausgabe-Zeitsteuerschalter 480 schließt zuerst den Schalter swdd0, um das Datenbit an dem Knoten dd0 zu der Latch/Pegel-Umsetzerschaltung 430 zu transferieren, die an der nächsten Stufe bereitgestellt wird, und schließt dann den Schalter swdd1, um das an dem Knoten dd1 erscheinende Datenbit zu der Latch/Pegel-Umsetzerschaltung 430 zu transferieren. Auf diese Art und Weise transferiert der Datenausgabe-Zeitsteuerschalter 480 die an dem Knoten dd0 und dd1 erscheinenden beiden Bits nacheinander bitweise an die Latch/Pegel-Umsetzerschaltung 430. Die Latch/Pegel-Umsetzerschaltung 430 speichert die empfangenen Daten zwischen und wandelt dann den Pegel der empfangenen Daten um, um die Daten zu dem Ausgangspuffer 30 von 3 zu leiten.

34 sind Timing-Diagramme, die Vorgänge der 4-Bit-in-2-Bit-Umwandlungsschaltung 470 und der Latch/Pegel-Umsetzerschaltung 430 zeigen, wenn die Burst-Länge BL gleich 4 ist. Im Folgenden werden Vorgänge dieser Schaltungen bezogen auf 34 ausführlich beschrieben.

Bei einem Anfangszustand weisen die vier DFFs 405–408 des zweiten Registers 460 darin zwischengespeicherte Daten auf.

Die vier Steuersignale psclk0z–psclk3z zum Steuern von Vorgängen der 4-Bit-in-2-Bit-Umwandlungsschaltung 470 liefern ihrerseits HIGH-Impulse in einer Reihenfolge von psclk1z, psclk2z, psclk3z und psclk0z, wie in 34 gezeigt ist. Wenn psclk1z HIGH wird, gibt die Ausgangspufferschaltung 420 von dem DFF 405 empfangene Daten an den Knoten dd0 aus. Zur gleichen Zeit speichert der DFF 409 von dem DFF 406 ausgegebene Daten zwischen. Wenn psclk2 HIGH wird, gibt die Ausgangspufferschaltung 421 von dem DFF 409 empfangene Daten an den Knoten dd1 aus. Zur gleichen Zeit speichert der DFF 410 Daten zwischen, die von dem DFF 407 ausgegeben wurden. Derartige Vorgänge, wie oben beschrieben, werden wiederholt, sodass die Knoten dd0 und dd1 Daten aufweisen, die ihrerseits, wie in 34 gezeigt ist, als Ausgabedaten der 4-Bit-in-2-Bit-Umwandlungsschaltung 470 erscheinen.

Die DFFs 409–411 der 4-Bit-in-2-Bit-Umwandlungsschaltung 470 werden bereitgestellt, um eine kontinuierliche Datenausgabe von den Datenausgabeknoten DQ ohne irgendeine Unterbrechung zu erzielen. Zu diesem Zweck ermöglichen die DFFs 409–411 dem zweiten Register 460, einen nächsten Datensatz zwischenzuspeichern, während sich die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 um die Umwandlung eines aktuellen Datensatzes kümmert.

Die beiden Ausgangssteuertaktsignale outp0z und outp1z zum Steuern von Vorgängen des Datenausgabe-Zeitsteuerschalters 480 liefern ihrerseits HIGH-Impulse mit derartigen Zeitsteuerungen, wie in 34 gezeigt ist. Wenn neue Daten an dem Knoten dd0 erscheinen, wird outp0z nach einer vorbestimmten Verzögerung HIGH. Der Schalter swdd0 wird somit angeschaltet, um die Daten an dem Knoten dd0 zu der Latch/Pegel-Umsetzerschaltung 430 zu transferieren. Wenn neue Daten an dem Knoten dd1 erscheinen, wird outp1z nach einer vorbestimmten Verzögerung HIGH. Der Schalter swdd1 wird somit angeschaltet, um die Daten des Knotens dd1 zu der Latch/Pegel-Umsetzerschaltung 430 zu transferieren. Dieser Vorgang wird immer wieder wiederholt, um die Daten an den Knoten dd0 und dd1 abwechselnd zu der Latch/Pegel-Umsetzerschaltung 430 auf einer sequentiellen Grundlage zu transferieren, wodurch die 2-Bit-in-1-Bit-Umwandlung durchgeführt wird.

Was oben beschrieben ist, entspricht einem Fall, in dem die Burst-Länge BL gleich 4 ist. 35A und 35B sind Tabellen, die Betriebszustände der vier Steuertaktsignale psc1k0z bis psc1k3z und der beiden Ausgangssteuertaktsignale outp0z und outp1z bezogen auf Fälle zeigen, in denen die Burst-Länge 1, 2 und 4 ist.

In dem Fall, in dem die Burst-Länge BL gleich 4 ist, weisen alle vier Steuertaktsignale psc1k0z bis psc1k3z und die beiden Ausgangssteuertaktsignale outp0z und outp1z Taktvorgänge auf. Als Ergebnis werden die von den vier DFFs 405–408 des zweiten Registers 460 ausgegebenen parallelen 4-Bit-Daten in serielle Daten umgewandelt.

Wenn die Burst-Länge BL gleich 2 ist, weisen zwei Steuertaktsignale psclk1z und psclk2z und die beiden Ausgangssteuertaktsignale outp0z und outp1z Taktvorgänge auf. Wenn die Burst-Länge BL gleich 2 ist, werden, wie zuvor beschrieben, Daten lediglich an die Knoten d0' und d1' geliefert, und die anderen Knoten d2' und d3' empfangen keine Daten. Deshalb wird lediglich den Steuertaktsignalen und den Ausgangssteuertaktsignalen ermöglicht, die zum Ausgeben von Daten von dem Knoten d0' und d1' nach außen notwendig sind, Taktvorgänge aufzuweisen.

Wenn die Burst-Länge BL gleich 1 ist, zeigen ein Steuertaktsignal psclk1z und ein Ausgangssteuertaktsignal outp0z Taktvorgänge auf. Wenn die Burst-Länge BL gleich 1 ist, werden, wie zuvor beschrieben, Daten lediglich an den Knoten d0' geliefert, und die anderen Knoten d1'–d3' empfangen keine Daten. Deshalb wird lediglich dem Steuertaktsignal und dem Ausgangssteuertaktsignal, die zum Ausgeben von Daten von dem Knoten d0' nach außen notwendig sind, ermöglicht, Taktvorgänge aufzuweisen.

Bei dieser Ausführungsform werden von dem zweiten Register 460 ausgegebenen 4-Bit-Daten durch die 4-Bit-in-2-Bit-Umwandlungsschaltung 470 in 2-Bit-Daten umgewandelt, und dann werden die 2-Bit-Daten in 1-Bit-Daten über den Datenausgabe-Zeitsteuerschalter 480 und die Latch/Pegel-Umsetzerschaltung 430 umgewandelt. Ein Prozess der Parallel-Seriell-Datenumwandlung wird nämlich durch Teilen des Prozesses in zwei Schritte und durch Ausführen der beiden Schritte nacheinander durchgeführt.

Alternativ können die vier Ausgänge der Ausgangspufferschaltungen 420–423 der 4-Bit-in-2-Bit-Umwandlungsschaltung 470 über eine verdrahtete ODER-Verbindung verbunden sein, und der Datenausgabe-Zeitsteuerschalter 480 kann aus lediglich einem Schalter aufgebaut sein. In diesem Fall wird der Datenausgabe-Zeitsteuerschalter 480 durch eine relativ einfach Struktur mit lediglich einem Schalter implementiert.

Wenn die Taktsignalfrequenz bei einem Versuch erhöht wird, einen schnellen Betrieb zu erreichen, wird es aufgrund der Nachfrage nach einer übermäßig höheren Frequenz zunehmend schwierig, ein Ausgangssteuertaktsignal outp#z zu erzeugen, das nur einem Schalter swdd entspricht. In einem derartigen Fall kann der Datenausgabe-Zeitsteuerschalter 480 aus zwei Schaltern aufgebaut sein, wie in 31 gezeigt ist, und die beiden Ausgangssteuertaktsignale outp0z und outp1z können zum Steuern dieser beiden Schalter verwendet werden. Bei dieser Konfiguration ist es für die beiden Ausgangssteuertaktsignale lediglich erforderlich, lediglich die Hälfte der Frequenz des einzelnen Ausgangssteuertaktsignals aufzuweisen, das oben beschrieben ist.

36A ist ein Blockdiagramm irgendeines der in 31 gezeigten verzögerten Flipflops DDF. 36B ist ein Timing-Diagramm, das Vorgänge der Konfiguration von 36A zeigt.

Das verzögerte Flipflop DFF umfasst ein Transfer-Gate, das aus einem PMOS 501 und einem NMOS 502, Invertern 507 und 508 und einem getakteten Inverter, der aus PMOSs 503 und 504 und NMOSs 505 und 506 aufgebaut ist, aufgebaut ist.

Wenn ein Taktsignal clkz HIGH ist, das einem der in 31 gezeigten Steuersignale po0z, po1z und psclk0z bis psclk3z entspricht, wird das Transfer-Gate 509 angeschaltet, sodass das DFF eingegebene Eingangsdaten in erfasst. Während dies geschieht, ist der getaktete Inverter 510 in einem ausgeschalteten Zustand. Wenn das Taktsignal clkz LOW wird, wird das Transfer-Gate 509 ausgeschaltet, sodass die Eingangsdaten in von dem DFF getrennt werden. Zur gleichen Zeit wird der getaktete Inverter 510 aktiviert, um ein Latch mit dem Inverter 508 zu bilden. Dieses Latch speichert die Daten, die durch den DFF erfasst werden, bei einem Moment zwischen, wenn das Taktsignal clkz LOW wird.

37A ist ein Blockdiagramm irgendeines der in 31 gezeigten Ausgangspuffer 420–423. 37B ist ein Timing-Diagramm, das Vorgänge der Konfiguration von 37A zeigt.

Eine Ausgangspufferschaltung dieser Figur umfasst Inverter 511 und 512, eine NAND-Schaltung 515, eine NOR-Schaltung 516, eine aus einem PMOS 517 und einem NMOS 518 aufgebaute Pufferschaltung 519 und eine aus Invertern 513 und 514 aufgebaute Latch-Schaltung 520.

Wenn ein Taktsignal clkz HIGH wird, das einem der in 31 gezeigten Steuersignale po0z, po1z und psclk0z bis psclk3z entspricht, arbeiten die NAND-Schaltung 515 und die NOR-Schaltung 516 jeweils als ein Inverter, sodass Ausgabedaten mit der gleichen Phase wie die Eingangsdaten an einem Ausgangsknoten out erscheinen. Diese Ausgabedaten werden in der Latch-Schaltung 520 gespeichert. Wenn das Taktsignal clk in LOW geändert wird, werden der PMOS 517 und der NMOS 518 ausgeschaltet, wodurch der Ausgangsknoten in einem Hochimpedanzzustand gelassen wird.

38 ist ein Schaltbild, das eine Konfiguration der in 31 gezeigten Latch/Pegel-Umsetzerschaltung 430 zeigt. In der Figur entspricht ein aus einem PMOS 547 und einem NMOS 548 aufgebauter Abschnitt 525 der in 30 gezeigten Ausgangstransistoreinheit 30.

Die Latch/Pegel-Umsetzerschaltung 430 umfasst PMOSs 531, 532, NMOSs 533, 534 und Inverter 543, 544, von denen alle zusammen eine mit einem Latch ausgestattete Pegelumsetzer-Schaltung 521 bilden. Die Latch/Pegel-Umsetzerschaltung 430 umfasst ferner eine Pegelumsetzer-Schaltung 522 mit einer identischen Konfiguration, einen aus einem PMOS 535 und einem NMOS 536 aufgebauten Inverter 523 und einen aus einem PMOS 541 und einem NMOS 542 aufgebauten Inverter 524. In der Figur sind Vccq und Vssq Stromleitungen getrennt von Stromleitungen Vii und Vss für interne Schaltungen, sodass Vccq mit einer Spannung beliefert wird, die sich beispielsweise von der von Vii unterscheidet.

Gates der PMOSs 533 und 539 sind mit sowohl dem Ausgang dd0' als auch dem Ausgang dd1' des Datenausgabe-Zeitsteuerschalters 480 verbunden (siehe 31). Wenn Daten von der Ausgangsleitung dd0' geliefert werden, führen beispielsweise HIGH-Daten der Ausgangsleitung dd0' dazu, dass HIGH-Daten an dem Datenausgabeknoten DQ ausgegeben werden. Ebenso führen LOW-Daten der Ausgangsleitung dd0' dazu, dass LOW-Daten an dem Datenausgabeknoten DQ ausgegeben werden.

Alternativ können die Pegelumsetzer-Schaltung 522 und der Inverter 524 entfernt werden, und der Ausgang des Inverters 523 kann als ein gemeinsamer Eingang an das Gate des PMOS 547 und an das Gate des NMOS 548 geliefert werden. Es sollte jedoch bemerkt werden, dass die Konfiguration von 38 gegenüber dieser alternativen Konfiguration bevorzugt wird, wenn es einen Bedarf gibt, den Datenausgabeknoten DQ in einen Hochimpedanzzustand zu platzieren.

Anstatt das Gate des NMOS 539 mit den Ausgangsleitungen dd0' und dd1' zu verbinden, kann ferner eine weitere Form von Verbindungen bereitgestellt werden. Der Datenausgabe-Zeitsteuerschalter 480 von 31 kann nämlich einem anderen Satz von Schaltern swdd00 und swdd11 zur Verfügung gestellt werden, die durch die Ausgangssteuertaktsignale outp0z bzw. outp1z gesteuert werden, und das Gate des NMOS 539 kann mit dem Knoten dd0 über den Schalter swdd00 und mit dem Knoten dd1 über den Schalter swdd11 verbunden werden.

Die vorliegende Erfindung ist ferner nicht auf diese Ausführungsformen begrenzt, sondern verschiedene Variationen können ohne Abweichen von dem Schutzumfang der vorliegenden Erfindung durchgeführt werden.

Wenn bei der vorliegenden Erfindung eine Reihe von Vorgängen von der Reihenadresseneingabe bis zur Datenausgabe in Befehls-Decodier- und Peripherie-Schaltungsvorgänge eines ersten Schritts, Leseverstärkervorgänge eines zweiten Schritts und Datenausgabevorgänge eines dritten Schritts aufgeteilt werden, weisen die Leseverstärkervorgänge des zweiten Schritts eine konstante Betriebsdauer ungeachtet einer spezifizierten Burst-Länge auf. Da die Daten der Leseverstärker parallel durch gleichzeitiges Öffnen einer Mehrzahl von Spalten-Gates gelesen werden, ist es für die Leseverstärker ausreichend, lediglich für eine konstante Zeitspanne zu arbeiten. Dies ermöglicht, dass die Periode der Leseverstärkervorgänge des zweiten Schritts konstant ist, wodurch ungestörte Reihenzugriffs-Pipeline-Vorgänge erreicht werden.

Wenn es dem Benutzer obliegt, die Vorladungszeitsteuerung von außerhalb der Halbleiter-Speichervorrichtung zu bestimmen, arbeitet die beliebige Natur der Vorladungszeitsteuerung als eine der Ursachen, um die Pipeline-Vorgänge zu stören. Die vorliegende Erfindung verwendet jedoch das interne Vorladungssignal, um Rücksetzvorgänge einzuleiten, so dass eine derartige Störungsursache beseitigt wird. Ferner kann der Vorladungsvorgang mit einer optimalen Zeitsteuerung direkt nachdem die Daten von den Leseverstärkern gelesen werden, durchgeführt werden, wodurch ein Datenlesevorgang mit einer so hohen Geschwindigkeit, wie innerhalb der Grenzen der Leseverstärkerleistung möglich ist, erzielt wird.