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Ritzrahmen mit verbesserter Füllroutine - Dokument DE102005002678A1
 
PatentDe  


Dokumentenidentifikation DE102005002678A1 03.08.2006
Titel Ritzrahmen mit verbesserter Füllroutine
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Sukman-Prähofer, Sibina, 80337 München, DE;
Winter, Ramona, 81735 München, DE;
Lachenmann, Susanne, 81827 München, DE;
Rosskopf, Valentin, 86554 Pöttmes, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Anmeldedatum 20.01.2005
DE-Aktenzeichen 102005002678
Offenlegungstag 03.08.2006
Veröffentlichungstag im Patentblatt 03.08.2006
IPC-Hauptklasse H01L 23/544(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 21/78(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Es wird eine Halbleiterscheibe (1) beschrieben, die nebeneinander angeordnete und durch einen Ritzrahmen (20) voneinander getrennte Chipbereiche (10) aufweist,
wobei die Chipbereiche (10) jeweils eine Vielzahl gleichartiger Vorrichtungsstrukturen (11) aufweisen,
wobei im Ritzrahmen (20) wenigstens ein Füllbereich (21) mit Füllstrukturen (22) angeordnet ist, und
wobei die Füllstrukturen (22) im Ritzrahmen (20) und die Vorrichtungsstrukturen (11) in den Chipbereichen (10) im Wesentlichen gleichartig ausgebildet sind.

Beschreibung[de]

Die Erfindung betrifft eine Anordnung von Füllstrukturen im Ritzrahmen eines Halbleiterwafers. Die Füllstrukturen sind dabei vorzugsweise zellenfeldartig ausgebildet und unterhalb von im Ritzrahmen angeordneten Kontaktstrukturen angeordnet. Ferner betrifft die Erfindung ein Verfahren zur Herstellung solcher zellenfeldartiger Füllstrukturen im Ritzrahmen.

Bei der Herstellung integrierter Schaltkreise werden mikroelektronische Strukturen auf dünnen Halbleiterscheiben, so genannten Wafern hergestellt. Dabei werden auf einem Wafer gleichzeitig mehrere integrierte Schaltkreise als separate Chips lithographisch erzeugt, die auf dem Wafer nebeneinander angeordnet prozessiert werden. Zwischen den einzelnen Chips eines Wafers ist ein so genannter Ritzrahmen (Kerf) vorgesehen, der die Chips voneinander trennt. In diesem Ritzrahmen sind Teststrukturen und zugehörige Kontaktstrukturen (Testpads) angeordnet. Diese Teststrukturen bilden Monitoring- und Zuverlässigkeitsstrukturen, die zur Durchführung vorgegebener Mess- und Prüfschritte verwendet werden. Anhand dieser Mess- und Prüfschritte lassen sich Aussagen über den laufenden Produktionsprozess sowie die Funktionsfähigkeiten und Zuverlässigkeit der eigentlichen Nutzstrukturen auf dem Chip ableiten. Die Testpads im Ritzrahmen dienen in der Regel als Kontakte für Messspitzen eines speziellen Testautomaten. Am Ende des Herstellungsprozesses dient der Ritzrahmen schließlich als Sägerand, entlang dessen der Wafer in einzelne Chips zersägt wird.

Um optimale Herstellungsbedingungen für die mikroelektronischen Strukturen zu schaffen, müssen bestimmte Prozess- bzw. Designregeln erfüllt sein. Hierbei ist insbesondere für Lithografie, Ätzen oder CMP (chemisch-mechanisches Polieren) die Einhaltung bestimmter Dichteregeln sehr wichtig. So können z.B. beim Polieren inhomogener Anordnungen von Halbleiterstrukturen negative Effekte auftreten, die zu unerwünschten Abtragungen in den Randbereichen dieser Anordnungen führen. Ferner kann eine inhomogene Verteilung der Halbleiterstrukturen auf einem Wafer beim Ätzen zu unerwünschten Aufladungen in bestimmten Bereichen führen, was zu einem veränderten Ätzverhalten in diesen Bereichen führt. Hieraus kann eine ungleichmäßige Abtragung der Halbleiterstrukturen entlang des Wafers resultieren.

Um die für diese Prozesse notwendigen Belegungsdichten zu erreichen, werden Herkömmlicherweise Füllroutinen verwendet, die im Ritzrahmen automatisch Füllflächen (auch Füll oder Fill genannt) mit Füllstrukturen generieren. Hierzu werden in freien Bereichen des Ritzrahmens Füllflächen automatisch generiert, die mit netzförmigen Polysilizium- beziehungsweise rechteckigen Diffusionsstrukturen gefüllt werden. Aufgrund der entspannten Designregeln für Linienbreiten und Abstände haben die dabei erzeugten Füllstrukturen wesentlich größere Dimensionen als das Zellenfeld.

Da es für optimale Lithografiebedingungen nicht nur auf die Belegungsdichte über eine bestimmte Fenstergröße (z.B. 100 × 100 &mgr;m2), sondern auch auf die Feinstrukturen ankommt, hat sich dieser automatische Füll mit den entsprechenden Designregeln nicht im gesamten Herstellungsprozess, sondern lediglich für die Prozesstechnik (Polieren, CMP) bis jetzt als ausreichend herausgestellt. Da die erzeugten Halbleiterstrukturen immer kleiner werden, ist es notwendig für die Lithografie unterstützende Strukturen einzubauen. Darüber hinaus wird mit der fortschreitenden Integrationsdichte bald auch für die Prozesstechnik eine verbesserte Füllroutine notwendig.

Aufgabe der Erfindung ist es, die Herstellungsbedingungen für integrierte Schaltkreise zu verbessern. Dies wird mithilfe einer Halbleiterscheibe gemäß Anspruch 1, einer Teststrukturbereich gemäß Anspruch 10 sowie eines Herstellungsverfahren gemäß Anspruch 11 erreicht. Weitere vorteilhafte und bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß der Erfindung wird eine Halbleiterscheibe vorgeschlagen, die eine Anzahl nebeneinander angeordneter Chipbereiche aufweist, die durch einen Ritzrahmen voneinander getrennt sind. Die Chipbereiche weisen jeweils eine Vielzahl gleichartiger Vorrichtungsstrukturen auf. Im Ritzrahmen ist wenigstens ein Füllbereich vorgesehen, der Füllstrukturen aufweist. Erfindungsgemäß sind die Füllstrukturen im Ritzrahmen und die Vorrichtungsstrukturen in den Chipbereichen im Wesentlichen gleichartig ausgebildet. Ein wesentlicher Vorteil dieser Ausbildung besteht darin, dass hierdurch die Belegungsdichte der vorrichtungsstrukturartigen Elemente auf der gesamten Waferoberfläche verbessert werden kann. Eine verbesserte Belegungsdichte solcher Strukturen führt zu optimierten Designregeln für Lithografie, Ätzen und CMP. Somit lassen sich die Herstellungsbedingungen für integrierte Schaltkreise verbessern.

Da die neue Füllstruktur dabei vorzugsweise zellenfeldartig gezeichnet ist, werden die Belichtungseinstellungen beim Prozess dem Zellenfeld angepasst. Dieses garantiert eine optimale Abbildung. Somit wird eine höhere Belegungsdichte erreicht. Eine zellenfeldartige Struktur im Ritzrahmen verbessert die Darstellbarkeit der Strukturen außerhalb des Zellenfeldes erheblich, wodurch auch die Darstellbarkeit der Teststrukturen verbessert wird.

Eine vorteilhafte Ausführungsform der Halbleiterscheibe weist Füllstrukturen im Füllbereich auf, die gleiche Linienbreiten und Abstände aufweisen wie die Vorrichtungsstrukturen in den Chipbereichen. Hierdurch können insbesondere die Bedingungen für Lithografie optimiert werden.

Eine besonders vorteilhafte Ausgestaltung der Erfindung besteht darin, in dem Füllbereich Füllstrukturen mit der gleichen Topographie vorzusehen wie die Vorrichtungsstrukturen in den Chipbereichen. Hierdurch wird erreicht, dass neben der gleichen Belegungsdichte auch die Feinstrukturen der Vorrichtungs- und der Füllstrukturen übereinstimmen. Dies ist insbesondere für die Lithografie wichtig. Ferner wird hierdurch das Datenvolumen für die Füllroutine reduziert, da statt der üblicherweise separat generierten komplexen Füllstrukturen nun zellenfeldartige Strukturen eingesetzt werden.

Eine weitere vorteilhafte Ausführungsform der Erfindung sieht vor, dass die Füllbereiche unter einer Kontaktstruktur angeordnet sind, die im Bereich des Ritzrahmens ausgebildet ist. Die Füllstruktur ist dabei von der darüber angeordneten Kontaktstruktur mittels einer dielektrischen Schicht elektrisch isoliert. Hierdurch kann auf eine besonders vorteilhafte Weise die Belegungsdichte der zellenfeldartigen Strukturen verbessert werden. Die Verteilung dieser Strukturen über den gesamten Wafer wird somit homogener. Da der Füllbereiche unterhalb der Kontaktstrukturen angeordnet werden, ist der Platzierungsaufwand reduziert. Dieses Fill ist dabei gegenüber den Metalllagen der Kontaktstruktur isoliert, wodurch die Messbarkeit der Kontaktstrukturen nicht beeinflusst wird.

In einer weiteren vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass jeder Chipbereich wenigstens ein Zellenfeld mit einer Vielzahl von Speicherzellen umfasst, wobei die Vorrichtungsstrukturen als Polysilizium- und/oder Diffusionsstrukturen der Zellenfelder ausgebildet sind. Gerade Speicherzellenfelder weisen eine hohe Dichte gleichartiger Halbleiterstrukturen auf. Dies führt bei der Lithografie zu Problemen, wobei unerwünschte Effekten in den Randbereichen der Zellenfelder auftreten. Daher eignet sich die vorliegende Erfindung insbesondere für die Herstellung von Speicherchips.

In einer weiteren vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass die gleichartig ausgebildeten Strukturen im Zellenfeld und im Ritzrahmen im Wesentlichen homogen über die gesamte Halbleiterscheibe verteilt sind. Hierdurch können inbesondere für Lithografie optimale Herstellungsbedingungen erreicht werden.

Im Folgenden wird die Erfindung anhand von Zeichnungen näher dargestellt. Es zeigen:

1 schematisch eine Halbleiterscheibe mit separaten Chipbereichen und Ritzrahmen;

2 schematisch vier Chipbereiche und Testpads im Ritzrahmen;

3 schematisch einen Querschnitt durch eine herkömmliche Kontaktstruktur im Ritzrahmen;

4 schematisch einen Querschnitt durch eine erfindungsgemäße Kontaktstruktur im Ritzrahmen;

5 das Layout einer Fillzelle unterhalb einer Kontaktstruktur im Ritzrahmen;

6 das Layout einer herkömmlichen Kontaktstruktur im Ritzrahmen;

7 das Layout einer erfindungsgemäßen Kontaktstruktur mit Fill im Ritzrahmen;

8 einen herkömmlichen Teststrukturbereich im Ritzrahmen; und

9 einen Teststrukturbereich gemäß der Erfindung.

Die im Folgenden beschriebenen Halbleiterscheiben weisen jeweils eine Anzahl von Speicherchips auf. Solche z.B. als DRAM- oder Flash-Speicher ausgebildeten Chips weisen in der Regel eine Vielzahl gleichartiger Strukturen auf. Mithilfe der Erfindung können daher insbesondere die Herstellungsbedingungen für diese Speicherchips verbessert werden. Die Anwendung der Erfindung ist jedoch nicht auf Speicherchips beschränkt.

1 zeigt beispielhaft eine Wafermap. Der schematisch dargestellte Wafer (Halbleiterscheibe) 1 weist eine Anzahl von Halbleiterchips auf, die als Chipbereiche 10 auf dem Wafer 1 angeordnet sind. Die gleichmäßig auf der Waferoberfläche verteilten Chipbereiche 10 werden durch einen Ritzrahmen 2 voneinander getrennt. Der Ritzrahmen 20 dient am Ende des Herstellungsprozesses als Sägerand, entlang dessen der Wafer 1 zersägt und dabei in einzelne Chips zerteilt wird.

2 zeigt schematisch einen Ausschnitt der Wafermap aus 1 mit vier benachbarten Chipbereichen 10 und einem Teil des zwischen den Chipbereichen 10 verlaufenden Ritzrahmens 20. In den Chipbereichen 10 sind in der Regel eine Vielzahl von Vorrichtungsstrukturen 11 angeordnet, wobei in 2 aus Gründen der Übersichtlichkeit nur eine einzige Vorrichtungsstruktur 11 schematisch dargestellt ist. Bei einem Halbleiterspeicher, wie z.B. DRAM- oder Flash-Speicher, sind diese Strukturen 11 in der Regel als Polysilizium- und Diffusionsbereiche GC, AA ausgebildet.

Solche mikroelektronischen Strukturen 11 werden mithilfe bekannter Herstellungsverfahren auf der Oberfläche der Halbleiterscheibe 1 erzeugt. Dabei müssen bestimmte Prozess- bzw. Designregeln erfüllt sein, um optimale Herstellungsbedingungen zu erreichen. Insbesondere für Lithografie, Ätzen oder CMP (chemisch-mechanisches Polieren) stellen Dichteregeln, also die Verteilung von Strukturen über den gesamten Wafer 1, wichtige Bedingungen dar. Werden diese Regeln nicht berücksichtigt, kann es während des Herstellungsprozesses zu unerwünschten Effekten kommen, die die Funktionalität des Endproduktes negativ beeinflussen.

Eine für diese Prozesse notwendige Belegungsdichte wird bisher durch automatische Füllroutinen erreicht. Hierbei werden in den freien Bereichen des Ritzrahmens 20 automatisch Füllbereiche 21 generiert. Die Füllbereiche 21 enthalten Füllstrukturen 22, die als netzförmige Polysilizium- beziehungsweise als Diffusionsstrukturen in Rechteckform ausgebildet sind. Für die Füllbereiche 21 im Ritzrahmen 20 werden entspannte Designregeln für Linienbreiten und Abstände verwendet, so dass die dabei erzeugten Füllstrukturen 22 wesentlich größere Dimensionen als die Vorrichtungsstrukturen 11 in dne Chipbereichen 10 aufweisen. Dies erweist sich insbesondere für Lithografie als kritisch und führt bereits bei heutiger Integrationsdichte zu Darstellbarkeitsproblemen. Eine zellenfeldartige Füllroutine ist bisher aufgrund komplizierter Randkompensationen nicht ohne größeren Aufwand realisierbar.

Wie in 2 gezeigt ist, sind im Ritzrahmen 20 metallische Kontaktstrukturen 23 angeordnet. Diese Kontaktstrukturen 23 sind hier als so genannte Testpads ausgebildet und mit ebenfalls im Ritzrahmen 20 angeordneten Teststrukturen 25 verbunden. Die Testpads 23 dienen als Kontakte für eine Nadelkarte eines externen Testautomaten, der an die Teststrukturen 25 angeschlossen wird (hier nicht gezeigt). Die Teststrukturen 25 entsprechen in der Regel Strukturen im Chipbereich 10. Durch Messungen an diesen Teststrukturen 25 können Aussagen über die Funktionsfähigkeit der in den Chipbereichen 10 erzeugten Vorrichtungsstrukturen 11 gemacht werden. Aus Gründen der Übersichtlichkeit ist in der 2 jeweils eine Vorrichtungs- und eine Teststruktur 11, 25 schematisch dargestellt.

Die Aufbau der Kontaktstrukturen 23 im Ritzrahmen kann je nach Anwendungsfall variieren. Um einen sicheren Kontakt zwischen den Kontaktstrukturen 23 und externen Kontaktstiften zu gewährleisten, müssen die Kontaktstrukturen 23 jedoch eine relativ große laterale Ausdehnung aufweisen. Wie in 2 schematisch angedeutet, ist ein großer Teil der Fläche im Ritzrahmen 20 daher mit Kontaktstrukturen 23 belegt. Hingegen nehmen die häufig analog zu den Vorrichtungsstrukturen 11 in ausgebildeten Teststrukturen 25 in der Regel nur einen geringen Teil der Ritzrahmenfläche ein. Für die Herkömmlicherweise in den Lücken zwischen den Kontaktstrukturen 23 und den Teststrukturen 25 generierten Füllbereiche 21 steht 20 entsprechend weniger Fläche des Ritzrahmens 20 zur Verfügung.

Mithilfe des erfindungsgemäßen Konzepts soll insbesondere bei Halbleiterspeichern die Dichte der DRAM- bzw. Flashzellenfelder möglichst gleichmäßig über das Retikel verteilt werden. Ein Zellenfeld eines solchen Speichers besteht u.a. aus Diffusion und Polysilizium. Im Ritzrahmen 20 nehmen die Teststrukturen 25 bei solchen Speichern nur einen kleinen Anteil der Fläche ein, d.h., die Belegung mit Diffusions- und Polysiliziumgebieten, insbesondere die Belegung mit Zellenfeldgebieten ist gering. Die größte Fläche des Ritzrahmens 20 ist mit Testpads 23 belegt, an denen die Teststrukturen 25 angeschlossen sind. Durch die Vielzahl der Testpads 23, die nur aus Metallebenen M0, M1, M2 bestehen, kann die erforderlichen Dichte für die Prozessierung von Diffusion und Polysilizium nicht mehr erreicht werden.

Erfindungsgemäß sind daher Füllbereiche 21 im Ritzrahmen des Wafers 1 vorgesehen, die mit zellenfeldartigen Füllstrukturen 22 gefüllt sind. Die Füllstrukturen 22 weisen dabei vorzugsweise die gleichen Linienbreiten und Abstände auf wie die Vorrichtungsstrukturen 11 in den Chipbereichen 10. Ferner sind Füllstrukturen 22 mit der gleichen Topografie wie die Vorrichtungsstrukturen 11 vorgesehen. Die Füllbereiche 21 können dabei wie herkömmlich in den Lücken zwischen den Teststrukturen 25 und den Kontaktstrukturen 23 angeordnet sein. Um die Belegungsdichte der Halbleiterscheibe 1 mit zellenfeldartigen Strukturen weiter zu erhöhen, ist jedoch vorgesehen, die Füllbereiche 21 unterhalb der Kontaktstrukturen 23 vorzusehen. Ferner können zellenfeldartige Füllstrukturen 22 als Füll für das restliche Retikel verwendet werden.

Die 3 und 4 zeigen einen Vergleich zwischen einer herkömmlichen Kontaktstruktur und einer erfindungsgemäßen Kontaktstruktur mit integrierter Fülloption.

Dabei zeigt 3 zunächst einen Querschnitt durch eine herkömmliche Kontaktstruktur 23 im Ritzrahmen 20 des Wafers 1. Die flächig ausgebildete Kontaktstruktur 23 besteht im wesentlichen aus drei übereinander angeordneten Metalllagen M0, M1, M2, die jeweils durch eine dielektrische Schicht 27, 28, so genanntes ILD (Inter Level Dielektrikum), voneinander getrennt sind. Als Verbindungen zwischen den Metalllagen M0, M1, M2 dienen Kontakte C1, C2, die z.B. als Aluminiumstöpsel in den dielektrischen Schichten 27, 28 ausgebildet sind. Die unterste Metalllage M0 ist unmittelbar auf der Halbleiteroberfläche ausgebildet. Sie besteht in der Regel aus Wolfram. Die oberste Metalllage M2 weist eine relativ große laterale Ausdehnung und dient unmittelbar als Kontaktfläche für einen Kontaktstift der Nadelkarte.

4 zeigt hingegen einen Querschnitt durch eine Kontaktstruktur 23 im Ritzrahmen 20 des Wafers 1 gemäß der Erfindung. Die erfindungsgemäße Kontaktstruktur 23 weist im Wesentlichen den gleichen Aufbau auf, wie der in 3 gezeigte herkömmliche Metallkontakt. Dabei sind drei übereinander angeordnete Metalllagen M0, M1, M2 vorgesehen, die jeweils durch eine dielektrische Schicht (ILD-Schicht) 27, 28 voneinander getrennt sind. Die Metalllagen M0, M1, M2 stehen jeweils über Metallkontakte C1, C2 miteinander elektrisch in Verbindung, die in den dielektrischen Schichten 27, 28 zwischen den Metalllagen M0, M1, M2 ausgebildet sind. Im Unterschied zum herkömmlichen Testpad weist die erfindungsgemäße Kontaktstruktur 23 im Ritzrahmen 20 zusätzliche Füllstrukturen 22 unterhalb den Metallisierungsebenen M0, M1, M2 auf. Diese Füllstrukturen 22 zeigen erfindungsgemäß den gleichen Aufbau wie die Vorrichtungsstrukturen 11 in den Chipbereichen 10 auf. Hierbei werden insbesondere Füllstrukturen 22 verwendet, die die gleiche Topografie aufweisen wie die Vorrichtungsstrukturen 11 in den Chipbereichen 10. Im Falle eines Wafers 1 mit Speicherchips sind die Füllstrukturen 22 vorzugsweise als zellenfeldartige Polysilizium- und Diffusionsgebiete AA, GC ausgebildet.

Durch die gleiche Ausbildung der Füllstrukturen 22 im Ritzrahmen 20 und der Vorrichtungsstrukturen 11 in den Chipbereichen 10 kann die Belegungsdichte des Wafers 1 mit zellenfeldartigen Strukturen für Lithografie erhöht werden. Die Anordnung der Füllstrukturen 22 unterhalb von Kontaktstrukturen 23 führt dabei zu einer noch besseren Belegungsdichte.

Um die Messbarkeit der Kontaktstrukturen 23 nicht zu beeinflussen, sind die Füllstrukturen 22 im Unterschied zu den Vorrichtungsstrukturen 11 an die unterste Metalllage M0 elektrisch nicht angeschlossen. Dies kann durch eine dielektrische Schicht 29 zwischen den Füllstrukturen 22 und der untersten Metalllage M0 erreicht werden, in der keine Metallstöpsel vorgesehen sind.

5 zeigt einen Ausschnitt eines erfindungsgemäßen Füllbereichs 21 (Fill-Zelle) im Ritzrahmen 20 einer Halbleiterscheibe 1 mit DRAM- bzw. Flash-Speichechips 10. Die Speicherchips 10 weisen dabei Zellenfelder mit einer Vielzahl von Polysilizium- und Diffusionsstrukturen 11 auf. Diese Zellenfeldstrukturen 11 sind netzartig bzw. rechteckförmig ausgebildet. Die horizontal und vertikal verlaufenen Streifen weisen sehr geringe Linienbreiten und Abstände auf. Die in 5 dargestellte rechteckige Fill-Zelle 21 weist Füllstrukturen 22 auf, die analog zu den Zellenfeldstrukturen 11 ausgebildet ist. Dabei weisen die ebenfalls als Polysilizium- und Diffusionsstrukturen ausgebildeten Füllstrukturen 22 vorzugsweise die gleiche Linienbreiten und Abstände auf wie die Zellenfeldstrukturen 11. Solche Fill-Zellen 21 werden dabei bevorzugt unterhalb von Testpads 23 angeordnet.

Die 6 und 7 zeigen im Vergleich den Aufbau einer herkömmlichen und einer erfindungsgemäßen Kontaktstruktur 23 im Ritzrahmen 20 einer Halbleiterscheibe 1.

Dabei zeigt 6 im oberen Teil zunächst das Layout einer herkömmlichen metallischen Kontaktstruktur 23. die als Testpad ausgebildete Kontaktstruktur 23 weist eine rechteckige Form auf. Im unteren Bereich der 6 ist ein Ausschnitt aus dieser Kontaktstruktur 23 vergrößert dargestellt. Dabei sind die verschiedenen in 3 im Querschnitt gezeigten Metalllagen M0, M1, M2 und Metallkontakte C1, C2 als ländliche oder quadratische Strukturen zu erkennen. Bei der herkömmlichen Kontaktstruktur 23 ist die untersten Metalllage M0 direkt auf der Halbleiteroberfläche ausgebildet.

Im Unterschied hierzu weist die in 7 gezeigte erfindungsgemäße Kontaktstruktur 23 eine integrierte Fill-Zelle 21 auf. Wie in 4 gezeigt ist, sind die Füllstrukturen 22 unterhalb der Metalllagen M0, M1, M2 der Kontaktstruktur 23 angeordnet. Mittels einer dielektrischen Schicht 29 sind die Füllstrukturen 22 von den darüber liegenden Metalllagen M0, M1, M2 elektrisch isoliert. Wie in dem erfindungsgemäßen Testpad-Layout der 7 dargestellt, ist die gesamte Fill-Zelle 21 unterhalb des Testpads 23 angeordnet. Es ist allerdings möglich nur in einem Teilbereich des Testpads 23 Füllstrukturen 22 vorzusehen. Ebenso denkbar sind Füllbereiche 21, die nur teilweise unterhalb der Kontaktstrukturen 23 verlaufen und auch Flächen außerhalb der Kontaktstrukturen 23 belegen.

Die 8 und 9 zeigen einen Vergleich zwischen einem herkömmlichen und einem erfindungsgemäßen Teststrukturbereich 26. Dabei zeigt 8 zwei Kontaktstrukturen 23, 23' im Ritzrahmen 20 zwischen zwei Chipbereichen 10. Ein Teststrukturbereich 26 umfasst dabei die untere Kontaktstruktur 23' und eine hier nur beispielhaft dargestellte Teststruktur 25'. Ein automatisch generierter herkömmlicher Füllbereich 21 füllt einen Teil der verbleibenden Fläche im Ritzrahmen 20. Der größte Teil der Fläche im Ritzrahmen 20 wird von den Kontaktstrukturen 23, 23' bzw. durch den Testbereich 26 belegt.

Im Gegensatz hierzu zeigt 9 die erfindungsgemäße Fill-Option. Hierbei sind die Füllbereiche 21 mit Füllstrukturen 22 gefüllt, die analog zu den Vorrichtungsstrukturen 11 in den Chipbereichen 10 ausgebildet sind. Die obere Kontaktstruktur 23 weist eine integrierte Fill-Zelle 21 auf. Ferner ist ein weiterer Füllbereich 21' unterhalb der unteren Kontaktstruktur 23' vorgesehen, der auch Bereiche zwischen den beiden Kontaktstrukturen 23, 23' sowie zwischen der oberen Kontaktstruktur 23 und dem Chipbereich 10 belegt.

Wie in der 9 gezeigt ist, führt die erfindungsgemäße Ausbildung und Anordnung der Füllbereiche 21 zu einer höheren Belegungsdichte der zellenfeldartigen Strukturen im Ritzrahmen 20 und damit zu einer gleichmäßigeren Verteilung dieser Strukturen entlang der gesamten Halbleiterscheibe 1. die durchlassen sich die Herstellungsbedingung für Lithografie optimieren.

Die hier beispielhaft dargestellte Erfindung ist nicht auf Halbleiterscheiben für DRAM- bzw. Flash-Halbleiterspeicher begrenzt. Vielmehr lässt sich das erfinderische Konzept auch auf beliebige Halbeiterspeicher sowie auf beliebige Halbleiterchips anwenden.

Die in den Ansprüchen, der Beschreibung und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in Kombination für die Erfindung wesentlich sein.

1Halbleiterscheibe 10Chipbereich 11Vorrichtungsstrukturen 12Zellenfeld 20Ritzrahmen 21Füllbereich im Ritzrahmen 22Füllstruktur 23Kontaktstrukturen 24Dielektrikum zwischen Kontaktfläche und Füllbereich 25Teststruktur 26Teststrukturbereich 27Dielektrikum zwischen M0 und M1 28Dielektrikum zwischen M1 und M2 29Dielektrikum zwischen Füllstrukturen und M0 M0, M1, M2Metallisierungsebene C1, C2Kontakte zwischen zwei Metallisierungsebenen AAActive-Area Struktur GCGate-Struktur

Anspruch[de]
  1. Halbleiterscheibe mit nebeneinander angeordneten Chipbereichen (10), die durch einen Ritzrahmen (20) voneinander getrennt sind,

    wobei die Chipbereiche (10) jeweils eine Vielzahl gleichartiger Vorrichtungsstrukturen (11) aufweisen, und

    wobei im Ritzrahmen (20) wenigstens ein Füllbereich (21) mit Füllstrukturen (22) angeordnet ist,

    dadurch gekennzeichnet,

    dass die Füllstrukturen (22) im Ritzrahmen (20) und die Vorrichtungsstrukturen (11) in den Chipbereichen (10) im Wesentlichen gleichartig ausgebildet sind.
  2. Halbleiterscheibe nach Anspruch 1, dadurch gekennzeichnet, dass die Füllstrukturen (22) im Ritzrahmen (20) die gleichen Linienbreiten und Abstände aufweisen wie die Vorrichtungsstrukturen (11) in den Chipbereichen (10).
  3. Halbleiterscheibe nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Füllstrukturen (22) im Ritzrahmen (20) die gleiche Topographie aufweisen wie die Vorrichtungsstrukturen (11) in den Chipbereichen (10).
  4. Halbleiterscheibe nach einem der vorhergehenden Ansprüche,

    dadurch gekennzeichnet,

    dass im Ritzrahmen (20) wenigstens eine flächige Kontaktstruktur (23) ausgebildet ist,

    wobei der Füllbereich (21) unterhalb der Kontaktstruktur (23) angeordnet ist, und

    wobei die Kontaktstruktur (23) und die Füllstrukturen (22) im Füllbereich (21) mittels einer dielektrischen Schicht (24) voneinander elektrisch isoliert sind.
  5. Halbleiterscheibe nach Anspruch 4,

    dadurch gekennzeichnet,

    dass im Ritzrahmen (20) neben der Kontaktstruktur (23) wenigstens eine Teststruktur (25) angeordnet ist, die mit der Kontaktstruktur (23) verbunden ist,

    wobei die Kontaktstruktur (23) zum Anschluss einer Testvorrichtung an die Teststruktur (25) vorgesehen ist.
  6. Halbleiterscheibe nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die gleichartig ausgebildeten Strukturen (11, 22) in den Chipbereichen (10) und im Ritzrahmen (20) im Wesentlichen homogen über die gesamte Halbleiterscheibe (1) verteilt sind.
  7. Halbleiterscheibe nach einem der vorhergehenden Ansprüche,

    dadurch gekennzeichnet,

    dass im Ritzrahmen (20) wenigstens ein Teststrukturbereich () mit wenigstens einer Teststruktur (25) und wenigstens einer zugehörigen Kontaktstruktur (23) ausgebildet ist,

    wobei der Füllbereich () unterhalb des Teststrukturbereichs () angeordnet ist.
  8. Halbleiterscheibe nach einem der vorhergehenden Ansprüche,

    dadurch gekennzeichnet,

    dass jeder Chipbereich (10) wenigstens ein Zellenfeld (12) mit einer Vielzahl von Speicherzellen umfasst,

    wobei die Vorrichtungsstrukturen (11) als Polysilizium- und/oder Diffusionsstrukturen des Zellenfeldes (12) ausgebildet sind.
  9. Halbleiterscheibe nach Anspruch 8, dadurch gekennzeichnet, dass die Vorrichtungsstrukturen (11) als in der Halbleiterscheibe (1) erzeugte Active-Area-Streifen (AA) und/oder auf der Halbleiterscheibe (1) erzeugte Polysilizium-Streifen (GC) ausgebildet sind.
  10. Teststrukturbereich im Ritzrahmen (20) einer Halbleiterscheibe (1), wobei die Halbleiterscheibe (1) nebeneinander angeordnete und durch den Ritzrahmen (20) voneinander getrennte Chipbereiche (10) aufweist, die jeweils eine Vielzahl gleichartiger Vorrichtungsstrukturen (11) aufweisen, mit wenigstens einer Teststruktur (25) und einer Kontaktstruktur (23), die mit der Teststruktur (25) elektrisch leitend verbunden ist, und als Kontakt für eine Testvorrichtung zum Testen der Teststruktur (25) dient, dadurch gekennzeichnet, dass unterhalb der Kontaktstruktur (23) Füllstrukturen (22) angeordnet sind, die analog zu den Vorrichtungsstrukturen (11) ausgebildet sind, wobei die Füllstrukturen (22) und die Kontaktstruktur (23) mittels einer dielektrischen Schicht (24) voneinander getrennt sind.
  11. Verfahren zur Herstellung integrierter Schaltkreise, wobei auf einer Halbleiterscheibe (1) nebeneinander angeordnete Chipbereiche (10) erzeugt werden, die durch einen Ritzrahmen (20) voneinander getrennt sind,

    wobei in den Chipbereichen (10) jeweils eine Vielzahl gleichartiger Vorrichtungsstrukturen (11) erzeugt wird, und

    wobei im Ritzrahmen (20) wenigstens ein Füllbereich (21) mit Füllstrukturen (22) erzeugt wird,

    dadurch gekennzeichnet,

    dass die Vorrichtungsstrukturen (11) und die Füllstrukturen (22) gleichartig erzeugt werden.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass Füllstrukturen (22) im Ritzrahmen (20) mit der gleichen Topographie erzeugt werden wie die Vorrichtungsstrukturen (11) in den Chipbereichen (10).
  13. Verfahren nach Anspruch 11 oder 12,

    dadurch gekennzeichnet,

    dass im Ritzrahmen (20) wenigstens eine Kontaktstruktur (23) wenigsten teilweise auf dem Füllbereich (21) erzeugt wird,

    wobei zwischen den Füllstrukturen (22) im Füllbereich und der Kontaktstruktur (23) eine dielektrische Schicht (29) erzeugt wird.
Es folgen 8 Blatt Zeichnungen






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