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Mehrspeicherchip und Datenübertragungsverfahren hierfür - Dokument DE102005062537A1
 
PatentDe  


Dokumentenidentifikation DE102005062537A1 24.08.2006
Titel Mehrspeicherchip und Datenübertragungsverfahren hierfür
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Nam, Kyung Woo, Seoul/Soul, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 15.12.2005
DE-Aktenzeichen 102005062537
Offenlegungstag 24.08.2006
Veröffentlichungstag im Patentblatt 24.08.2006
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20051215, B, H, DE
Zusammenfassung Die Erfindung bezieht sich auf ein Datenübertragungsverfahren für einen Mehrspeicherchip (300), der ein erstes Speicherbauelement (310) und ein zweites Speicherbauelement (360) umfasst, die unabhängig in Synchronisation mit Taktsignalen eines externen Systems (400) betreibbar sind und Daten zum externen System (400) übertragen und von diesem empfangen, wobei sie sich einen Datenübertragungsbus teilen, und auf einen entsprechenden Mehrspeicherchip.
Erfindungsgemäß wird in einem entsprechenden Betriebsmodus das zweite Speicherbauelement in einem schreibbaren Zustand betrieben, während das erste Speicherbauelement in einem lesbaren Zustand betrieben wird, und Daten werden vom ersten Speicherbauelement direkt dem zweiten Speicherbauelement zugeführt, ohne über das externe System zu laufen.
Verwendung z. B. in der Mehrchippackungstechnologie.

Beschreibung[de]

Die Erfindung betrifft einen Mehrspeicherchip und ein Datenübertragungsverfahren für einen Mehrspeicherchip.

Die zunehmenden Anforderungen an die Halbleiterindustrie tendieren zu kleineren und leichteren elektronischen Geräten. Entsprechend wird die Mehrchippackungstechnologie (MCP-Technologie) populärer, bei der eine Mehrzahl von Bauelementen in einer gemeinsamen Packung angeordnet wird. Ein Beispiel für die Anwendung der MCP-Technologie ist ein Mehrspeicherchip, in welchem ein Flashspeicherbauelement und ein statisches Speicherbauelement mit direktem Zugriff (SRAM-Bauelement) in einer einzigen TSOP (Thin Small Outline Package) angeordnet sind.

Jedes Speicherbauelement eines Mehrspeicherchips kann unabhängig Daten mit einem externen System austauschen. Das bedeutet, dass jedes Speicherbauelement gespeicherte Daten lesen und die gelesenen Daten an das externe System ausgeben kann, und Daten vom externen System empfangen und die empfangenen Daten in den Speicher schreiben kann. Zusätzlich können Daten in bestimmten Fällen aus mindestens einem der Speicherbauelemente des Mehrspeicherchips gelesen und in mindestens eines der anderen Speicherbauelemente geschrieben werden.

Wie in den 1 und 2 veranschaulicht, wird die Datenübertragung zwischen zwei Speicherbauelementen, z.B. einem Flashspeicher 110 und einem SRAM 160, in einem herkömmlichen Mehrspeicherchip unter Verwendung einer DMA-Steuerschaltung 220 (Steuerschaltung mit direktem Speicherzugriff) ausgeführt, welche in einem externen System 200 angeordnet ist.

Das bedeutet, dass während eines Intervalls T11 aus 3 der Flashspeicher 110 so gesteuert wird, dass er in einem Lesemodus arbeitet, und dass Lesedaten einer Speicherschnittstelle 210 des externen Systems 200 zur Verfügung gestellt werden. Hierbei aktiviert der Flashspeicher 110 ein Warteanzeigesignal WAITB, welches im Voraus einen Hinweis über die Datenausgabe bereitstellt, und stellt das Signal WAITB der Speicherschnittstelle 210 zur Verfügung.

Während eines Intervalls T12 aus 3 werden die aus dem Flashspeicher 110 gelesenen Daten in der DMA-Steuerschaltung 220 gespeichert. Danach werden in einem Intervall T13 aus 3, wenn der SRAM 160 so gesteuert wird, dass er in einem Schreibmodus arbeitet, die aus dem Flashspeicher 110 ausgelesenen und in der DMA-Steuerschaltung 220 gespeicherten Daten dem SRAM 160 zur Verfügung gestellt. Hierbei aktiviert der SRAM 160 das Warteanzeigesignal WAITB, welches die Datenübertragung anfordert, und stellt das Warteanzeigesignal WAITB der Speicherschnittstelle 210 zur Verfügung.

Gemäß dem herkömmlichen Mehrspeicherchip und dem herkömmlichen Verfahren zur Übertragung von Daten zwischen den internen Bauelementen des Mehrspeicherchips der 1 bis 3 wird die Datenübertragung zwischen den Speicherbauelementen ebenfalls über die DMA-Steuerschaltung des externen Systems ausgeführt. Entsprechend tritt das Problem auf, dass die Zeitspanne, welche für die Datenübertragung zwischen den Speicherbauelementen erforderlich ist, relativ lang sein kann.

Es ist Aufgabe der Erfindung, einen Mehrspeicherchip und ein Datenübertragungsverfahren hierfür zur Verfügung stellen, welche die oben genannten Unzulänglichkeiten des Standes der Technik ganz oder teilweise vermeiden und insbesondere in der Lage sind, die Zeitspanne für Datenübertragungen zwischen internen Speicherbauelementen zu verkürzen.

Die Erfindung löst diese Aufgabe durch ein Datenübertragungsverfahren für einen Mehrspeicherchip mit den Merkmalen des Patentanspruchs 1 und durch einen Mehrspeicherchip mit den Merkmalen des Patentanspruchs 10.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:

1 ein Blockdiagramm zur Veranschaulichung eines herkömmlichen Datenübertragungsverfahrens zwischen internen Bauelementen eines herkömmlichen Mehrspeicherchips,

2 ein detaillierteres Blockdiagramm zur Veranschaulichung der Datenübertragung und der Verbindung zwischen dem herkömmlichen Mehrspeicherchip von 1 und einer Speicherschnittstelle eines externen Systems,

3 ein Zeitablaufdiagramm von Signalen, welche zur Datenübertragung im Mehrspeicherchip gemäß 2 verwendet werden,

4 ein Blockdiagramm eines erfindungsgemäßen Mehrspeicherchips und eines mit ihm über eine Schnittstelle verbundenen externen Systems,

5 ein detaillierteres Blockdiagramm der Schnittstelle zwischen dem Mehrspeicherchip und dem externen System aus 4,

6 ein detaillierteres Blockdiagramm eines ersten und zweiten Speicherbauelements des Mehrspeicherchips 300 aus 4,

7 ein Zeitablaufdiagramm eines internen Übertragungsmodus des Mehrspeicherchips gemäß der Erfindung,

8 ein Zeitablaufdiagramm für einen Fall, in welchem eine Datenausgabe des ersten Speicherbauelements im erfindungsgemäßen Mehrspeicherchip verzögert wird,

9 ein Zeitablaufdiagramm für einen Fall, in welchem eine Unterbrechung der Datenausgabe des ersten Speicherbauelements im erfindungsgemäßen Mehrspeicherchip auftritt, und

10 ein Zeitablaufdiagramm für einen Fall, in welchem ein Interrupt in der Datenausgabe des ersten Speicherbauelements im erfindungsgemäßen Mehrspeicherchip auftritt.

Im Folgenden werden exemplarische Ausführungsformen der Erfindung unter Bezugnahme auf die 4 bis 10 näher erläutert, in denen gleiche Bezugszeichen Elemente bzw. Komponenten bezeichnen, die gleiche bzw. analoge Funktionen ausführen.

4 zeigt einen erfindungsgemäßen Mehrspeicherchip 300 und ein externes System 400, das mit dem Mehrspeicherchip 300 verbunden ist. Zudem zeigt 4 schematisch den Datenfluss zwischen internen Bauelementen des Mehrspeicherchips 300.

Für den erfindungsgemäßen Mehrspeicherchip 300 werden ein System und ein Verfahren zur Reduzierung von erforderlichen Anschlüssen für eine Schnittstelle mit dem externen System 400 und zur Reduzierung einer Fläche zum Führen von Busverbindungen angewendet. Das bedeutet, dass verschiedene Arten von ersten und zweiten Speicherbauelementen 310 und 360 im Mehrspeicherchip 300 enthalten sind. Das erste Speicherbauelement 310 und das zweite Speicherbauelement 360 weisen fast identische Schnittstellen zu dem externen System 400 auf. Im erfindungsgemäßen Mehrspeicherchip 300 kann eine direkte Datenübertragung vom ersten Speicherbauelement 310 zum zweiten Speicherbauelement 360 ausgeführt werden, was nachfolgend im Detail beschrieben wird. In diesem Fall wird dem zweiten Speicherbauelement 360 vom ersten Speicherbauelement 310 ein Warteanzeigesignal WAITB zur Verfügung gestellt.

Im vorliegenden Ausführungsbeispiel ist beispielsweise das erste Speicherbauelement 310 als Flashspeicher und das zweite Speicherbauelement 360 als SRAM ausgeführt.

Das externe System 400 gemäß 4 enthält eine Schnittstellenschaltung 410, die es ihm ermöglicht, mit dem Mehrspeicherchip 300 zu kommunizieren. Eine DMA-Steuerschaltung 420 speichert temporär Daten und stellt auf Anforderung der Schnittstellenschaltung 410 in einem von Befehlen einer CPU 430 unabhängigen Hintergrundprozess dem Mehrspeicherchip 300 Daten zur Verfügung. Die CPU 430 steuert den Betrieb des externen Systems 400. Ein Systembus 450 überträgt Daten und Signale zwischen der Speicherschnittstelle 410, der DMA-Steuerschaltung 420 und der CPU 430. Das externe System 400 gemäß 4 stellt nur ein mögliches Ausführungsbeispiel dar und es können verschiedene andere Ausführungsformen eines externen Systems implementiert werden.

5 zeigt detaillierter die Schnittstelle zwischen dem Mehrspeicherchip 300 und dem externen System 400 aus 4. Das erste Speicherbauelement 310 und das zweite Speicherbauelement 360 sind mit der Schnittstellenschaltung 410 des externen Systems 400 verbunden, wobei sie sich Anschlüsse und Busse zur Eingabe einer Adresse ADDR und von Signalen ADVB, WEB, OEB und CLK teilen. Die Adresse ADDR wird verwendet, um eine Speicherzelle im Speicherbauelement 310 oder 360 zu spezifizieren und auszuwählen. Das Signal ADVB wird verwendet, um eine Steuerung so auszuführen, dass die Adresse ADDR effektiv durch das Speicherbauelement 310 oder 360 zwischengespeichert wird. Das Signal WEB wird verwendet, um eine Steuerung so auszuführen, dass Daten in das Speicherbauelement 310 oder 360 geschrieben werden können. Das Signal OEB wird verwendet, um eine Steuerung so auszuführen, dass Daten aus dem Speicherbauelement 310 oder 360 gelesen werden können. Das Signal CLK ist ein Taktsignal, welches verwendet wird, um das Speicherbauelement 310 oder 360 des Mehrfachspeicherchips 300 zu betreiben und es dabei mit dem externen System 400 zu synchronisieren.

Zudem wird im erfindungsgemäßen Mehrspeicherchip 300 ein Datenübertragungsbus DQ_BUS zum Übertragen von eingegebenen oder ausgegebenen Daten ebenfalls gemeinsam genutzt. Des Weiteren wird im erfindungsgemäßen Mehrfachspeicherchip 300 eine Wartesignalübertragungsleitung 350 zum Übertragen des Warteanzeigesignals WAITB gemeinsam genutzt. Das Warteanzeigesignal WAITB wird vom Speicherbauelement 310 oder 360 erzeugt und wird verwendet, um einen Hinweis im Voraus über die Datenausgabe oder eine Anforderung zur Datenversorgung vom externen System 400 zur Verfügung zu stellen.

Im erfindungsgemäßen Mehrspeicherchip 300 sind ein Anschluss und eine Übertragungsleitung für ein Chipauswahlsignal zur Auswahl eines Speicherbauelements separat angeordnet. Das erste Speicherbauelement 310 wird in Reaktion auf ein erstes Bauelementauswahlsignal CSB_N freigegeben und kann unabhängig Daten an das externe System 400 übertragen und von diesem empfangen. Das zweite Speicherbauelement 360 wird in Reaktion auf ein zweites Bauelementauswahlsignal CSB_S freigegeben und kann unabhängig Daten an das externe System 400 übertragen oder vom externen System 400 empfangen.

Die Signale gemäß 5 sind beispielhaft gewählt und können in anderen Ausführungsformen der Erfindung modifiziert sein.

Im erfindungsgemäßen Mehrspeicherchip 300 wird ein interner Übertragungsmodus erzeugt, in welchem das erste Bauelementauswahlsignal CSB_N und das zweite Bauelementauswahlsignal CSB_S auf einen niedrigen Logikpegel „L" gesteuert werden. In diesem Beispiel wird im internen Übertragungsmodus das erste Speicherbauelement 310 in einen lesbaren Zustand gesteuert und das zweite Speicherbauelement 360 wird in einen schreibbaren Zustand gesteuert. In diesem Fall werden die aus dem ersten Speicherbauelement 310 zu lesenden Daten direkt dem zweiten Speicherbauelement 360 zur Verfügung gestellt, wie durch das Symbol ➀ in 5 markiert. In anderen Worten ausgedrückt, wenn Daten vom ersten Speicherbauelement 310 zum zweiten Speicherbauelement 360 übertragen werden, dann laufen diese Daten nicht über das externe System 400. Hierbei wird dem zweiten Speicherbauelement 360 vom ersten Speicherbauelement 310 das Warteanzeigesignal WAITB zur Verfügung gestellt, wie durch dass Symbol ➁ in 5 markiert.

Beim erfindungsgemäßen Mehrspeicherchip 300 wird die erforderliche Zeitspanne für die Datenübertragung zwischen den internen Bauelementen deutlich reduziert. Während im oben erläuterten herkömmlichen Mehrspeicherchip Daten vom ersten Speicherbauelement zur DMA-Steuerschaltung des externen Systems übertragen und dann dem zweiten Speicherbauelement zur Verfügung gestellt werden, können dem zweiten Speicherbauelement 360 im erfindungsgemäßen Mehrspeicherchip Daten direkt vom ersten Speicherbauelement 310 zur Verfügung gestellt werden, ohne über die DMA-Steuerschaltung 420 des externen Systems 400 zu laufen. Entsprechend wird die erforderliche Zeitspanne für die Datenübertragung zwischen internen Bauelementen deutlich reduziert.

6 zeigt detaillierter das erste und zweite Speicherbauelement 310 und 360 des Mehrspeicherchips 300 aus 4. Die in 6 dargestellte Realisierung des erfindungsgemäßen Mehrspeicherchips 300 umfasst das erste Speicherbauelement 310, das zweite Speicherbauelement 360 und den Datenübertragungsbus DQ_BUS. Das erste Speicherbauelement 310 und das zweite Speicherbauelement 360 können jeweils mit dem Taktsignal CLK synchronisiert werden, welches vom externen System 400 zur Verfügung gestellt wird, und unabhängig betrieben werden. Das erste Speicherbauelement 310 und das zweite Speicherbauelement 360 können jeweils Daten mit dem externen System 400 austauschen, wobei der Datenübertragungsbus DQ_BUS gemeinsam genutzt wird.

Das erste Speicherbauelement 310 umfasst ein Speicherfeld 311, einen Zeilendecoder 313, einen Spaltendecoder 315, eine Adresseneingabeschaltung 317, eine Dateneingabe-/Datenausgabeschaltung 319, eine Wartesignalausgabeschaltung 321 und eine interne Steuerschaltung 323. Das Speicherfeld 311 umfasst eine Mehrzahl von Speicherzellen, welche in Zeilen und Spalten angeordnet sind. Der Zeilendecoder 313 und der Spaltendecoder 315 wählen eine Zeile bzw. eine Spalte des Speicherfelds 311 aus, welche mit einer eingegebenen Adresse ADDR korrespondieren. Die Adresseneingabeschaltung 317 puffert die empfangene Adresse ADDR und stellt die Adresse ADDR dem Zeilendecoder 313 und dem Spaltendecoder 315 zur Verfügung. Die Dateneingabe-/Datenausgabeschaltung 319 stellt während des Lesemodus und des internen Übertragungsmodus dem Datenübertragungsbus DQ_BUS Daten zur Verfügung, welche aus dem Speicherfeld 311 gelesen werden. Die Dateneingabe-/Datenausgabeschaltung 319 stellt Daten zur Verfügung, welche über den Datenübertragungsbus DQ_BUS zum Speicherfeld 311 übertragen werden.

Die Wartesignalausgabeschaltung 321 stellt, wie oben ausgeführt, das Warteanzeigesignal WAITB zur Verfügung, welches dem externen System 400 einen Vorab-Hinweis über die Datenausgabe oder eine Anforderung der Datenversorgung für das externe System 400 über die Wartesignalübertragungsleitung 350 zur Verfügung stellt. Während des internen Übertragungsmodus kann dem zweiten Speicherbauelement 310 das Warteanzeigesignal WAITB vom ersten Speicherbauelement 310 zur Verfügung gestellt werden

Die interne Steuerschaltung 323 bestimmt den Betriebsmodus des ersten Speicherbauelements 310 in Reaktion auf die Signale ADVB, WEB, OEB, CLK und das erste Bauelementauswahlsignal CSB_N und erzeugt Signale, welche zur Steuerung von den Signalen entsprechenden Vorgängen verwendet werden.

Das zweite Speicherbauelement 360 umfasst ein Speicherfeld 361, einen Zeilendecoder 363, einen Spaltendecoder 365, eine Adresseneingabeschaltung 367, eine Dateneingabe-/Datenausgabeschaltung 369, eine Wartesignaleingabe-/Wartesignalausgabeschaltung 371 und eine interne Steuerschaltung 373. Das Speicherfeld 361, der Zeilendecoder 363, der Spaltendecoder 365 und die Adresseneingabeschaltung 367 des zweiten Speicherbauelements 360 führen im Wesentlichen die gleichen Funktionen wie das Speicherfeld 311, der Zeilendecoder 313, der Spaltendecoder 315 und die Adresseneingabeschaltung 317 des ersten Speicherbauelements 310 aus, auf deren obige Beschreibung daher insoweit verwiesen werden kann.

Die Wartesignaleingabe-/Wartesignalausgabeschaltung 371 des zweiten Speicherbauelements 360 stellt dem externen System 400 ebenfalls das Warteanzeigesignal WAITB über die Wartesignalübertragungsleitung 350 zur Verfügung, wie die Wartesignalausgabeschaltung 321 des ersten Speicherbauelements 310. Zudem kann die Wartesignaleingabe-/Wartesignalausgabeschaltung 371 im internen Übertragungsmodus das vom ersten Speicherbauelement 310 über die Wartesignalübertragungsleitung 350 bereitgestellte Warteanzeigesignal WAITB eingeben.

Die Dateneingabe-/Datenausgabeschaltung 369 stellt während des Lesemodus dem externen System 400 über den Datenübertragungsbus DQ_BUS Daten vom Speicherfeld 361 zur Verfügung und sie stellt während eines Schreibmodus dem Speicherfeld 361 Daten zur Verfügung, welche über den Datenübertragungsbus DQ_BUS vom externen System 400 bereitgestellt werden. Des Weiteren stellt die Dateneingabe-/Datenausgabeschaltung 369 dem Speicherfeld 361 des zweiten Speicherbauelements 360 während des internen Übertragungsmodus direkt Daten zur Verfügung, welche vom ersten Speicherbauelement 310 über den Datenübertragungsbus DQ_BUS bereitgestellt werden.

Vorzugsweise wird die Dateneingabe-/Datenausgabeschaltung 369 so gesteuert, dass sie in Reaktion auf das Warteanzeigesignal WAITB vom ersten Speicherbauelement 310 Daten vom ersten Speicherbauelement 310 empfangen kann.

Wie die interne Steuerschaltung 323 des ersten Speicherbauelements 310 bestimmt die interne Steuerschaltung 373 des zweiten Speicherbauelements 360 den Betriebsmodus des zweiten Speicherbauelements 360 und erzeugt Signale, welche in Reaktion auf die Signale ADVB, WEB, OEB, CLK und das zweite Bauelementauswahlsignal CSB_S verschiedene Vorgänge steuern.

In Übereinstimmung mit einer erfindungsgemäßen Ausführungsform umfasst das zweite Speicherbauelement 360 einen Modusregistersatz 375. Der Modusregistersatz 375 erzeugt in Reaktion auf eine Kombination der Adresse ADDR und/oder der Signale ADVB, WEB, OEB und CSB_S ein Moduskonvertierungssignal PMRS. Das Moduskonvertierungssignal PMRS wird verwendet, um eine Steuerung durchzuführen, dass das zweite Speicherbauelement 360 in den internen Übertragungsmodus wechselt, und das Signal PMRS wird der Wartesignaleingabe-/Wartesignalausgabeschaltung 371, der internen Steuerschaltung 373 und einer Adressenzwischenspeicherschaltung 377 zur Verfügung gestellt.

In Reaktion auf das Moduskonvertierungssignal PMRS geht die Wartesignaleingabe-/Wartesignalausgabeschaltung 371 in einen Zustand, in welchem das Warteanzeigesignal WAITB vom ersten Speicherbauelement 310 eingegeben werden kann. Zudem steuert die interne Steuerschaltung 373 das zweite Speicherbauelement 360 in Reaktion auf das Moduskonvertierungssignal PMRS so, dass es in einen beschreibbaren Zustand gesetzt wird, in dem empfangene Daten in das zweite Speicherbauelement 360 geschrieben werden können.

Die Adressenzwischenspeicherschaltung 377 wird so gesteuert, dass sie in Reaktion auf das Moduskonvertierungssignal PMRS in einem ersten Adressenzwischenspeicherzustand arbeitet. Im vorliegenden Beispiel bezieht sich der erste Adressenzwischenspeicherzustand auf einen Zustand, in welchem eine erste Adresse zwischengespeichert wird und keine Reaktion auf eine zweite Adresse oder nachfolgende Adressen erfolgt. Durch die Adressenzwischenspeicherschaltung 377 wird eine vom zweiten Speicherbauelement 360 zwischengespeicherte Adresse gehalten, auch wenn eine Adresse, welche das erste Speicherbauelement 310 auswählt, nach der Zwischenspeicherung der Adresse eingegeben wird, welche das zweite Speicherbauelement 360 auswählt.

Hierbei kann im ersten Speicherbauelement 310 optional eine Adressenzwischenspeicherschaltung enthalten sein, die nur eine erste empfangene Adresse zwischenspeichert. In diesem Fall wird die Adresse des ersten Speicherbauelements 310 empfangen, bevor die Adresse des zweiten Speicherbauelements 360 eingegeben wird.

7 zeigt im Zeitablaufdiagramm ein Ausführungsbeispiel eines internen Übertragungsmodus des Mehrspeicherchips gemäß der Erfindung. Zuerst wird in einem MRS-Setzintervall T21 bewirkt, dass das zweite Speicherbauelement 360 im internen Übertragungsmodus arbeitet, wenn der Modusregistersatz 375 des zweiten Speicherbauelements 360 vorgegebene Signale empfängt. Im Fall von 7 wird bewirkt, dass der Betriebsmodus des zweiten Speicherbauelements 360 in den internen Übertragungsmodus wechselt, wenn das zweite Bauelementauswahlsignal CSB_S mit einer aktiven Pulsform „L" erzeugt wird, während das Signal ADVB im Zustand „H" verbleibt. Hierbei ist das Moduskonvertierungssignal PMRS auf den Zustand „H" aktiviert. Das Setzen des Modusregistersatzes 375 kann auch durch verschiedene andere außer dem in 7 dargestellten Verfahren ausgeführt werden.

Des Weiteren wird, während das zweite Bauelementauswahlsignal CSB_S im Zustand „L" verbleibt, das Signal WEB zum Zeitpunkt t1 in einen Zustand „L" aktiviert, so dass das zweite Speicherbauelement 360 gesteuert wird, um in einem beschreibbaren Zustand betrieben zu werden. Danach wird, wenn das erste Bauelementauswahlsignal CSB_N zum Zeitpunkt t2 den Zustand „L" annimmt, das Signal WEB gesteuert, um in einem Zustand „H" betrieben zu werden, so dass das erste Speicherbauelement 310 gesteuert wird, um in einem lesbaren Zustand betrieben zu werden.

Zum Zeitpunkt t1 wird das Signal ADVB zuerst auf einen Zustand „L" freigegeben, so dass die Adresse ADDR2 des zweiten Speicherbauelements 360 empfangen wird. Zum Zeitpunkt t2 wird das Signal ADVB wieder im Zustand „L" freigegeben, so dass die Adresse ADDR1 des ersten Speicherbauelements 310 empfangen wird. Zu diesem Zeitpunkt reagiert das zweite Speicherbauelement 360 nicht auf eine Adresse, welche zum Zeitpunkt t2 empfangen wird, wenn das Signal ADVB zum zweiten Mal im Zustand „L" freigegeben wird.

Nach dem Zeitpunkt t2 wechselt der Mehrspeicherchip in den internen Übertragungsmodus, so dass Daten vom ersten Speicherbauelement 310 zum zweiten Speicherbauelement 360 übertragen werden. Das erste Speicherbauelement 310 aktiviert das Warteanzeigesignal WAITB, welches wie in einem normalen Datenlesezustand einen Vorab-Hinweis über die Datenausgabe zur Verfügung stellt. Des Weiteren wechselt das zweite Speicherbauelement 360 in Reaktion auf das Warteanzeigesignal WAITB vom ersten Speicherbauelement 310 in den Zustand des Datenempfangs. Danach werden Lesedaten vom ersten Speicherbauelement 310 zum zweiten Speicherbauelement 360 übertragen.

Das Warteanzeigesignal WAITB, das dem zweiten Speicherbauelement 360 vom ersten Speicherbauelement 310 bereitgestellt wird, bewirkt während des internen Übertragungsmodus eine Synchronisation des Zeitpunkts, an dem vom ersten Speicherbauelement 310 gültige Daten ausgegeben werden, mit dem Zeitpunkt, an dem die Daten in das zweite Speicherbauelement 360 eingegeben werden. Nach der Aktivierung in den Zustand „N" wird das Warteanzeigesignal WAITB mit dem Signal CLK synchronisiert und zeigt die Datenausgabe aus dem ersten Speicherbauelement 310 und die Dateneingabe in das zweite Speicherbauelement 360 an.

Des Weiteren kann die Datenübertragung zwischen den internen Bauelementen des erfindungsgemäßen Mehrspeicherchips auch dann unbehindert ausgeführt werden, wenn die Datenausgabe des ersten Speicherbauelements 310 verzögert ist. 8 zeigt im Zeitablaufdiagramm einen solchen Fall. Wenn, wie in 8 dargestellt ist, der Zeitpunkt, an dem die Ausgabedaten des ersten Speicherbauelements 310 zur Verfügung stehen, um eine bestimmte Zeitspanne d1 verzögert ist, wird der Zeitpunkt der Aktivierung des Warteanzeigesignals WAITB um die gleiche Zeitspanne d1 verzögert. Entsprechend wird ein Betrieb so ausgeführt, dass Daten nach einer Verzögerung um die Zeitspanne d1 in das zweite Speicherbauelement 360 eingegeben werden. Daraus resultiert, dass der Zeitpunkt, an dem Daten vom Speicherbauelement 310 ausgegeben werden, und der Zeitpunkt, an dem Daten in das Speicherbauelement 360 eingegeben werden, derart verzögert werden, dass sie mit dem gleichen Zeitpunkt korrespondieren. Dadurch wird die Datenübertragung unbehindert ausgeführt.

Des Weiteren kann die Datenübertragung zwischen den internen Bauelementen des erfindungsgemäßen Mehrspeicherchips auch dann unbehindert ausgeführt werden, wenn eine Unterbrechung der Datenausgabe des ersten Speicherbauelements 310 auftritt. 9 zeigt im Zeitablaufdiagramm einen solchen Fall. Beispielsweise kann eine Unterbrechung bei der Datenausgabe aus dem ersten Speicherbauelement 310 auftreten, wenn die Latenzen der zwei Speicherbauelemente 310 und 360 verschieden sind oder sich aufeinander folgende Adressen über eine Zeilengrenze in einem Seitenmodus hinweg erstrecken. Wenn, wie in 9 dargestellt ist, eine Unterbrechung für eine Zeitspanne d2 während der Datenausgabe des ersten Speicherbauelements 310 anhält, tritt eine korrespondierende Unterbrechung in der Aktivierung des Warteanzeigesignals WAITB mit der gleichen Zeitspanne d2 auf. Entsprechend kann die Datenübertragung zwischen den beiden Speicherbauelementen 310 und 360 reibungslos ausgeführt werden.

Des Weiteren kann die Datenübertragung zwischen den internen Bauelementen des erfindungsgemäßen Mehrspeicherchips auch dann unbehindert ausgeführt werden, wenn ein Interrupt während der Datenausgabe des ersten Speicherbauelements 310 auftritt. 10 zeigt im Zeitablaufdiagramm einen solchen Fall. Für den Fall, dass der Interrupt während der Datenausgabe des ersten Speicherbauelements 310 auftritt, wird, wie in 10 dargestellt ist, das Warteanzeigesignal WAITB in den Zustand „L" gesperrt. Entsprechend erkennt das zweite Speicherbauelement 360, dass nicht länger Daten zur Eingabe vorhanden sind. Daraus resultiert, dass die Datenübertragung zwischen den beiden Speicherbauelementen 310 und 360 reibungslos ausgeführt wird.

Es versteht sich, dass die Erfindung außer den gezeigten weitere Ausführungsformen umfasst. So werden in den gezeigten Ausführungsbeispielen Daten von einem Speicherbauelement zu einem anderen Speicherbauelement übertragen. Selbstverständlich sind alternative Ausführungsformen möglich, in welchen Daten von einem Speicherbauelement gelesen und mehreren Speicherbauelementen zur Verfügung gestellt werden.

Wie oben ausgeführt, umfassen die erfindungsgemäßen Mehrspeicherchips das erste Speicherbauelement, das zweite Speicherbauelement und den Datenübertragungsbus, welcher von den Speicherbauelementen gemeinsam genutzt wird. Das zweite Speicherbauelement umfasst den Modusregistersatz zum Setzen eines internen Übertragungsmodus. Gemäß dem oben beschriebenen erfindungsgemäßen Mehrspeicherchip und dem erfindungsgemäßen Datenübertragungsverfahren wird die Datenübertragung zwischen den internen Speicherbauelementen über den von den Speicherbauelementen geteilten Datenübertragungsbus ausgeführt. Entsprechend kann in Verbindung mit dem ertindungsgemäßen Mehrspeicherchip die Datenübertragungsrate im Vergleich mit der herkömmlichen Technologie der Datenübertragung durch die DMA-Steuerschaltung des externen Systems deutlich verbessert werden.


Anspruch[de]
  1. Datenübertragungsverfahren für einen Mehrspeicherchip, der ein erstes Speicherbauelement (310) und ein zweites Speicherbauelement (360) umfasst, die unabhängig in Synchronisation mit Taktsignalen (CLK) eines externen Systems (400) betreibbar sind und Daten zum externen System übertragen und von diesem empfangen, wobei sie sich einen Datenübertragungsbus (DQ_BUS) teilen, gekennzeichnet durch die Schritte:

    – Steuern im externen System (400), dass das erste Speicherbauelement (310) in einem lesbaren Zustand betrieben wird,

    – Steuern im externen System (400), dass das zweite Speicherbauelement (360) in einem schreibbaren Zustand betrieben wird, während das erste Speicherbauelement (310) im lesbaren Zustand betrieben wird, und

    – Empfangen von Daten, die vom ersten Speicherbauelement (310) über den Datenübertragungsbus (DQ_BUS) zur Verfügung gestellt werden, im zweiten Speicherbauelement (360), das in den schreibbaren Zustand gesteuert ist,

    – wobei die Daten dem zweiten Speicherbauelement (360) vom ersten Speicherbauelement (310) über den Datenübertragungsbus (DQ_BUS) direkt zugeführt werden, ohne über das externe System (400) zu laufen.
  2. Datenübertragungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass

    – im externen System (400) gesteuert wird, dass der Mehrfachspeicherchip (300) in einem internen Übertragungsmodus betrieben wird, wobei im internen Übertragungsmodus das zweite Speicherbauelement (360) im schreibbaren Zustand betrieben wird, während das erste Speicherbauelement (310) im lesbaren Zustand betrieben wird,

    – ein freigegebenes Warteanzeigesignal (WAITB) im internen Übertragungsmodus für das zweite Speicherbauelement (360) vom ersten Speicherbauelement (310) bereitgestellt wird, wobei das Warteanzeigesignal (WAITB) einen Hinweis über das Lesen von Daten vom ersten Speicherbauelement (310) gibt, und

    – die über den Datenübertragungsbus (DQ_BUS) vom ersten Speicherbauelement (310) dem zweiten Speicherbauelement (360) zugeführten Daten vom zweiten Speicherbauelement (360) empfangen werden, nachdem es das aktivierte Warteanzeigesignal (WAITB) empfangen hat.
  3. Verfahren nach Anspruch 2, weiter dadurch gekennzeichnet, dass dem zweiten Speicherbauelement (360) das Warteanzeigesignal (WAITB) vom ersten Speicherbauelement (310) über eine Wartesignalübertragungsleitung (350) zur Verfügung gestellt wird, die sich das erste und zweite Speicherbauelement (310, 360) teilen und mit dem externen System (400) verbunden ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Steuerung zum Betrieb des zweiten Speicherbauelements (360) im schreibbaren Zustand in Reaktion auf eine vom externen System (400) über einen Adressenbus bereitgestellte Adresse (ADDR) erfolgt, den sich das erste Speicherbauelement (310) und zweite Speicherbauelement (360) teilen.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Steuerung zum Betrieb des zweiten Speicherbauelements (360) im lesbaren Zustand durch Verwendung eines Moduskonvertierungssignals (PMRS) erfolgt, welches ein im zweiten Speicherbauelement (360) angeordneter Modusregistersatz (375) in Reaktion auf die vom externen System (400) bereitgestellte Adresse (ADDR) erzeugt.
  6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die Freigabe des Warteanzeigesignals (WAITB) in Reaktion auf eine Verzögerung während des Lesens der Daten aus dem ersten Speicherbauelement (310) verzögert wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Warteanzeigesignal (WAITB) in Reaktion auf einen Interrupt während des Lesens der Daten aus dem ersten Speicherbauelement (310) gesperrt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Warteanzeigesignal (WAITB) nach Ablauf einer Zeitspanne wieder freigegeben wird, während der das Warteanzeigesignal (WAITB) in Reaktion auf eine Unterbrechung während des Lesens der Daten aus dem ersten Speicherbauelement (310) gesperrt bleibt.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das erste Speicherbauelement (310) und/oder das zweite Speicherbauelement (360) in Reaktion auf ein Chipfreigabesignal freigegeben werden, eine erste Adresse vor einem erneuten Sperren speichern und nicht auf eine zweite Adresse und nachfolgende Adressen reagieren.
  10. Mehrspeicherchip mit

    – einem Datenübertragungsbus (DQ_BUS) und

    – einem ersten Speicherbauelement (310) und einem zweitem Speicherbauelement (360), die unabhängig in Synchronisation mit Taktsignalen (CLK) eines externen Systems (400) betreibbar sind und Daten zum externen System (400) übertragen und von diesem empfangen, wobei sie sich einen Datenübertragungsbus (DQ_BUS) teilen,

    dadurch gekennzeichnet, dass

    – das zweite Speicherbauelement (360) einen Modusregistersatz (375) zum Setzen eines internen Übertragungsmodus umfasst, wobei der interne Übertragungsmodus das zweite Speicherbauelement (360) in einen schreibbaren Zustand steuert, während das erste Speicherbauelement (310) in einen lesbaren Zustand gesteuert wird, und

    – das zweite Speicherbauelement (360) im internen Übertragungsmodus über den Datenübertragungsbus (DQ_BUS) Daten direkt vom ersten Speicherbauelement (310) empfängt, ohne dass die Daten über das externe System (400) laufen.
  11. Mehrspeicherchip nach Anspruch 10, gekennzeichnet durch eine Wartesignalübertragungsleitung (350), die sich das erste und zweite Speicherbauelement (310, 360) teilen und über die das erste Speicherbauelement (310) und das zweite Speicherbauelement (360) jeweils dem externen System (400) ein Warteanzeigesignal (WAITB) zur Verfügung stellen, wobei das zweite Speicherbauelement (360) im internen Übertragungsmodus das Warteanzeigesignal (WAITB) vom ersten Speicherbauelement (310) empfängt.
  12. Mehrspeicherchip nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass das zweite Speicherbauelement (360) die aus dem ersten Speicherbauelement (310) gelesenen Daten in Reaktion auf das vom ersten Speicherbauelement (310) bereitgestellte Warteanzeigesignal (WAITB) empfängt.
  13. Mehrspeicherchip nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das vom ersten Speicherbauelement (310) dem zweiten Speicherbauelement (360) zur Verfügung gestellte Warteanzeigesignal (WAITB) über die Wartesignalübertragungsleitung (350) übertragbar ist.
  14. Mehrspeicherchip nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass das erste Speicherbauelement (310) und/oder das zweite Speicherbauelement (360) in Reaktion auf ein Chipfreigabesignal freigebbar sind, eine erste Adresse vor einem erneuten Sperren speichern und nicht auf eine zweite Adresse und nachfolgende Adressen reagieren.
  15. Mehrspeicherchip nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass das erste Speicherbauelement (310) ein Flashspeicher ist und das zweite Speicherbauelement (360) ein statisches Speicherbauelement mit direktem Zugriff (SRAM) ist.
Es folgen 10 Blatt Zeichnungen






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