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Dokumentenidentifikation DE19960557B4 07.09.2006
Titel Integrierter dynamischer Halbleiterspeicher mit zeitlich gesteuertem Lesezugriff
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Graetz, Thoralf, 80799 München, DE;
Fischer, Helmut, 82024 Taufkirchen, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 15.12.1999
DE-Aktenzeichen 19960557
Offenlegungstag 05.07.2001
Veröffentlichungstag der Patenterteilung 07.09.2006
Veröffentlichungstag im Patentblatt 07.09.2006
IPC-Hauptklasse G11C 11/407(2006.01)A, F, I, 20051017, B, H, DE

Beschreibung[de]

Die vorliegende Erfindung betrifft einen integrierten dynamischen Halbleiterspeicher mit einem matrixförmigen Speicherzellenfeld mit Speicherzellen, die zu Einheiten von Spalten- und Zeilenleitungen zusammengefaßt sind, bei dem ein Lesezugriff auf eine der Speicherzellen von der Auswahl einer der Spaltenleitungen bis zur Bewertung durch einen Leseverstärker zeitlich gesteuert ist.

Integrierte dynamische Halbleiterspeicher weisen Speicherzellen auf, die häufig in einem matrixförmigen Speicherzellenfeld angeordnet sind. Die Speicherzellen sind dabei meist zu adressierbaren Einheiten von Spaltenleitungen und Reihenleitungen zusammengefaßt. Diese können beispielsweise Bitleitungen bzw. Wortleitungen sein, in deren Kreuzungspunkten die Speicherzellen angeordnet sind.

Bei einem Lesezugriff auf eine der Speicherzellen werden im allgemeinen die betreffende Reihenleitung und Spaltenleitung über einen Decoder ausgewählt. Nach der Auswahl der betreffenden Reihenleitung liegen an den entsprechenden Spaltenleitungen Datensignale der Speicherzellen entlang der Reihenleitung an. Diese werden in einem benachbarten sogenannten Leseverstärkerstreifen des Speicherzellenfeldes verstärkt. Nach Auswahl der betreffenden Spaltenleitung wird das Datensignal der adressierten Speicherzelle freigeschaltet zur Weiterverarbeitung in einem weiteren Leseverstärker (auch als "secondary sense amplifier" bezeichnet). Um den weiteren Leseverstärker nicht zu früh schalten lassen, was unter Umständen zu Fehlbewertungen des Leseverstärkers führen kann, muß die Zeit abgewartet werden, die benötigt wird, bis das bereits verstärkte Datensignal an dem weiteren Leseverstärker anliegt.

Der Decoder zur Auswahl einer der Spaltenleitungen und der weitere Leseverstärker zur Weiterverarbeitung des zu lesenden Datensignals sind üblicherweise am Rand des Speicherzellenfeldes angeordnet. Die maximal abzuwartende Zeit von der Auswahl der Spaltenleitung bis zur Bewertung durch den weiteren Leseverstärker bemißt sich dem nach aus der Laufzeit des Auswahlsignals zur Auswahl der Spaltenleitung zum entferntesten Leseverstärkerstreifen und aus der Rücklaufzeit des verstärkten Datensignals auf der betreffenden Datensignalleitung.

Diese zeitliche Steuerung kann beispielsweise über eine Verzögerungsschaltung realisiert sein, die die maximale Laufzeit des Auswahlsignals und die maximale Laufzeit eines Datensignals modelliert. Eine derartige Verzögerungsschaltung weist beispielsweise eine Inverterkette oder allgemein aus Logikgattern aufgebaute Verzögerungsstufen auf. Durch eine derart realisierte Modellierung von Laufzeiten verringert sich jedoch im allgemeinen die Robustheit der integrierten Schaltung. Derartige Verzögerungsglieder sind vergleichsweise empfindlich bezüglich Prozeß-, Temperatur- und Spannungsschwankungen. Die Folge davon können variable und/oder nicht genau justierbare Verzögerungszeiten der Verzögerungsschaltung sein. Dadurch kann bei einem Lesezugriff die Funktionsfähigkeit der betreffenden Schaltungsanordnung beeinträchtigt sein.

In US 4 979 145 ist eine Speicheranordnung beschrieben, die zwei Speicherzellenfelder aufweist. Zwischen den Speicherzellenfeldern ist ein Spaltendecoder angeordnet, an den dazu gegenüberliegenden Seiten der Speicherzellenfelder sind jeweils lokale Leseverstärker angeordnet. Diese dienen zum Auffrischen der Speicherzellen, die an einer ausgewählten Zeilenleitung angeschlossen sind. Über den Spaltendecoder werden auszulesende Spaltenleitungen ausgewählt und mit Datenleitungen gekoppelt, die mit dem Spaltendecoder verbunden sind und außerhalb der Speicherzellenfelder verlaufen.

In US 4 558 435 ist ein Speicher beschrieben, bei dem eine Beendigung einer Speicherfunktion erfaßt wird und dann die nächste Funktion angestoßen wird.

Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten dynamischen Halbleiterspeicher zur Durchführung eines Lesezugriffs von der Auswahl einer der Spaltenleitungen bis zur Bewertung durch einen Leseverstärker anzugeben, bei den die Funktionsfähigkeit der Schaltung über einen möglichst weiten Bereich von Prozeß-, Temperatur- und Spannungsschwankungen gewährleistet ist.

Die Aufgabe wird gelöst durch die Merkmale des Patentanspruchs 1. Vorteilhafte Aus- und Weiterbildungen sind Gegenstand abhängiger Ansprüche.

Der integrierte dynamische Halbleiterspeicher weist Speicherzellen auf, die in einem matrixförmigen Speicherzellenfeld angeordnet sind, und die zu adressierbaren Einheiten von Spaltenleitungen und Reihenleitungen zusammengefaßt sind. Er weist ferner einen Decoder auf zur Auswahl einer der Spaltenleitungen, der mit einer Auswahlsignalleitung verbunden ist zur Übertragung eines Auswahlsignals, sowie einen Leseverstärker, der allen Speicherzellen einer ausgewählten Spaltenleitung gemeinsam zugeordnet ist. Eine Datensignalleitung dient zur Übertragung eines bereits verstärkten Datensignals einer Speicherzelle der ausgewählten Spaltenleitung, wobei die Datensignalleitung mit dem Eingang des Leseverstärkers verbunden ist zur Weiterverarbeitung des Datensignals. Der Decoder zur Auswahl einer der Spaltenleitungen und der Leseverstärker sind am Rand und an gegenüberliegenden Seiten des Speicherzellenfeldes angeordnet. Das heißt, durch die Trennung der Ansteuerung für die Auswahl der Spaltenleitungen und des Datenausgangspfads kann eine Art Dominoeffekt bei der Ansteuerung ausgenutzt werden. Das bedeutet, im Prozeß des Lesezugriffs werden aufeinanderfolgende Prozeßschritte durch das jeweilige Vorgängersignal gesteuert. Der Prozeß des Lesezugriffs erhält somit eine selbstjustierende Funktionsweise.

Durch das aktive Auswahlsignal, das auf der Auswahlsignalleitung über das Speicherzellenfeld verläuft, wird die betreffende Spaltenleitung ausgewählt, wodurch das Datensignal der adressierten Speicherzelle freigeschaltet wird zur Übertragung auf der Datensignalleitung. Das übertragene Datensignal verläuft wie das Auswahlsignal in Richtung des Leseverstärkers und erreicht diesen im Vergleich zum Auswahlsignal nahezu zeitgleich. Bei einem derartigen Lesezugriff kann somit der Einfluß der Technologie auf die Signallaufzeit selbststeuernd berücksichtigt werden. Es entfällt dadurch die Modellierung der Signallaufzeiten durch Verzögerungsglieder, wodurch die Anfälligkeit gegenüber Prozeß-, Temperatur- oder Spannungsschwankungen vermieden wird.

Sobald das Datensignal den Leseverstärker erreicht hat, kann dieses von dem Leseverstärker verstärkt und zur Weiterverarbeitung ausgegeben werden. Da das Datensignal und das Auswahlsignal zur Auswahl der Spaltenleitungen den Leseverstärker nahezu zum gleichen Zeitpunkt erreichen, kann der Leseverstärker zur Weiterverarbeitung des Datensignals durch das Auswahlsignal zur Auswahl der Spaltenleitungen angesteuert werden.

In einer Weiterbildung der Erfindung weist der Halbleiterspeicher Speicherzellen auf, die zu Einheiten von redundanten Spaltenleitungen zusammengefaßt sind sowie Redundanzschaltungen zur Auswahl einer der redundanten Spaltenleitungen. Im Interesse möglichst kurzer Signalwege sind die Redundanzschaltungen üblicherweise neben dem Decoder zur Auswahl einer der Spaltenleitungen angeordnet. Im vorliegenden Fall sind somit die Redundanzschaltungen zusammen mit dem Decoder auf der selben Seite des Speicherzellenfeldes angeordnet.

weist der Halbleiterspeicher ein erstes und ein zweites Speicherzellenfeld auf, die den gleichen strukturellen Aufbau aufweisen und nebeneinander angeordnet sind, so kann ein Leseverstärker, der zwischen dem ersten und zweiten Speicherzellenfeld angeordnet ist, dem ersten und zweiten Speicherzellenfeld zur Weiterverarbeitung von Datensignalen zugeordnet sein. Redundanzschaltungen weisen üblicherweise programmierbare Fuses auf, z. B. in Form von Laser-Fuses, die von der Oberfläche des Halbleiterspeichers zugänglich sein müssen. Befindet sich eine Redundanzschaltung zwischen dem ersten und zweiten Speicherzellenfeld, kann der Leseverstärker nicht gemeinsam dem ersten und zweiten Speicherzellenfeld zugeordnet sein, da die Leitungsführung über die Redundanzschaltung hinweg nicht möglich ist. Durch die Anordnung der Redundanzschaltungen zusammen mit dem Decoder auf der dem Leseverstärker gegenüberliegenden Seite des Speicherzellenfeldes wird hingegen eine geeignete Leitungsführung möglich. Durch einen Leseverstärker, der dem ersten und zweiten Speicherzellenfeld zur Weiterverarbeitung von Datensignalen zugeordnet ist, wird eine Flächenersparnis ermöglicht.

In einer weiteren Ausgestaltung der Erfindung weist der Halbleiterspeicher einen ersten und zweiten Leseverstärker auf, die zwischen dem ersten und zweiten Speicherzellenfeld angeordnet sind und jeweils einem der Speicherzellenfelder zur Weiterverarbeitung von Datensignalen zugeordnet sind. Jeder der Leseverstärker weist einen Ausgang auf zur Ausgabe des jeweiligen weiterzuverarbeitenden Datensignals. Im Interesse eines geringen Platzbedarfs sind die Ausgänge des ersten und zweiten Leseverstärkers mit einer gemeinsamen Ausgabesignalleitung verbunden.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen

1 einen integrierten dynamischen Halbleiterspeicher mit nebeneinander angeordnetem Spaltendecoder und Leseverstärker,

2 einen integrierten dynamischen Halbleiterspeicher mit erfindungsgemäßer Anordnung des Spaltendecoders und Leseverstärkers.

1 ist im oberen Teil ein matrixförmig organisiertes Speicherzellenfeld 11 eines DRAM zu entnehmen, das reguläre Wortleitungen WL, Bitleitungen BL und redundante Bitleitungen RBL aufweist, in deren Kreuzungspunkten Speicherzellen MC angeordnet sind. Die Speicherzellen MC des gezeigten Speichers beinhalten jeweils einen Auswahltransistor und einen Speicherkondensator. Dabei sind Steuereingänge der Auswahltransistoren mit einer der Wortleitungen WL verbunden, während ein Hauptstrompfad der Auswahltransistoren zwischen dem Speicherkondensator der jeweiligen Speicherzelle MC und einer der Bitleitungen BL bzw. redundanten Bitleitung RBL angeordnet ist.

Im unteren Teil der 1 ist eine Schaltungsanordnung des Halbleiterspeichers dargestellt mit einem ersten Speicherzellenfeld 11 und einem zweiten Speicherzellenfeld 12, die den gleichen strukturellen Aufbau aufweisen und nebeneinander angeordnet sind. Die Schaltungsanordnung weist ferner für jedes der Speicherzellenfelder einen Decoder 40 zur Auswahl einer der Bitleitungen BL auf sowie jeweils einen Leseverstärker 50, der allen Speicherzellen MC einer ausgewählten Bitleitung BL eines der Speicherzellenfelder 11 bzw. 12 gemeinsam zugeordnet ist. Die Decoder 40 sind mit einer Auswahlsignalleitung 20 verbunden zur Übertragung eines Auswahlsignals. Eine Datensignalleitung 30 dient zur Übertragung eines bereits in einem Leseverstärkerstreifen verstärkten Datensignals einer Speicherzelle MC der ausgewählten Bitleitung. Der Eingang 71 des Leseverstärkers 50 ist mit der Datensignalleitung 30 verbunden zur Weiterverarbeitung des Datensignals.

von der Steuerungseinheit 60 werden über den Steuerungs- und Adreßbus 61 Steuerungs- und Adreßsignale übertragen. Der Decoder 40 wählt über die Auswahlsignalleitung 20 eine der Bitleitungen BL aus, woraufhin über die Datensignalleitung 30 ein bereits verstärktes Datensignal einer adressierten Speicherzelle zum Leseverstärker 50 übertragen wird. Ein Ausgang 72 ist mit einer Ausgabesignalleitung 81 verbunden zur Weiterverarbeitung des Datensignals in der Verarbeitungseinrichtung 80. Bezüglich der Modellierung der maximalen Signallaufzeiten über eine Verzögerungsschaltung ist hier die Laufzeit des Auswahlsignals auf der Auswahlsignalleitung 20 zum entferntesten Leseverstärkerstreifen des Speicherzellenfeldes 11 und die Rücklaufzeit des Datensignals auf der Datensignalleitung 30 zu berücksichtigen.

2 weist eine Schaltungsanordnung eines Halbleiterspeichers auf, die ähnlich der Schaltungsanordnung nach 1 angeordnet ist. Im Gegensatz dazu sind jedoch die Decoder 40 zur Auswahl einer der Bitleitungen BL und die jeweiligen Leseverstärker 51 und 52 am Rand und an gegenüberliegenden Seiten der Speicherzellenfelder 11 bzw. 12 angeordnet. Da das Auswahlsignal auf der Auswahlsignalleitung 20 und das zugehörige Datensignal auf der Datensignalleitung 30 jeweils in gleicher Richtung zu dem Leseverstärker 51 verlaufen, erreichen die beiden Signale diesen nahezu zeitgleich. Der Leseverstärker 51 kann also durch das ankommende Auswahlsignal auf der Auswahlsignalleitung 20 angesteuert werden. Man erhält somit eine selbstjustierende Funktionsweise beim Lesezugriff, wobei der Einfluß der Technologie auf die Laufzeit über dem Speicherzellenfeld 11 selbststeuernd berücksichtigt wird.

Die Schaltungsanordnung weist ferner Redundanzschaltungen 41 auf zur Auswahl einer der redundanten Bitleitungen RBL. Die Redundanzschaltungen 41 sind zusammen mit den Decodern 40 zur Auswahl einer der Bitleitungen BL auf der selben Seite des Speicherzellenfeldes 11 bzw. 12 angeordnet. Da die Redundanzschaltungen 41 nicht, wie in der Schaltung nach 1 erforderlich, zwischen den Speicherzellenfeldern 11 und 12 angeordnet sind, können die Ausgänge 72 der Leseverstärker 51 und 52 mit einer gemeinsamen Ausgabesignalleitung 81 verbunden werden. Ebenso ist es denkbar, die beiden Leseverstärker 51 und 52 zu einem gemeinsamen Leseverstärker zusammenzufassen, der zwischen dem Speicherzellenfeld 11 und Speicherzellenfeld 12 angeordnet ist und dem Speicherzellenfeld 11 bzw. 12 zur Weiterverarbeitung von Datensignalen zugeordnet ist.


Anspruch[de]
  1. Integrierter dynamischer Halbleiterspeicher

    – mit Speicherzellen (MC), die in einem matrixförmigen Speicherzellenfeld (11) angeordnet sind,

    – bei dem die Speicherzellen (MC) zu adressierbaren Einheiten von Spaltenleitungen (BL) und Reihenleitungen (WL) zusammengefaßt sind,

    – mit einem Decoder (40) zur Auswahl einer der Spaltenleitungen (BL), der mit einer Auswahlsignalleitung (20) verbunden ist, die über das Speicherzellenfeld verläuft, zur Übertragung eines vom Decoder erzeugten Auswahlsignals,

    – mit einem Leseverstärker (51), der allen Speicherzellen (MC) einer ausgewählten Spaltenleitung (BL) gemeinsam zugeordnet ist, mit einem Eingang (71),

    – mit einer Datensignalleitung (30) zur Übertragung eines bereits verstärkten Datensignals einer Speicherzelle über das Speicherzellenfeld,

    – bei dem der Eingang (71) des Leseverstärkers (51) mit der Datensignalleitung (30) verbunden ist zur Weiterverarbeitung des Datensignals,

    – bei dem der Decoder (40) zur Auswahl einer der Spaltenleitungen (BL) und der Leseverstärker (51) am Rand und an gegenüberliegenden Seiten des Speicherzellenfeldes (11) angeordnet sind.
  2. Integrierter dynamischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (51) zur Weiterverarbeitung des Datensignals durch das Auswahlsignal zur Auswahl einer der Spaltenleitungen (BL) ansteuerbar ist.
  3. Integrierter dynamischer Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß

    – der Halbleiterspeicher Speicherzellen (MC) aufweist, die zu Einheiten von redundanten Spaltenleitungen (RBL) zusammengefaßt sind,

    – der Halbleiterspeicher Redundanzschaltungen (41) aufweist zur Auswahl einer der redundanten Spaltenleitungen (RBL) und

    – die Redundanzschaltungen (41) zusammen mit dem Decoder (40) zur Auswahl einer der Spaltenleitungen (BL) auf der selben Seite des Speicherzellenfeldes (11) angeordnet sind.
  4. Integrierter dynamischer Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß

    – der Halbleiterspeicher ein erstes (11) und ein zweites Speicherzellenfeld (12) aufweist, die den gleichen strukturellen Aufbau aufweisen und nebeneinander angeordnet sind,

    – der Leseverstärker (51) zwischen dem ersten (11) und zweiten Speicherzellenfeld (12) angeordnet ist und dem ersten (11) und zweiten Speicherzellenfeld (12) zur Weiterverarbeitung von Datensignalen zugeordnet ist.
  5. Integrierter dynamischer Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß

    – der Halbleiterspeicher ein erstes (11) und ein zweites Speicherzellenfeld (12) aufweist, die den gleichen strukturellen Aufbau aufweisen und nebeneinander angeordnet sind,

    – der Halbleiterspeicher einen ersten (51) und zweiten Leseverstärker (52) aufweist, die zwischen dem ersten (11) und zweiten Speicherzellenfeld (12) angeordnet sind und jeweils einem der Speicherzellenfelder (11, 12) zur Weiterverarbeitung von Datensignalen zugeordnet sind,

    – jeder der Leseverstärker (51, 52) einen Ausgang (72) aufweist zur Ausgabe des jeweiligen weiterzuverarbeitenden Datensignals,

    – die Ausgänge (72) des ersten (51) und zweiten Leseverstärkers (52) mit einer gemeinsamen Ausgabesignalleitung (81) verbunden sind.
Es folgen 2 Blatt Zeichnungen






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