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Dokumentenidentifikation DE69635842T2 30.11.2006
EP-Veröffentlichungsnummer 0000946988
Titel SPEICHERREDUNDANZSCHALTUNG, DIE EINZELNE POLYSILIZIUM-SCHWEBEGATTERTRANSISTOREN ALS REDUNDANZELEMENTE VERWENDET
Anmelder Macronix International Co. Ltd., Hsinchu, TW
Erfinder YIU, Dang-Hsing, Tom, Milpitas, CA 95035, US;
SHONE, Fuchia, Hsinchu, TW
Vertreter Dr. Weber, Dipl.-Phys. Seiffert, Dr. Lieke, 65183 Wiesbaden
DE-Aktenzeichen 69635842
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument EN
EP-Anmeldetag 28.10.1996
EP-Aktenzeichen 969370519
WO-Anmeldetag 28.10.1996
PCT-Aktenzeichen PCT/US96/17300
WO-Veröffentlichungsnummer 1998019343
WO-Veröffentlichungsdatum 07.05.1998
EP-Offenlegungsdatum 06.10.1999
EP date of grant 22.02.2006
Veröffentlichungstag im Patentblatt 30.11.2006
IPC-Hauptklasse H01L 29/76(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse H01L 29/788(2006.01)A, L, I, 20051017, B, H, EP   H01L 29/94(2006.01)A, L, I, 20051017, B, H, EP   H01L 31/062(2006.01)A, L, I, 20051017, B, H, EP   G11C 17/00(2006.01)A, L, I, 20051017, B, H, EP   G11C 11/34(2006.01)A, L, I, 20051017, B, H, EP   G11C 7/00(2006.01)A, L, I, 20051017, B, H, EP   H01L 27/115(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf den Entwurf eines integrierten Speicherschaltkreises und genauer gesagt auf eine Schaltung, um eine On-Chip-Redundanz für Speicherarrays bereitzustellen.

Beschreibung des verwandten Standes der Technik

Bei der Herstellung integrierter Speicherschaltkreiseinrichtungen ist es üblich, zusätzlich zu dem Hauptarray einen redundanten Speicherabschnitt bereitzustellen, der als Ersatz für fehlerhafte Bereiche bzw. Segmente des Arrays dienen kann. Demnach werden zusätzliche Reihen oder Spalten von Speicherzellen auf einer integrierten Speicherschaltkreiseinrichtung vorgesehen. Nach dem Herstellen der Einrichtung wird sie getestet um festzustellen, ob alle Segmente des Hauptarrays in einem guten Zustand sind. Wenn irgendein Segment des Arrays den Test nicht besteht, so kann es durch das redundante Segment ersetzt werden, indem eine Adresse auf dem Chip gespeichert wird, welche das fehlerhafte Segment charakterisiert, und indem eine Schaltung verwendet wird, welche auf die gespeicherte Adresse reagiert, um anstelle auf das fehlerhafte Segment auf das zusätzliche Segment zuzugreifen. Dieser Vorgang verbessert die Herstellungsausbeute für Speicherschaltkreise beträchtlich.

Wesentlicher Stand der Technik auf diesem Gebiet wird beispielsweise durch das US-Patent Nr. 3,753,244, das US-Patent Nr. 4,047,163, das US-Patent Nr. 4,250,570 und Veröffentlichungen wie die von McKinney dargestellt: „A 5V 64K EPROM Utilizing Redundant Circuitry", 1980 IEEE International Solid-State Circuits Conference, Seiten 146–147.

Ein Gebiet, in welchem Redundanz nicht in weitem Umfang angewendet worden ist, ist das Gebiet der hochdichten Nur-Lese-ROM-Speichereinrichtungen, wie zum Beispiel eines Masken-ROM. Da die ROM-Zellen in einem Masken-ROM unter Verwendung eines Herstellungsschritts programmiert werden, ist es unmöglich, andere Masken-ROM-Zellen als ein zusätzliches Austauschsegment zu verwenden. Dies gilt deshalb, weil das zusätzliche Segment von ROM-Zellen nach dem Testen nicht mit den Daten aus dem fehlerhaften Segment programmiert werden kann.

Im Gegensatz zu programmierbaren Speichereinrichtungen, in welchen Speicherelemente des Arrays dafür ausgelegt sind, nach der Herstellung programmiert zu werden und in welchen redundante Elemente einfach verwendet werden können, ermöglichen Nur-Lese-Speicherschaltkreise nicht in einfacher Weise die Verwendung von Redundanz.

Wenn die Dichte von Speicherarrays zunimmt bzw. deren Maße schrumpfen und das Erfordernis, eine ausreichende Ausbeute zu erzielen zunimmt, ist die Anwendung von redundanten Elementen für Nur-Lese-Speichereinrichtungen wünschenswert. Die redundanten Elemente müssen jedoch kompakt und mit dem ROM-Herstellungsvorgang kompatibel sein, so daß die Kosten des Implementierens der redundanten Elemente nicht die Verbesserung der Herstellungsausbeute überwiegen, die man durch die Redundanz erhält.

Die Patent Abstracts of Japan, Band 14, Nr. 543 (E-1010) vom 7. Dezember 1990 beschreiben eine Halbleitereinrichtung, in welcher ein Masken-ROM mit einer redundanten Speicherzelle versehen wird, um eine Signalverzögerung zu reduzieren und die Ausbeute von Chips zu steigern. Die US-A-5,089,433 beschreibt eine bestimmte Struktur einer bipolaren Feldeffekt Nur-Lese-Speicherzelle, die elektrisch lösch- und programmierbar ist (bipolare Feldeffekt EEPROM). Die US-A-5,504,706 beschreibt die Verwendung eines Flash-EEPROM Speicherarrays nach Fowler-Nordheim mit niedriger Spannung, welches Polysiliziumzellen auf niedrigem Niveau verwendet. Die EP-A-0,357,333 (und auch die US-A-4,970,565) beschreiben eine Technik zum Abdichten einer Speicherzelle in einem EPROM gegenüber ultraviolettem Licht.

Die US-A-5,457,335 beschreibt eine bestimmte Struktur eines nicht-flüchtigen Speicherelements, welches in einem Array von Elementen angeordnet werden kann, die verwendet werden, um Redundanz für ein Masken-ROM-Array bereitzustellen. Das Array nicht-flüchtiger Speicherelemente, welches verwendet wird, um Redundanz bereitzustellen, hat eine getrennte Adressierlogik und getrennte Abfrageverstärkerlogik gegenüber der, die für das Masken-ROM-Array verwendet wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Besondere und bevorzugte Aspekte der vorliegenden Erfindung sind in den bei gefügten unabhängigen und abhängigen Ansprüchen dargelegt.

Ausführungsformen der vorliegenden Erfindung stellen ein einzigartiges Redundanzelement für einen integrierten Speicherschaltkreis bereit, der auf einer horizontal ausgebreiteten Speicherzelle mit Floating-Gate beruht. Die Erfindung ist besonders an Nur-Lese-Speicherarrays angepaßt, wie zum Beispiel an ein Masken-ROM. Die Verwendung der horizontal ausgebreiteten Speicherzelle mit Floating-Gate mit einem Masken-ROM-Prozeß ermöglicht, daß auf einem Masken-ROM Redundanz implementiert wird, ohne zusätzliche Verarbeitungsschritte bei der Herstellung und sie bietet beträchtliche Verbesserungen in der Ausbeute.

Eine horizontal ausgebreitete Speicherzelle mit Floating-Gate ist im wesentlichen ein einzelner Floating-Gate Transistor aus Polysilizium, der derart hergestellt ist, daß die Source, die Drain und das Steuergate als eingegrabene Diffusionsbereiche realisiert bzw. implementiert sind. Ein einzelnes Polysiliziumelement liegt über dem Diffusionsbereich des Steuergates und dem Bereich zwischen der Source und der Drain, um eine Floating-Gate Struktur in einem ebenen oder flachen Format bereitzustellen. Diese Struktur ist in den folgenden Dokumenten nach dem Stand der Technik beschrieben worden: US-Patent Nr. 4,649,520 mit dem Titel „Single Layer Polycrystalline Floating Gate" des Erfinders Eitan, US-Patent Nr. 4,807,003 mit dem Titel „High-Reliability Single Poly EEPROM Cell" der Erfinders Mohammadi, Cacharelis et al., „A Modular One 11 m CMOS Single Polysilicon EPROM PLD Technology", IEDM, 1988, Seite 60, Ohsaki et al. „A Planar Type EEPROM Cell Structure by Standard CMOS Process and Applications", VLSI Sympsosium, 1993, Seite 55.

Dementsprechend stellen Ausführungsformen der Erfindung Speicherredundanzysteme bereit, die auf einer zusätzlichen Reihe oder Spalte aus Speicherzellen mit Floating-Gate auf einem integrierten Schaltkreisspeicher beruhen. Eine Reihe redundanter Elemente für einen Speicher, der eine Mehrzahl von Bitleitungen und eine Mehrzahl von Wortleitungen auf einem integrierten Schaltkreissubstrat hat, weist gemäß einer Ausführungsform eine Reihe aus Floating-Gate-Speicherzellen auf. Floating-Gate-Speicherzellen in der Reihe enthalten Drain-Kontakte in dem Substrat, welche mit entsprechenden Bitleitungen in der Mehrzahl von Bitleitungen verbunden sind, Source-Kontakt in dem Substrat, welche von den Drain-Kontakten beabstandet sind, Steuergate-Kontakte in dem Substrat, welche von den Source-Kontakten beabstandet sind und Floating-Gates, die gegenüber entsprechenden Bereichen zwischen den Drain-Kontakten und den Source-Kontakten und gegenüber den Steuergate-Kontakten isoliert sind und sich über die entsprechenden Bereiche erstrecken. Die Source-Kontakte für die Reihe können in einem einzelnen eingegrabenen Diffusionsbereich gebildet werden, der sich parallel zu den Wortleitungen erstreckt. Außerdem können die Steuergate-Kontakte für die Reihe in einem einzelnen eingegrabenen Diffusionsbereich, der sich längs parallel zu den Wortleitungen erstreckt, zusammengeschaltet werden.

Gemäß einer Ausführungsform der Erfindung hat der eingegrabene Diffusionsbereich des Steuergates einen Leitfähigkeitstyp, welcher derselbe ist wie der des Substrats, und er ist in einem tieferen eingegrabenen Diffusionsbereich eines Typs entgegengesetzter Polarität ausgebildet. Dies isoliert ihn von dem Substrat und ermöglicht es, daß das Steuergate für das Anlegen positiver und negativer Spannungen an den Floating-Gate-Zellen zum Programmieren und/oder Löschen verwendet wird.

In einer Ausführungsform ist eine Spalte redundanter Elemente vorgesehen. Diese Spalte redundanter Elemente weist eine Spalte aus Floating-Gate-Zellen auf, welche Drain-Kontakte in dem Substrat haben, wobei jede Zelle einer Wortleitung in der Mehrzahl von Wortleitungen in dem Array entspricht. Source-Kontakte in dem Substrat sind von den Drain-Kontakten beabstandet und Steuergate-Kontakte in dem Substrat sind von den Source-Kontakten beabstandet. Die Floating-Gates sind gegenüber entsprechenden Bereichen zwischen den Drain-Kontakten und den Source-Kontakten und über den Steuergate-Kontakten isoliert und erstrecken sich über diese Bereiche. In der Spaltenstruktur sind die Source-Kontakte wiederum in einem einzelnen eingegrabenen Diffusionsbereich zusammengeschaltet; jedoch erstrecken sie sich in diesem Fall der Länge nach parallel zu den Bitleitungen. In ähnlicher Weise sind die Steuergate-Kontakte in einem einzelnen eingegrabenen Diffusionsbereich parallel zu den Bitleitungen ausgebildet, welcher in einem tieferen Diffusionsbereich eines Typs entgegengesetzter Polarität ausgebildet ist. Weiterhin ist in der Struktur des Spaltenredundanzelements eine zusätzliche Bitleitung vorgesehen, und ein Verbindungsschaltkreis wird verwendet, um Ausgewählte aus der Mehrzahl von Drain-Kontakten mit der zusätzlichen Bitleitung zu verbinden, und zwar in Reaktion auf Signale auf entsprechenden Wortleitungen.

Gemäß einer Ausführungsform der Erfindung wird eine Nur-Lese-Speichereinrichtung bereitgestellt, welche ein Array aus Nur-Lese-Speicherzellen aufweist, die in Reihen und Spalten angeordnet sind. Eine zusätzliche Masken-ROM-Reihe oder -Spalte aus Speicherzellen wird bereitgestellt. Ein Reihen- oder Spaltendecoder, der mit dem Array aus Nur-Lese-Speicherzellen verbunden ist, reagiert auf Adressen, welche den Reihen oder Spalten in dem Array entsprechen, um adressierte Reihen oder Spalten auszuwählen. Eine Steuerschaltung, die einen programmierbaren Speicher enthält, identifiziert eine fehlerhafte Reihe oder Spalte in dem Array, die durch die zusätzliche Reihe oder Spalte auszutauschen ist, wählt die zusätzliche Reihe oder Spalte aus und ersetzt die fehlerhafte Reihe oder Spalte in Reaktion auf eine Adresse, welche der fehlerhaften Reihe oder Spalte entspricht. Zusätzlich wird eine Schaltung auf dem integrierten Schaltkreis bereitgestellt, die den Zugriff auf die zusätzliche Reihe oder Spalte von Speicherzellen mit Floating-Gate zum Programmieren der zusätzlichen Reihe oder Spalte mit Daten der fehlerhaften Reihe oder Spalte des Hauptarrays des Nur-Lese-Speichers erlaubt. Die zusätzliche Reihe oder Spalte von Speicherzellen mit Floating-Gate besteht aus ebenen oder einzelnen Floating-Gate-Zellen aus Polysilizium, die eingegrabene Diffusionssteuergates haben, wie oben erläutert. Diese Struktur wird insbesondere auf ein Array aus Masken-ROM-Zellen angewendet. Weiterhin kann die zusätzliche Reihe oder Spalte aus Speicherzellen mit Floating-Gate in dem Array-Layout von Masken-ROM-Zellen selbst implementiert werden, und es wird eine sehr dichte, kompakte Struktur bereitgestellt, ohne daß eine beträchtliche Anzahl zusätzlicher Verfahrensschritte erforderlich wäre, um die redundante Reihe oder Spalte zu implementieren.

Gemäß einer Ausführungsform der Erfindung wird eine Array-Architektur für eine Speichereinrichtung in einem Halbleitersubstrat bereitgestellt, welche die oben beschriebenen redundanten Speicherelemente mit Floating-Gate bereitstellt. Gemäß dieser Ausführungsform wird für die Speichereinrichtung ein Halbleitersubstrat verwendet, welches einen ersten Leitfähigkeitstyp hat. Eine Mehrzahl leitfähiger eingegrabener Diffusionsleitungen eines zweiten Leitfähigkeitstyps, die im allgemeinen parallel entlang einer ersten Richtung angeordnet sind, sind darin enthalten, um Bitleitungen für das Array bereitzustellen. Eine Mehrzahl von Wortleitungen, die über der Mehrzahl leitfähiger eingegrabener Diffusionsleitungen liegen und gegenüber diesen isoliert sind und die in etwa senkrecht zu der ersten Richtung angeordnet sind, sind (ebenfalls) darin enthalten. Bereiche unter den Wortleitungen und zwischen entsprechenden Paaren eingegrabener Diffusionsleitungen stellen Kanalbereiche für ein Array aus Nur-Lese-Speicherzellen bereit. Implantate in einem Teilsatz der Kanalbereiche in dem Array stellen Daten in dem Array bereit. Eine Mehrzahl von Bitleitungsleitern liegt über den Wortleitungen und der Mehrzahl von eingegrabenen Diffusionsleitungen und ist gegenüber diesen isoliert. Eine Schaltung verbindet wahlweise eingegrabene Diffusionsleitungen und die elektrischen Leiter der Bitleitungen. Eine Mehrzahl von Spaltenauswahltransistoren ist mit den Bitleitungen verbunden und reagiert auf Adressen, welche den Spalten in dem Array entsprechen, um wahlweise adressierte Spalten mit der Ausgangsschaltung zu verbinden. Weiterhin wählt eine Reihendecoder, der mit der Mehrzahl von Wortleitungen verbunden ist, in Reaktion auf die Adressen, welche Reihen in dem Array entsprechen, Wortleitungen von Adreßreihen bzw. adressierten Reihen aus.

Die zusätzliche Reihe ebener Floating-Gate-Zellen wird unter Verwendung der folgenden Array-Architekturelemente gebildet:

eine erste zusätzliche eingegrabene Diffusionsleitung des zweiten Leitfähigkeitstyps, welche in etwa parallel zu der Mehrzahl von Wortleitungen angeordnet ist,

eine zweite zusätzliche eingegrabene Diffusionsleitung des ersten Leitfähigkeitstyps, welche in etwa parallel zu der Mehrzahl von Wortleitungen angeordnet ist und gegenüber dem Halbleitersubstrat isoliert ist,

eine Mehrzahl von eingegrabenen Diffusions-Drain-Kontakten neben entsprechenden aus der Mehrzahl eingegrabener Diffusionsleitungen,

einen zusätzlichen elektrischen Leiter in der Nähe der Mehrzahl von leitfähigen eingegrabenen Diffusionsleitungen und der Mehrzahl von Drain-Kontakten und gegenüber diesen isoliert, welcher in etwa parallel zu der Mehrzahl von Wortleitungen angeordnet ist, so daß Bereiche in dem Halbleitersubstrat zwischen der Mehrzahl von leitfähigen eingegrabenen Diffusionsleitungen und der Mehrzahl von Drain-Kontakten einen Satz von Kanalbereichen für Auswahltransistoren bereitstellen, welche die Mehrzahl von Drain-Kontakten mit entsprechenden aus der Mehrzahl von eingegrabenen leitfähigen Diffusionsbereichen verbinden, und zwar in Reaktion auf ein Signal auf dem zusätzlichen Leiter, und

eine Mehrzahl von Floating-Gates, welche jeweils über einem Bereich zwischen einem entsprechenden Drain-Kontakt und der ersten zusätzlichen eingegrabenen Diffusionsleitung liegen und welche sich über der zweiten zusätzlichen eingegrabenen Diffusionsleitung erstrecken und derart angeordnet sind, daß Bereiche zwischen der ersten zusätzlichen eingegrabenen Diffusionsleitung und der Mehrzahl von Drain-Kontakten Kanalbereiche für eine Reihe von Floating-Gate-Speicherzellen bereitstellen, wobei die erste zusätzliche eingegrabene Diffusionsleitung Sourcebereiche und die zweite zusätzliche eingegrabene Diffusionsleitung Steuergates bereitstellt.

Eine Steuerschaltung ist auf dem integrierten Schalkreis vorgesehen, welche einen programmierbaren Speicher bereitstellt, um eine fehlerhafte Reihe in dem Array zu identifizieren, welche durch die Reihe aus Floating-Gate-Speicherzellen ersetzt werden soll, wie oben erläutert wurde.

Eine Ausführungsform der Erfindung stellt eine Speichereinrichtung bereit, wie sie beschrieben wurde, wobei eine redundante Spalte vorgesehen ist. In dieser Ausführungsform beruht eine redundante Spalte aus Floating-Gate-Zellen auf ersten, zweiten und dritten zusätzlichen eingegrabenen Diffusionsleitungen. Die erste zusätzliche eingegrabene Diffusionsleitung ist in etwa parallel zu der Mehrzahl von leitfähigen eingegrabenen Diffusionsbereichen angeordnet, welche die Bitleitungen bereitstellen. Die zweite zusätzliche eingegrabene Diffusionsleitung ist in etwa parallel zu der Mehrzahl leitfähiger eingegrabener Diffusionsbereiche und von der ersten zusätzlichen eingegrabenen Diffusionsleitung beabstandet angeordnet. Die dritte zusätzliche eingegrabene Diffusionsleitung ist parallel zu den leitfähigen eingegrabenen Diffusionsbereichen ausgebildet. Sie ist gegenüber dem Substrat durch einen tieferen Diffusionsbereich eines entgegengesetzten Leitfähigkeitstyps isoliert, wie oben erläutert.

Die Mehrzahl von eingegrabenen Diffusions-Drain-Kontakten der Floating-Gate-Zellen sind entsprechenden Wortleitungen aus der Mehrzahl von Wortleitungen zugeordnet. Diese Kontakte werden mit der ersten zusätzlichen eingegrabenen Diffusionsleitung verbunden, welche als eine Ersatzbitleitung fungiert, und zwar mit Hilfe von Transistoren, die dadurch gebildet werden, daß sie die Wortleitungen über die erste zusätzliche eingegrabene Diffusionsleitung und entsprechende aus der Mehrzahl von Drain-Kontakten hinaus verlängern bzw. erstrecken, so daß Bereiche zwischen den Drain-Kontakten und der ersten zusätzlichen eingegrabenen Diffusionsleitung Kanäle für Auswahltransistoren bereitstellen. Die Floating-Gates für die redundante Spalte liegen über einem Bereich zwischen dem entsprechenden Drain-Kontakt und der zweiten zusätzlichen eingegrabenen Diffusionsleitung und erstrecken sich über die dritte zusätzliche eingegrabene Diffusionsleitung. Floating-Gates sind derart angeordnet, daß Bereiche zwischen dem Drain-Kontakt und der zweiten eingegrabenen Diffusionsleitung einen Kanalbereich bereitstellen und die dritte eingegrabene Diffusionsleitung liefert ein Steuergate. Eine Steuerschaltung für das Auswählen der redundanten Spalte ist ebenfalls vorgesehen.

Dementsprechend stellen Ausführungsformen der vorliegenden Erfindung eine Speichereinrichtung bereit und insbesondere eine Nur-Lese-Speichereinrichtung, mit einem Redundanzelement, welches auf flachen bzw. ebenen Floating-Gate-Speicherzellen beruht. Ein einzigartiges bzw. besonderes Layout einer Array-Architektur ist vorgesehen und ermöglicht, daß eine kompakte Struktur ohne eine beträchtliche Anzahl zusätzlicher Prozeßschritte für den Nur-Lese-Speicher ermöglicht. Weiterhin ist eine besondere Steuergatestruktur vorgesehen, welche die Anwendung positiver oder negativer Vorspannungspotentiale an den Floating-Gate-Speicherzellen in der redundanten Reihe oder Spalte ermöglicht für den Zweck der Programmierung oder des Löschens eines redundanten Elementes.

Andere Aspekte und Vorteile von Ausführungsformen der vorliegenden Erfindung erkennt man bei Betrachtung der Figuren, der genauen Beschreibung und der anhängenden Ansprüche.

KURZE BESCHREIBUNG DER FIGUREN

1 ist ein vereinfachtes Blockdiagramm eines Nur-Lese-Speicherschaltkreises einschließlich einer Ersatzreihe flacher Floating-Gate-Zellen.

2 ist ein vereinfachtes Blockdiagramm eines Nur-Lese-Speicherschaltkreises einschließlich einer Ersatzspalte aus flachen Floating-Gate-Zellen.

3 veranschaulicht ein Layout für eine flache Speichereinrichtung mit Floating-Gates, welche gemäß einer Ausführungsform der vorliegenden Erfindung verwendet wird.

4 ist eine Querschnittsansicht mit einem Schnitt entlang der Linie A-A' in dem Schaltkreis nach 3.

5 ist eine Querschnittsansicht der Floating-Gate-Speicherzelle nach 3, mit einem Schnitt entlang der Linie B-B'.

6 ist ein Diagramm, welches ein Layout einer alternativen flachen Zellstruktur mit Floating-Gate für die Verwendung einer Ausführungsform der vorliegenden Erfindung veranschaulicht.

7 ist eine Darstellung einer flachen Zellstruktur mit Floating-Gate, welche für Reihenredundanz in einem flachen bzw. ebenen Masken-ROM-Schaltkreis verwendet wird.

7A zeigt ein schematisches Symbol für die flache Floating-Gate-Zelle und den Auswahltransistor nach 7 für die Verwendung in den 8 und 10.

8 ist ein Schaltkreisdiagramm, welches eine Layoutarchitektur für die Verwendung von flachen Floating-Gate-Zellen als Reihenredundanzelemente in einem Masken-ROM-Array veranschaulicht.

9 ist ein Layoutdiagramm, welches eine Implementierung der Verwendung flacher Floating-Gate-Zellen als Spaltenredundanzelemente für einen Masken-ROM veranschaulicht.

10 veranschaulicht das schematische Schaltkreisdiagramm für das Spaltenredundanzlayout nach 9.

11A und 11B veranschaulichen eine schematische Seitenansicht und eine Ansicht von oben auf das Layout einer PMOS/CMOS Floating-Gate-Zelle, welche für Redundanz gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden kann.

12A und 12B zeigen eine Seitenansicht und eine Ansicht von oben auf eine p-Well, n-Well Floating-Gate-Zelle, welche für Redundanz gemäß einer Ausführungsform der Erfindung verwendet werden könnte.

13A und 13B zeigen eine Seitenansicht und eine Ansicht von oben einer Floating-Gate-Zelle in einem p-Well oder p-artigen Substrat, welche gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden kann.

14 ist eine Seitenansicht einer alternaiven Floating-Gate-Zelle ähnlich der Zelle der 13A und 13B.

GENAUE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN

Eine genaue Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung wird unter Bezug auf die Figuren gegeben, von denen 1 und 2 grundlegende Architekturen der vorliegenden Erfindung zeigen.

1 zeigt eine Nur-Lese-Speichereinrichtung, welche gemäß der vorliegenden Erfindung Reihenredundanz hat. Demnach enthält die Einrichtung ein ROM-Array 10. Ein Reihendecoder 11 reagiert auf Adressen auf der Leitung 12, die durch einen Adreßpuffer 13 geliefert werden. Der Reihendecoder wählt Wortleitungen für das ROM-Array aus, um angegebene Reihen in Reaktion auf die Eingangsadressen zu adressieren. Zusätzlich sind ein Spaltendecoder und ein Ausgangsblock 14 enthalten, welche mit Bitleitungen in dem ROM-Array 10 verbunden sind. Der Spaltendecoder reagiert auf Adressen von dem Adreßpuffer 13 auf Leitung 12, um Spalten für das Zuführen von Ausgangsdaten auszuwählen.

Wie man erkennen kann, ist mit dem ROM-Array 10 eine Ersatzreihe 15 verbunden, die aus flachen Floating-Gate-Zellen besteht. Die Ersatzreihe 15 wird ausgewählt durch einen Ersatzreihentreiber 16, der durch den Ausgang eines Komparators 17 gesteuert wird. Der Komparator wählt den Ersatzreihentreiber 16 aus, wenn die Adresse auf Leitung 12 mit der Adresse einer fehlerhaften Reihe zusammenfällt, die in einem programmierbaren Speicher 18, wie zum Beispiel einem Schmelzarray, einem EPROM Zellarray oder anderen Speicherelementen gespeichert ist, während des Testens der Einrichtung programmiert werden können. Zusätzlich ist eine Steuerschaltung 19 für die Programmierung der Ersatzreihe auf dem Schaltkreis vorgesehen. Diese Steuerschaltung 19 bietet Zugriff auf die Ersatzreihe flacher Floating-Gate-Zellen für die Zwecke des Programmierens der Ersatzreihe mit Daten aus einer fehlerhaften Reihe in dem ROM-Array 10.

Demnach kann während des Testens einer ROM-Einrichtung, wie sie in 1 dargestellt ist, eine fehlerhafte Reihe in dem ROM-Array 10 erfaßt werden. Die Adresse der fehlerhaften Reihe wird in dem programmierbaren Speicher 18 gespeichert und die Daten von der fehlerhaften Reihe werden mit Hilfe des Zugriffs, der durch den Programmiersteuerschaltkreis 19 der Ersatzreihe bereitgestellt wird, in die Ersatzreihe 15 aus flachen Floating-Gate-Zellen programmiert. Dieser Zugriff kann gewährt werden unter Verwendung spezieller Anschlüsse bzw. Anschlußstifte, um Programmierpotentiale für die Floating-Gate-Zellen bereitzustellen, wobei Ladungspumpen auf dem Chip verwendet werden, welche die Erzeugung von Programmierspannungen auf der Basis der Standardversorgungsspannung erlauben, oder andere auf dem Gebiet bekannte Techniken verwendet werden.

2 veranschaulicht eine alternative Ausgestaltung der vorliegenden Erfindung, in welcher eine Austauschspalte vorgesehen ist. Demnach enthält die Schaltung gemäß 2 das Array 10, den Reihendecoder 11, den Spaltendecoder 14 und den Adteßpuffer 13. Der Adreßpuffer 13 führt eine Adresse auf Leitung 12 dem Reihendecoder 11 und dem Spaltendecoder 14 zu. Mit dem ROM-Array ist eine Ersatzspalte 21 aus flachen Floating-Gate-Zellen verbunden. Die Ersatzspalte 21 wird ausgewählt durch einen Ersatztreiber 22. Der Ersatztreiber 22 wird durch den Ausgang eines Vergleichers 23 ausgewählt. Die Eingänge zu dem Komparator bzw. Vergleicher 23 umfassen die Adresse der fehlerhaften Spalte von einem programmierbaren Speicher 24 und den Adreßeingang von Leitung 12. Die Steuerschaltung 25 zum Programmieren der Ersatzspalte ist für Zwecke der Programmierung der Ersatzspalte mit Daten der fehlerhaften Spalte in dem ROM-Array 10 vorgesehen.

Die in den 1 und 2 dargestellte Redundanzschaltung beruht auf der Verwendung eines Speicherelements 18, 24 für eine fehlerhafte Adresse, eines Vergleichers 17, 23 und eines Adreßeingangspuffers 13. Alternative logische Schaltkreise, welche so arbeiten, daß sie die Ersatzreihe oder -spalte anstelle einer fehlerhaften Reihe oder Spalte in dem Array ersetzen, können implementiert werden, wie es auf diesem Gebiet bekannt ist.

Ein Layout für die Ersatzreihe oder -spalte nach den 1 und 2 kann implementiert werden, wie es in den 3 bis 5 dargestellt ist. 3 stellt eine Ansicht der aktiven Elemente eines Paares von Floating-Gate-Zellen von oben bereit. Beginnend von oben her enthält der Zellaufbau ein Floating-Gate 30, 31, welches über einem Drain-Kontakt 32, 33, einer Source-Diffusionsleitung 34 und einer Diffusionsleitung 35 eines Steuergates liegt. Der Drain-Kontakt 32 und 33 und die Source-Diffusionsleitung 34 sind aus einem Leitfähigkeitstyp gebildet, welcher dem des Substrats entgegengesetzt ist. Demnach werden für ein p-Typ-Substrat die Drain-Kontakte 32, 33 und der Sourcediffusionsbereich 34 unter Verwendung eines eingegrabenen n-plus Diffusionsbereichs gebildet. Der Isolationsbereich (ISO) zwischen der Source 34 und dem Steuergate 35 wird während einer Schwellwertverstärkungsimplantierung vom p-Typ dotiert oder alternativ während eines Implantierungsschrittes des ROM-Codes, um das Schwellwertniveau anzuheben und um eine Isolierung bereitzustellen.

Das Steuergate 35 ist in einem eingegrabenen p+-Diffusionsbereich ausgebildet. Der eingegrabene p+-Diffusionsbereich ist gegenüber dem p-Substrat durch den eingegrabenen n-Diffusionsbereich 36 isoliert, welcher tiefer als der p+-Diffusionsbereich ist und diesen umgibt. Durch Vorspannen des p+-Diffusionsbereichs am Kontakt 37 gegenüber von dem n-Diffusionsbereich am Kontakt 38 wird ein umgekehrt vorgespannter PN-Übergang bereitgestellt, welcher den Steuergate-Diffusionsbereich 35 von dem Substrat isoliert. Der Sourcediffusionsbereich 34 ist mit einem Kontakt 39 verbunden, der an dem Masse- oder VSS-Potential angelegt wird. Die Drain-Kontakte 32, 33 sind mit Kontakten 40, 41 verbunden, welche mit Bitleitungen in dem Array verbunden werden können für den Zweck der Reihenredundanz oder für die Auswahl von Transistoren, welche durch Wortleitungen in dem Array gesteuert werden, mit einer redundanten Bitleitung für die Zwecke der Spaltenredundanz.

Eine in 4 dargestellte Querschnittsansicht entspricht dem Schnitt entlang der Linie A-A' in 3. Danach sind das Floating-Gate 31, der Drain-Kontakt 33, der Metallkontakt 41, der Sourcediffusionsbereich 34 und der Steuergate-Diffuionsbereich 35 dargestellt. Auch der isolierende n-Diffusionsbereich 36 ist dargestellt. All diese Strukturen sind, wie dargestellt, auf einem p-Typ-Substrat ausgebildet. Ein Kanaloxid 45 ist über einem Bereich zwischen dem Drain-Kontakt 33 und dem Sourcediffusionsbereich 34 ausgebildet, um einen Kanalbereich für die Floating-Gate-Einrichtung bereitzustellen. Ein Floating-Gate 31 erstreckt über dem Steuergatebereich und ein dünnes Oxid 46 trennt das Floating-Gate 31 von dem Steuergatebereich 35. In dem Bereich 80 zwischen dem n-Diffusionsbereich 36 und dem Sourcediffusionsbereich 34 wird ein Implantat vom p-Typ verwendet, um zu bewirken, daß der parasitäre Transistor einen hohen Schwellwert hat, oder es wird ein dickes Oxid ausgebildet, um die Ausbildung des parasitären Transistors zu verhindern.

Die Oxide 47 und 48 über dem Sourcediffusionsbereich und dem Drain-Kontakt 33 sind dicker als über dem Kanalbereich und dem in der Figur dargestellten Steuergate. 5 veranschaulicht eine Querschnittsansicht der Floating-Gate-Struktur entsprechend dem Schnitt entlang der Linie B-B' in 3. Diese Figur zeigt die Floating-Gates 30 und 31 über den Drain-Kontakten 32 bzw. 33. Dicke Oxidbereiche 48 und 50 zwischen den Floating-Gates und den Drainbereichen sind dargestellt. Im Bereich 81 liefert eine Schwellwert-Verstärkungsimplantierung eine Isolierung.

Demnach umfaßt die vorliegende Erfindung die Herstellung und Implementierung einer einzelnen, nicht-flüchtigen Speichereinrichtung aus Polysilizium als ein ROM-Redundanzelement. Die Drain und die Source der Einrichtung werden gebildet durch eingegrabene n+-Diffusion in einer kontaktfreien ROM-Technologie des eingegrabenen Diffusionstyps. Das einzelne Floating-Gate aus Polysilizium der Einrichtung liegt über den Drain- und Sourcebereichen und erstreckt sich über das Steuergate in einen isolierten p+-Bereich, wobei der p+-Bereich während peripherer oder Spannungseinstell-Implantierungen des ROM-Zellenschwellwertes oder während der ROM-Codierungs-Implantierung ausgebildet werden kann. Eine an dem p+-Steuergatebereich angelegte Spannung wird teilweise an das Floating-Gate angeschlossen. Demnach wird das Programmieren, Löschen und Lesen des Floating-Gates erreicht durch Steuern der Vorspannungen an den Drain-, Source- und Steuergateanschlüssen.

Die folgenden Tabellen geben Spannungspotentiale wieder, die in zwei Betriebszuständen für das Programmieren, Löschen und Lesen verwendet werden. Die Programmiersteuerungen 19 und 25 nach den 1 und 2 arbeiten so, daß sie die geeigneten Potentiale an den Steuergates, Sources und Drains für Zwecke der Programmierung und des Löschens anlegen. Tabelle 1 entspricht einer ersten Betriebsart unter der Annahme eines Gate-Kopplungsverhältnisses von etwa 60% und einer Programmierung mit heißen Elektronen, um einen hohen Schwellwert einzustellen, und einem Fowler-Nordheim-Löschen, um eine niedrige Schwellwertspannung einzustellen, und unter der Annahme einer dünnen Oxiddicke von etwa 90 Å über dem Kanalbereich.

Tabelle 2 veranschaulicht Betriebsvorspannungen unter der Annahme eines Gate-Kopplungsverhältnisses von etwa 60% und einer Fowler-Nordheim-Programmierung auf eine niedrige Schwellwertspannung und einem Fowler-Noddheim-Löschen auf einer hohen Schwellwertspannung, wobei eine dünne Oxidgesamtdicke von etwa 90 Å verwendet wird.

6 veranschaulicht ein alternatives Layout für eine Reihe oder Spalte aus Floating-Gate-Speicherzellen gemäß der vorliegenden Erfindung. Dieses alternative Layout macht ein noch dichteres Array möglich, da der Metallkontaktabstand über mehr als eine Floating-Gate-Einrichtung hinweg verwendet werden kann. Demnach enthält die Struktur nach 6 einen gemeinsam verwendeten p+-Diffusionsbereich 50 des Steuergates, welcher in einer n–-Diffusion 51 ausgebildet ist. Ein erster Sourcediffusionsbereich 52 ist auf einer Seite der Steuergatediffusion 50 ausgebildet und ein zweiter Sourcediffusionsbereich 53 ist auf der anderen Seite der Steuergatediffusion 50 ausgebildet. Drain-Kontakte 54 und 55 sind oben auf der Struktur ausgebildet und der Drain-Kontakt 56 ist auf der Unterseite der Struktur ausgebildet, wie dargestellt. Metallkontakte 57, 58 und 59 sind in entsprechenden Drain-Kontakten 54, 55 und 56 ausgebildet. Polysiliziumstrukturen 60, 61 und 62 des Floating-Gates sind so ausgebildet, daß sie über dem Steuergate 50, den Sourcediffusionsbereichen 52 und 53 und einem Teil der Drain-Kontaktbereiche 54 bis 56 liegen. Demnach wird eine erste Floating-Gate-Einrichtung auf der Basis des Floating-Gate-Polysiliziums 62 bereitgestellt, welche die Drain im Bereich 70, einen Kanal und ein Gate im Bereich 71 und eine Source im Bereich 72 hat. Bei dem nächsten Floating-Gate 61 wird der Sourcebereich in etwa bei 73 bereitgestellt, das Gate und der Kanalbereich werden in etwa bei 74 bereitgestellt und eine Drain wird in etwa bei 75 bereitgestellt. In ähnlicher Weise hat die dritte Einrichtung, die auf Polysilizium 60 eines Floating-Gates beruht, eine Drain in etwa bei 76, einen Kanal und ein Gate in etwa bei 77 und eine Source in etwa bei 78. Die Sourcebereiche 52 und 53 sind gegenüber dem Steuergatebereich 50 durch den Bereich des Substrats im wesentlichen zwischen der n-Diffusion 51 und der Sourcediffusion 52 oder zwischen der n-Diffusion 51 und dem Sourcebereich 53 isoliert, mit einem dünnen Oxid in dem Bereich, und zwar durch Implantierungen zur Schwellwerterhöhung in dem Bereich, was beispielsweise während des Implantierungsschrittes eines ROM-Codes erreicht wird. Alternativ können dicke Oxidisolationsstrukturen hergestellt werden.

7 zeigt noch ein alternatives Layout, wobei die Drainbereiche nicht mit Metallkontakten, sondern stattdessen mit lokalen eingegrabenen Diffusionsbitleitungen verbunden sind über einen Blocktransistor in einem flachen ROM-Array. 7 veranschaulicht also einen Teil eines flachen ROM-Arrays, welches eine Wortleitung WL62, eine Wortleitung WL63 und eine Wortleitung WL64 enthält. Eine eingegrabene Diffusionsmasseleitung 100, eine eingegrabene Diffusionsbitleitung 101, eine eingegrabene Diffusionsmasseleitung 102 und eine eingegrabene Diffusionsbitleitung 103 wechseln über das Array hinweg ab. Eine redundante Reihe aus Floating-Gate-Zellen wird mit einer Floating-Gate-Zelle für jede Bitleitung gebildet. Demnach wird ein Drain-Kontakt 105 mit der Bitleitung 101 verbunden und ein Drain-Kontakt 106 wird mit der Bitleitung 103 verbunden. Die Drain-Kontakte 105 und 106 sind eingegrabene Diffusionsbereiche in dem Substrat. Eine Wortleitung 107 zur Blockauswahl liegt über dem Bereich zwischen der Bitleitung 101 und dem Kontakt 105, um einen Kanalbereich 108 in etwa zwischen dem Drain-Kontakt und der Bitleitung bereitzustellen. In ähnlicher Weise wird ein Kanalbereich 109 zwischen der Bitleitung 103 und einem Drain-Kontakt 106 gebildet. Diese stellen Auswahltransistoren für das Verbinden der Drain-Kontakte mit den eingegrabenen Diffusionsbitleitungen bereit. Alternative Ausführungsformen umfassen zusätzliche redundante Zellen, die mit Masseleitungen 100 und 102 verbunden sind, insbesondere in Arrays mit virtueller Masse, wobei die Bitleitungen 101 und 103 und die Masseleitungen 100 und 102 sowohl für Daten als auch für Masse verwendet werden. Die redundanten Zellen, die mit Masseleitungen 100 und 102 verbunden sind, enthalten vorzugsweise Drain-Kontakte, die in vertikaler Richtung bezüglich der Kontakte 105 und 106 gestapelt bzw. versetzt sind, um für das Layout Elementabstand in horizontaler Richtung einzusparen.

Eine Source-Diffusionsleitung 110 ist in dem integrierten Schaltkreissubstrat in etwa parallel zu den Wortleitungen angeordnet. Eine Steuergate-Diffusionsleitung 111 ist in dem integrierten Schaltkreissubstrat in etwa parallel zu den Wortleitungen angeordnet und ist von der Source-Diffusionsleitung 110 beabstandet. Die Diffusionsleitung 111 des Steuergates ist innerhalb eines isolierenden Diffusionsbereiches 112 ausgebildet, welcher einen entgegengesetzten Leitfähigkeitstyp hat. Kontakte 113 und 114 sind mit einem Programmierschaltkreis verbunden, welcher eine umgekehrte Vorspannung in den Diffusionsbereichen 112 und 111 bereitstellt, um eine Isolation des Steuergates gegenüber dem Substrat zu gewährleisten. ROM-Code-Implantierungen oder andere Implantierungen zur Schwellwerterhöhung werden in den Bereichen zwischen dem Sourcediffusionsbereich 110 und der Steuergatediffusion 112 und 113 vorgenommen. Alternativ können dicke Isolationsstrukturen hergestellt werden. Floating-Gate-Strukturen 115 und 116 liegen über den Bereichen zwischen dem Sourcediffusionsbereich 110 und den Drain-Kontakten 105 bzw. 106 und erstrecken sich über den Steuergate-Diffusionsbereich 111, wie in der Figur dargestellt. Im Schnitt haben sie im wesentlichen dieselbe Struktur, wie sie in den 4 und 5 dargestellt ist.

7A veranschaulicht ein schematisches Symbol für das Redundanzelement in 7, wobei die Bezugszahlen den Strukturen gemäß 7 entsprechen. Dieses schematische Symbol wird in den folgenden Diagrammen gemäß 8 und 10 verwendet.

8 zeigt schematisch einen flachen Masken-ROM-Schaltkreis, welcher Floating-Gate-Redundanzelemente beinhaltet, wie diejenigen, die in 7 dargestellt sind, und zwar in einer Konfiguration für ein einzelnes Bit pro wiederhergestellter Reihenredundanz. Das ROM-Array enthält eine Mehrzahl von Wortleitungen WL0 bis WLN, die mit ROM-Zellen in dem Array verbunden sind. Das Array enthält eine Mehrzahl lokaler Bitleitungen 200, 201, 202, 203, 204, 205, 206 aus eingegrabener Diffusion, die sich über das Array hinweg wiederholen. Bereiche zwischen den lokalen Bitleitungen 200 und 201 und unter den Wortleitungen bilden ROM-Zellen, wie zum Beispiel die Zelle 210, die mit der Wortleitung WL0 verbunden ist und die Zelle 211, die mit der Wortleitung WLN verbunden ist. Die Daten in dem Array werden während der Herstellung durch Implantierungen in den Kanalbereichen bereitgestellt. Zellen, die eine Implantierung in dem Kanalbereich haben, haben eine hohe Schwellwertspannung, so daß sie nicht leiten, wenn an der Wortleitung ein Lesepotential angelegt wird.

In dem in 8 dargestellten Array erstreckt sich die lokale Bitleitung 201 zu der Source eines Blockauswahltransistors 220. Die Drain des Blockauswahltransistors 220 ist mit einem Metallkontakt 221 verbunden, der mit einer metallischen Bitleitung 222 (BLN) verbunden ist. Die metallische Bitleitung 222 liegt über dem darunterliegenden Array und ist gegenüber diesem isoliert. In ähnlicher Weise ist die lokale Bitleitung 203 mit einem Blockauswahltransistor 223 verbunden, um die lokale Bitleitung 203 an eine metallische, virtuelle Masseleitung 224 (VGN) anzuschließen. Die lokale Bitleitung 205 erstreckt sich zu der Source des Blockauswahltransistors 225, welcher die lokale Bitleitung mit der metallischen Bitleitung 226 (BLN+1) verbindet. Jede zweite lokale Bitleitung 202, 204, 206 kann wahlweise entweder mit einer Bitleitungen auf einer Seite oder einer Masseleitung auf der anderen Seite verbunden werden, und zwar durch die linke und rechte Auswahlstruktur auf der Basis der Reihe von Zellen, die mit der BRT-Wortleitung und BLT-Wortleitung verbunden sind. Die ROM-Zellen in der Reihe, die mit der BRT-Wortleitung verbunden sind, haben Implantate zwischen lokalen Bitleitungen 202 und 203 und zwischen 203 und 204 und zwischen 206 und der nächsten Leitung. Wenn also das BRT-Signal ansteht, werden die lokalen Bitleitungen 200, 201 und 202 über die Transistoren 230 und 231 miteinander kurzgeschlossen. In ähnlicher Weise werden die lokalen Bitleitungen 204, 205 und 206 über die Transistoren 232 und 233 miteinander kurzgeschlossen. Wenn das BLT-Signal vorgebracht wird bzw. ansteht, wobei sich Implantate zwischen den lokalen Bitleitungen 200 und 201, zwischen den lokalen Bitleitungen 201 und 202, zwischen den lokalen Bitleitungen 204 und 205 und zwischen den lokalen Bitleitungen 205 und 206 befinden, so schließen die Transistoren 234 und 235 die Diffusionsbereiche 202, 203 und 204 kurz.

Die Blockauswahltransistoren 220, 223 und 225 werden durch die Blockwortleitung BHWL gesteuert. Wenn sie angesteuert ist, so ist das Teilarray mit den Bitleitungen verbunden. Ansonsten ist dieses Teilarray von den Bitleitungen isoliert. Die betreffende Spalte aus Zellen, auf welche zugegriffen wird, wird durch BRT- und BLT-Signale bestimmt, zusätzlich zu der Spaltenauswahldecodierung auf den metallischen Bitleitungen BLN und der virtuellen Masseleitung VGN. Wenn demnach die Spalte zwischen den Diffusionsleitungen 201 und 202 ausgewählt werden soll, wird das BLT-Signal aktiviert und das BRT-Signal ist auf low. Die metallische Bitleitung 222 wird mit der lokalen Bitleitung 201 verbunden. Das BLT-Signal schließt die lokale Bitleitung 202 mit der lokalen Bitleitung 203 kurz und verbindet sich demnach mit der virtuellen metallischen Masseleitung 224. Demnach wird die Zelle, welche die angesteuerte Wortleitung WL0 bis WLN in einer Spalte zwischen den Diffusionsleitungen 201 und 202 hat, adressiert.

Die Zelle zwischen den Diffusionsbereichen 200 und 201 wird auch durch die Wortleitung angesteuert bzw. erregt und Strom könnte durch die Bitleitung BLN fließen. Der Spaltenauswahlschaltkreis verhindert jedoch einen Stromfluß von der virtuellen Masseleitung zu der linken Seite in 8, so daß Zellen in der Spalte zwischen der Diffusionsleitung 200 und 201 nicht zu dem Strom auf der Bitleitung beitragen. Um diese Zelle auszuwählen, wird die virtuelle Masseleitung VGN 222 von Masse getrennt und die virtuelle Masseleitung auf der rechten Seite, VGN-1, würde mit Masse verbunden, was es der Zelle auf der linken Seite ermöglicht, Strom an der Bitleitung BLN anzulegen.

Um auf eine Zelle zwischen den Spalten 202 und 203 zuzugreifen, ist das BRT-Signal high und das BLT-Signal ist low. Dies verbindet die Bitleitung 222 mit der lokalen Bitleitung 202 und die Masseleitung 224 mit der Diffusionsleitung 203. Auch hier hängt es von der Decodierung auf Bitleitungsebene ab, ob die Spalte zwischen den Diffusionsleitungen 202 und 203 oder zwischen den Diffusionsleitungen 203 und 204 ausgewählt wird.

Wie man gemäß 7 erkennt, ist eine redundante Zelle für eine Reihe für jede lokale Bitleitung erforderlich, die als eine Drain in dem Array wirkt. Da die lokale Bitleitung 201 und die lokale Bitleitung 205 sich für zwei Zellen wie eine Drain verhalten, sind zwei redundante Elemente, im allgemeinen 250 und 251, mit der lokalen Bitleitung 201 verbunden. Außerdem sind zwei redundante Elemente, allgemein 252 und 253, mit der lokalen Bitleitung 205 verbunden. Die lokalen Bitleitungen 200, 202, 204 und 206 können sich als Drain für eine einzelne Zelle in dem Array verhalten, demnach hat jede ein einzelnes Floating-Gate-Redundanzelement, die allgemein mit 254 bis 257 bezeichnet sind.

Die Redundanz für die gesamte Reihe wird bereitgestellt durch Auswählen der redundanten Elemente auf der Basis der BRT- und BLT-Signale. Demnach werden die Redundanzelemente 251 und 253 ausgewählt, um Zellen zwischen den lokalen Bitleitungen 200 und 201 bzw. zwischen den lokalen Leitungen 204 und 205 zu ersetzen. Die Redundanzelemente 250 und 252 werden ausgewählt, um Zellen zwischen den lokalen Bitleitungen 201 und 202 bzw. zwischen den lokalen Bitleitungen 205 bzw. 206 zu ersetzen. Diese Signale werden logisch gesteuert, wie es durch die logische AND-Funktion des BLT-Signals und ein Steuersignal veranschaulicht wird, welches die linksseitige oder rechtsseitige Zelle für den lokalen Bitbereich 201 oder 205 anzeigt. Wenn demnach die Bitleitung BLN verwendet wird, um auf eine Zelle auf der linken Seite zuzugreifen, so wird das L-Signal am Eingang des AND-Gatters 260 angesteuert. Wenn die Bitleitung BLN verwendet wird, um auf eine Zelle auf der rechten Seite zuzugreifen, so wird das R-Signal am Eingang des AND-Gatters 261 angesteuert. In ähnlicher Weise wird, wenn eine Zelle zwischen den Bereichen 202 und 203 oder zwischen den Bereichen 203 und 204 ausgewählt wird, der Auswahlschaltkreis für die redundante Zelle durch das BRT-Signal angesteuert.

9 veranschaulicht das Layout einer ROM-Einrichtung mit Floating-Gate-Redundanz gemäß der vorliegenden Erfindung, wobei die Redundanz als eine Austauschspalte implementiert ist. Demnach enthält das Array Wortleitungen WL1 bis WL4, die in der Figur dargestellt sind. Eingegrabene Diffusionsbitleitungen 300, 301 und 302 sind in dem Array enthalten, um ein flaches ROM-Array bereitzustellen. Eine Spalte aus einzelnen flachen Floating-Gate-Zellen aus Polysilizium wird für das Austauschelement für die Struktur nach 9 verwendet. Diese Spalte hat einen Aufbau bzw. eine Struktur ähnlich derjenigen, die unter Bezug auf 6 beschrieben wurde, jedoch hat sie keine metallischen Kontakte in den Draindiffusionsbereichen, stattdessen hat sie Auswahltransistoren für das Verbinden der Draindiffusionsbereiche mit einer Austauschbitleitung 310 oder 311, welche auf Signale auf den Wortleitungen in dem Array ansprechen. Der Aufbau enthält demnach eine erste Austauschbitleitung 310, die als eingegrabener Diffusionsbereich in dem Substrat unterhalb der Wortleitungen ausgebildet ist, und eine zweite eingegrabene Diffusion 311, die in ähnlicher Weise ausgebildet ist, jedoch von der ersten Diffusionsleitung 310 ausreichend beabstandet ist, um die Ausbildung von Floating-Gate-Zellen zwischen den beiden Bitleitungen zu ermöglichen, wie dargestellt. Dies ermöglicht es, daß der vertikale Wiederholabstand der ROM-Zellen vermindert wird, da der Abstand der Drain-Kontakte auf zwei Spalten verteilt ist, anstatt auf eine. Demnach enthält die erste Spalte von Zellen in der Austauschspalte eine Mehrzahl von Drain-Kontakten 312, 313, die jeder zweiten Wortleitung oder den ungeraden Wortleitungen in dem Array entsprechen. Die Wortleitungen WL1 und WL3 erstrecken sich über die zusätzliche eingegrabene Diffusionsbitleitung 310 und die Drain-Kontakte 312 und 313, und stellen Auswahltransistoren 330, 331 zwischen dem Drain-Kontakt und der eingegrabenen Diffusionsleitung bereit. Wenn also eine der Wortleitungen WL1 und WL3 auf einer hohen Spannung ist, wird der entsprechende Drain-Kontakt 312 oder 313 mit der Austauschbitleitung 310 verbunden.

Eine Floating-Gate-Zelle wird auf der rechten Seite der Drain-Kontakte 312 und 313 in der Figur ausgebildet. Demnach werden ein Sourcediffusionsbereich 314, welcher sich in etwa parallel zu den Bitleitungen in dem Array erstreckt, und ein Steuergatediffusionsbereich 315, welcher sich parallel zu den Bitleitungen in dem Array erstreckt, ausgebildet. Der Steuergatediffusionsbereich 315 wird innerhalb eines tieferen Diffusionsbereichs 316 eines Typs entgegengesetzter Polarität ausgebildet. Floating-Gates 317 und 318 erstrecken sich über den Kanalbereichen zwischen den Kontakten 312 und 313 und den Sourcebereich 314 sowie über den Steuergatebereich 315, wie es in der Figur dargestellt ist. Implantierungen zur Schwellwerterhöhung sind in den Substratbereichen angeordnet, die nicht als Kanäle wirken, wie oben erläutert wurde.

Die zweite Spalte von Zellen in der Austauschspalte wird mit den geraden Wortleitungen WL2, WL4 usw. verbunden. Demnach wird der Wortleitung WL2 ein Drain-Kontakt 320 zugeordnet. Ein Auswahltransistor wird zwischen der zusätzlichen Bitleitung 311 und dem Drain-Kontakt 320 unter der Wortleitung WL2 ausgebildet. Die Floating-Gate-Zelle wird auf der rechten Seite ausgebildet. Demnach wird eine Sourcediffusionsleitung 321 und eine Steuergatediffusionsleitung 322, die aus einer p+-Diffusion gebildet wird, welche in einer n-Diffusion 323 eingebettet ist, bereitgestellt. Die Floating-Gate-Struktur 324 liegt über dem Kanalbereich zwischen dem Drain-Kontaktbereich 320 und dem Sourcediffusionsbereich 321 und erstreckt sich über das Steuergate 322.

Die eingegrabenen Diffusionsleitungen 310 und 311, welche die Austauschbitleitung bereitstellen, sind mit Hilfe eines geraden und eines ungeraden Blockstransistors 330 bzw. 331 mit einer metallischen Austauschleitung verbunden. Wenn also die ungeraden Wortleitungen ausgewählt werden, wird der Blocktransistor 330 eingeschaltet und verbindet die Bitleitung 310 mit dem I/O-Schaltkreis. Wenn die geradzahligen Wortleitungen ausgewählt sind, wird der Transistor 331 eingeschaltet und verbindet die Floating-Gate-Zellen, die mit der zusätzlichen Diffusionsleitung 311 verbunden sind, mit der I/O-Schaltung.

10 zeigt ein Schaltkreisschema der redundanten Spalte, mit einem Layout entsprechend 9. Das integrierte Schaltkreisarray, das insgesamt mit 350 bezeichnet ist. ist demnach in der Figur dargestellt. Eine gerade Wortleitung WL0 wird mit einer ersten Floating-Gate-Zelle 351 verbunden, und eine ungerade Wortleitung WL1 wird mit der Floating-Gate-Zelle 352 verbunden. Die Steuergateleitung 353 und die Steuergateleitung 354 werden zusammengeschaltet und werden durch den Austauschspaltentreiber getrieben bzw. angesteuert. In ähnlicher Weise werden die Masseleitungen 358 und 359 mit der Spannungsversorgung VSS der virtuellen Masse verbunden. Auswahltransistoren 356 und 357 verbinden wahlweise die Floating-Gate-Zellen, die mit der zusätzlichen Bitleitung 310 verbunden sind, und die Floating-Gate-Zellen, die mit der zusätzlichen Bitleitung 311 verbunden sind, mit einem Blockauswahltransistor 360, der durch eine Blockwortleitung BWL gesteuert wird. Der Blockauswahltransistor 360 verbindet die redundante Spalte mit einer metallischen Bitleitung 361. Die 11A11B, 12A12B und 13A13B veranschaulichen alternative Floating-Gate-Zellen, die einen Diffusionsbereich als ein Steuergate verwenden, welche für Redundanz gemäß der vorliegenden Erfindung verwendet werden könnten.

In 11A ist eine Floating-Gate-Speicherzelle dargestellt, welche unter Verwendung eines NMOS-Transistors implementiert ist, der in einem p-Well 400 durch einen n-Typ Diffusionsbereich 401 und einen n-Typ Diffusionsbereich 402 gebildet wird. Ein Gate 403 des NMOS-Transistors ist mit dem Gate 404 eines PMOS-Transistors verbunden, welcher in dem n-Well 405 ausgebildet ist. Der PMOS-Transistor wird durch die p-Typ Diffusionen 406 und 407 gebildet. Um eine Speicherzelle mit Floating-Gate zu bilden, sind die Diffusionsbereiche 406 und 407 zusammengeschaltet und wirken als der Steuergateanschluß 408. Der Diffusionsbereich 401 wirkt als die Drain 409 der Einrichtung, und der Diffusionsbereich 402 wirkt als die Source 410 der Einrichtung. Während des Betriebs ist der Transistor in dem n-Well 405 in dem Ein-Zustand, so daß der Kanal zwischen den Diffusionsbereichen 407 und 406 als ein leitfähiger Bereich für die Steuergatefunktion wirkt.

11B zeigt eine Ansicht von oben auf ein Layout des Aufbaus gemäß 11A. Man beachte, daß die Diffusionsbereich 407 und 406 in 11B vertikal ausgelegt sind, was senkrecht zu der Darstellung in 11A ist. Das Gate 403 des NMOS-Transistors und das Gate 404 des PMOS-Transistors bestehen aus einem einzigen Stück aus Polysilizium, wie es in 11B dargestellt ist. Der Diffusionsbereich 401 und der Diffusionsbereich 402 in dem p-Well stellen den NMOS-Transistor bereit. Ein dünner Isolator isoliert das Polysiliziummaterial der Gates 403, 404 von dem Substrat.

Die 12A und 12B veranschaulichen ein weiteres Layout eines Floating-Gate-Transistors, der für Redundanz gemäß der vorliegenden Erfindung verwendet werden könnte. Wie man in 12A erkennen kann, enthält der Aufbau einen p-Well 403 und einen n-Well 431. Ein Diffusionsbereich 432 vom n-Typ ist in dem p-Well 430 ausgebildet, um eine Drain bereitzustellen. Ein Diffusionsbereich 433 vom n-Typ ist ebenfalls in dem p-Well 430 vorgesehen, um als ein Steuergate zu wirken. Ein Floating-Gate 435 aus Polysilizium ist über der Struktur abgeschieden, so daß es über einem dünnen Isolator 436 über der Steuergatediffusion 434 und einem dünnen Isolator 437 über dem Kanal zwischen der Sourcediffusion 433 und der Draindiffusion 432 liegt. Der Oxidbereich 438 zwischen dem Steuergate 434 und der Source 433 ist ein Feldoxid, welches beträchtlich dicker ist als die dünnen Oxide über dem Steuergate und über dem Kanal.

12B zeigt eine Ansicht von oben auf die Struktur, die in 12A dargestellt ist. Die Draindiffusion 432 und die Sourcediffusion 433 sind danach durch einen Kanalbereich getrennt. Die Steuergatediffusion 434 ist in einem n-Well 431 ausgebildet. Eine Polysiliziumschicht ist über dem Steuergate ausgebreitet, um das Floating-Gate 435 bereitzustellen.

Diese Struktur bietet eine erhebliche Flexibilität in der Herstellung, um das Kopplungsverhältnis und damit die Programmiereigenschaften des verwendeten Floating-Gates einzustellen. Die Form und die Fläche des Floating-Gates aus Polysilizium 435 und die Dicke der Isolatoren in dem Steuergate und in den Kanalbereichen können an eine bestimmte Modellspezifikation angepaßt werden.

Die 13A und 13B zeigen noch eine weitere alternative Floating-Gate-Zelle, die gemäß der vorliegenden Erfindung verwendet werden könnte. In der in 13A dargestellten Alternative ist die Einrichtung in einem einzelnen p-Well 460 ausgebildet. der n+-Diffusionsbereich 461 wird für die Drain verwendet. Der n+-Diffusionsbereich 462 wird als die Source verwendet. Der n+-Diffusionsbereich 463 wird als das Steuergate verwendet. Der Sourcebereich 462 und der Steuergatebereich 463 sind voneinander beabstandet, mit einem ausreichenden Abstand, so daß kein nennenswertes Stromleck über diesem Bereich des Substrats 460 auftritt. Der Kanal 465 wird zwischen den Drain- und Sourcebereichen 461 und 462 bereitgestellt. Der Kanal 465 wird definiert durch Verwenden einer Maske vor der Implantierung, welche die Drain- und die Sourcebereiche definiert. Nach dem Festlegen bzw. Definieren der Drain-, der Source- und der Gatebereiche wird eine Polysiliziumschicht abgeschieden, um das Floating-Gate 466 über dem Steuergatebereich 463 zu definieren.

Das Oxid 467 unter dem Floating-Gate 466 ist ausgelegt für ein Tunneln oder für Injektion heißer Elektronen, je nachdem wie es zu dem betreffenden Modell oder Entwurf paßt. Das Oxid 468 über dem Steuergate 463 kann dicker sein. Auch diese Parameter sind wiederum entsprechend den Spezifikationen einer bestimmten Realisierung oder Implementierung ausgelegt.

Der Bereich 470 wird mit einer p++-Dotierung implantiert oder mit einem anderen Implantierungsmittel, welches den Schwellwert des transistorartigen Bereichs (parasitärer Transistor) zwischen dem Steuergate 463 und der Source 462 anhebt, um einen Stromfluß zu verhindern. Dies ermöglicht auch ein dünneres Oxid in dem Bereich.

13B zeigt eine Ansicht von oben auf die Struktur nach 13A, mit den gleichen Bezugszahlen. Wie in 12B kann man erkennen, daß die Drain und die Source in diesem Beispiel in einer T-Form ausgebreitet sind. Auch andere Formen könnten verwendet werden. Der Steuergatebereich 463 ist von dem Sourcebereich 462 beabstandet. Das Floating-Gate 466 hat eine Form, die dafür ausgelegt ist, ein kapazitives Kopplungsverhältnis zwischen dem Steuergate und der Source und der Drain bereitzustellen, so wie es zu den Spezifikationen der entsprechend ausgelegten Floating-Gate-Zelle paßt.

14 veranschaulicht mit den gleichen Bezugszahlen die Struktur nach 13A, jedoch modifiziert durch Ersetzen des Implantierungsbereichs 470 durch eine mit einem Dielektrikum gefüllte Grube oder ein dickes Oxid 475. Das dicke Oxid 475 bietet eine Isolation zwischen den Bereichen 462 und 463 und verhindert dadurch die Ausbildung eines parasitären Transistors.

Dementsprechend kann eine Vielfalt von Floating-Gate-Architekturen verwendet werden, um Redundanz in Nur-Lese-Speicherchips gemäß der vorliegenden Erfindung bereitzustellen. Außerdem können diese Technologien auf andere Arten von Speicherchips angewendet werden, je nachdem wie es zu einer bestimmten Anwendung paßt. Eine Vielfalt von Layouts von Floating-Gate-Einrichtungen, die gemäß dieser Erfindung verwendet werden können, verbessert in hohem Maß den Bereich von Speicherarchitekturen, in denen horizontal ausgebreitete Floating-Gate-Redundanzzellen verwendet werden können.

Dementsprechend stellt die vorliegende Erfindung die Verwendung von Floating-Gate-Speicherzellen als Redundanzelemente in Speicherschaltkreisen und insbesondere in flachen Masken-ROM-Arrays bereit, beruhend auf der Verwendung einer einzelnen nicht-flüchtigen Speichereinrichtung aus Polysilizium als Redundanzelement. Das Redundanzelement kann ohne dicke Feldoxidbereiche auf der Einrichtung implementiert werden, was das flache Layout erhält, welches bei Masken-ROM-Einrichtungen besonders wichtig ist. Das Steuergate wird in einem p-Typ-Bereich innerhalb eines n-Typ-Bereichs ausgebildet und der n-Typ-Bereich liegt in einem p-Typ-Substrat. Dies ermöglicht es, daß das Polysilizium des Floating-Gates über das Steuergate entweder mit einer positiven oder mit einer negativen Spannung verbunden wird, indem die Polarität der Vorspannung der p-Typ- und n-Typ-Bereiche geändert wird. Der p-Typ-Steuergatebereich kann entweder während der Implantierung der Randbereiche zur Einstellung des Schwellwerts für das Array ausgebildet werden oder während der Einstellungsimplantierung für die ROM-Zellen. Weiterhin könnte der Bereich während des Implantierungsschritts der ROM-Codierung ausgebildet werden, wobei das Bor-Implantierungsmittel des Implantierungsprozesses für die ROM-Codierung das Polysilizium des Floating-Gates durchdringen und sich unterhalb des Polysiliziums setzen kann.

Um das Floating-Gate negativ geladen zu machen, kann entweder eine Programmierung mit heißen Elektronen oder eine Programmierung durch F-N-Tunneln verwendet werden, wie es oben beschrieben wurde. Weiterhin kann das Entfernen einer negativen Ladung in dem Floating-Gate erreicht werden durch F-N-Tunneln in die Kanal- und Source/Drainbereiche der Einrichtung oder nur durch den Source- oder Drainbereich, wobei das Gate anfänglich negativ vorgespannt ist. Die vorliegende Erfindung ermöglicht die Anwendung von Redundanz auf Masken-ROM-Einrichtungen, die sehr dicht sind, wobei sie die Ausbeute des Herstellungsprozesses beträchtlich verbessert.

Die vorstehende Beschreibung einer bevorzugten Ausführungsform der Erfindung ist zu Zwecken der Veranschaulichung und Beschreibung gegeben worden. Sie soll nicht erschöpfend sein und auch nicht die Erfindung auf die speziell offenbarten Formen beschränken. Offensichtlich liegen viele Modifikationen und Variationen für Fachleute auf diesem Gebiet auf der Hand. Der Schutzumfang der Erfindung soll durch die folgenden Ansprüche definiert sein.


Anspruch[de]
Nur-Lese-Speichereinrichtung (ROM), welche aufweist:

ein Array (10) aus Nur-Lese-Speicherzellen, die in einer Mehrzahl von Reihen und Spalten angeordnet sind, wobei das Array Wortleitungen und Bitleitungen enthält, die Mehrzahl von Reihen mit entsprechenden Wortleitungen in dem Array verbunden sind und die Mehrzahl von Spalten mit der entsprechenden Bitleitungen in dem Array verbunden sind,

eine zusätzliche Reihe (15) oder Spalte (21) aus Speicherzellen mit Floating-Gate, wobei die Speicherzellen mit Floating-Gate in der zusätzlichen Reihe (15) oder Spalte (21) mindestens entweder einer Wortleitung oder einer Bitleitung in dem Array zugeordnet sind,

einen Reihen- (11) oder Spalten- (14) Decoder, welcher mit den Wortleitungen und den Bitleitungen in dem Array aus Nur-Lese-Speicherzellen verbunden ist und welcher auf Adressen reagiert, die den Reihen oder den Spalten in dem Array entsprechen, um adressierte Reihen oder Spalten auszuwählen,

eine Steuerschaltung (16, 17, 18; 22, 23, 24), welche eine programmierbare Speicherung umfaßt, um eine fehlerhafte Reihe oder Spalte in dem Array zu identifizieren, die durch die zusätzliche Reihe oder Spalte ersetzt werden soll, und welche in Reaktion auf eine Adresse, die der fehlerhaften Reihe oder Spalte entspricht, die zusätzliche Reihe oder Spalte anstelle der fehlerhaften Reihe oder Spalte auswählt, indem sie die zusätzliche Reihe oder Spalte mit der zugehörigen zumindest einen Wortleitung oder Bitleitung verbindet, und

eine Schaltung (19; 25), welche einen Zugriff auf die zusätzliche Reihe oder Spalte für das Programmieren der zusätzlichen Reihe oder Spalte mit Daten der fehlerhaften Reihe oder Spalte gewährt.
Nur-Lese-Speichereinrichtung nach Anspruch 1, wobei die zusätzliche Reihe oder Spalte aus Zellen mit Floating-Gate (potentialfreiem Gate) eine Reihe oder Spalte mit Floating-Gate-Zellen aufweist, die eingegrabene Diffusionssteuergates (35; 50) haben. Nur-Lese-Speichereinrichtung nach Anspruch 1, wobei das Array aus Nur-Lese-Speicherzellen ein Array aus MOS-Masken-ROM-Zellen aufweist. Nur-Lese-Speichereinrichtung nach Anspruch 1, wobei das Array aus Nur-Lese-Speicherzellen ein Array aus MOS-Masken-ROM-Zellen aufweist, und wobei die zusätzliche Reihe oder Spalte aus Zellen mit Floating-Gate eine Reihe oder Spalte aus Floatinggatezellen aufweist, welche eingegrabene Diffusionssteuergates (35; 50) hat. Nur-Lese-Speichereinrichtung nach Anspruch 1, wobei das Array aus Nur-Lese-Speicherzellen ein ebenes Array aus MOS-Masken-ROM-Zellen aufweist, und wobei die zusätzliche Reihe oder Spalte aus Floating-Gate-Zellen eine Reihe oder Spalte aus Floating-Gate-Zellen aufweist, die eingegrabene Diffusionssteuergates (35; 50), Sources (34; 52, 53) und Drains (32, 33; 54, 55, 56) haben und die Floating-Gates (30, 31; 60, 61, 62) haben, die kapazitiv mit den Steuergates und mit dem Kanalbereich zwischen den Sources und den Drains verbunden sind. Nur-Lese-Speichereinrichtung nach Anspruch 5, einschließlich einer Isolationsstruktur (ISO), welche mit einer bestimmten Zelle mit Floating-Gate in der zusätzlichen Reihe oder Spalte verbunden ist und das Steuergate gegenüber der Source der betreffenden Floating-Gate-Zelle isoliert. Nur-Lese-Speichereinrichtung nach Anspruch 6, wobei die Isolationsstruktur einen dotierten Bereich (80) in dem Substrat aufweist, der einen hohen Schwellwert für einen parasitären Transistor unterhalb des Floating-Gates der betreffenden Floating-Gate-Zelle verursacht. Nur-Lese-Speichereinrichtung nach Anspruch 6, wobei die Isolationsstruktur ein Dielektrikum unter dem Floating-Gate der betreffenden Floating-Gate-Zelle aufweist, welches sich in das Substrat hereinstreckt. Nur-Lese-Speichereinrichtung nach Anspruch 1, wobei das Array eine Mehrzahl von Blöcken aus Zellen aufweist, wobei die Blöcke aus Zellen eine Mehrzahl lokaler Bitleitungen (101, 103) umfassen, die mit Zellen in entsprechenden Spalten in dem Block verbunden sind und wobei die zusätzliche Reihe oder Spalte aus Floating-Gate-Zellen eine Reihe aus Floating-Gate-Zellen für einen gegebenen Block aufweist, die mit den lokalen Bitleitungen in dem gegebenen Block verbunden sind. Nur-Lese-Speichereinrichtung nach Anspruch 1, wobei die zusätzliche Reihe oder Spalte aus Floating-Gate-Speicherzellen eine zusätzliche Spalte (21) aus Floating-Gate-Zellen ist. Speichereinrichtung nach Anspruch 1, welche ein Halbleitersubstrat eines ersten Leitfähigkeitstyps aufweist und welche weiterhin aufweist:

eine Mehrzahl leitfähiger, eingegrabener Diffusionsleitungen (200 ... 206) eines zweiten Leitfähigkeitstyps, die in etwa parallel in einer ersten Richtung angeordnet sind,

eine Mehrzahl von Wortleitungen (WL0 ... WLN), die über der Mehrzahl leitfähiger, eingegrabener Diffusionsleitungen liegen und gegenüber diesen isoliert sind, und welche in etwa senkrecht zu der ersten Richtung angeordnet sind, so daß Bereiche in dem Halbleitersubstrat unterhalb der Wortleitungen und zwischen entsprechenden Paaren eingegrabener Diffusionsleitungen Kanalbereiche für das Array aus Nur-Lese-Speicherzellen bereitstellen,

Implantierungen in einem Teilsatz der Kanalbereiche in dem Array, wobei die Implantierungen Daten in dem Array bereitstellen,

eine Mehrzahl von Bitleitungsleitern (222; 224; 226), die über der Mehrzahl von Wortleitungen und der Mehrzahl von eingegrabenen Diffusionsleitungen liegen und gegenüber diesen isoliert sind,

eine Schaltung (220; 223; 225), die mit der Mehrzahl eingegrabener Diffusionsleitungen und der Mehrzahl von Bitleitungsleitern verbunden sind, um wahlweise eingegrabene Diffusionsleitungen mit den Bitleitungsleitern zu verbinden,

eine Mehrzahl von Spaltenauswahltransistoren, die mit entsprechenden Bitleitungsleitern verbunden sind und die auf Adressen reagieren, welche den Spalten in dem Array entsprechen, um wahlweise adressierte Spalten mit der Ausgangsschaltung zu verbinden,

wobei der Reihen- oder Spaltendecoder einen Reihendecoder (11) aufweist, der mit der Mehrzahl von Wortleitungen verbunden ist und auf Adressen reagiert, die den Reihen in dem Array entsprechen, um Wortleitungen der adressierten Reihen auszuwählen,

eine erste zusätzliche eingegrabene Diffusionsleitung des zweiten Leitfähigkeitstyps, welche in etwa parallel zu der Mehrzahl von Wortleitungen angeordnet ist,

eine zweite zusätzliche, eingegrabene Diffusionsleitung, welche in etwa parallel zu der Mehrzahl von Wortleitungen angeordnet ist und gegenüber der ersten zusätzlichen eingegrabenen Diffusionsleitung isoliert ist,

eine Mehrzahl von eingegrabenen Diffusions-Drain-Kontakten neben entsprechenden eingegrabenen Diffusionsleitungen aus der Mehrzahl eingegrabener Diffusionsleitungen,

einen zusätzlichen Leiter in der Nähe von und isoliert gegenüber der Mehrzahl von leitfähigen, eingegrabenen Diffusionsleitungen und der Mehrzahl von Drain-Kontakten, und in etwa parallel zu der Mehrzahl von Wortleitungen angeordnet, so daß Bereiche in dem Halbleitersubstrat zwischen der Mehrzahl von leitfähigen, eingegrabenen Diffusionsleitungen und der Mehrzahl von Drain-Kontakten einen Satz aus Kanalbereichen bereitstellen für Auswahltransistoren, welche die Mehrzahl von Drain-Kontakten mit entsprechenden aus der Mehrzahl von eingegrabenen Diffusionsleitungen verbinden, und zwar in Reaktion auf ein Signal auf dem zusätzlichen Leiter,

eine Mehrzahl von Floating-Gates, die jeweils über einem Bereich zwischen einem entsprechenden Drain-Kontakt und der ersten zusätzlichen eingegrabenen Diffusionsleitung liegen, und die sich über die zweite zusätzliche eingegrabene Diffusionsleitung erstrecken, und die so angeordnet sind, daß Bereiche zwischen der ersten zusätzlichen eingegrabenen Diffusionsleitung der Mehrzahl von Drain-Kontakten Kanalbereiche für eine Reihe von Floating-Gate-Speicherzellen bereitstellen, die in der zusätzlichen Reihe oder Spalte aus Floating-Gate-Speicherzellen vorgesehen sind, wobei die erste zusätzliche eingegrabene Diffusionsleitung Source-Bereiche bereitstellt und die zweite zusätzliche eingegrabene Diffusionsleitung Steuergates bereitstellt,

wobei die Steuerschaltung in der Weise betreibbar ist, daß sie eine fehlerhafte Reihe in dem Array identifiziert, die durch die Reihe aus Floating-Gate-Speicherzellen zu ersetzen ist, und in Reaktion auf eine Adresse, die der fehlerhaften Reihe entspricht, anstelle der fehlerhaften Reihe auf die Reihe aus Floating-Gate-Zellen zugreift, und

wobei die Schaltung zum Bereitstellen des Zugriffs auf die Reihe von Floating-Gate-Zellen in der Weise betreibbar ist, daß sie die Reihe aus Floating-Gate-Zellen mit Daten aus der fehlerhaften Reihe programmiert.
Speichereinrichtung nach Anspruch 11, wobei die zweite zusätzliche eingegrabene Diffusionsleitung einen eingegrabenen Diffusionsisolationsbereich des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat sowie einen eingegrabenen Diffusionsbereich eines Steuergates des ersten Leitfähigkeitstyps innerhalb des eingegrabenen Isolationsdiffusionsbereiches aufweist, wobei der eingegrabene Diffusionsbereich des Steuergates und der eingegrabene Isolationsdiffusionsbereich, welche mit der Schaltung verbunden sind, einen Zugriff ermöglichen, so daß positive und negative Vorspannpotentiale an dem eingegrabenen Diffusionsbereich des Steuergates angelegt werden können. Speichereinrichtung nach Anspruch 11, wobei die zweite zusätzlich eingegrabene Diffusionsleitung einen eingegrabenen Diffusionsbereich eines Steuergates des ersten Leitfähigkeitstyps umfaßt, und eine Isolationsstruktur umfaßt, welche die erste zusätzliche eingegrabene Diffusionsleitung gegenüber der zusätzlichen eingegrabenen Diffusionsleitung isoliert. Speichereinrichtung nach Anspruch 13, wobei die Isolationsstruktur einen dotierten Bereich oder mehrere dotierte Bereiche in dem Substrat aufweist, die einen hohen Schwellwert für parasitäre Transistoren unterhalb der Floating-Gates der Reihe bewirken. Speichereinrichtung nach Anspruch 13, wobei die Isolationsstruktur ein Dielektrikum unter den Floating-Gates der Reihe aufweist. Speichereinrichtung nach Anspruch 1, welche ein Halbleitersubstrat eines ersten Leitfähigkeitstyps aufweist, und welche weiterhin aufweist:

eine Mehrzahl von leitfähigen, eingegrabenen Diffusionsleitungen (301, 302, 303) eines zweiten Leitfähigkeitstyps, die in etwa parallel in einer ersten Richtung angeordnet sind,

eine Mehrzahl von Wortleitungen (WL1 ... WL4), die über der Mehrzahl eingegrabener Diffusionsleitungen liegen und gegenüber diesen isoliert sind, und die in etwa senkrecht zu der ersten Richtung angeordnet sind, so daß Bereiche in dem Halbleitersubstrat unterhalb der Wortleitungen und zwischen entsprechenden Paaren eingegrabener Diffusionsleitungen Kanalbereiche für das Array aus Nur-Lese-Speicherzellen bereitstellen,

Implantierungen in einem Teilsatz der Kanalbereiche, wobei die Implantierungen Daten in dem Array bereitstellen,

eine Mehrzahl von Bitleitungsleitern, die über der Mehrzahl aus Wortleitungen und der Mehrzahl aus eingegrabenen Diffusionsleitungen liegen und gegenüber diesen Mehrzahlen aus Wortleitungen und Diffusionsleitungen isoliert sind,

eine Schaltung, die mit der Mehrzahl eingegrabener Diffusionsleitungen und der Mehrzahl von Bitleitungsleitern verbunden ist, um wahlweise eingegrabene Diffusionsleitungen mit entsprechenden Bitleitungsleitern zu verbinden,

wobei der Reihen- oder Spaltendecoder einen Spaltendecoder (14) aufweist, der mit der Mehrzahl von Bitleitungsleitern verbunden ist und auf Adressen anspricht, welche Spalten in dem Array entsprechen, um wahlweise adressierte Spalten mit einer Ausgangsschaltung zu verbinden,

einen Wortleitungsdecoder, der mit der Mehrzahl von Wortleitungen verbunden ist, und der auf Adressen anspricht, welche Reihen in dem Array entsprechen, um Wortleitungen der adressierten Reihen auszuwählen,

eine erste zusätzliche eingegrabene Diffusionsleitung (310), die in etwa parallel zu der Mehrzahl von leitfähigen, eingegrabenen Diffusionsbereichen angeordnet ist,

eine zweite zusätzliche eingegrabene Diffusionsleitung (314), die in etwa parallel zu der Mehrzahl von leitfähigen, eingegrabenen Diffusionsleitungen angeordnet ist,

eine dritte zusätzliche eingegrabene Diffusionsleitung (315), die in etwa parallel zu der Mehrzahl von leitfähigen, Diffusionsbereichen angeordnet und gegenüber dem Halbleitersubstrat isoliert ist,

eine Mehrzahl von eingegrabenen Diffusions-Drain-Kontakten (312, 313) neben entsprechenden aus der Mehrzahl von Wortleitungen, wobei die Mehrzahl von Wortleitungen sich über Bereiche zwischen der ersten zusätzlichen Diffusionsleitung und entsprechenden aus der Mehrzahl von Drain-Kontakten erstreckt, so daß Bereiche zwischen dem ersten zusätzlichen eingegrabenen Diffusionsbereich und der Mehrzahl von Drain-Kontakten einen Satz von Kanalbereichen für Auswahltransistoren (330) bereitstellen, welche ausgewählte Drain-Kontakte aus der Mehrzahl von Drain-Kontakten mit der ersten zusätzlichen eingegrabenen Diffusionsleitung in Reaktion auf Signale auf den entsprechenden Wortleitungen verbinden,

eine Mehrzahl von Floating-Gates (317, 318), die jeweils über einen Bereich zwischen einem entsprechenden Drain-Kontakt und der zweiten zusätzlichen eingegrabenen Diffusionsleitung liegen und die sich über die dritte zusätzliche eingegrabene Diffusionsleitung erstrecken, und die so angeordnet sind, daß Bereiche zwischen der zweiten zusätzlichen eingegrabenen Diffusionsleitung der Mehrzahl von Drain-Kontakten Kanalbereiche für eine Spalte aus Floating-Gate-Speicherzellen bereitstellen, die in der zusätzlichen Reihe oder Spalte aus Floating-Gate-Speicherzellen vorgesehen sind, wobei die zweite zusätzliche eingegrabene Diffusionsleitung Source-Bereiche und dritte zusätzliche eingegrabene Diffusionsleitung Steuergates bereitstellen, und

wobei die Steuerschaltung in der Weise betreibbar ist, daß sie eine fehlerhaften Spalte in dem Array, die durch die Spalte aus Floating-Gate-Speicherzellen ersetzt werden soll, identifiziert, und in Reaktion auf eine Adresse, welche der fehlerhaften Spalte entspricht, auf die Spalte aus Floating-Gate-Zellen anstelle der fehlerhaften Spalten zugreift, und wobei

die Schaltung für das Bereitstellen von Zugriff auf die Spalte von Floating-Gate-Zellen in der Weise betreibbar ist, daß sie die Spalte aus Floating-Gate-Zellen mit Daten aus der fehlerhaften Spalte programmiert.
Speichereinrichtung nach Anspruch 16, wobei die dritte zusätzlich eingegrabene Diffusionsleitung einen eingegrabenen Isolationsdiffusionsbereich des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat und einen eingegrabenen Diffusionsbereich des ersten Leitfähigkeitstyps für ein Steuergate innerhalb des eingegrabenen Isolationsdiffusionsbereiches aufweist, wobei der eingegrabene Diffusionsbereich des Steuergates und der eingegrabene Isolationsdiffusionsbereich, welche mit der Schaltung verbunden sind, einen Zugriff gewähren, so daß positive und negative Vorspannpotentiale an dem eingegrabenen Diffusionsbereich des Steuergates angelegt werden können. Speichereinrichtung nach Anspruch 16, wobei die zweite zusätzliche eingegrabene Diffusionsleitung einen eingegrabenen Diffusionsbereich des ersten Leitfähigkeitstyps für ein Steuergate umfaßt, und eine Isolationsstruktur umfaßt, welche die erste zusätzlich eingegrabene Diffusionsleitung gegenüber der zweiten zusätzlichen eingegrabenen Diffusionsleitung isoliert. Speichereinrichtung nach Anspruch 18, wobei die Isolationsstruktur einen dotierten Bereich oder dotierte Bereiche in dem Substrat aufweist, welche einen hohen Schwellwert für parasitäre Transistoren unterhalb der Floating-Gates der Spalte bewirken. Speichereinrichtung nach Anspruch 18, wobei die Isolationsstruktur ein Dielektrikum unter den Floating-Gates der Spalte aufweisen.






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