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Dokumentenidentifikation DE112004002641T5 14.12.2006
Titel Verfahren zur Herstellung eines verformten FinFET-Kanals
Anmelder Advanced Micro Devices, Inc., Sunnyvale, Calif., US
Erfinder Xiang, Qi, San Jose, Calif., US;
Pan, James N., Fishkill, N.Y., US;
Goo, Jung-Suk, Stanford, Calif., US
Vertreter Grünecker, Kinkeldey, Stockmair & Schwanhäusser, 80538 München
DE-Aktenzeichen 112004002641
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA
Sprache des Dokument EN
WO-Anmeldetag 21.12.2004
PCT-Aktenzeichen PCT/US2004/043106
WO-Veröffentlichungsnummer 2005071728
WO-Veröffentlichungsdatum 04.08.2005
Date of publication of WO application in German translation 14.12.2006
Veröffentlichungstag im Patentblatt 14.12.2006
IPC-Hauptklasse H01L 21/336(2006.01)A, F, I, 20060803, B, H, DE

Beschreibung[de]
Gebiet der Erfindung

Die vorliegende Erfindung betrifft im Allgemeinen integrierte Schaltungen (IC's) und Verfahren zur Herstellung integrierter Schaltungen. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung integrierter Schaltungen mit Transistoren mit einem stegförmigen bzw. finneförmigen Kanalgebiet oder FinFET's bzw. StegFET's.

Hintergrund der Erfindung

Integrierte Schaltungen (IC's), etwa integrierte Schaltungen mit sehr hohem Integrationsgrad (ULSI), können bis zu einer Million Transistoren oder mehr aufweisen. Die ULSI-Schaltung kann komplementäre Metalloxid-Halbleiter- (CMOS) Feldeffekttransistoren (FET's) aufweisen. Derartige Transistoren können Halbleitergates aufweisen, die über einem Kanalgebiet und zwischen einem Source- und einem Draingebiet angeordnet sind. Das Source-Gebiet und das Drain-Gebiet sind typischerweise stark mit einem p-Dotiermittel (beispielsweise Bor) oder einem n-Dotiermittel (z. B. Phosphor) dotiert.

Wenn die Transistoren kleiner werden, ist es vorteilhaft, die Ladungsträgerbeweglichkeit in dem Kanalgebiet zu erhöhen. Das Erhöhen der Ladungsträgerbeweglichkeit vergrößert die Schaltgeschwindigkeit des Transistors. Es wurden Kanalgebiete vorgeschlagen, die aus anderen Materialien als Silizium hergestellt sind, um die Ladungsträgerbeweglichkeit zu erhöhen. Beispielsweise wurden konventionelle Dünnschichttransistoren, in denen typischerweise Polysiliziumkanalgebiete verwendet werden, auf einer Silizium/Germanium-(SiGe) Epitaxieschicht über einem Glas (beispielsweise SiO2) Substrat hergestellt. Die Si-Ge-Epitaxie-Schicht kann mittels einer Technik hergestellt werden, in der eine Halbleiterdünnschicht, etwa amorphes Siliziumhydrid (a-Si:H), amorphes Germaniumhydrid (a-Ge:H) oder dergleichen geschmolzen und unter Einstrahlung gepulster Laserstrahlung kristallisiert wird.

In einem Vollsubstratbauelement, etwa einem Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) kann die Verwendung von Si-Ge-Materialien eingesetzt werden, um die Ladungsträgerbeweglichkeit, insbesondere von Löchern zu erhöhen. Ein Siliziumkanalgebiet mit Zugverformung, etwa ein Siliziumkanal mit Germanium, kann eine Trägerbeweglichkeit aufweisen, die zwei bis fünf mal größer ist als in einem konventionellen Si-Kanalgebiet auf Grund der geringeren Ladungsträgerstreuung und auf Grund der geringeren Masse von Löchern in dem germaniumenthaltenden Material. Gemäß konventioneller Si-Ge-Herstellungsverfahren für Vollsubstratbauelemente wird mittels einer Dotierstoffimplantationsmolekularstrahlepitaxietechnik (MBE) eine Si-Ge-Epitaxie-Schicht hergestellt. Jedoch erfordert die MBE-Technik eine sehr komplizierte und teuere Anlage und ist für die Massenproduktion von IC's nicht einsetzbar.

Doppelgate-Transistoren, etwa vertikale Doppelgate-Silizium-auf-Isolator- (SOI) Transistoren oder FinFET's besitzen einen wesentlichen Vorteil im Hinblick auf einen hohen Durchlassstrom und eine hohe Widerstandsfähigkeit gegenüber Kurzkanaleffekten. In einem Artikel von Huang et al. mit dem Titel „FinFET im Bereich unter 50 nm: PMOS" (1999 IEDM) wird ein Siliziumtransistor erläutert, in welchem die aktive Schicht von einem Gate auf zwei Seiten umgeben ist. Jedoch können Doppelgatestrukturen in der Herstellung schwierig sein, wenn konventionelle IC-Herstellungsanlagen und Verfahren eingesetzt werden. Ferner kann das Strukturieren auf Grund der mit einem Siliziumsteg verknüpften Topographie schwierig sein. Bei geringen kritischen Abmessungen kann das Strukturieren unmöglich sein.

Beispielsweise kann eine Finnen- bzw. Stegstruktur über einer Schicht aus Siliziumdioxid angeordnet sein, wodurch eine SOI-Struktur erreicht wird. Konventionelle FinFET-SOI-Bauelemente besitzen eine Reihe von Vorteilen gegenüber Bauelementen, die unter Verwendung eines Halbleitersubstrataufbaus hergestellt sind, wozu eine bessere Isolation zwischen Bauelementen, geringe Leckströme, ein geringes ungewolltes Einschalten von CMOS-Elementen untereinander, eine geringere Chipkapazität und eine Verringerung oder Vermeidung einer Kurzkanalankopplung zwischen dem Source/Drain-Gebiet gehören. Obwohl die konventionellen FinFET-SOI-Bauelemente Vorteile gegenüber MOSFET's, die auf Halbleitervollsubstraten hergestellt sind, auf Grund ihres SOI-Aufbaus aufweisen, sind einige fundamentale Eigenschaften des FinFET's, etwa die Ladungsträgebeweglichkeit, die gleichen wie sie in anderen MOSFETS sind, da Sourcegebiet, Draingebiet und das Kanalgebiet des FinFET's typischerweise aus konventionellen Halbleitermaterialien eines Vollsubstrat-MOSFET's hergestellt sind (beispielsweise Silizium).

Die Stegstruktur von FinFET-SOI-Bauelementen kann unter mehreren unterschiedlichen Schichten angeordnet sein, wozu eine Photolackschicht, eine untenliegende antireflektierende Schicht (BARC) und eine Polysiliziumschicht gehören. Es können diverse Probleme bei einer derartigen Konfiguration auftreten. Die Photolackschicht kann über der Stegstruktur dünner sein. Im Gegensatz dazu kann die Polysiliziumschicht am Rand der Stegstruktur sehr dick sein. Die BARC kann an dem Rand der Stegstruktur dick sein. Eine derartige Konfiguration erfordert ein hohes Maß an Überätzung der BARC-Schicht und der Polysiliziumschicht. Derartige Erfordernisse führen zu einer Zunahme der Größe des Transistors.

Wenn FinFET-Strukturen hergestellt werden, ist es vorteilhaft eine Stegkanalstruktur mit einem hohen Aspektverhältnis zu erhalten. Ein höheres Aspektverhältnis für die Stegkanalstruktur ermöglicht es, dass ein höherer Strom durch den gleichen Anteil an topographischer Fläche fließt. Bislang war die Herstellung von FinFET's mit großem Aspektverhältnis bei der Massenherstellung nicht praktikabel.

Es besteht daher ein Bedarf für eine integrierte Schaltung oder ein elektronisches Bauelement, das Kanalgebiete mit einer höheren Trägerbeweglichkeit, einer größeren Immunität gegenüber Kurzkanaleffekten und einen höheren Durchlassstrom aufweist. Ferner besteht ein Bedarf für ein Verfahren zur Strukturierung von FinFET-Bauelementen mit kleinen kritischen Abmessungen. Des weiteren besteht ein Bedarf für ein Verfahren zur Herstellung verformter stegförmiger Siliziumkanäle für FinFET-Bauelemente. Ferner besteht ein Bedarf für ein FinFET-Bauelement mit großem Aspektverhältnis. Weiterhin besteht ein Bedarf für ein effizientes Verfahren zur Herstellung einer Stegstruktur mit einem hohen Aspektverhältnis. Es besteht ferner ein Bedarf für ein FinFET-Bauelement mit einem stegförmigen Kanalgebiet mit verformtem Halbleitermaterial. Des weiteren besteht ein Bedarf für einen Prozess zur Herstellung eines FinFET-Bauelements mit einem stegförmigen Kanal mit verformtem Halbleitermaterial.

Überblick über die Erfindung

Eine beispielhafte Ausführungsform betrifft ein Verfahren zur Herstellung eines stegförmigen Kanalgebiets. Das Verfahren umfasst: das Bereitstellen einer Verbindungshalbleiterschicht über einer isolierenden Schicht und das Bereitstellen eines Grabens in der Verbindungshalbleiterschicht. Das Verfahren umfasst ferner das Bereitstellen einer verformten Halbleiterschicht über der Verbindungshalbleiterschicht und innerhalb des Grabens. Der Graben ist mit dem stegförmigen Kanalgebiet verbunden. Das Verfahren umfasst ferner das Entfernen der verformten Halbleiterschicht über der Verbindungshalbleiterschicht und das Entfernen der Verbindungshalbleiterschicht, um die verformte Halbleiterschicht zu belassen, und das Bilden des stegförmigen Kanalgebiets. Wenn die verformte Halbleiterschicht entfernt wird, bleibt die verformte Halbleiterschicht innerhalb des Grabens zurück.

Eine weitere beispielhafte Ausführungsform betrifft ein Verfahren zur Herstellung einer FinFET-Kanalstruktur. Das Verfahren umfasst das Bereitstellen einer ersten Schicht über einer isolierenden Schicht über einem Substrat und das Vorsehen einer Öffnung in der ersten Schicht. Die erste Schicht umfasst Silizium und Germanium und die Öffnung erstreckt sich zu der isolierenden Schicht. Das Verfahren umfasst ferner das Bereitstellen eines verformten Materials in der Öffnung und das Entfernen der ersten Schicht, um das verformte Material zurückzulassen.

Eine noch weitere anschauliche Ausführungsform betrifft ein Verfahren zur Herstellung einer integrierten Schaltung mit einem Transistor auf Basis eines Stegs bzw. einer Finne. Das Verfahren umfasst die Schritte: Bereitstellen eines isolierenden Materials, Bereitstellen einer verformungsinduzierenden Schicht über dem isolierenden Material und Vorsehen einer Öffnung in der verformungsinduzierenden Schicht. Das Verfahren umfasst ferner das Bilden eines verformten Materials in der Öffnung durch selektive Epitaxie, Entfernen mindestens eines Teils der verformungsinduzierenden Schicht, um damit das verformte Material als eine Stegstruktur zurückzulassen, und das Bereitstellen einer Gatestruktur für die Stegstruktur.

Kurze Beschreibung der Zeichnungen

Es werden nunmehr beispielhafte Ausführungsformen mit Bezug zu den begleitenden Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente benennen, und:

1 ein Flussdiagramm ist, das beispielhafte Schritte in einem Prozess zur Herstellung eines Transistors auf Stegbasis für eine integrierte Schaltung gemäß einer beispielhaften Ausführungsform zeigt;

2 eine allgemeine schematische Draufsicht eines Teils einer integrierten Schaltung ist, die gemäß dem in 1 gezeigten Prozess gemäß einer beispielhaften Ausführungsform hergestellt wird;

3 eine schematische Querschnittsansicht des Bereichs der integrierten Schaltung ist, der in 2 dargestellt ist, entsprechend dem Schnitt 3-3 gemäß einer beispielhaften Ausführungsform;

4 eine schematische Querschnittsansicht des Bereichs der in 2 dargestellten integrierten Schaltung entlang der Linie 4-4 gemäß einer beispielhaften Ausführungsform ist;

5 eine schematische Querschnittsansicht eines Bereichs der in 3 dargestellten integrierten Schaltung ist, wobei eine isolierende Schicht über einem Substrat zur Verwendung in dem Prozess gezeigt ist, der in 1 dargestellt ist;

6 eine schematische Querschnittsansicht des Bereichs der in 5 gezeigten integrierten Schaltung ist, wobei die Abscheidung eines Verbindungshalbleiters gezeigt ist;

7 eine schematische Querschnittsansicht des Bereichs der in 6 gezeigten integrierten Schaltung ist, wobei die Herstellung eines Grabens gezeigt ist;

8 eine schematische Querschnittsansicht des Bereichs der in 7 gezeigten integrierten Schaltung ist, wobei ein epitaktischer Wachstumsprozess gezeigt ist;

9 eine schematische Querschnittsansicht des Bereichs der in 8 dargestellten integrierten Schaltung ist, wobei ein chemisch-mechanischer Poliervorgang gezeigt ist;

10 eine schematische Querschnittsansicht des Bereichs der in 9 gezeigten integrierten Schaltung ist, wobei ein selektiver Ätzprozess gezeigt ist;

11 eine schematische Querschnittsansicht des Bereichs der in 5 gezeigten integrierten Schaltung ist, wobei ein Gateoxidherstellungsvorgang gezeigt ist;

12 ein Flussdiagramm ist, das beispielhafte Schritte in einem weiteren Prozess zur Herstellung eines Transistors auf Basis eines Stegs für eine integrierte Schaltung gemäß einer beispielhaften Ausführungsform zeigt;

13 eine allgemeine schematische Draufsicht eines Bereichs einer weiteren integrierten Schaltung ist, die gemäß dem in 12 gezeigten Prozess gemäß einer weiteren beispielhaften Ausführungsform hergestellt wird;

14 eine schematische Querschnittsansicht des Bereichs der in 13 gezeigten integrierten Schaltung entlang der Linie 14-14 gemäß einer beispielhaften Ausführungsform ist, wobei der Maskierungsvorgang für den in 12 gezeigten Prozess dargestellt ist;

15 ein Flussdiagramm ist, das beispielhafte Schritte in einem weiteren Prozess zur Herstellung eines Transistors auf Stegbasis für eine integrierte Schaltung gemäß einer beispielhaften Ausführungsform zeigt;

16 eine schematische Querschnittsdarstellung eines Bereichs der integrierten Schaltung ist, die gemäß dem in 15 gezeigten Prozess hergestellt wird, wobei das Aufbringen eines Abstandsmaterials gezeigt ist; und

17 eine schematische Querschnittsansicht des in 16 gezeigten Bereichs ist, wobei der Vorgang des Entfernens des Abstandsmaterials zur Formung von Abstandshaltern in einer Öffnung gezeigt ist.

Detaillierte Beschreibung beispielhafter Ausführungsformen

1 ist ein Flussdiagramm, das beispielhafte Operationen in einem Verfahren oder einem Prozess 10 zum Strukturieren eines Transistors auf Stegbasis oder eines Steg- bzw. Fin-Feldfeldeffekttransistors (FinFET) zeigt. Das Flussdiagramm zeigt beispielhaft gewisse Schritte, die ausgeführt werden können. Zusätzliche Schritte, weniger Schritte oder Kombinationen von Schritten können in diversen anderen Ausführungsformen angewendet werden. Das Flussdiagramm 110 (12) zeigt eine alternative Ausführungsform, in der ein Maskierungsschritt angewendet wird, um Source- und Drain-Bereiche während des Ätzens zu schützen. Das Flussdiagramm (15) zeigt eine weitere alternative Ausführungsform, in welcher ein Abstandshalter verwendet wird, um das Aspektverhältnis der Stegstruktur zu vergrößern.

In 1 wird im Schritt 15 eine Scheibe mit einer Verbindungshalbleiterschicht bereitgestellt, die über einer isolierenden Schicht angeordnet ist. Die Scheibe kann käuflich erworben oder unter Anwendung von SIMOX (Sauerstoffimplantation in Silizium und Ausheizung) oder Scheibenverbundtechniken hergestellt werden. Im Schritt 25 wird die Verbindungshalbleiterschicht strukturiert, um einen Kanalgraben zu bilden. Im Schritt 45 wird eine Halbleiterschicht über dem Verbindungshalbleiter und in dem Graben gebildet. Der Graben in der Verbindungshalbleiterschicht besitzt vorzugsweise eine Unterseite, die bis zu der oberen Fläche der isolierenden Schicht reicht.

Im Schritt 55 des Prozesses 10 wird die Halbleiterschicht über der Verbindungshalbleiterschicht eingeebnet, wobei diese von einer obersten Fläche der Verbindungshalbleiterschicht entfernt wird, so dass diese im Graben verbleibt. Im Schritt 65 wird die Verbindungshalbleiterschicht entfernt, wodurch eine stegförmige Kanalstruktur oder ein Gebiet über der isolierenden Schicht verbleibt. Im Schritt 75 wird eine Gatestruktur vorgesehen, um einen Transistor auf Stegbasis fertigzustellen.

Mit Bezug zu den 2 bis 4 wird der Prozess 10 verwendet, um einen Bereich einer integrierten Schaltung 100 herzustellen, die einen Transistor auf Stegstruktur oder einen FinFET enthält. Die 2 bis 11, 13, 14 und 16 bis 17 sind nicht maßstabsgetreu. 3 und 4 sind so dargestellt, dass das große Aspektverhältnis gezeigt wird, das mit dem stegförmigen Kanalgebiet 152 verbunden ist. Jedoch sind die verbleibenden Figuren der Anschaulichkeit halber nicht so gezeichnet, dass das große Aspektverhältnis besonders betont wird. Zu beachten ist, dass die 1 bis 10 zur schematischen Darstellung vorgesehen sind und dass sie nicht verhältnistreue technische Zeichnungen sind. In 2 zeigt eine Draufsicht ein Sourcegebiet 22 und ein Draingebiet 24 auf gegenüberliegenden Seiten eines stegförmigen Kanalgebiets 152. Ein Gateleiter 166 ist über dem Kanalgebiet 152 und einer Gatedielektrikumsschicht 160, die auf drei Seiten des Kanalgebiets 152 angeordnet ist, vorgesehen. Wie man in 3 erkennen kann, besitzt der Gateleiter 166 eine u-förmige Querschnittsform und kann drei Seiten des stegförmigen Kanalgebiets 152 umgeben. Der Gateleiter 166 kann eine Metallschicht sein oder kann eine Polysiliziumschicht sein (beispielsweise eine dotierte Polysiliziumschicht). Alternativ kann der Leiter 166 nur benachbart zu lateralen Seiten 163 des Kanalgebiets 152 vorgesehen sein.

Die dielektrische Schicht 160 kann aus einem beliebigen geeigneten Material für die Verwendung in Gatestrukturen hergestellt sein. Die dielektrische Schicht 160 kann einen u-förmigen Querschnitt aufweisen und kann unterhalb des Leiters 166 angeordnet sein. In einer Ausführungsform wird die dielektrische Schicht 160 aus thermisch gewachsenem Siliziumdioxid gebildet. In einer weiteren Ausführungsform ist die dielektrische Schicht 160 eine Gatedielektrikumsschicht mit großem &egr;, eine Siliziumnitridschicht oder ein anderer Isolator. Die Schichten 160 und der Gateleiter 166 bilden eine Gatestruktur auf den lateralen Seiten 163 und über einer Oberseitenfläche 167 des stegförmigen Kanalgebiets 152. Das Kanalgebiet 152 kann eine Zugverformung mittels eines epitaktischen Wachsens erhalten, das von einer Verbindungshalbleiterschicht, etwa einer Silizium/Germanium-Schicht, gespeist wird.

In 4 sind das Sourcegebiet 22 und das Draingebiet 24 von der dielektrischen Schicht 160 auf allen Seiten bedeckt. In einer weiteren Ausführungsform bedeckt die Schicht 160 lediglich das Kanalgebiet 152 und ist nur unter dem Gateleiter 166 vorgesehen. Wie in 2 gezeigt ist, überlappt der Gateleiter 166 das Sourcegebiet und das Draingebiet 22, 24 nicht. Jedoch kann der Gateleiter 166 auch an den Grenzen 32 und 34 vorgesehen werden, und kann die Grenzen 32 und 34 überlappen, wenn eine geeignete Isolation vorgesehen wird.

Vorteilhafterweise besitzt das stegförmige Kanalgebiet 152 ein relativ großes Aspektverhältnis. Vorzugsweise besitzt das Gebiet 152 eine Höhe zwischen ungefähr 20 nm und 120 nm (beispielsweise eine Dicke), und eine Breite von ungefähr 5 nm bis 20 nm. Die Stegbreite wird durch die minimale Übergangsgatelänge (1/3 bis % der Gatelänge) bestimmt. In einer Ausführungsform beträgt das Aspektverhältnis ungefähr 4 bis 6. Größere Aspektverhältnisse für das Gebiet 152 liefern einen hohen Durchlassstrom für den Transistor in einer relativ kleinen Fläche.

Vorzugsweise ist das stegförmige Kanalgebiet 152 ein Siliziummaterial mit Zugverformung, das in dem Prozess 10, dem Prozess 110 oder dem Prozess 210 hergestellt wird. Der Leiter 166 kann eine Dicke von ungefähr 500 Angstrom bis 1000 Angstrom besitzen und die Gatedielektrikumsschicht 160 kann eine Dicke von ungefähr 10 Angstrom bis 50 Angstrom aufweisen. Obwohl dies in den 2 bis 4 nicht dargestellt ist, kann das Kanalgebiet 152 in einer Vielzahl unterschiedlicher Arten an Gatestrukturen eingesetzt werden. Die Gateleiter 166 und die dielektrische Schicht 160 sind nicht in einschränkender Weise dargestellt.

Vorzugsweise beträgt die Länge (von der Oberseite zur Unterseite in 2) von einem Ende des Sourcegebiets 22 zu einem Ende des Draingebiets 24 ungefähr 0,5 bis 1 &mgr;m und eine Breite (von links nach rechts des Kanalgebiets 152 in 2) des Sourcegebiets und des Draingebiets 24 liegt zwischen ungefähr 0,2 und 0,4 &mgr;m. Das Sourcegebiet 22 und das Draingebiet 24 enthalten ein verformtes Siliziummaterial, ein einkristallines Material oder ein Verbindungshalbleitermaterial. In einer Ausführungsform sind die Gebiete 22 und 24 aus dem gleichen Material wie das Gebiet 152 hergestellt. Die Gebiete 22 und 24 sind vorzugsweise mit einem n-Dotiermittel oder einem p-Dotiermittel mit einer Konzentration von 1014 bis 1020 Dotierstoffatome pro Kubikzentimeter dotiert.

Das stegförmige Kanalgebiet 152 ist über einer isolierenden Schicht 130 vorgesehen. Die isolierende Schicht 130 ist vorzugsweise eine vergrabene Oxidstruktur, etwa eine Siliziumdioxidschicht. In einer Ausführungsform besitzt die Schicht 130 eine Dicke von ungefähr 200 bis 2000 Angstrom. Die Schicht 130 kann über einer beliebigen Art an Substrat vorgesehen sein oder kann selbst ein Substrat repräsentieren.

In einer Ausführungsform wird die isolierende Schicht 130 über einer Halbleiterbasisschicht 150, etwa einer Siliziumbasisschicht, vorgesehen. Die Schichten 130 und 150 können ein Silizium- oder Halbleiter-auf-Isolator- (SOI) Substrat bilden. Alternativ kann das stegförmige Kanalgebiet 152 über anderen Arten von Substraten und Schichten vorgesehen werden. In der bevorzugten Ausführungsform ist das Kanalgebiet 152 jedoch über einer isolierenden Schicht, etwa einer vergrabenen Oxidschicht (BOX) über einem Siliziumsubstrat vorgesehen.

Der zu den Gebieten 22 und 24 zugeordneter Transistor stab-glockenförmige Struktur mit großen Anschlussgebieten für das Draingebiet 22 und das Sourcegebiet 24 aufweisen. Alternativ kann der Transistor einfach stabförmig sein. Die in 2 gezeigte Orientierung ist nicht einschränkend zu verstehen.

In 5 wird ein Substrat mit den Schichten 150 und 130 bereitgestellt. In den 5 bis 11 sind die diversen Schichten und Strukturen nicht maßstabstreu dargestellt und beinhalten nicht die große Höhe, die in den 3 bis 4 zu sehen ist. In 6 wird eine Schicht 140 über der Schicht 130 gemäß dem Schritt 15 des Prozesses 10 (1) bereitgestellt. In einer Ausführungsform kann die Schicht 140 durch chemische Dampfabscheidung (CVD) über der isolierenden Schicht 130 abgeschieden werden. Alternativ können die Schichten 130, 140 und 150 als ein SOI-Substrat bereitgestellt werden, in welchem die Schicht 140 Silizium/Germanium enthält.

Die Schicht 140 ist vorzugsweise eine Verbindungshalbleiterschicht oder eine verformungsinduzierende Halbleiterschicht, etwa eine Silizium/Germanium-Schicht. Die Schicht 140 ist vorzugsweise eine Mischung aus Si1-XGeX, wobei X ungefähr 0,2 ist und allgemeiner im Bereich von 0,1 bis 0,3 liegt. Es können diverse Verfahren eingesetzt werden, um die Schichten 140, 130 und 150 herzustellen. Die Schicht 140 wird vorzugsweise als eine Schicht mit einer Dicke von 20 nm bis 120 nm vorgesehen und induziert eine Verformung in dem nachfolgend gebildeten Gebiet 152.

In 7 wird eine Öffnung oder ein Graben 142 in der Schicht 140 gemäß dem Schritt 25 des Prozessors 10 (1) bereitgestellt. Vorzugsweise besitzt der Graben 142 eine Unterseite, die planar zu einer Oberseitenfläche 143 der Schicht 130 ist. Alternativ kann die Unterseite des Grabens 142 vor der Schicht 130 enden. Es können diverse Abmessungen für den Graben 142 in Abhängigkeit der Entwurfskriterien und der Systemparameter für den stegbasierten Transistor verwendet werden.

In einer Ausführungsform besitzt der Graben 142 eine Höhe von 20 bis 120 nm und eine Breite von ungefähr 5 bis 20 nm. Der Graben 142 entspricht im Wesentlichen den Abmessungen des stegförmigen Kanalgebiets 142. Ferner kann der Graben 142 eine Länge (senkrecht zur Zeichenebene der 7) im Bereich zwischen ungefähr 1,0 &mgr;m bis 1,5 &mgr;m und 1 &mgr;m aufweisen.

In einer Ausführungsform wird der Graben 142 in einem photolithographischen Prozess gebildet. In einem anschaulichen derartigen Prozess werden antireflektierende Beschichtungen, Hartmasken und Photolackmaterialien verwendet, um eine Schicht oder Schichten über der Schicht 140 zu strukturieren. Die strukturierte Schicht oder Schichten werden verwendet, um die Schicht 140 zum Herstellen des Grabens 142 selektiv zu ätzen.

In 8 wird eine Schicht 144 über der Schicht 140 im Schritt 45 des Prozesses 10 (1) gebildet. Vorzugsweise füllt die Schicht 144 den Graben 142 vollständig aus. Die Schicht 144 ist vorzugsweise eine Schicht mit einer Dicke von 40 bis 240 nm, der durch einen Wachstumsprozess hergestellt ist. In einer bevorzugten Ausführungsform wird die Schicht 144 durch einen selektiven Siliziumepitaxiewachstumsprozess unter Anwendung von Silan, Disilan und/oder Dichlorsilan (unter Anwendung von CVD oder MBE) gebildet.

Die Schicht 144 ist eine verformte Schicht auf Grund der Verbindungshalbleiterschicht (Silizium/Germanium) der Schicht 140. Seitenwände des Grabens 142 dienen als Saat- bzw. Schablonenmaterial für das kristalline Wachstum der Schicht 144. Das Silizium/Germanium-Gitter der Schicht 140 führt zu einer größeren Gitterkonstante des Siliziumgitters in der Schicht 144, wodurch eine Zugverformung in der Schicht 144 hervorgerufen wird. Folglich unterliegt das epitaktisch aufgewachsene Silizium der Schicht 144 einer Zugverformung.

Die Ausübung einer Zugverformung auf die Schicht 144 bewirkt, dass vier von sechs Siliziumvalenzbändern, die zu dem Siliziumgitter gehören, eine höhere Energie erhalten, und das zwei der Valenzbänder in ihrer Energie abnehmen. Als Folge von Quanteneffekten ist die effektive Elektronenmasse ungefähr 30% geringer, wenn diese die Bänder mit geringerer Energie des verformten Siliziums in der Schicht 144 durchlaufen. Als Folge davon wird die Ladungsträgerbeweglichkeit deutlich in der Schicht 144 erhöht, wodurch ein möglicher Anstieg von 80% oder mehr für Elektronen und 20% oder mehr für Löcher möglich ist. Die Zunahme der Beweglichkeit zeigt sich als dauerhaft für aktuelle Felder von bis zu 1,5 Megavolt/cm. Es wird angenommen, dass diese Faktoren einen Geschwindigkeitszuwachs des Bauelements von 35% ermöglichen, ohne dass eine Reduzierung der Größe erforderlich ist, oder dass eine 25%ige Verringerung der Leistungsaufnahme ohne Beeinträchtigung des Leistungsverhaltens möglich ist.

In 9 unterliegt die Schicht 144 einem Abtragungsschritt im Schritt 55 des Prozesses 10 (1). In einer Ausführungsform wird ein chemisch-mechanischer Poliervorgang angewendet, um die gesamte Schicht 144 direkt über der Schicht 130 zu entfernen. Die Natur des CMP-Vorgangs ermöglicht es, dass die Schicht 144 in der Öffnung oder dem Graben 142 verbleibt, um damit das Kanalgebiet 152 zu bilden. Alternativ kann ein Ätzprozess angewendet werden, um die Schicht 144 zu entfernen.

Vorzugsweise wird der CMP-Prozess so beendet, dass die Schicht 144 eine Höhe von ungefähr 20 bis 120 nm von der Unterseite des Grabens 142 bis zur Oberseitenfläche 153 aufweist.

In 10 wird die Schicht 140 gemäß dem Schritt 165 des Prozesses 10 (1) entfernt. Vorzugsweise wird die Schicht 140 in einem Trockenätzprozess entfernt, der selektiv zu dem Material der Schicht 140 ist. In einer Ausführungsform ist der Trockenätzprozess selektiv zu Silizium/Germanium in Bezug auf Silizium. Die Schicht 140 kann mittels eines Nassätzprozesses oder isotropen Ätzprozesses entfernt werden. Die Ätztechnik ist nicht so selektiv für die Schicht 144, wodurch das stegförmige Kanalgebiet 152 zurückbleibt. Alternativ können Ätzverfahren zum Entfernen der Schicht 140 eingesetzt werden.

In 11 wird eine Gatedielektrikumsschicht 160 gemäß dem Schritt 75 des Prozesses 10 (1) gebildet. Die Schicht 160 kann chemisch aufgewachsen oder abgeschieden werden mit einer Dicke von ungefähr 10 bis 50 Angstrom und kann auf den drei freiliegenden Seiten des Kanalgebiets 152 gebildet werden. In den 3 und 4 wird die Schicht 166 vorgesehen, um die Gatestruktur zu vervollständigen. Die Schicht 166 kann eine 500 bis 1000 Angstrom dicke Polysiliziumschicht sein, die durch CVD abgeschieden wird.

Gemäß 12 ist der Prozess 110 ähnlich zu dem Prozess 10, wobei Schritte mit den letzten beiden Zahlen im Wesentlichen gleich sind. Jedoch enthält der Prozess 110 einen Schritt 165 zum Entfernen der Verbindungsschicht 140 mittels einer Source/Drain-Maske. Der Schritt 165 kann anstelle des Schritts 65 im Prozess 10 (1) ausgeführt werden.

Gemäß den 13 und 14 schützt im Schritt 165 des Prozesses 110 eine Maske 134 die Source- und Draingebiete 22 und 24 während des Schritts 165. In einer Ausführungsform werden das Sourcegebiet 22 und das Draingebiet 24 aus der Schicht 140 hergestellt, wodurch ein Silizium/Germanium-Material zur Beibehaltung einer Zugspannung auf dem Kanalgebiet 152 bereitgestellt wird. Auf diese Weise verhindert die Maske 134, dass die Schicht 140 an den Endpunkten entfernt wird (Gebiete 22 und 24 des stegförmigen Transistors). Alternativ können die Gebiete 22 und 24 aus einem Material entsprechend der Schicht 144 hergestellt sein, die durch die Maske 134 geschützt sind. Die Maske 134 kann eine photolithographische Maske, eine Hartmaske oder ein anderes geeignetes Material sein. In einer Ausführungsform ist die Maske 134 aus Siliziumdioxidmaterial oder Siliziumnitirdmaterial hergestellt.

In 14 sind die diversen Schichten und Strukturen nicht maßstabsgetreu gezeichnet und beinhalten nicht die große Höhe, die in den 3 bis 4 gezeigt ist. Ferner ist ein stabförmiger Transistor anstelle eines stab-glockenförmigen Transistors in den 13 bis 14 gezeigt.

Gemäß 15 ist ein Prozess 210 ähnlich zu den Prozessen 10 und 110, wobei Schritte mit den gleichen letzten beiden Ziffern im Wesentlichen gleich sind. Jedoch umfasst der Prozess 210 einen Schritt 227, in welchem ein Abstandsmaterial in dem Graben 225 aufgewachsen wird, um die Breite des Grabens zu reduzieren. Ein derartiger Schritt ermöglicht ein höheres Aspektverhältnis für das stegförmige Kanalgebiet 152. Der Schritt 227 kann nach den Schritten 25 und 125 und vor den Schritten 45 und 145 in den Prozessen 10 bzw. 110 ausgeführt werden.

Das Abstandsmaterial kann eine Verbindungshalbleiterschicht sein und kann das gleiche Material sein, wie es für die Schicht 140 verwendet wird. Das Abstandsmaterial kann selektiv in dem Graben 142 aufgewachsen werden oder kann über die gesamte obere Fläche der Schicht 140 hinweg sowie innerhalb des Grabens 142 aufgewachsen und anschließend selektiv entfernt werden.

Mit Bezug zu den 16 und 17 wird der Schritt 227 des Prozesses 210 nachfolgend erläutert. 16 und 17 sind nicht maßstabsgetreu und beinhalten nicht die große Höhe, die in den 3 bis 4 gezeigt ist. In dieser Ausführungsform bildet der Schritt 227 eine Schicht 151 des Verbindungshalbleitermaterials, etwa Silizium/Germanium mit der gleichen Anzahl an Germanium wie die Schicht 140. Die Schicht 151 wächst vorzugsweise auf lateralen Seitenwänden des Grabens 142 auf, um damit die Breite des Grabens 142 zu reduzieren. Die Schicht 151 ist vorzugsweise eine sehr dünne Schicht.

Vorzugsweise besitzt der Graben 142 eine ursprüngliche Breite von ungefähr 5 bis 10 nm. Die ursprüngliche Breite kann bis zu ungefähr 10 bis 30% oder mehr durch die Verwendung der Schicht 151 verringert werden.

In 17 wird die Schicht 151 von einer Oberseitenfläche der Schicht 140 entfernt. Alternativ kann die Schicht 151 belassen werden und kann im Schritt 265 ähnlich zu den Schritten 65 und 165 der Prozesse 10 und 110 entfernt werden. In einer Ausführungsform kann die Schicht 151 durch chemisch-mechanisches Polieren entfernt werden, wodurch die gesamte Schicht 151 und ein Teil der Schicht 140 entfernt werden. Nach dem Schritt 227 geht der Prozess 210 in ähnlicher Weise weiter wie die Prozesse 10 oder 110.

Die Schicht 151 kann durch chemische Dampfabscheidung, ALD oder andere Verfahren in Form einer konformen Schicht aufgebracht werden. Die Querschnittsansichten der 16 und 17 sind in der gleichen Konfiguration wie die 4 bis 9 gezeigt.

Es ist zu beachten, dass obwohl die detaillierten Zeichnungen, die speziellen Beispiele, Materialarten, Dicken und Abmessungen und die speziellen Werte, die angegeben sind, eine bevorzugte beispielhafte Ausführungsform der vorliegenden Erfindung repräsentieren, die bevorzugte beispielhafte Ausführungsform lediglich für anschauliche Zwecke gedacht ist. Das Verfahren und die Vorrichtung der Erfindung sind nicht auf die genauen Details und ihren offenbarten Bedingungen beschränkt. Diverse Änderungen können an den Details vorgenommen werden, ohne von dem Schutzbereich der Erfindung, die durch die folgenden Patentansprüche definiert ist, abzuweichen.

Zusammenfassung

Eine beispielhafte Ausführungsform betrifft ein Verfahren zur Herstellung einer FinFET-Kanalstruktur. Das Verfahren umfasst das Bereitstellen einer Verbindungshalbleiterschicht über einer isolierenden Schicht, das Bereitstellen eines Grabens in der Verbindungshalbleiterschicht und das Bereitstellen einer verformten Halbleiterschicht über der Verbindungshalbleiterschicht und in dem Graben. Das Verfahren umfasst ferner das Entfernen der verformten Halbleiterschicht von Oberhalb der Verbindungshalbleiterschicht, wodurch die verformte Halbleiterschicht innerhalb des Grabens zurückbleibt, und das Entfernen der Verbindungshalbleiterschicht, um die verformte Halbleiterschicht zu behalten und um das stegförmige Kanalgebiet zu bilden.


Anspruch[de]
Verfahren zur Herstellung eines stegförmigen Kanalgebiets (152), wobei das Verfahren umfasst:

Bereitstellen einer Verbindungshalbleitersicht (140) über einer isolierenden Schicht (130);

Bereitstellen eines Grabens (142) in der Verbindungshalbleiterschicht (140);

Bereitstellen einer verformten Halbleiterschicht (144) über der Verbindungshalbleiterschicht (140) und innerhalb des Grabens (142), wobei der Graben (142) dem stegförmigen Kanalgebiet (152) zugeordnet ist;

Entfernen der verformten Halbleiterschicht (144) über der Verbindungshalbleiterschicht (140), wodurch die verformte Halbleiterschicht (144) in dem Graben (142) verbleibt; und

Entfernen der Verbindungshalbleiterschicht (140), wobei die verformte Halbleiterschicht (144) verbleibt und das stegförmige Kanalgebiet (152) gebildet wird.
Verfahren nach Anspruch 1, das ferner umfasst: Bereitstellen eines Oxidmaterials (160) benachbart zu lateralen Seitenwänden des stegförmigen Kanalgebiets (152) und Bereitstellen eines Gateleiters (166) über dem Oxidmaterial (160). Verfahren nach Anspruch 1, wobei das stegförmige Kanalgebiet (152) Silizium aufweist, und wobei die Verbindungshalbleiterschicht (140) eine Silizium/Germanium-Schicht ist. Verfahren nach Anspruch 1, wobei der zweite Schritt des Entfernens eine Maske (134) verwendet wird, und wobei die Maske Bereiche der Verbindungshalbleiterschicht (140) für ein Sourcegebiet (22) und ein Draingebiet (24) schützt. Verfahren zur Herstellung einer FinFET-Kanalstruktur, wobei das Verfahren umfasst:

Bereitstellen einer ersten Schicht (140) über einer isolierenden Schicht (130) über einem Substrat, wobei die erste Schicht (140) Silizium und Germanium enthält;

Bereitstellen einer Öffnung (142) in der ersten Schicht (140), wobei sich die Öffnung (142) bis zu der isolierenden Schicht (130) erstreckt;

Bereitstellen eines verformten Materials (144) in der Öffnung 142); und

Entfernen der ersten Schicht (140), wobei das verformte Material (144) beibehalten wird.
Verfahren nach Anspruch 5, das ferner Bilden einer Gatedielektrikumsstruktur (160) entlang von Seitenwänden und einer Oberseite des verformten Materials (144) umfasst. Verfahren nach Anspruch 6, wobei das verformte Material (144) über der ersten Schicht (140) durch selektive Epitaxie bereitgestellt wird. Verfahren zur Herstellung einer integrierten Schaltung mit einem Transistor auf Stegbasis, wobei das Verfahren die Schritte umfasst:

Bereitstellen eines isolierenden Materials (130);

Bereitstellen einer verformungsinduzierenden Schicht (140) über dem isolierenden Material (130);

Bereitstellen einer Öffnung (142) in der verformungsinduzierenden Schicht (140);

Bilden eines verformten Materials (144) in der Öffnung (142) durch selektive Epitaxie;

Entfernen mindestens eines Bereichs der verformungsinduzierenden Schicht (140), um das verformte Material als eine Stegstruktur (153) beizubehalten; und

Vorsehen einer Gatestruktur (166) für die Stegstruktur (152).
Verfahren nach Anspruch 8, wobei die Öffnung (142) ungefähr 20 bis 120 nm breit ist. Verfahren nach Anspruch 5 oder 8, wobei der Schritt des Entfernens ein Ätzschritt selektiv zu Silizium/Germanium ist.






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