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Dokumentenidentifikation DE102005027369A1 28.12.2006
Titel Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises
Anmelder ATMEL Germany GmbH, 74072 Heilbronn, DE
Erfinder Dudek, Volker, Dr., 74336 Brackenheim, DE;
Graf, Michael, Dr., 71397 Leutenbach, DE;
Heid, Andre, 71672 Marbach, DE;
Schwantes, Stefan, Dr., 74080 Heilbronn, DE
DE-Anmeldedatum 14.06.2005
DE-Aktenzeichen 102005027369
Offenlegungstag 28.12.2006
Veröffentlichungstag im Patentblatt 28.12.2006
IPC-Hauptklasse H01L 27/092(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 21/762(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Integrierter Schaltkreis mit
- einem Bauelementebereich (240) mit zumindest einem NDMOS-Transistor (40) und zumindest einem PDMOS-Transistor (20) und
- einem Substrat (60, 60', 600, 600'), das von dem Bauelementebereich (240) durch ein Dielektrikum (50, 50', 500, 550) isoliert ist,
wobei der Bauelemetebereich (240), das Dielektrikum (50, 50', 500, 550) und das Substrat (60, 60', 600, 600') eine erste, auf eine Flächeneinheit (µm2) normierte Substratkapazität (C1, C11, C12) in einem ersten Bereich (A1, A1', 200) des PDMOS-Transistors (20) und eine zweite, auf diese Flächeneinheit (µm2) normierte Substratkapazität (C2) in einem zweiten Bereich (A2, 400) des NDMOS-Transistors (40) ausbilden und
wobei die erste, auf diese Flächeneinheit (µm2) normierte Substratkapazität (C1, C11, C12) gegenüber der zweiten, auf diese Flächeneinheit (µm2) normierte Substratkapazität (C2) reduziert ist.

Beschreibung[de]

Die vorliegende Erfindung betrifft einen integrierten Schaltkreis und ein Verfahren zur Herstellung eines integrierten Schaltkreises.

In so genannten Smart-Power-Schaltkreisen werden DMOS-Transistoren mit hohen Sperrspannungen, von beispielsweise 80 Volt und geringen Einschaltwiderständen von wenigen Milliohm verwendet. Zusätzlich sind in den Smart-Power-Schaltkreisen analoge und/oder digitale Schaltkreise zur Signalauswertung und Steuerung vorgesehen. Von den DMOS-Transistoren werden sowohl der N-Typ (NDMOS-Transistor) als auch der P-Typ (PDMOS-Transistor) verwendet.

Eine erste Aufgabe der vorliegenden Erfindung ist es, einen integrierten Schaltkreis mit einem NDMOS-Transistor und einem PDMOS-Transistor weiter zu entwickeln. Eine zweite Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines integrierten Schaltkreises mit einem NDMOS-Transistor und einem PDMOS-Transistor weiter zu entwickeln.

Die erste Aufgabe wird durch die Merkmale des unabhängigen Vorrichtungsanspruchs gelöst. Die zweite Aufgabe wird jeweils durch die Merkmale der unabhängigen Verfahrensansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.

Demzufolge ist zur Lösung der ersten Aufgabe gemäß dem unabhängigen Vorrichtungsanspruch ein integrierter Schaltkreis vorgesehen. Dieser integrierte Schaltkreis weist einen Bauelementebereich mit zumindest einem NDMOS-Transistor und zumindest einem PDMOS-Transistor auf. Der Bauelementebereich weist daher Halbleitergebiete, beispielsweise aus Silizium auf, die durch Strukturierung und Dotierung vorzugsweise als Source-Halbleitergebiet, Drain-Halbleitergebiet, sowie als Body-Halbleitergebiet und/oder als Driftzone ausgebildet sind. DMOS-Transistoren sind Feldeffekttransistoren, die beispielsweise zum Schalten oder Steuern von Lastströmen für Betriebsspannungen von beispielsweise größer 42 Volt ausgebildet sind. Der PDMOS-Transistor weist dabei ein p-dotiertes Source-Halbleitergebiet und eine p-dotiertes Drain-Halbleitergebiet auf, während der NDMOS-Transistor ein n-dotiertes Source-Halbleitergebiet und ein n-dotiertes Drain-Halbleitergebiet aufweist.

Weiterhin weist der integrierte Schaltkreis ein Substrat auf, das von dem Bauelementebereich durch ein Dielektrikum isoliert ist. Derartige vom Bauelementebereich isolierte Substrate werden auch als SOI (semiconductor on insulator) bezeichnet.

Der Bauelementebereich, das Dielektrikum und das Substrat bilden eine erste, auf eine Flächeneinheit normierte Substratkapazität in einem ersten Bereich des PDMOS-Transistors und eine zweite, auf diese Flächeneinheit normierte Substratkapazität in einem zweiten Bereich des NDMOS-Transistors aus. Eine Flächeneinheit, auf die die Substratkapazitäten normiert sind, ist beispielsweise 0,1 &mgr;m2, 1 &mgr;m2 oder 10 &mgr;m2. Durch diese Normierung ist sind die Substratkapazitäten daher maßgeblich von der Dicke des Dielektrikums und/oder der Dielektrizitätszahl (&mgr;r) abhängig.

Die erste, auf diese Flächeneinheit normierte Substratkapazität ist gegenüber der zweiten, auf diese Flächeneinheit normierte Substratkapazität reduziert.

Zwar ist es möglich, die erste Substratkapazität gegenüber der zweiten Substratkapazität durch die Verwendung eines anderen Dielektrikummaterials mit einer anderen Dielektrizitätszahl zu reduzieren, jedoch ist in einer ersten besonders vorteilhaften Weiterbildung der Erfindung vorgesehen, dass die erste, auf die Flächeneinheit normierte Substratkapazität gegenüber der zweiten auf die Flächeneinheit normierte Substratkapazität reduziert ist, indem das Dielektrikum in dem ersten Bereich des PDMOS-Transistors eine größere erste Dicke gegenüber einer zweiten Dicke des Dielektrikums in dem zweiten Bereich des NDMOS-Transistors aufweist.

In einer vorteilhaften Ausgestaltung dieser Weiterbildung ist vorgesehen, dass eine Breite des ersten Bereichs größer ist als die erste Dicke des Dielektrikums in diesem ersten Bereich. Vorzugsweise erstreckt sich dabei die Breite des erste Bereichs über einen Übergangsbereich zwischen dem n-dotierten Body und der p-dotierten Driftzone des PDMOS-Transistors.

Gemäß einer anderen Weiterbildungsvariante der Erfindung ist die erste, auf die Flächeneinheit normierte Substratkapazität gegenüber der zweiten auf die Flächeneinheit normierte Substratkapazität reduziert, indem das Substrat in dem ersten Bereich des PDMOS-Transistors lokal entfernt ist. In diesem ersten Bereich fehlt demzufolge das Substrat, während es im zweiten Bereich des NDMOS-Transistors verbleibt und dort vorteilhafterweise als Substratelektrode wirkt.

In einer vorteilhaften Ausgestaltung dieser Weiterbildungsvariante ist der erste Bereich ein Übergangsbereich einer N-Wanne und einer P-Wanne des PDMOS-Transistors. Bei angelegter Betriebsspannung definiert die P-Wanne vorzugsweise eine Driftzone, während die N-Wanne den Body definiert. Der Body kann beispielsweise über einen hoch n-dotierten Halbleiterbereich an ein gewünschtes Potential angeschlossen werden.

Gemäß einer bevorzugten Weiterbildung der Erfindung sind in dem ersten Bereich eine Mehrzahl von PDMOS-Transistoren und/oder in dem zweiten Bereich eine Mehrzahl von NDMOS-Transistoren ausgebildet. Die PDMOS-Transistoren sind vorteilhafterweise in dem ersten Bereich durch spezifische Designregeln örtlich beieinander gruppiert. Gleiches gilt für die NDMOS-Transistoren, die vorteilhafterweise in dem zweiten Bereich örtlich beieinander gruppiert sind. Bevorzugt ist der erste Bereich von NDMOS-Transistoren beabstandet.

Die Verfahrensaufgabe wird durch die folgenden beiden Erfindungsvarianten gelöst.

In einer ersten Variante ist ein Verfahren zur Herstellung eines integrierten Schaltkreises vorgesehen, indem ein Substrat, ein an das Substrat grenzendes Dielektrikum und ein an das Dielektrikum grenzendes Halbleitergebiet erzeugt werden. Zur Erzeugung können beispielsweise zwei Siliziumwafer aufeinander gebondet werden, wobei zumindest ein Wafer als Bondfläche eine Siliziumdioxidschicht aufweist. Das Halbleitergebiet des einen Wafers kann nachfolgend gedünnt werden.

In dem Halbleitergebiet werden zumindest ein NDMOS-Transistor und eine PDMOS-Transistor ausgebildet. Zur Ausbildung der Transistoren wird das Halbleitergebiet strukturiert und entsprechend des Typs des Transistors dotiert.

Zur Erzeugung des Dielektrikums wird dieses in einem ersten Bereich des PDMOS-Transistors dicker ausgebildet als in einem zweiten Bereich des NDMOS-Transistors. Die Ausbildung des Dielektrikum erfolgt dabei vorzugsweise zeitlich vor der Ausbildung der Transistorstrukturen.

In einer zweiten Variante ist ein Verfahren zur Herstellung eines integrierten Schaltkreises vorgesehen, indem ein, an einem Substrat angrenzendes Dielektrikum und ein durch das Dielektrikum vom Substrat isoliertes Halbleitergebiet erzeugt werden.

In dem Halbleitergebiet werden zumindest ein NDMOS-Transistor und ein PDMOS-Transistor ausgebildet. Zur Ausbildung der Transistoren wird das Halbleitergebiet strukturiert und entsprechend des Typs des Transistors dotiert.

In einem ersten Bereich unterhalb des PDMOS-Transistors wird das Substrat lokal, insbesondere durch Ätzung, entfernt. Zur lokalen Ätzung wird das Substrat beispielsweise mit einer Ätzmaskierung bedeckt, die lediglich das Substrat innerhalb des ersten Bereiches für einen Ätzangriff freilässt. Die Ätzung kann dabei vor oder nach der Ausbildung des PDMOS-Transistors erfolgen.

Im Folgenden wird die Erfindung in Ausführungsbeispielen anhand von Zeichnungen näher erläutert. Dabei zeigen

1 eine schematische Draufsicht auf einen integrierten Schaltkreis,

2 eine schematische Schnittansicht eines ersten Ausführungsbeispiels,

3 eine schematische Schnittansicht eines zweiten Ausführungsbeispiels,

4 eine erste schematische Schnittansicht nach einem Prozessschritt einer Herstellung eines integrierten Schaltkreises, und

5 eine zweite schematische Schnittansicht nach einem Prozessschritt einer Herstellung eines integrierten Schaltkreises.

In 1 sind in einer schematischen Draufsicht mehrere Bereiches 200, 300, 400 eines integrierten Schaltkreises dargestellt. In einem ersten Bereich 200 sind eine Mehrzahl von PDMOS-Transistoren angeordnet. In einem zweiten Bereich 400 sind eine Mehrzahl von NDMOS-Transistoren angeordnet. Zwischen diesem ersten Bereich 200 und diesem zweiten Bereich 400 ist ein dritter Bereich 300 mit analogen und/oder digitalen CMOS-Strukturen angeordnet, die mit den PDMOS-Transistoren und/oder den NDMOS-Transistoren in dem integrierten Schaltkreis zusammenwirken. Derartige integrierte Strukturen, die sowohl Leistungshalbleiter (PDMOS/NDMOS) als auch Niederleistungs-CMOS-Strukturen zur Auswertung und Steuerung aufweisen, werden auch als Smart-Power-Schaltkreise bezeichnet.

Weiterhin ist in 1 eine normierte Flächeneinheit von 1 &mgr;m2 im ersten Bereich 200 als auch im zweiten Bereich 400 schematisch dargestellt. Im Ausführungsbeispiel der 1 sind sowohl die PDMOS-Transistoren als auch die NDMOS-Transistoren gegenüber einem (in 1 nicht dargestellten) Substrat durch ein (in 1 nicht dargestelltes) Dielektrikum isoliert. Um eine Substratkapazität der PDMOS-Transistoren gegenüber dem Substrat zu reduzieren, ist unterhalb der PDMOS-Transistoren, in einem vierten Bereich 100 das Substrat entfernt. In dem Ausführungsbeispiel der 1 ist der vierte Bereich 100 dabei größer als der erste Bereich 200 und schließt diesen ersten Bereich 200 vollständig ein. Der vierte Bereich 100 ist zudem von dem zweiten Bereich 400 mit den NDMOS-Transistoren beabstandet. In dem Ausführungsbeispiel der 1 sind sämtliche PDMOS-Transistoren innerhalb des ersten Bereichs 200 örtlich zusammengelegt. Ebenso sind sämtliche NDMOS-Transistoren im zweiten Bereich 400 angeordnet und über in 1 nicht dargestellte Metallisierungsebenen mit dem ersten Bereich 200 und/oder dem dritten Bereich 300 verbunden.

2 zeigt einen integrierten Schaltkreis, der einen Bauelementebereich 240 mit einem NDMOS-Transistor 40 und einem PDMOS-Transistor 20 aufweist. Weiterhin weist der integrierte Schaltkreis ein Substrat 60 auf, das von dem Bauelementebereich 240 durch ein vergrabenes Dielektrikum 50 isoliert ist. In einem ersten Bereich A1 des PDMOS-Transistor 20 ist das Dielektrikum 50 mit einer größeren ersten Dicke dD1 gegenüber einer zweiten, kleineren Dicke dD2 des Dielektrikums 50 in einem zweiten Bereich A2 des NDMOS-Transistors 40 ausgebildet.

Dieser Aufbau bewirkt vorteilhafterweise eine erste kleinere Kapazität C1 zwischen dem ersten Bereich A1 des PDMOS-Transistors 20 und dem Substrat 60 gegenüber einer zweiten, größeren Kapazität C2 zwischen dem zweiten Bereich A2 des NDMOS-Transistors 40 und dem Substrat 60. Das Substrat 60 ist vorzugsweise aus Silizium. Im Ausführungsbeispiel der 2 ist der erste Bereich A1 ein erster Übergangsbereich zwischen einer P-Wanne 24 und einer N-Wanne 23 des PDMOS-Transistors 20. Der zweite Bereich A2 ist beispielsweise ein zweiter Übergangsbereich zwischen einer N-Wanne 44 und einer P-Wanne 43 des NDMOS-Transistors 40.

In dem Ausführungsbeispiel der 2 sind der PDMOS-Transistor 20 und der NDMOS-Transistor 40 durch einen mit einem weiteren Dielektrikum verfüllten Graben 20 40 voneinander isoliert.

Im Folgenden wird der Aufbau des PDMOS-Transistors 20 und des NDMOS-Transistors 40 kurz beschrieben. Der dargestellte Aufbau ist als bevorzugtes Ausführungsbeispiel für einen PDMOS-Transistor 20 beziehungsweise einen NDMOS-Transistor 40 schematisch skizziert.

Der PDMOS-Transistor 20 weist einen Source-Anschluss SP (Quelle) einen Gate-Anschluss GP (Tor) und einen Drain-Anschluss DP (Senke) auf. Der Source-Anschluss SP ist mit einem hoch p-dotierten Source-Halbleitergebiet 21 verbunden. Dieses Source-Halbleitergebiet 21 ist durch Implantation innerhalb einer N-Wanne 23 des PDMOS-Tranisstors 20 angeordnet. Der Drain-Anschluss DP ist mit einem hoch p-dotierten Drain-Halbleitergebiet 22 verbunden, das durch Implantation in einer P-Wanne 24 des PDMOS-Transistors 20 angeordnet ist. Die N-Wanne 23 und die P-Wanne 24 grenzen unterhalb eines Gate-Oxids 25 aneinander. Der Gate-Anschluss GP ist mit einer Gate-Elektrode 27 verbunden, die beispielsweise aus polykristallinem Silizium ausgebildet ist. Die Gate-Elektrode 27 ist dabei auf dem Gate-Oxid 25 und teilweise auf einem Feldoxid 26 angeordnet.

Der NDMOS-Transistor 40 weist einen Source-Anschluss SN (Quelle) einen Gate-Anschluss GN (Tor) und einen Drain-Anschluss DN (Senke) auf. Der Source-Anschluss SN ist mit einem hoch n-dotierten Source-Halbleitergebiet 41 verbunden. Dieses Source-Halbleitergebiet 41 ist durch Implantation innerhalb einer P-Wanne 43 des NDMOS-Transistors 40 angeordnet. Der Drain-Anschluss DN ist mit einem hoch n-dotierten Drain-Halbleitergebiet 42 verbunden, das durch Implantation in einer N-Wanne 44 des NDMOS-Transistors 40 angeordnet ist. Die P-Wanne 43 und die N-Wanne 44 grenzen unterhalb eines Gate-Oxids 45 aneinander. Der Gate-Anschluss GN ist mit einer Gate-Elektrode 47 verbunden, die beispielsweise aus polykristallinem Silizium ausgebildet ist. Die Gate-Elektrode 47 ist dabei auf dem Gate-Oxid 45 und teilweise auf einem Feldoxid 46 angeordnet.

Im Bereich A2 des NDMOS-Transistors 40 wirkt das vergrabene Dielektrikum 50 zusammen mit dem Substrat 60 wie eine zusätzliche Gate-Elektrode. Die Dicke dD2 des vergrabenen Dielektrikums 50, beispielsweise eines Siliziumdioxids, beeinflusst dabei die Durchbruchspannung des NDMOS-Transistors 40. Der NDMOS-Transistor 40 weist eine größte Drain-seitige Durchbruchspannung bei etwa 500 nm auf. Der PDMOS-Transistor weist seine größte Drain-seitige Durchbruchspannung hingegen bei mindestens 1000nm, vorzugsweise 2000nm Dielektrikumdicke dD1 auf. Der NDMOS-Transistor 40 profitiert dabei von der Verarmungsladung in der Driftzone, die durch die Siliziumsubstratelektrode 60 induziert wird (RESURF Effekt). Ein zu dickes vergrabenes Dielektrikum 50 schwächt diesen positiven Effekt ab.

Der PDMOS-Transistor 20 hingegen kann aufgrund der anderen Ladungsträgerpolarität nicht von dem RESURF-Effekt profitieren. Der Großteil der Verarmungsladung wird hier in der N-Wanne 23 und nicht in der Driftzone, die sich insbesondere in der P-Wanne 24 ausbildet, induziert. Die durch die Substratelektrode 60 induzierte Verarmungsladung in der N-Wanne 23 hat jedoch einen schädlichen Effekt auf die Durchbruchspannung des Drains des PDMOS-Transistors 20. Durch die Vergrößerung auf die Dicke dD1 des vergrabenen Dielektrikums 50 im ersten Bereich A1 beim PDMOS-Transistor 20 wird dieser Effekt der Verarmungsladung im ersten Bereich A1 reduziert. Hierzu ist, wie in 2 dargestellt, unterhalb des Übergangs von der n-dotierten N-Wanne 23 zur p-dotierten P-Wanne 24 die Dicke dD1 des Dielektrikums 50 lokal vergrößert. Die Dicke dD1 des Dielektrikums 50 beträgt in diesem ersten Bereich A1 vorzugsweise mindestens 1000nm. Die Ausdehnung dB des ersten Bereichs A1 beträgt vorzugsweise mindestens 7 &mgr;m.

Unterschiedliche Herstellungsmöglichkeiten für verschiedene Dielektrikumdicken sind in den 4 und 5 schematisch dargestellt. In 4 wird zunächst, das Dielektrikum 500 beispielsweise durch Oxidation oder Implantation von Sauerstoff mit einer ersten Dicke dD1' und mit einer zweiten geringeren Dicke dD2' auf dem Substrat 600 erzeugt. Ausgehend von Saatfenstern 760 als Kristallisationskeim wird eine amorphe Siliziumschicht zu monokristallinem Silizium 700 (c-Si) kristallisiert und so die Dielektrikagebiete 500 zwischen den Saatfenstern 760 durch monokristallines Silizium 700 zumindest teilweise überwachsen.

Eine andere Möglichkeit zeigt 5. Dabei wird wiederum ausgehend von einem, als Kristallisationskeim wirkenden Saatfenster 760' polykristallines Silizium 800 durch den lokalen Energieeintrag eines Laserstrahles 1000 zu monokristallinem Silizium 700' rekristallisiert. Die unterschiedlichen Dicken dD1'', dD2'' des Dielektrikums 550 wurden zuvor auf dem Substrat 600' ausgebildet.

Alternativ zur Vergrößerung der Dielektrikumdicke kann, wie in 3 dargestellt, das Substrat unterhalb des vergrabenen Dielektrikums 50' in einem ersten Bereich A1' entfernt werden. 3 zeigt daher einen Integrierten Schaltkreis, der einen Bauelementebereich 240 mit einem NDMOS-Transistor 40 und einem PDMOS-Transistor 20 aufweist. Weiterhin weist der integrierte Schaltkreis ein Substrat 60' auf, das von dem Bauelementebereich 240 durch ein vergrabenes Dielektrikum 50' isoliert ist. In einem ersten Bereich A1 des PDMOS-Transistors 20 ist das Substrat 60' in dem ersten Bereich A1' des PDMOS-Transistors 20 entfernt.

In dem Übergangsbereich zwischen P-Wanne 24 und N-Wanne 23 ist das Substrat 60' vorzugsweise auf eine Breite dR entfernt, die vorteilhafterweise breiter ist als die Dicke dD2 des Dielektrikums 50'. Das Substrat 60' kann beispielsweise mittels einer KOH-Ätzung entfernt werden. Dies führt zu einer weitgehenden Reduzierung des negativen Einflusses der Siliziumsubstratelektrode 60' auf den PDMOS-Transistor 20. Vorteilhafterweise ist vor der KOH-Ätzung das Substrat 60' auf eine Dicke von 200nm gedünnt worden.

Der durch die KOH-Ätzung im Substrat 60' entstehende Substrat-Graben 70 kann, wie in 3 dargestellt, freigelassen werden oder alternativ durch ein weiteres Dielektrikum verfüllt werden. Die verbleibenden (parasitären) Kapazitäten C11 und C12 zu dem außerhalb des Substrat-Grabens 70 verbleibenden Substrat 60' sind dabei signifikant geringer als die Kapazität C2. Der erste Bereich A1', in dem das Substrat 60' entfernt ist, kann anders als in 3 dargestellt, größere Ausmaße, insbesondere die Grundfläche (200, siehe 1) aller PDMOS-Transistoren (20) umfassen.


Anspruch[de]
Integrierter Schaltkreis mit

– einem Bauelementebereich (240) mit zumindest einem NDMOS-Transistor (40) und zumindest einem PDMOS-Transistor (20) und

– einem Substrat (60, 60', 600, 600'), das von dem Bauelementebereich (240) durch ein Dielektrikum (50, 50', 500, 550) isoliert ist, wobei der Bauelementebereich (240), das Dielektrikum (50, 50', 500, 550) und das Substrat (60, 60', 600, 600') eine erste, auf eine Flächeneinheit (&mgr;m2) normierte Substratkapazität (C1, C11, C12) in einem ersten Bereich (A1, A1', 200) des PDMOS-Transistors (20) und eine zweite, auf diese Flächeneinheit (&mgr;m2) normierte Substratkapazität (C2) in einem zweiten Bereich (A2, 400) des NDMOS-Transistors (40) ausbilden, und

wobei die erste, auf diese Flächeneinheit (&mgr;m2) normierte Substratkapazität (C1, C11, C12) gegenüber der zweiten, auf diese Flächeneinheit (&mgr;m2) normierte Substratkapazität (C2) reduziert ist.
Integrierter Schaltkreis nach Anspruch 1, bei dem die erste, auf die Flächeneinheit (&mgr;m2) normierte Substratkapazität (C1) gegenüber der zweiten, auf die Flächeneinheit (&mgr;m2) normierte Substratkapazität (C2) durch eine größere erste Dicke (dD1, dD1', dD1'') des Dielektrikums (50, 500, 550) in dem ersten Bereich (A1) des PDMOS-Transistors (20) gegenüber einer zweiten Dicke (dD2, dD2', dD2'') des Dielektrikums (50, 500, 550) in dem zweiten Bereich (A2) des NDMOS-Transistors (40) reduziert ist. Integrierter Schaltkreis nach Anspruch 2, bei dem eine Breite (dB) des ersten Bereichs (A1) größer ist als die erste Dicke (dD1, dD1', dD1'') des Dielektrikums (50, 500, 550) in diesem ersten Bereich (A1). Integrierter Schaltkreis zumindest nach Anspruch 1, bei dem die erste, auf die Flächeneinheit (&mgr;m2) normierte Substratkapazität (C11, C12) gegenüber der zweiten auf die Flächeneinheit (&mgr;m2) normierte Substratkapazität (C2) reduziert ist, indem das Substrat (60') in dem ersten Bereich (A1') des PDMOS-Transistors (20) entfernt ist. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, bei dem der erste Bereich (A1, A1') ein Übergangsbereich einer N-Wanne (23) und einer P-Wanne (24) des PDMOS-Transistors (20) ist. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, bei dem in dem ersten Bereich (200) eine Mehrzahl von PDMOS-Transistoren (20) und/oder in dem zweiten Bereich (400) eine Mehrzahl von NDMOS-Transistoren ausgebildet ist. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, bei dem der erste Bereich (A1, A1', 200) von jedem NDMOS-Transistor (40) beabstandet ist. Verfahren zur Herstellung eines integrierten Schaltkreises, indem

– ein Substrat (60, 600, 600'), ein an das Substrat (60, 600, 600') grenzendes Dielektrikum (50, 500, 550) und ein an das Dielektrikum (50, 500, 550) grenzendes Halbleitergebiet (700, 700', 800) erzeugt werden,

– in dem Halbleitergebiet (700, 700', 800) zumindest ein NDMOS-Transistor (40) ausgebildet wird,

– in dem Halbleitergebiet (700, 700', 800) zumindest ein PDMOS-Transistor (20) ausgebildet wird, und

– das zur Erzeugung des Dielektrikums (50, 500, 550) dieses in einem ersten Bereich (A1) des PDMOS-Transistors (20) dicker ausgebildet wird als in einem zweiten Bereich (A2) des NDMOS-Transistors (40).
Verfahren zur Herstellung eines integrierten Schaltkreises, indem

– ein, an einem Substrat (60') angrenzendes Dielektrikum (50') und ein durch das Dielektrikum (50') vom Substrat (60') isoliertes Halbleitergebiet erzeugt werden,

– in dem Halbleitergebiet zumindest ein NDMOS-Transistor (40) ausgebildet wird,

– in dem Halbleitergebiet zumindest ein PDMOS-Transistor (20) ausgebildet wird, und

– in einem ersten Bereich (A1') unterhalb des PDMOS-Transistors das Substrat (60') lokal, insbesondere durch Ätzung, entfernt wird.






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