PatentDe  


Dokumentenidentifikation DE10219652B4 11.01.2007
Titel Speicherschaltung und Verfahren zum Betreiben einer Speicherschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Szczypinski, Kazimierz, Dipl.-Ing., 81549 München, DE;
Fischer, Helmut, Dr.-Ing., 82024 Taufkirchen, DE
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 02.05.2002
DE-Aktenzeichen 10219652
Offenlegungstag 20.11.2003
Veröffentlichungstag der Patenterteilung 11.01.2007
Veröffentlichungstag im Patentblatt 11.01.2007
IPC-Hauptklasse G11C 11/407(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/22(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf Speicherschaltungen, die einen Power-Down-Precharge-Modus aufweisen.

Bei vielen Anwendungen von Speicherschaltungen werden hohe Anforderungen an deren Energieverbrauch gestellt, wie z.B. bei Handys, Notebooks oder anderen derartigen tragbaren und in sich abgeschlossenen Vorrichtungen. Die meisten Speicherschaltungen, wie z.B. DDR-RAMs, SDRAM usw., umfassen deshalb einen Energiesparmodus, wie z.B. den sogenannten Power-Down-Precharge-Modus, bei dem alle Speicherbänke inaktiv sind und die meisten Komponenten der Speicherschaltung ausgeschaltet sind, die die Hauptfunktionen der Speicherschaltungen betreffen, wie z.B. den Empfang, die Verarbeitung und die Ausgabe von Lese- und Schreibbefehlen bzw. derer zugehöriger Daten- und Adreßsignale. Zur Sicherstellung der Minimalfunktionen während des Energiesparmodus, wie z.B. zum Verlassen desselben, muß weiterhin ein internes Taktsignal aus dem externen erzeugt werden, weshalb der Taktreceiver während des Power-Down-Precharge-Modus an ist. Aufgrund der Tatsache, daß derselbe für Hochgeschwindigkeitsanwendungen ausgelegt ist, ist der Stromverbrauch relativ hoch.

Die US 2001/0047493 A1 bezieht sich auf eine Speichervorrichtung mit mehreren Taktdomänen, bei der die Anschaltzeit der Domänen mit der Latenzzeit für den Speicherzugriff überlappt wird, um die Leistungssteuerung für den Benutzerzugriff auf den Speicherkern unmerklich zu machen. Eine Taktsteuerschaltung ist konfiguriert, um die Taktsignale selektiv zu den Taktdomänen zu leiten, so daß die Taktdomänen alle im Voraus zu und entsprechend dem aktiviert werden, wann die Taktdomänen für eine entsprechende Pipelinestufe unter den Pipelinestufen zum Zugreifen auf Daten benötigt werden, wobei alle Taktdomänen ausreichend im Voraus aktiviert werden, so daß eine Taktdomänenanschaltlatenz für den Datenzugriff unmerklich ist. Insbesondere werden Ausführungsbeispiele beschrieben, die es ermöglichen, den über einen Hauptsteuerbus zugeführten Takt dynamisch von schnell zu langsam gemäß den Datenbandbreiteanforderungen zu variieren. Bei einer dieser Ausführungen stellt eine Taktquelle sowohl einen schnellen als auch einen langsamen Takt bereit, von denen einer über einen Multiplexer einer Langsamtakteingangsschaltung und einer Schnelltakteingangsschaltung zugeführt wird. Jede Eingangsschaltung umfaßt einen entsprechenden Taktreceiver und eine DLL oder PLL. Die Eingangsschaltungen geben ihren Takt an einen Multiplexer aus, der seinerseits einen der beiden Takte an den Speicherkern ausgibt. Die beiden Multiplexer werden von einer Speicherbusaktivitätsüberwachungseinrichtung gesteuert, die zwischen dem langsamen und dem schnellen Takt aussucht und in dem Controller oder in einer Speicherverbindung oder einer anderen Einrichtung, die mit dem Bus verbunden ist, vorgesehen ist. Die Steuerung der Einrichtung sieht derart aus, daß sie, wenn der Verkehr auf den Bus eine vordefinierte Schwelle überschreitet, den schnellen Takt auswählt, und ansonsten den langsamen Takt auswählt, und dabei die jeweils unbenutzte Eingangsschaltung ausschaltet.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Speicherschaltung und ein Verfahren zum Betreiben derselben zu schaffen, so daß der Energieverbrauch verringert ist.

Diese Aufgabe wird durch eine Speicherschaltung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 8 gelöst.

Eine erfindungsgemäße Speicherschaltung umfaßt eine erste Taktreceiverschaltung zum Empfangen eines externen Taktsignals, zum Erzeugen eines ersten internen Taktsignals aus dem externen Taktsignal und das Ausgeben des ersten internen Taktsignals zur Verwendung innerhalb der Speicherschaltung, und eine zweite Taktreceiverschaltung zum Empfangen des externen Taktsignals und zum Erzeugen eines zweiten internen Taktsignals aus dem externen Taktsignal, wobei die zweite Taktreceiverschaltung stromsparender ist und dadurch eine größere Verzögerung als die erste Taktreceiverschaltung aufweist. Es ist ferner ein auf der Grundlage des ersten oder zweiten internen Taktsignals arbeitender Schaltungsblock zum Ausschalten der ersten Taktreceiverschaltung beim Vorliegen eines Power-Down-Precharge-Modus vorgesehen, wobei der Schaltungsblock auf der Grundlage des zweiten internen Taktsignals arbeitet, wenn die erste Taktreceiverschaltung ausgeschaltet ist.

Die Erfindung geht von einer Speicherschaltung aus, die zwei Taktreceiverschaltungen der oben genannten Art aufweist, und bei der bei Vorliegen eines Self-Refresh-Modus (Selbstauffrischungsmodus), also einem Modus, bei dem Daten in der Speicherschaltung gehalten und in regelmäßigen Abständen aufgefrischt werden sollen, auch wenn zu der Speicherschaltung externe Komponenten ausgeschaltet sind und kein externes Taktsignal an der Speicherschaltung anliegt, die erste Taktreceiverschaltung durch einen Schaltungsblock ausgeschaltet wird, so daß der auf der Grundlage des ersten oder des zweiten internen Taktsignals arbeitende Schaltungsblock auf der Grundlage des zweiten internen Taktsignals arbeitet, wobei aber bei dieser Speicherschaltung im Power-Down-Precharge-Modus (Leistung-Herunter-Vorspannung-Modus) der Schaltungsblock auf der Grundlage des ersten internen Taktsignals von der ersten Taktreceiverschaltung arbeitet.

Die vorliegende Erfindung sieht jetzt vor, daß der Schaltungsblock der Speicherschaltung auch beim Power-Down-Precharge-Modus auf der Grundlage des zweiten internen Taktsignals der zweiten Taktreceiverschaltung arbeitet und die erste Taktreceiverschaltung bei Vorliegen des Power-Down-Precharge-Modus ausschaltet. Der Power-Down-Precharge-Modus ist ein Betriebsmodus der Speicherschaltung, bei dem bis auf die beiden Taktreceiver im wesentlichen alle Eingangspuffer bzw. -buffer sowie die Ausgangspuffer deaktiviert sind. Lohnend, also energiesparend, ist der Power-Down-Precharge-Modus insbesondere dann, wenn auch die DLL ausgeschaltet wird, wie z.B. automatisch bei Eintritt in den Power-Precharge-Modus, wodurch zusätzlich Strom gespart wird. Bisher war diese Möglichkeit im Endeffekt jedoch nicht praktikabel bzw. lohnenswert, da die DLL sehr viele Zyklen, nämlich etwa 200, benötigt, um einzuschwingen. Neuere DLL fangen sich jedoch in wenigen, wie z.B. zwei, Takten, so daß insgesamt ein Ausschalten des schnelleren Taktreceivers auch im Power-Down-Precharge-Modus lohnenswert ist.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß beim Power-Down-Precharge-Modus ein reduzierter Stromverbrauch erzielt werden kann, indem zum Erzeugen des internen Taktsignals aus dem externen Taktsignal anstatt der schnelleren, d.h. eine kürzere Verzögerung aufweisenden Taktreceiverschaltung, die üblicherweise bei den anderen Betriebsmodi, wie z.B. Lesen und Schreiben, aufgrund der hohen Geschwindigkeitsanforderungen verwendet wird, eine langsamere Taktreceiverschaltung verwendet wird, die ein ebenfalls ein weiteres internes Taktsignal aus dem externen Taktsignal erzeugt, aber einen geringeren Stromverbrauch und dadurch eine größere Verzögerung als die erste Taktreceiverschaltung aufweist. Die durch die langsamere Taktreceiverschaltung bewirkte größere Verzögerung ist beim Power-Down-Precharge-Modus akzeptabel, da ja Lese- und Schreibvorgänge bei diesem Modus ohnehin unterbleiben.

Bevorzugte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigt

die einzige Figur ein Blockschaltbild des wesentlichen Teils einer Speicherschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

In der Figur ist ein Teil einer Speicherschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt, der allgemein mit 10 angezeigt ist und demjenigen Teil 10 der Speicherschaltung entspricht, der für die Erzeugung des internen Takts und gewisser Steuerungen während des Power-Down-Precharge-Modus zuständig ist, wie es im folgenden detailliert erörtert werden wird. Darüber hinaus kann die Speicherschaltung ferner andere Komponenten aufweisen, die in der Figur nicht gezeigt sind, wie z.B. Speicherbänke, in denen die eigentlichen Daten gespeichert sind, Spalten- und Bankdecoder bzw. -decodierer zum Adressieren der Speicherzellen beim Beschreiben bzw. Auslesen, Register zum Zwischenspeichern verschiedener Daten, einen Befehlsdecoder bzw. -decodierer, der die ankommenden Befehle in entsprechende interne Steuersignale umwandelt, und dergleichen.

Die in der Figur zum Teil gezeigte Speicherschaltung stellt einen DDR-RAM (DDR = Double Data Rate = Doppelte Datenrate) dar, der mit zwei zueinander invertierten externen Takteingangssignalen VCLK und bVCLK betrieben wird. Der gezeigte Teil des DDR-RAM umfaßt einen ersten Taktreceiver 12, einen zweiten Taktreceiver 14, einen Schaltungsblock 16 sowie einen Multiplexer 18. Ein Takteingang des Taktreceivers 12 und ein Takteingang des Taktreceivers 14 sind mit einem Takteingang 20 zum Empfangen des externen Taktsignals VCLK und des dazu invertierten externen Taktsignals bVCLK verbunden. Ein erster Taktausgang des Taktreceivers 12 und ein Taktausgang des Taktreceivers 14 sind mit zwei Eingängen des Multiplexers 18 verbunden. Beide der Taktreceiver 12 und 14 erzeugen aus den externen Taktsignalen VCLK bzw. bVCLK ein internes Taktsignal und geben dasselbe an den Multiplexer 18 aus, wobei jedoch der Multiplexer 12 eine kleinere Verzögerung aufweist als der Taktreceiver 14. Der Taktreceiver 12 weist ferner einen zweiten Taktausgang auf, an dem derselbe ein zu dem von demselben erzeugten internen Taktsignal CLK invertiertes internes Taktsignal bCLK ausgibt. Wie es bei 22 durch Pfeile angedeutet ist, sind beide Ausgänge des Taktreceivers 12 zur Verwendung innerhalb des DDR-RAMs mit weiteren Komponenten verbunden, wie z.B. mit einer DLL (nicht gezeigt) (DDL = Delay Locked Loop = Verzögerungsverriegelungsschleife) zur Erzeugung eines Taktausgabesignals aus den internen Taktsignalen CLK und bCLK zur Ausgabe von Daten an einem Ausgang (nicht gezeigt) des DDR-RAM. Ein Ausgang des Multiplexers 18 ist mit einem Takteingang des Schaltungsblocks 16 verbunden.

Ein weiterer Eingang des Schaltungsblocks 16 ist mit einem Eingang 24 der Speicherschaltung verbunden, um ein Signal VCKE zu empfangen, welches sich in einem logisch niedrigen Zustand befindet, wenn bestimmte Betriebsmodi des DDR-RAM vorliegen, zu denen ein Power-Down-Modus und ein Self-Refresh-Modus gehören, die im folgenden näher erörtert werden, während es sich ansonsten in einem logisch hohen Zustand befindet. An einem weiteren Eingang erhält der Schaltungsblock 16 ein Self-Refresh-Enable- (SRE-) Signal, welches bei Vorliegen eines Self-Refresh-Modus einen logisch niedrigen Zustand und bei Vorliegen eines Power-Down-Modus einen logisch hohen Zustand aufweist, wodurch folglich die beiden Betriebsmodi Self-Refresh-Modus und Power-Down-Modus für den Schaltungsblock 16 unterscheidbar sind. An einem weiteren Eingang erhält der Schaltungsblock 16 ein Signal BAS (Bank-Aktiv-Signal), welches dem Schaltungsblock 16 anzeigt, ob eine Bank des DDR-RAM aktiv ist, oder ob alle Bänke inaktiv sind. Wie es im folgenden näher erörtert werden wird, ist durch dieses Signal die Unterscheidung des Power-Down-Active-Modus von dem Power-Down-Precharge-Modus, welches beide Power-Down-Modi sind, für den Schaltungsblock 16 möglich.

Darüber hinaus umfaßt der Schaltungsblock 16 drei Steuerausgänge. Ein erster Steuerausgang ist mit einem Steuereingang des Multiplexers 28 verbunden, so daß der Schaltungsblock 16 über ein Signal CLKMUX den Multiplexer 18 steuern kann, welches der beiden internen Taktsignale, nämlich das von dem Taktreceiver 12 oder das von dem Taktreceiver 14, an dem Takteingang des Schaltungsblocks 16 angelegt wird. Der zweite und der dritte Steuerausgang des Schaltungsblocks 16 sind mit einem ersten und einem zweiten Steuereingang des Taktreceivers 12 verbunden, um über ein Signal RCVEN den Taktreceiver 12 ein- bzw. auszuschalten bzw. über ein Signal OEN die beiden Ausgänge des Taktreceivers 12 ein- bzw. auszuschalten. Ein weiterer Ausgang des Schaltungsblocks 16 ist vorgesehen, um ein Signal CKEA auszugeben, das, wie es im folgenden erörtert werden wird, ein mit dem internen Taktsignal des Taktreceivers 12 oder des Taktreceivers 14 synchronisierte Form des Signals VCKE darstellt.

Nach dem im vorhergehenden der Aufbau des Speicherschaltungsteils 10 beschrieben worden ist, wird im folgenden die Funktionsweise desselben beschrieben. Beide Taktreceiverschaltungen 12 und 14 sind vorgesehen, um aus dem externen Taktsignal VCLK bzw. dem dazu invertierten bVCLK ein internes Taktsignal bzw., in dem Fall des ersten Taktreceivers 12, zwei zueinander invertierte interne Taktsignale zu erzeugen. Der Taktreceiver 12 weist jedoch eine zu dem Taktreceiver 14 größeren Stromverbrauch auf. Aufgrund des kleineren Stromverbrauchs des Taktreceivers 14 weist derselbe eine größere Verzögerung auf als der Taktreceiver 12, dessen Verzögerung beispielsweise im Pikosekundenbereich liegt. Aus diesem Grund schaltet, wie es im folgenden näher erläutert werden wird, der Schaltungsblock 16 den Taktreceiver 12 bei Vorliegen eines Power-Down-Precharge-Modus aus, um eine Energieersparnis zu erzielen, da bei diesem Modus von der Speicherschaltung keine geschwindigkeitsintensiven Aufgaben zu erfüllen sind.

Der Schaltungsblock 16 erkennt das Vorliegen eines Power-Down-Precharge-Modus an den Signalen VCKE, SRE und BAS. Das Signal der VCKE zeigt den Beginn eines Power-Down-Modus oder eines Self-Refresh-Modus durch Wechsel von einem logisch hohen Zustand zu einem logisch niedrigen Zustand an. Der Power-Down-Modus ist ein Energiesparmodus, bei dem zumindest einige in der Figur nicht gezeigte Komponenten des RAMs deaktiviert sind, wie z.B. die im vorhergehenden erwähnten Spalten- bzw. Bankdecoder oder die anderen Eingangspuffer außer den Taktreceivern 12 und 14. Der Power-Down-Modus wird in zwei Arten unterteilt, die sich dadurch unterscheiden, ob alle Bänke inaktiv sind oder nicht alle. Ein Power-Down-Precharge-Modus liegt vor, wenn der Power-Down-Modus auftritt bzw. das Signal VCKE von logisch Hoch auf Niedrig schaltet, während alle Bänke inaktiv sind. In Power-Down-Active-Modus liegt vor, wenn der Power-Down-Modus in einem Augenblick auftritt, da irgendeine Zeile in irgendeiner Bank des RAMs aktiv ist. Das BAS-Signal weist beispielsweise einen logisch niedrigen Zustand in dem Fall auf, daß keine Bank aktiv ist, und zeigt hierdurch den Power-Down-Precharge-Modus an, während das Signal BAS in einem logisch hohen Zustand ist, wenn eine Zeile in einer Bank aktiv ist, und hierdurch den Power-Down-Active-Modus anzeigt.

Zur Unterscheidung des Power-Down-Modus vom Self-Refresh-Modus dient das Self-Refresh-Enable-Signal, welches einen logisch hohen Zustand im Fall des Self-Refresh-Modus und ansonsten, oder aber zumindest während des Power-Down-Modus, einen logisch niedrigen Zustand aufweist. Das SRE-Signal wird beispielsweise von einem Befehlsdecodierer (nicht gezeigt) des DDR-RAMs auf einen Self-Refresh-Befehl hin von einem logisch niedrigen auf einen logisch hohen Zustand eingestellt. Der Self-Refresh-Befehl kann von beispielsweise einem mit dem DDR-RAM verbundenen Prozessor (nicht gezeigt) verwendet werden, um Daten in dem DDR-RAM zu halten, selbst wenn dem DDR-RAM externe Komponenten, wie z.B. den Prozessor, ausgeschaltet bzw. inaktiv ist. Wenn sich der DDR-RAM in dem Self-Refresh-Modus befindet, werden Daten in dem DDR-RAM auch ohne externe Taktung durch VCLK und bVCLK beibehalten. Der Power-Down-Modus und insbesondere der Power-Down-Precharge-Modus unterscheidet sich von dem Self-Refresh-Modus dadurch, daß der RAM während dieses Modus keine Aufgaben erfüllt, und infolge dessen alle anderen Eingangs- und Ausgangsbuffer außer den Taktreceivern 12 und 14 und außer dem Schaltungsblock 16 ausgeschaltet bzw. inaktiv sind. Bei beiden Betriebsmodi, dem Self-Refresh- und dem Power-Down-Precharge-Modus, muß während dieses Modus VCKE konstant auf einem logisch niedrigen Wert bleiben. Beim Self-Refresh-Modus können alle anderen Eingangssignale einen unbeachtlichen Wert (Don't Care) aufweisen, während dies beim Power-Down-Precharge-Modus nur für alle Signale außer dem externen Taktsignal VCLK bzw. bVCLK gilt. Da beim Self-Refresh-Modus auf jeden Fall die DLL (nicht gezeigt) ausgeschaltet wird, vergehen nach demselben auf jeden soviel Zyklen wie notwenig, bis die DLL eingeschwungen bzw. sich gefangen hat. Gemäß einem Ausführungsbeispiel geschieht das Ausschalten der DLL ebenfalls im Power-Down-Modus, wie z.B. automatisch bei Eintritt in den Power-Down-Precharge-Modus.

Der Schaltungsblock 16 überwacht folglich die Signale VCKE, SRE und BAS darauf hin, ob das Signal VCKE auf einen niedrigen Zustand wechselt, und, falls dies der Fall ist, das Signal SRE und das Signal BAS einen logisch niedrigen Zustand aufweisen. Sobald der Schaltungsblock 16 erkennt, daß sich der RAM in dem Power-Down-Precharge-Modus befindet, schaltet der Schaltungsblock 16 mittels der Signale RVCEN und OEN den schnelleren Taktreceiver 12 aus bzw. deaktiviert seinen Ausgang. Mittels des Steuersignals CLKMUX steuert der Schaltungsblock 16 den Multiplexer 18 derart, daß der Schaltungsblock 16 das Taktsignal von dem langsameren und stromsparenderen Taktreceiver 14 erhält. Von da an wird der Schaltungsblock 16 mit diesem Taktsignal betrieben, so daß der Schaltungsblock 16 in der Lage ist, zu erkennen, ob das Signal VCKE wieder auf einen logisch hohen Zustand zurückwechselt.

Dieses Zurückwechseln des Signals VCKE bedeutet das Verlassen des Power-Down-Precharge-Modus und wird von dem Schaltungsblock 16 taktsynchron zu dem Taktsignal des Taktreceivers 14 erfaßt.

In dem Fall, daß der Schaltungsblock 16 ein Verlassen des Power-Down-Precharge-Modus feststellt, schaltet derselbe mittels des Signals RCVEN den schnelleren Taktreceiver 12 ein und anschließend mittels des Signals OEN die Ausgänge des Taktreceivers 12 frei. Zur weiteren Nutzung des Signals VCKE innerhalb des DDR-RAMs stellt der Schaltungsblock 16 das Signal CKEA zur Verfügung. Der Schaltungsblock 16 erzeugt das Signal CKEA durch Abtasten bzw. Latchen des Signals VCKE mit dem internen Taktsignal, mit welchem der Schaltungsblock 16 über den Multiplexer 18 versorgt wird.

Auf die oben erörterte Weise wird durch Ausschalten des schnelleren Taktreceivers 12 in dem Power-Down-Precharge-Modus der Stromverbrauch reduziert. Wenn während des Power-Down-Precharge-Modus dafür gesorgt wird, daß die internen Taktsignale des schnellen Taktreceivers 12 CLK und bCLK oder aus denselben abgeleitete Taktsignale auf definierten Zuständen eingefroren werden, welche eine möglichst schnelle Reaktion des DDR-RAM beim Verlassen des Power-Down-Precharge-Modus ermöglichen, kann beispielsweise ein Abschalten der DLL erfolgen, wodurch eine weitere Stromersparnis erzielt wird. Dies kann beispielsweise durch eine entsprechende Einrichtung in dem Schaltungsblock 16 oder dem Taktreceiver 12 erzielt werden, die dafür sorgen, daß das Ausschalten des Taktreceivers 12 erst bei Erreichen dieser definierten Zustände geschieht und von da an durch eine weitere Einrichtung dafür gesorgt wird, daß diese Zustände während des Power-Down-Precharge-Modus beibehalten werden.

Wie oben beschrieben, kann das Abschalten der DLL (nicht gezeigt) des RAMs bei Eintritt in einen Power-Down-Modus automatisch veranlaßt werden. Nach Verlassen des Power-Down-Modus muß die DLL selbstverständlich wieder aktiviert werden. Vorzugsweise wird hierzu eine DLL verwendet, die sich in wenigen Takten, wie z.B. in zwei Takten, fängt. Auf diese Weise kann der Stromverbrauch weiter reduziert werden.

Im Bezug auf das vorhergehende Ausführungsbeispiel wird darauf hingewiesen, daß die vorliegende Erfindung auch bei anderen Speichertypen anwendbar ist, bei denen ein entsprechender Power-Down-Modus existiert, und das sich das vorhergehende Beispiel nur exemplarisch auf die DDR-RAMs bezog. Dementsprechend müssen die externen und die internen Taktsignale nicht zueinander komplementäre Signale sein, sondern können auch durch ein einziges Taktsignal dargestellt sein. Auch der Multiplexer 18 kann eventuell fehlen oder in den Schaltungsblock 16 integriert sein. Insbesondere sind die genannten logischen Zustände Hoch und Niedrig nur exemplarisch und ebenso umkehrbar. Ferner könnte auch der Schaltungsblock mit dem internen Taktsignal und dem dazu invertierten internen Taktsignal angesteuert werden.

10
Speicherschaltungsteil
12
Taktreceiver
14
Taktreceiver
16
Schaltungsblock
18
Multiplexer
20
Eingang
24
Eingang


Anspruch[de]
Speicherschaltung mit

einer ersten Taktreceiverschaltung (12) zum Empfangen eines externen Taktsignals, zum Erzeugen eines ersten internen Taktsignals aus dem externen Taktsignal und zum Ausgeben des ersten internen Taktsignals zur Verwendung innerhalb der Speicherschaltung;

einer zweiten Taktreceiverschaltung (14) zum Empfangen des externen Taktsignals und zum Erzeugen eines zweiten internen Taktsignals aus dem externen Taktsignal, wobei die zweite Taktreceiverschaltung (14) eine größere Verzögerung als die erste Taktreceiverschaltung (12) aufweist;

einem Schaltungsblock (16) zum Ausschalten der ersten Taktreceiverschaltung (12) beim Vorliegen eines Power-Down-Precharge-Modus, wobei der Schaltungsblock (16) einen Takteingang aufweist und auf der Grundlage eines dem Takteingang zugeführten Taktsignals arbeitet, um ein das Verlassen des Power-Down-Precharge-Modus anzeigendes Signal taktsynchron zu dem Taktsignal an dem Takteingang zu erfassen; und

einem Multiplexer (18) zum Zuführen entweder des ersten oder des zweiten internen Taktsignals zu dem Takteingang des Schaltungsblocks (16), wobei der Multiplexer (18) durch den Schaltungsblock (16) steuerbar ist,

wobei der Schaltungsblock (16) angepaßt ist, um den Multiplexer (18) derart zu steuern, daß der Multiplexer (18) dem Takteingang des Schaltungsblocks (16) während des Power-Down-Precharge-Modus das zweite interne Taktsignal zuführt.
Speicherschaltung gemäß Anspruch 1, bei der das externe Taktsignal aus einem ersten Teiltaktsignal und einem zweiten zu dem ersten invertierten Teiltaktsignal besteht. Speicherschaltung gemäß Anspruch 1 oder 2, bei der die erste Taktreceiverschaltung (12) angepaßt ist, um ferner ein zu dem ersten internen Taktsignal invertiertes Taktsignal zu erzeugen. Speicherschaltung gemäß einem der Ansprüche 1 bis 3, wobei die Speicherschaltung ein DDR-RAM ist. Speicherschaltung gemäß einem der Ansprüche 1 bis 4, die ferner folgendes Merkmal aufweist:

eine Einrichtung zum Sicherstellen, daß während des Power-Down-Precharge-Modus das erste interne Taktsignal auf einem vorbestimmten Zustand bleibt, der ein schnelleres Verlassen des Power-Down-Precharge-Modus der Speicherschaltung ermöglicht.
Speicherschaltung gemäß einem der Ansprüche 1 bis 5, bei der der Schaltungsblock (16) zusätzlich angepaßt ist, um bei Vorliegen des Power-Down-Precharge-Modus ferner die Ausgabe der ersten Taktreceiverschaltung (12) zu deaktivieren. Speicherschaltung gemäß einem der Ansprüche 1 bis 6, bei der der Schaltungsblock angepaßt ist, um das Vorliegen des Power-Down-Precharge-Modus aus einem oder mehreren Signalen zu erkennen, aus dem bzw. denen das Vorliegen oder Nicht-Vorliegen des Power-Down-Precharge-Modus erkennbar ist. Verfahren zum Betreiben einer Speicherschaltung mit folgenden Schritten:

Empfangen eines externen Taktsignal, Erzeugen eines ersten internen Taktsignals aus dem externen Taktsignal und Ausgeben des ersten internen Taktsignals zur Verwendung innerhalb der Speicherschaltung durch eine erste Taktreceiverschaltung;

Empfangen des externen Taktsignals und Erzeugen eines zweiten internen Taktsignals aus dem externen Taktsignal durch eine zweite Taktreceiverschaltung, wobei die zweite Taktreceiverschaltung eine größere Verzögerung als die erste Taktreceiverschaltung aufweist; und

Ausschalten der ersten Taktreceiverschaltung beim Vorliegen eines Power-Down-Precharge-Modus durch einen Schaltungsblock, wobei der Schaltungsblock (16) einen Takteingang aufweist und auf der Grundlage eines dem Takteingang zugeführten Taktsignals arbeitet, um ein das Verlassen des Power-Down-Precharge-Modus anzeigendes Signal taktsynchron zu dem Taktsignal an dem Takteingang zu erfassen; und

Steuern eines durch den Schaltungsblock (16) steuerbaren Multiplexers (18) zum Zuführen entweder des ersten oder des zweiten internen Taktsignals zu dem Takteingang des Schaltungsblocks (16) durch den Schaltungsblock (16), so daß der Multiplexer (18) dem Takteingang des Schaltungsblocks (16) während des Power-Down-Precharge-Modus das zweite interne Taktsignal zuführt.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com