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Dokumentenidentifikation DE19513587B4 08.02.2007
Titel Speicherbauelement und Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements
Anmelder Micron Technology, Inc., Boise, Id., US
Erfinder Williams, Brett L., Boise, Id., US;
Schaefer, Scott E., Boise, Id., US
Vertreter Klunker, Schmitt-Nilson, Hirsch, 80797 München
DE-Anmeldedatum 10.04.1995
DE-Aktenzeichen 19513587
Offenlegungstag 19.10.1995
Veröffentlichungstag der Patenterteilung 08.02.2007
Veröffentlichungstag im Patentblatt 08.02.2007
IPC-Hauptklasse G11C 11/407(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/4072(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft ein Schreib-/Lese-Speicherbauelement und Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements.

Der im folgenden beschriebene technische Hintergrund bezüglich der Erfindung bezieht sich auf den MT48LC2M8S1, einen synchronen, dynamischen 16-Mega-Schreib-/Lese-Speicher (SDRAM), der in einer x8-Konfiguration organisiert ist. Der MT48LC2M8S1 ist intern aufgebaut als dualer 1-Mega-x8-SDRAM mit synchroner Schnittstellen- und Steuerlogik. Ein dualer 1-Mega-x8-SDRAM besitzt zwei Gruppen, und jede Gruppe umfaßt 8 Speicherfelder, von denen jedes Speicherfeld 1 Mega (1.048.576) Speicherzellen aufweist, die in Form einer Matrix aus elektrischen Schnittstellen von Reihen und Spalten angeordnet sind. SDRAMs stellen wesentliche Weiterentwicklungen bei der Betriebsleistung dynamischer Speicher dar.

Zwei maßgebliche Vorteile bzw. Weiterentwicklungsmerkmale des SDRAM sind dessen Fähigkeit; mit hoher Datengeschwindigkeit über eine automatische Spaltenadressen-Erzeugung synchron Daten zu liefern, und eine Verzahnung zwischen den internen Gruppen zu bewerkstelligen, um dadurch Voraufladezeit zu überdecken. Die Verzahnung zwischen den beiden offenen Gruppen erhöht die Wahrscheinlichkeit von "Seiten-Treffern". Die Verzahnung zwischen offenen Gruppen, die in einer Hochgeschwindigkeits-Burst-Betriebsart gekoppelt sind, kann in einigen Fällen einen "nahtlosen" Datenstrom liefern.

Bei dem Zugriff auf den SDRAM wird eine Steuerschaltung zyklisch betrieben, um auf eine der internen Gruppen (banks) des Speichers zuzugreifen. Eine typische synchrone Ausgestaltung liefert eine optimale Speicherleistung bei Niedrigspannungs-Speichersystemen (typischerweise 3,3V). Sämtliche Eingangs- und Ausgangssignale, ausgenommen das Taktfreigabesignal (CKE), sind mit dem Systemtakt synchronisiert. Die Vorderflanke des Systemtakts (CLK) liefert die Registrier-Auslösung, die den SDRAM synchronisiert.

Der SDRAM besitzt mehrere programmierbare Steuerbetriebs- oder Steueroperationsmerkmale. Der SDRAM muß zunächst initialisiert werden, und sein Betriebsartregister muß eingestellt werden, damit jedes programmierbare Steueroperationsmerkmal gemäß einer gewünschten Steueroperations-Option in Funktion ist, wobei die Steueroperations-Option auch als Steueroperations-Modus bezeichnet wird. Ist erst das Betriebsartregister eingestellt, kann auf den SDRAM zugegriffen werden.

Auf jedes Byte wird eindeutig zugegriffen durch Registrieren der 11 Reihenadressbits (AO–A10) über den Aktiv-Befehl, gefolgt vom Registrieren der 9 Spaltenadressbits (AO–A8) über einen READ- oder WRITE-Befehl, also einen Lese- oder einen Schreibbefehl. Die interne 25 Gruppenauswahl wird gesteuert durch ein Gruppenaktivierungssignal (BA; bank activate) während der Registrierung sowohl des Reihenadressimpulses (RAS; row address strobe) als auch des Spaltenadressimpulses (CAS; column address strobe), was den Zugriff auf die Gruppe gestattet, damit ein Lese-/Schreib-Zugriff bezüglich der Gruppe möglich ist. Diese Gruppenauswahl wird auch als Aktivierung der Gruppe bezeichnet. Die ausgewählte Gruppe wird auch als aktive oder aktivierte Gruppe (bank) bezeichnet.

Der SDRAIN1 erfordert getrennte Befehle für das Zugreifen und das Voraufladen einer Reihe. Nachdem eine Reihe in den SDRAM eingetaktet ist, wird die Gruppe aktiv und bleibt aktiv. D. h., der intern generierte RAS* bleibt aktiv, und die ausgewählte Reihe bleibt so lange offen, bis sie über den Voraufladebefehl zur Voraufladung veranlaßt wird. In dem Zusammenhang der vorliegenden Beschreibung bezeichnen die verwendeten Sternchen (*), beispielsweise RAS*, das Komplement des entsprechenden Signals, im vorliegenden Beispiel ist RAS* also das Komplement des entsprechenden Signals RAS. Ein ungewolltes Zugreifen auf eine andere Reihe in derselben Gruppe, während die vorhergehende Reihe immer noch aktiv ist, ist nicht zulässig und führt zu der Zerstörung der Speicherdaten in der verletzten Gruppe.

SDRAMs müssen in vorab festgelegter Weise eingeschaltet, d. h. an die Stromversorgung gelegt, und initialisiert werden. Betriebsprozeduren, die sich von den spezifizierten Prozeduren unterscheiden, könnten unerwünschte und nicht wiederholbare Inbetriebnahme-Betriebsarten zur Folge haben. Nachdem die Versorgungsspannung VCC und VCCQ gleichzeitig an die Kernlogik- und DQ-Pufferstifte angelegt ist, erfordert der SDRAM eine 100 Mikrosekunden dauernde Verzögerung, bevor irgendwelche Signale umschalten. Es wird empfohlen, daß während dieser Phase des Einschaltvorgangs sämtliche Eingänge HIGH gehalten werden.

Es muß davon ausgegangen werden, daß der SDRAM eingeschaltet wird, während sich sein Betriebsartregister in einem unbekannten Zustand befindet. Während der Initialisierung werden die Signale an den DQ-Stiften als Eingangsgrößen zum Programmieren der Schaltkreise verwendet. Es gibt eine Programmierschaltung für jedes programmierbare Steueroperationsmerkmal, und die Programmierschaltung programmiert den SDRAM für die gewünschte Steueroperations-Option in Abhängigkeit von den Ausgangssignalen des Betriebsartregisters. Damit muß das Betriebsartregister des SDRAM eingestellt sein, bevor irgendwelche Operationsbefehle ausgeführt werden.

Das Betriebsartregister ist ein nachwirkendes Register. D. h., wenn es einmal eingestellt ist, bleiben die Daten an seinen Ausgängen so lange erhalten, bis das Register zurückgestellt wird, oder bis das Bauelement von der Versorgungsspannung getrennt wird.

2 ist ein Abschnitt einer SDRAM-Schaltung aus dem Stand der Technik und umfaßt ein Betriebsartregister 3, welches programmiert wird, indem über die Adresseneingänge A0–A10 und ABA eines Adressenbusses 5 ein OP-Code geliefert wird, einhergehend mit einem in einer Hauptsteuerschaltung 7 erzeugten Befehl "Setzen Betriebsartregister". Das Betriebsartregister 3 beinhaltet 11 D-Flipflops, die den OP-Code an Betriebsartregister-Ausgangsknoten bei der Vorderflanke des Systemtakts zwischenspeichern, wenn das Betriebsartregister von dem Befehl "Setzen Betriebsartregister" freigegeben wird. Programmierschaltungen 8 wählen eine Steueroperations-Option für jedes programmierbare Steueroperationsmerkmal des SDRAM aus.

In 3 sind die Steueroperations-Optionen für jedes programmierbare Steueroperationsmerkmal in Relation zu dem OP-Code 9 dargestellt, der dazu dient, die gewünschte Steueroperations-Option zu generieren. Der OP-Code 9 wird dargestellt durch die Bits M0–M11. Die programmierbaren Steueroperationsmerkmale sind Burst-Länge, Burst-Typ, und Lese-Wartezeit; sie sind in den Tabellen 10, 15 bzw. 20 dargestellt. Andere programmierbare Steueroperationsmerkmale sind in der Tabelle 25 angegeben. Die programmierbaren Steueroperationsmerkmale in den Tabellen 10, 15 und 20 sind JEDEC-Normen (JEDEC = joint electron device engineering counsels). Die anderen programmierbaren Steueroperationsmerkmale gemäß Tabelle 25 sind hersteller- und anwendungsspezifisch, ausgenommen "Eintritt in die Testbetriebsart", welches einer Vereinbarung gemäß der JEDEC-Norm entspricht.

Die für das Merkmal der Lese-Wartezeit gemäß 20 ausgewählte Steueroperations-Option bestimmt sich durch den OP-Code M4 bis M6. Die sequentielle Steueroperations-Option oder die verzahnte Steueroperations-Option des Burst-Typ-Merkmals gemäß Tabelle 15 bestimmt sich durch das Bit M3. Die Operations-Option des Burst-Längen-Merkmals gemäß Tabelle 10 bestimmt sich durch die Bits M0 bis M2.

4 ist eine schematische Blockdiagramm-Darstellung zum Stand der Technik. Sie zeigt den SDRAM vom Typ MT48LC2M8S1, der auch in dem DRAM-Datenbuch von 1993 beschrieben ist, veröffentlicht von Micron Technology. Dieses Datenbuch wird hier durch Bezugnahme als inkorporiert betrachtet. Der Befehl zum Setzen des Betriebsartregisters erfolgt während des Leerlaufzustands durch Registrieren der Signale Chipauswahl* (CS*), Reihenzugriffsstrobe* (RAS*), Spaltenadressenstrobe* (CAS*) und Schreib-Freigabe* (WE*). Der Leerlaufzustand ist dann gegeben, wenn sämtliche internen RAS-Signale inaktiv sind, typischerweise hohen Pegel haben. Der Befehl zum Setzen des Betriebsartregisters wird in der Hauptsteuerschaltung 19 erzeugt. Der Betriebsartregister-Befehl, der Systemtakt und der OP-Code an den Adresseingangsstifen A0–A10 und BA werden sämtlich von dem Betriebsartregister 21 aufgenommen.

Bei der Lese-Wartezeit handelt es sich um ein programmierbares Steueroperationsmerkmal, welches von dem OP-Code an den Adresseingangsstiften A4–A6 in Verbindung mit dem Befehl zum Setzen des Betriebsartregisters definiert wird. Die Adressbits A4–A6 definieren die Anzahl von Taktzyklen, um die die Datenausgabe während eines Lese-Zyklus gegenüber dem zugehörigen CAS verzögert oder versetzt wird. Wartezeiten von 1, 2 oder 3 Takten sind gemäß Tabelle 20 in 3 verfügbar. Die Lese-Wartezeit garantiert, bei welchem Takt die Daten verfügbar sind, ungeachtet von der Taktgeschwindigkeit (TCK).

Der Burst-Typ ist ein programmierbares Steueroperations-Merkmal, welches durch den OP-Code am Adresseingangsstift A3 in Verbindung mit dem Befehl zum Setzen des Betriebsartregisters definiert wird. Das Adresseneingangsbit A3 definiert, welche Bursttyp-Option betroffen ist, wie aus der Tabelle 15 in 3 hervorgeht.

Die beiden Typen von Bursttyp-Optionen, die zur Auswahl zur Verfügung stehen, sind sequentiell und verzahnt. Sowohl der sequentielle als auch der verzahnte Ablauf liefern Bursts von 2,4 und 8 Zyklen. Darüber hinaus trägt die sequentielle Ablaufsteuerung die Option der vollen Seitenlänge.

Die Burst-Länge ist ein programmierbares Steueroperationsmerkmal, welches definiert wird durch den OP-Code an den Adresseingangsstiften AO–A2 in Verbindung mit dem Befehl zum Setzen des Betriebsartregisters. Adressbits 2 bis 0 definieren die Burst-Länge und sind in Tabelle 10 in 3 dargestellt.

Die Burst-Länge sorgt für einen durchgehenden Datenstrom, der mit der spezifizierten Speicherstelle während eines Lese- oder eines Schreibzugriffs beginnt. Burstlängen-Optionen von 2, 4, 8 oder Vollseiten-Zyklen können programmiert werden.

Nachdem das Betriebsartregister eines typischen SDRAM programmiert ist, werden zahlreiche Taktzyklen benötigt, um das Betriebsartregister neu zu programmieren, weil sämtliche Speichergruppen im inaktiven Zustand sein müssen. Wenn z.B. das Betriebsartregister des MT48LC2M8S 1 bei der Initialisierung auf einen sequentiellen Burst-Typ programmiert war, braucht es 11 Taktzyklen für die Neuprogrammierung des Betriebsartregisters auf einen verzahnten Burst-Typ, vergleiche 5, bei dem es sich um ein Impulsdiagramm handelt, welches die zahlreichen Taktzyklen veranschaulicht, die notwendig sind, um den zum Stand der Technik gehörigen MT48LC2M8S 1 umzuprogrammieren. Ähnliche Probleme ergeben sich, wenn die anderen Steueroperationsmerkmale des Betriebsartregisters umprogrammiert werden.

Die JEDEC-Norm fordert, daß der Typ der Ablaufsteuerung für das Betriebsartregister programmiert wird. Jedesmal, wenn der Typ der Ablaufsteuerung geändert werden soll, muß das Programmregister umprogrammiert werden. Bei jeder Umprogrammierung des Programmregisters sind mehrere Overhead-Zyklen erforderlich. Damit führt ein Wechsel der Art der Ablaufsteuerung während der Operation zu einer signifikanten Zeiteinbuße.

Aus Electronic Design, 22. Juli 1993, Seiten 55, 56, 60, 62, 64–66, 70 ist es zur Verkürzung von Befehlszykluszeiten bekannt, schnellere Speicherbauelemente-Systeme zu schaffen, die durch ihre höhere Arbeitsgeschwindigkeit garantieren, dass die CPU praktisch niemals auf den nächsten Befehl oder den nächsten Datenwert warten muss. Das verwendete Speicherbauelement ist das oben angesprochene synchrone DRAM. Diese Speicherbauelemente besitzen eine Hauptsteuerung, die aufgrund eines ersten und eines zweiten Befehls eine Initialisierung beziehungsweise eine Umprogrammierung von Steuerbetriebsmerkmalen vornimmt.

Aus Electronic Design, 18. Februar 1993, Seiten 45, 46, 48 und 49 sind mit einer Taktfrequenz von 100 MHz betriebene synchrone DRAMs bekannt, die ebenfalls für eine hohe Datentransfergeschwindigkeit ausgelegt sind. Eine Besonderheit bei diesen DRAMs soll darin bestehen, dass bei der Vorderflanke des Eingangs-Taktsignals sämtliche DRAM-Eingänge abgetastet werden und sämtliche DRAM-Ausgänge bei derselben Vorderflanke des Taktsignals Gültigkeit erhalten. Hierdurch soll bei jedem Taktzyklus ein E/A-Vorgang möglich sein.

Der Erfindung liegt die Aufgabe zugrunde, ein Speicherbauelement und Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements anzugeben, bei dem der zeitliche Aufwand zum Umprogrammieren des Speicherbauelements gesenkt und damit die Arbeitsgeschwindigkeit des Speicherbauelements gesteigert wird.

Gelöst wird diese Aufgabe durch die in den unabhängigen Ansprüchen angegebene Erfindung.

In einer Ausführungsform gemäß Anspruch 1 stellt sich die Erfindung dar als ein Speicherbauelement mit einer Hauptsteuerschaltung, die einen ersten und einen zweiten Befehl annimmt und eine Irnitialisierungs- und Neuprogrammierschaltung aufweist. Die Hauptsteuerschaltung generiert ansprechend auf den ersten Befehl ein Initialisierungssignal und ansprechend auf den zweiten Befehl ein Neuprogrammiersignal. Die Initialisierungs- und Neuprogrammierschaltung spricht an auf das Initialisierungssignal, um die Anfangsprogrammierung eines Steueroperationsmerkmals zu steuern, und spricht auf das Neuprogrammiersignal an, um eine Neuprogrammierung oder Umprogrammierung des Steueroperationsmerkmals zu steuern.

In einer weiteren Ausführungsform schafft die Erfindung ein Verfahren zum Programmieren einer Steuerbetriebsoption.

Eine Programmierschaltung in der Initialisier- und Neuprogrammierschaltung ist verantwortlich für die aktuelle Programmierung des Steuerbetriebsmerkmals. Bei einer Ausführungsform wird ein bei der Anfangsprogrammierung gegebenes Eingangssignal für die Programmierschaltung bei der Neuprogrammierung gekippt oder umgeschaltet.

Bei einer noch weiteren Ausführungsform enthält die Initialisier- und Neuprogrammierschaltung einen ersten Eingangsstift zum Annehmen eines ersten Informationsbits und einen zweiten Eingangsstift zum Annehmen eines zweiten Informationsbits. Eine Zwischenspeicherschaltung hält das erste Informationsbit an einem Zwischenspeicher-Ausgangsknoten während der Anfangsprogrammierung fest und hält das zweite Informationsbit während der Neuprogrammierung an dem Zwischenspeicher Ausgangsknoten fest. Eine Multiplexerschaltung sorgt für eine Multiplexbildung des ersten und des zweiten Informationsbits an einem Eingangsknoten der Zwischenspeicherschaltung. Die Programmierschaltung spricht auf die Ausgangssignale der Zwischenspeicherschaltung an, um das Steueroperationsmerkmal zu programmieren.

Eine interne Steuerzustandsmaschine innerhalb der Hauptsteuerschaltung überwacht Befehlssignale und generiert ein aktives Zustandssignal in Abhängigkeit eines Gruppen-Aktivierungsbefehls, und generiert ein Leerlaufzustandssignal bei Abwesenheit des Gruppenaktivierungsbefehls. Bei mindestens einer Ausführungsform wird das Umprogrammieren in Abhängigkeit des Aktiv-Zustandssignals durchgeführt.

Das erfindungsgemäße Verfahren minimiert die Zeit, die erforderlich ist, um das Betriebsartregister umzuprogrammieren, weil die Speichereinrichtung nicht in einen Ausgangszustand zurückkehren muß, bevor die Umprogrammierung stattfindet. Ein getrennter Befehl steuert die Umprogrammierung, nicht jedoch der Befehl, der die Anfangsprogrammierung steuert. Damit erhöht sich die Verarbeitungsgeschwindigkeit des Speicherbauelements.

Die Erfindung schafft ein Verfahren zum einleitenden Programmieren eines Speicherbauelements derart, daß eine erste Steuerbetriebs- oder -Operations-Option in Abhängigkeit eines ersten Befehls erhalten wird und in Abhängigkeit eines zweiten Befehls eine Umprogrammierung der Speichereinrichtung auf eine zweite Steueroperations-Option erfolgt.

Bei einer weiteren Ausführungsform der Erfindung findet das Umprogrammieren statt, wenn ein Gruppenaktivierungssignal vorhanden ist.

In einer weiteren Ausführungsform wird ein erstes Informationsbit an einem Ausgangsknoten einer Zwischenspeicherschaltung während der Anfangsprogrammierung zwischengespeichert, und es wird ein zweites Informationsbit an dem Ausgangsknoten während der Umprogrammierung zwischengespeichert. Die Steueroperations-Option, die während der Anfangsprogrammierung und dann während der Umprogrammierung ausgewählt wird, bestimmt sich aus einem Wert des ersten bzw. des zweiten Informationsbits.

Bei einer noch weiteren Ausführungsform der Erfindung wird ein erstes Programmiersignal ansprechend auf ein Informationsbit generiert, um die Steueroperations-Option zu bestimmen, die während der Anfangsprogrammierung ausgewählt wird, und der Wert des ersten Programmiersignals wird umgeschaltet, um ein zweites Programmiersignal zu generieren, welches die Steueroperations-Option festlegt, die während der Umprogrammierung ausgewählt wird.

Das erfindungsgemäße Verfahren minimiert die Zeit, die erforderlich ist, um das Betriebsartregister umzuprogrammieren, weil das Verfahren ohne die Notwendigkeit auskommt, daß die Speichereinrichtung vor der Durchführung der Umprogrammierung in einen Ausgangszustand zurückgebracht wird. Ein separater Befehl, und nicht der Befehl, der die Anfangsprogrammierung steuert, steuert die Umprogrammierung. Damit erhöht das erfindungsgemäße Verfahren die Verarbeitungsgeschwindigkeit der Speichereinrichtung.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

1 ein schematisches Blockdiagramm eines SDRAM gemäß der Erfindung;

2 ein schematisches Blockdiagramm eines Betriebsartregisters und einer Programmierschaltung gemäß dem Stand der Technik;

3 eine Übersicht für jedes der zum Stand der Technik gehörigen programmierbaren Steueroperationsmerkmale, wobei die einzelnen Tabellen in der Figur diejenigen Steueroperations-Optionen beschreiben, die für jedes programmierbare Steueroperationsmerkmal verfügbar sind, und die Werte darstellt, die die Ausgänge des Betriebsartregisters annehmen müssen, um die einzelnen Steueroperations-Optionen auszuwählen;

4 eine schematische Blockdarstellung eines synchronen dynamischen Schreib-/Lese-Speicherbauelements (SDRAM) gemäß dem Stand der Technik;

5 ein Impulsdiagramm, welches die zahlreichen Taktzyklen veranschaulicht, die notwendig sind, um ein Betriebsartregister im Stand der Technik umzuprogrammieren;

6 ein schematisches Blockdiagramm eines erfindungsgemäßen SDRAM;

7 ein schematisches Blockdiagramm, welches einen Teil der Schaltung der Hauptsteuerschaltung veranschaulicht und außerdem die Initialisierungs- und Neuprogrammierschaltung gemäß einer ersten Ausführungsform der Erfindung darstellt;

8 eine Blockdiagrammdarstellung eines Teils des Schaltkreises der Hauptsteuerschaltung, wobei die Initialisierungs- und Neuprogrammierschaltung gemäß einer zweiten Ausführungsform der Erfindung dargestellt ist;

9 eine schematische Darstellung eines Teils des Schaltkreises der Hauptsteuerschaltung, wobei die Initialisierungs- und Neuprogrammierschaltung gemäß einer dritten Ausführungsform der Erfindung dargestellt ist;

10 eine detaillierte Darstellung der in 7 gezeigten Logikschaltung;

11 eine detaillierte schematische Darstellung der Logikschaltung nach 8;

12 ein Impulsdiagramm, welches Taktzyklen unter Verwendung des Steueroperations-Neuprogrammiermerkmals der Schaltung nach 8 während eines Schreibzyklus veranschaulicht;

13 ein Impulsdiagramm, welches Taktzyklen unter Verwendung des Steueroperations-Neuprogrammiermerkmals der Schaltung nach 8 während eines Lesezyklus veranschaulicht;

14 ein Blockdiagramm eines SDRAM gemäß einer vierten Ausführungsform der Erfindung; und

15 eine schematische Darstellung eines Teils des Schaltkreises der Hauptsteuerschaltung nach 14, wobei die Initialisierungs- und Neuprogrammierschaltung des Schaltkreises nach 14 dargestellt ist.

Wenn im folgenden von elektrischen Funktionen und Verbindungen die Rede ist, so beinhaltet dies die Möglichkeit im Rahmen der Erfindung, Ersatzschaltungen einzusetzen, welche die beschriebenen Funktionen wahrnehmen. In ähnlicher Weise können zwei miteinander verbundene elektrische Komponenten zwischen ihnen eingefügte Komponenten aufweisen, die die zwei Komponenten körperlich voneinander trennen. Deshalb bedeutet "verbunden" im vorliegenden Zusammenhang, daß Komponenten auch ungeachtet von dazwischenliegenden Komponenten elektrisch kommunizieren.

Die Erfindung ist ein synchroner, dynamischer Schreib-/Lese-Speicher (SDRAM) mit einer Schaltung zum Programmieren eines Steueroperationsmerkmals in das SDRAM-Bauelement hinein nach der Initialisierung des SDRAM beim Einschaltvorgang, und zum Umprogrammieren des Steueroperationsmerkmals während des Normalbetriebs des SDRAM. Die Umprogrammierung erfolgt im Leerlaufzustand ansprechend auf einen Befehl zum Aktivieren einer Reihe (in der Zeichnung mit ARC (activate row command) bezeichnet), oder während eines aktiven Zyklus, wenn ein aktives Gruppenaktivierungssignal vorhanden ist. Typischerweise wird das aktive Gruppenaktivierungssignal intern in Abhängigkeit des Befehls zum Aktivieren einer Reihe generiert. In dem erfindungsgemäßen SDRAM wird das aktive Gruppenaktivierungssignal erzeugt, wenn irgendein internes Signal RAS* niedrigen Pegel hat. Bei der folgenden Diskussion bezieht sich der aktive Zyklus auf einen SDRAM mit mindestens einer Speichergruppe (memory bank) in einem aktiven Zustand, oder mit mindestens einer Speichergruppe, die durch ein aktives Gruppenaktivierungssignal aktiviert wird.

6 ist ein vereinfachtes Blockdiagramm eines SDRAM 30 gemäß der Erfindung. Der SDRAM 30 ist ein 2-Mega-x8-Bauelement mit zwei Speichergruppen 31 und 33. Jede Speichergruppe 31 und 33 besitzt 8 Speicherfelder. Jedes Speicherfeld enthält 1.048.576 Speicherzellen zum Speichern elektrischer Daten. Eine Initialisierungs- und Neuprogrammierschaltung 35 empfängt mindestens zwei Steuersignale von einer Hauptsteuerschaltung 37. Die Hauptsteuerschaltung 37 empfängt Speicherbefehle und generiert interne Steuersignale zum Steuern des Betriebs des Speicherbauelements in Abhängigkeit der Speicherbefehle. Die Steuersignale, welche von der Hauptsteuerschaltung 37 erzeugt und von der Initialisierungs- und Neuprogrammierschaltung 35 empfangen werden, steuern das Initialisieren und das Umprogrammieren eines Steueroperationsmerkmals, damit eine gewünschte Steueroperations-Option gegeben ist, auch bekannt als Steueroperationsmodus oder Steueroperationsbetriebsweise. Der zu Beginn ausgewählte Operationsmodus hängt ab von einem Operations-Code (OP-Code) oder Potential an mindestens einem der Adresseingangsstifte A0–A10 und BA.

Bei dem SDRAM nach 6 sind sämtliche Eingangs- und Ausgangssignale mit Ausnahme des Taktfreigabesignals (CKE) mit dem Systemtakt (CLK) synchronisiert. Die Vorderflanke des Systemtakts liefert den Registrier-Trigger, der das SDRAM synchronisiert.

Nachdem der SDRAM initialisiert ist, kann auf ihn zugegriffen werden. Auf jedes Byte wird in unzweideutiger Weise zugegriffen durch Registrieren der 11 Reihenadressbits (A0–A10) über den aktiven Reihenbefehl, gefolgt vom Registrieren der 9 Spaltenadressbits (A0–A8) über einen Lese-/Schreib-Befehl. Die interne Gruppenauswahl wird gesteuert durch das interne aktive Gruppenaktivierungssignal, welches in der Hauptsteuerschaltung 37 generiert wird. Die interne Gruppenauswahl erfolgt während des Reihenadress-Strobe (RAS), was den Zugriff auf die Gruppe ermöglicht, um die Lese-/Schreib-Operation bezüglich der Gruppe durchzuführen. Das Auftreten einer Spaltenadress-Strobe-Registrierung leitet den tatsächlichen Lese-/Schreib-Zugriff ein. Die Gruppenauswahl wird auch als Aktivierung der Gruppe bezeichnet. Die ausgewählte Gruppe bezeichnet man auch als aktive Gruppe.

Der SDRAM 30 wird neuprogrammiert oder umprogrammiert, wenn eine Gruppe aktiv ist, oder während des aktuellen Lese-/Schreib-Zugriffs. Die Umprogrammierung erfolgt in Abhängigkeit mindestens der beiden Steuersignale, die an den Ausgangsknoten 38 und 39 in der Hauptsteuerschaltung 37 erzeugt werden.

Wenn das Steuersignal am Ausgangsknoten 38 aktiv ist, ist es als Befehl zum Einstellen des Betriebsartregisters bekannt (in der Zeichnung mit SMRC bezeichnet), und wird generiert von der Hauptsteuerschaltung 37 durch einen externen Befehl zum Einstellen des Betriebsartregisters, definiert durch die Signale Chipauswahl (CS*), Reihenadress-Strobe (RAS*), Spaltenadress-Strobe (CAS*) und Schreib-Freigabe (WE*) mit dem Pegel LOW (niedrig) während des Leerlaufzustands, wenn der Takt freigegeben ist. Während des Leerlaufzustands ist keine der Speichergruppen aktiv, und das Gruppenaktivierungssignal ist inaktiv. Während des Leerlaufzustands erfolgt die Initialisierung ansprechend auf den Befehl zum Einstellen des Betriebsartregisters.

Es gibt mindestens drei Ausführungsformen der Schaltung nach 6. Bei sämtlichen drei Ausführungsformen ist der Burst-Typ dasjenige Steueroperationsmerkmal, welches von der Schaltung und dem Verfahren gemäß der Erfindung initialisiert und umprogrammiert wird. Bei sämtlichen drei Ausführungsformen sind die Bursttyp-Operations-Optionen die sequentielle und die verzahnte Option. Die gewünschte Bursttyp-Betriebsoption bestimmt sich durch den OP-Code auf dem Adressbit A3 während der Initialisierung. Sowohl die sequentielle als auch die verzahnte Ablaufsteuerung sorgen für Bursts von 2, 4 und 8 Zyklen. Darüber hinaus liefert die sequentielle Ablaufsteuerung die Option der vollen Seitenlänge.

Bei sämtlichen drei Ausführungsbeispielen überwacht eine interne Steuerzustandsmaschine in der Hauptsteuerschaltung 37 Steuerbefehle, um zu bestimmen, wann sämtliche der Speichergruppen im Leerlaufzustand oder inaktiv sind, und um festzustellen, wann mindestens eine Speichergruppe aktiv ist oder das Gruppenaktivierungssignal aktiv ist. Wenn sämtliche Speichergruppen inaktiv sind generiert die interne Steuerzustandsmaschine ein Leerlaufzustandssignal an einem ersten Steuerzustandsmaschinen-Ausgangsknoten, und wenn das Gruppenaktivierungssignal aktiv ist, generiert die interne Steuerzustandsmaschine ein Aktivzustandssignal an einem zweiten Steuerzustandsmaschinen-Ausgangsknoten. Schaltungen, die die Funktion von internen Steuerzustandsmaschinen besitzen, sind dem Fachmann bekannt.

Bei der ersten Ausführungsform ist die Neu- oder Umprogrammierung nachwirkend oder dauerhaft. Ein Umprogrammierbefehl, bei dem SC* niedrig, RAS* niedrig, CAS* niedrig und WE* hoch sind, wird ausgegeben, bevor der Lese-/Schreib-Zyklus stattfindet. Das Steuerbetriebsmerkmal wird ansprechend auf den Umprogrammierbefehl umprogrammiert. Während der dauerhaften oder nachwirkenden Umprogrammierung arbeitet der SDRAM, wenn erst einmal das Steueroperationsmerkmal von der ersten Operations-Option in eine zweite Betriebsoption umprogrammiert ist, gemäß dieser zweiten Betriebsoption, bis diese von dem Umprogrammierbefehl umprogrammiert wird.

Bei einer zweiten Ausführungsform ist die Umprogrammierung nicht-dauerhaft, d. h. einmalig oder selbst-rückstellend. Daß heißt: wenn das Steuerbetriebsmerkmal von einer ersten Betriebsoption in eine zweite Betriebsoption umprogrammiert wurde, kehrt das Steuerbetriebsmerkmal automatisch aus der zweiten Betriebsoption in die erste Betriebsoption zurück, nachdem der laufende Zugriffszyklus vorbei ist. Die während der Umprogrammierung ausgewählte Betriebsoption bei der zweiten Ausführungsform ist nur während des laufenden Zugriffszyklus gültig, d. h. so lange, bis eine weitere CAS*-Registrierung stattfindet. Der Vorgang der Umprogrammierung dauert nur eine Burst-Sequenz, unabhängig von der Adresse. Soll die Änderung mehrere Burst-Sequenzen lang anhalten, muß der Umprogrammierbefehl, CS* niedrig, RAS niedrig, CAS* niedrig und WE* hoch, ausgegeben werden, bevor die jeweilige neue Spaltenadresse ausgegeben wird.

Bei der dritten Ausführungsform akzeptiert ein nicht-belegter Adresseneingangsstift, in diesem Fall der Stift A9, einen OP-Code während der CAS-Zeit. Der OP-Code bei A9 legt die Betriebsoption des Steueroperationsmerkmals während der Umprogrammierung fest.

7 bis 11 sind detaillierte schematische Darstellungen eines Teils des in 6 gezeigten SDRAM für die oben erläuterten Ausführungsbeispiele. Die Schaltungen nach den 7 bis 11 haben ähnliche Komponenten und Funktionen. Diese Ähnlichkeiten werden hier diskutiert. Gemeinsame Komponenten sind in den 7 bis 11 durchgehend gleich numeriert. Die detaillierten Schaltungsmerkmale der Hauptsteuerschaltung 37 bilden einen Teil der gesamten Schaltung der Hauptsteuerschaltung 37 und sind von Bedeutung nur bezüglich der erfindungsgemäßen Schaltung. Die Initialisier- und Neuprogrammierschaltung 35 enthält 12 D-Flipflops, D0–D11, die ein Betriebsartregister 51 bilden. Wenn die interne Steuerzustandsmaschine 53 ein Leerlaufzustandssignal an dem ersten Steuerzustandsmaschinen-Ausgangsknoten 55 erzeugt, und wenn CKE hoch und CS*, WE*, CAS* und RAS* niedrig sind, generiert die Hauptsteuerschaltung 37 den Einstellbefehl für das Betriebsartregister am Ausgangsknoten 38 eines NAND-Gatters 59. Der Einstellbefehl für das Betriebsartregister ist ein Freigabesignal für das Betriebsartregister 51 und gibt sämtliche D-Flipflops D0–D11 frei. Wenn die D-Flipflops freigegeben werden, wird das Potential an dem jeweiligen Adresseneingangsstift A0–A10 und ABA in dem zugehörigen Ausgangsknoten des D-Flipflops ansprechend auf den Übergang des Systemtaktsignals auf hohen Pegel zwischengespeichert. Bei sämtlichen drei Ausführungsformen wird der Ausgang von D3 dazu benutzt, festzulegen, ob die sequentielle oder die verzahnte Betriebsoption in der Bursttyp-Programmierschaltung 61 programmiert wird.

In den Schaltkreisen nach den 7 und 6 ist der Ausgang von D3 ein Eingang für ein Exklusiv-ODER-Gatter 63, während bei der Schaltung nach 9 der Ausgang von D3 direkt an den Eingangsknoten 64der Blocktyp-Programmierschaltung 61 angeschlossen ist. Erneut auf die 7 und 8 bezugnehmend, ist der Ausgang des Exklusiv-ODER-Gatters 63 mit dem Eingangsknoten 64 der Blocktyp-Programmierschaltung 61 verbunden. Während der Initialisierung wird das Exklusiv-ODER-Gatter 63 freigegeben, und das Ausgangspotential des Exklusiv-ODER-Gatters 63 ist das gleiche wie das Ausgangspotential von D3.

Möglicherweise läßt sich die Initialisierung des SDRAM gemäß den 7 und 8 am besten verstehen, wenn man ein Beispiel betrachtet. Angenommen, das Potential bei A3 besitze logisch hohen Pegel: dann wird ein Potential mit logisch hohem Pegel am Ausgangsknoten von D3 übernommen, außerdem am Eingangsknoten 65 des Exklusiv-ODER-Gatters 63. Das Gatter 63 wird freigegeben durch ein niedriges Potential am Eingangsknoten 66, so daß demzufolge das Potential am Ausgangsknoten 67 des Gatters 63 das gleiche ist wie das Potential am Eingangsknoten 65. Bei dem betrachteten Beispiel besitzt das Ausgangspotential am Knoten 67 einen logisch hohen Pegelzustand. Die Bursttyp-Programmierschaltung spricht auf das hohe Potential an und programmiert einen verzahnten Burst für das SDRAM. Wenn hingegen das Potential bei A3 niedrigen Pegel hat, erscheint ein Potential mit niedrigem logischen Pegel am Ausgangsknoten 67, und das Bursttyp-Merkmal wird so programmiert, daß sich ein sequentieller Burst durch die Bursttyp-Programmierschaltung 61 ergibt.

Bei der Schaltung nach 9 ist der Ausgangsknoten von D3 direkt mit dem Eingangsknoten 64 der Bursttyp-Neuprogrammierschaltung 61 verbunden. Die Potentiale bei A3 und A9 werden im Multiplexbetrieb an den Eingang von D3 gegeben, so daß während der Initialisierung A3 in D3 eingegeben wird, wohingegen während der Neuprogrammierung A9 in D3 eingegeben wird. Damit legt das Potential bei A3 das Bursttyp-Merkmal während der Initialisierung fest, während das Potential bei A9 den Bursttyp bei der Umprogrammierung festlegt.

Die Schaltungen nach den 7 und 8 besitzen einige Gemeinsamkeiten bezüglich der Umprogrammierung des Bursttyp-Merkmals gemäß der Erfindung. In beiden Fällen ändert sich das Freigabesignal am Eingangsknoten 66 während der Umprogrammierung. Dies ist Ursache dafür, daß das Ausgangspotential des Exklusiv-ODER-Gatters 63 dann in den entgegengesetzten logischen Zustand wechselt. Wenn das Ausgangspotential am Ausgangsknoten 67 den Zustand wechselt, spricht die Bursttyp-Programmierschaltung darauf an, indem es die entgegengesetzte Betriebsoption für das Bursttyp-Merkmal programmiert. Wenn daher der SDRAM auf sequentiellen Bursts initialisiert wurde, wird der SDRAM umprogrammiert, damit er einen verzahnten Burst aufweist, und umgekehrt. Die Umprogrammierung erfolgt bei der Schaltung gemäß 7 nachwirkend oder dauerhaft, d. h., der SDRAM arbeitet weiter gemäß dem umprogrammierten Bursttyp-Merkmal so lange, bis eine erneute Umprogrammierung erfolgt. Die in der Schaltung nach 8 stattfindende Umprogrammierung ist vorübergehend, d. h., der SDRAM kehrt zu der Anfangs- oder initialisierten Betriebsoption zurück, nachdem der laufende Zugriffszyklus vorbei ist. In beiden Fällen ist ein interner Signalumschaltbefehl (in den Zeichnungen mit ITC bezeichnet) verantwortlich für den Wechsel des Zustands des Freigabesignals am Eingangsknoten 66 des Exklusiv-ODER-Gatters 63 und wird in einem UND-Gatter 75 innerhalb der Hauptsteuerschaltung 37 erzeugt. In beiden Fällen generiert das UND-Gatter 75 den internen Signalumschaltbefehl ansprechend auf einen niedrigen Zustand von CS*, RAS* und CAS* in Verbindung mit einem hohen logischen Pegel der Signale WE*, CKE und dem Aktivzustandssignal. Der interne Signalumschaltbefehl bildet eine Eingangsgröße für eine Zwischenlogikschaltung 80 und wird von dem Systemtakt an den Eingang des Exklusiv-ODER-Gatters getaktet. Die Kombination von CS* niedrig, RAS* niedrig, CAS* niedrig und WE* hoch und CKE bildet einen externen Signalumschaltbefehl. Der externe Signalumschaltbefehl wird kombiniert mit dem intern generierten Aktivzustandssignal, um den internen Signalumschaltbefehl zu bilden.

10 ist ein detaillierteres schematisches Diagramm der Zwischenlogikschaltung 80 aus 7. Der Systemtakt und der interne Signalumschaltbefehl werden in ein UND-Gatter 85 eingegeben. Dessen Ausgang taktet ein D-Flipflop 87 welches zu Beginn zurückgesetzt war, damit am Ausgangsknoten 90 während der Initialisierung ein niedriges Potential lag, ansprechend auf den niedrigen Setzbefehl für das Einstellen des Betriebsartregisters. Der Ausgangsknoten 90 ist mit dem in 7 gezeigten Eingangsknoten 66 des Exklusiv-ODER-Gatters verbunden. Das Ausgangspotential am Knoten 90 wird von einem Negator oder Invertierer 95 derart invertiert, daß, wenn das D-Flipflop durch das Ausgangssignal des UND-Gatters 85 getaktet wird, das Ausgangspotential am Ausgangsknoten 90 seinen Zustand ändert, und der Wert des Potentials am Ausgangsknoten 67 des Exklusiv-ODER-Gatters 63 ebenfalls den Zustand ändert. Der Wert des Potentials des Ausgangsknotens 67 bleibt so lange unverändert, wie der nächste externe Signalumschaltbefehl eine Umprogrammierung einleitet. Somit ist die Umprogrammierung dauerhaft.

Es soll noch einmal 8 betrachtet werden. Ein UND-Gatter 100 innerhalb der Hauptsteuerschaltung 37 liefert ein CAS*-Registrierbefehl (dargestellt als CAS*RC in der Zeichnung) an die Zwischenlogikschaltung 80. Die Zwischenlogikschaltung 80 spricht auf den CAS*-Registrierbefehl dadurch an, daß sie ein Signal generiert, welches dazu führt, daß die Bursttyp-Programmierschaltung 61 diejenige Betriebsoption programmiert, die ursprünglich während der Initialisierung programmiert wurde. Der CAS*-Registrierbefehl wird auch dazu benutzt, die Spaltenadresse festzuhalten (zwischenzuspeichern) und den WE*-Zustand für einen Lese-/Schreib-Befehl zu halten. Das UND-Gatter 100 generiert den CAS*-Registrierbefehl ansprechend auf das intern generierte Aktivzustandssignal von der internen Steuerzustandsmaschine 53 in Verbindung mit den extern gesteuerten Signalen CKE, CAS*, RAS* und CS*. Die Zustände von CKE, RAS*, CS* und CAS* müssen hoch, hoch, niedrig bzw. niedrig sein.

11 ist eine detailliertere schematische Darstellung der Zwischenlogikschaltung 80 nach 8. Die Zwischenlogikschaltung 80 enthält zwei UND-Gatter 105 und 110, die beide an einem Eingang den Systemtakt empfangen, zwei D-Flipflops 115 und 120, ein NAND-Gatter 125 und ein negiertes NOR-Gatter 127. Das UND-Gatter 105 empfängt den internen Signalumschaltbefehl als zweites Eingangssignal, und das UND-Gatter 105 liefert das Taktsignal an das D-Flipflop 115. Der Eingangsknoten des D-Flipflops 115 ist an ein Versorgungspotential, typischerweise VCC, angeschlossen. Das Ausgangssignal des D-Flipflops 115 bildet ein Eingangssignal für das D-Flipflop 120. Das UND-Gatter 110 empfängt den CAS*-Registrierbefehl als zweites Eingangssignal, und das UND-Gatter 110 liefert das Taktsignal an das D-Flipflop 120. Dessen Ausgangssignal bildet ein Eingangssignal für den Eingangsknoten 66 des Exklusiv-ODER-Gatters 63. Die D-Flipflops 115 und 120 werden zu Beginn ansprechend auf den Setzbefehl für das Betriebsartregister zurückgesetzt, damit das Exklusiv-ODER-Gatter 63 für die Initialisierung freigegeben wird. Das Ausgangssignal des D-Flipflops 120 und das Ausgangssignal des UND-Gatters 110 werden als Eingangssignale in das NAND-Gatter 125 eingegeben.

Das D-Flipflop 115 dient dazu, anzuzeigen, daß ein Umschaltbefehl aufgetreten ist, weil der Umschaltbefehl auftreten kann, während ein Burst-Lese-oder-Schreib-Vorgang stattfindet. Das D-Flipflop 120 verwendet das Ausgangssignal des D-Flipflops 115 ("Signalumschaltbefehl aufgetreten") als Eingangssignal, welches festlegt, ob für den nachfolgenden Lese-/Schreib-Vorgang der Bursttyp umzuschalten ist oder nicht. Ein Signalumschaltbefehl beeinflußt nur den nächstfolgenden Lese-/Schreib-Vorgang, der definiert wird durch den als nächstes auftretenden CAS*-Registrierbefehl. Dies macht es möglich, daß der Signalumschaltbefehl die Burst-Sequenz nur einmal für die volle Burst-Sequenz einstellt. Das D-Flipflop 115 ermöglicht es der Schaltung, sich daran zu erinnern, daß der Signalumschaltbefehl nach dem letzten CAS*-Registrierbefehl aufgetreten ist. Das D-Flipflop 115 macht die Burst-Sequenz für den nächsten Lese-/Schreib-Vorgang bereit, während der laufende Vorgang noch stattfindet.

Während der Initialisierung besitzen die Ausgangspotentiale des D-Flipflops 120 und des UND-Gatters 110 logisch niedrige Pegelzustände, und das Ausgangspotential des NAND-Gatters 125 hat hohen Pegel. Wenn ein externes Signalumschaltkommando an das UND-Gatter 75 der Hauptsteuerschaltung 37 gelegt wird, ist der interne Signalumschaltbefehl an einem Eingang des UND-Gatters 105 verfügbar. Dann geht das Ausgangssignal des UND-Gatters 105 auf hohen Pegel, wenn der Systemtakt beim Takten des D-Flipflops 115 hoch geht, wobei das Flipflop dann an Potential hält, welches an seinem Ausgang einen hohen logischen Pegel darstellt. Wenn das D-Flipflop 120 getaktet wird, wird das hohe Potential am Ausgangsknoten 126 an den Ausgang des D-Flipflops 120 getaktet, und das Ausgangssignal des Exklusiv-ODER-Gatters 63 schaltet in den entgegengesetzten Zustand um. Die Bursttyp-Programmierschaltung spricht an auf dieses Umschalten des Signals und programmiert den SDRAM für die entgegengesetzte Betriebsoption um. Nun erscheint ein hohes Potential an beiden Eingängen des NAND-Gatters 125, und dessen Ausgangspotential nimmt einen niedrigen Pegel an, wodurch das D-Flipflop 115 zurückgesetzt wird, was den Ausgangsknoten 126 auf niedriges Potential bringt. Dieser Zustand entspricht dem Zustand "kein anhängiges Signal umschalten". Das niedrige Potential am Ausgangsknoten 126 wird an den Ausgang des D-Flipflops 120 während des nächsten CAS*-Registrierbefehls getaktet, das Signal am Ausgang des Exklusiv-ODER-Gatters 63 schaltet zurück in seinen ursprünglichen logischen Zustand, und die Bursttyp-Programmierschaltung 61 programmiert den SDRAM auf diejenige Betriebsoption, auf die er bei der Initialisierung programmiert worden war. Der SDRAM bleibt auf die Betriebsoption programmiert, auf die er zu Beginn programmiert wurde, bis ein externes Signalumschaltsignal erneut das Bursttyp-Merkmal umprogrammiert. Nach dem Umprogrammieren der Schaltung nach 8 kehrt der nächste CAS*-Registrierbefehl das Bursttyp-Merkmal um auf diejenige Betriebsart, die während der Initialisierung programmiert wurde. Damit ist das Umprogrammieren des Bursttyp-Merkmals des SDRAM nach 8 vorübergehend bzw. nicht dauerhaft, da die Umprogrammierung nur für eine Burst-Operation andauert. Allerdings ermöglicht die Schaltung die Ausgabe des Umprogrammierbefehls, während eine Burst-Operation im Gange ist. Dies vermeidet jegliche Unterbrechung des Datenstroms aus dem SDRAM.

12 ist eine zeitliche Ablaufdarstellung, die die Taktzyklen veranschaulicht, die notwendig sind, um ein Steueroperationsmerkmal der Schaltung nach 8 während eines Schreibzyklus umzuprogrammieren.

13 ist ein Impulsdiagramm, welches die Taktzyklen darstellt, die notwendig sind, um ein Steueroperationsmerkmal der Schaltung nach 8 während eines Lesezyklus umzuprogrammieren.

Bei der Schaltung nach 9 wird ein OP-Code an das Betriebsartregister 51 während der Initialisierung und jedem CAS*-Registrierbefehl im Anschluß an die Initialisierung gegeben. Der OP-Code wird einer Multiplexbildung unterzogen, und zwar ausgehend von den externen Adressenbits A3 und A9, und das jeweilige Signal wird an den Eingang von D3 gelegt. Wie bereits oben erwähnt, gibt das NAND-Gatter 59 das Betriebsartregister 51 mit einem Betriebsartregister-Einstellbefehl frei. Zusätzlich steuert das Ausgangssignal des NAND-Gatters 59 den Multiplexer 149. Während der Initialisierung gibt ein niedriges Ausgangssignal des NAND-Gatters den OP-Code auf der externen Adresse A3 an den Eingang von D3, und während eines CAS*-Registrierbefehls gibt ein hohes Ausgangssignal des NAND-Gatters den OP-Code an der externen Adresse A9 auf den Eingang von D3. Der Betriebsartregister-Einstellbefehl gibt sämtliche D-Flipflops direkt frei, ausgenommen D3. D3 wird während der Initialisierung freigegeben, wenn der Betriebsartregister-Einstellbefehl von dem Negator 150 invertiert wird für den Eingang eines freigegebenen NOR-Gatters 155. Das NOR-Gatter 155 setzt das hohe Potential von dem Negator 150 während des anfänglichen Betriebsart-Registrierbefehls um in ein niedriges Potential an seinem Ausgang, und letzteres gibt das D-Flipflop D3 frei. Während einem anderen als dem Leerlaufzustand geht der Ausgang des NAND-Gatters 59 auf hohes logisches Potential und sperrt dadurch sämtliche D-Flipflops des Betriebsartregisters 51, ausgenommen D3. Das hohe Potential wird von dem Negator 150 invertiert und gibt das NOR-Gatter 155 frei. Während jedes CAS*-Registrierbefehls besitzt das Ausgangspotential des UND-Gatters 100 hohen logischen Pegel. Das freigegebene NOR-Gatter 155 invertiert den logischen hohen Pegel zur Freigabe von D3 während jedes CAS*-Registrierbefehls. Da der OP-Code bei A9 nach D3 während des CAS*-Registrierbefehls im Multiplexbetrieb weitergeleitet wird, bestimmt sich das Bursttyp-Merkmal für jeden CAS*-Registrierbefehl durch den Wert des OP-Codes bei A9. Damit läßt sich die Schaltung nach 9 während jedes CAS*-Registrierbefehls dadurch umprogrammieren, daß man den Wert des OP-Codes bei A9 ändert. Der OP-Code bei A3 bestimmt das Bursttyp-Merkmal nur während der Initialisierung.

14 ist ein vereinfachtes Blockdiagramm eines weiteren SDRAM 200 gemäß der Erfindung. Der SDRAM 200 ist ein 2-Mega-x8-Speicher mit einer Speichergruppe 210. Die Speichergruppe besitzt acht Speicherfelder. Jedes Speicherfeld besteht aus 2.097.152 Speicherzellen zum Speichern elektrischer Daten. Eine Initialisier- und Neuprogrammierschaltung 220 empfängt mindestens zwei interne Steuersignale, die in einer Hauptsteuerschaltung 230 generiert werden. Die Hauptsteuerschaltung 230 empfängt Speicherbefehle und generiert interne Steuersignale zum Steuern des Betriebs des SDRAM in Abhängigkeit von den Speicherbefehlen. Die zwei internen Steuersignale, die von der Hauptsteuerschaltung 230 erzeugt werden und von der Initialisier- und Neuprogrammierschaltung 220 empfangen werden, steuern das Initialisieren und das Umprogrammieren eines Betriebsmerkmals derart, daß dieses einer gewünschten Operations-Option entspricht. Die Schaltung und das Verfahren nach dieser Ausführungsform eignet sich besonders zum Initialisieren und Neuprogrammieren des Bursttyp-Betriebsmerkmals. Die zu Beginn ausgewählte Betriebs-Option hängt ab von einem OP-Code oder einem Potential auf mindestens einem der Adresseneingangsstifte A0–A10.

In dem SDRAM nach 14 sind sämtliche Eingangs- und Ausgangssignale mit der Ausnahme des Signals CKE auf das Signal CLK synchronisiert. Die Vorderflanke des Systemtaktsignals bildet den Registrierungs-Trigger, der das SDRAM synchronisiert.

Nachdem der SDRAM initialisiert ist, kann auf ihn zugegriffen werden. Auf jedes Byte wird in unzweideutiger Weise dadurch zugegriffen, daß die 11 Reihenadresssenbits (A0–A10) über den Aktiv-Befehl registriert werden, gefolgt von einer Registrierung der 9 Spaltenadressenbits (A0–A8) über einen Lese-/Schreib-Befehl. Das Auftreten einer CAS*-Registrierung leitet den momentanen Lese-/Schreib-Zugriff ein. Auf die Gruppe wird ansprechend auf ein niedriges RAS*-Signal zugegriffen.

15 ist eine detailliertere Schaltungsskizze eines Teils des SDRAM 200 gemäß 14. Die dargestellte Schaltung innerhalb der Hauptsteuerschaltung 230 ist ein Teil der Gesamtschaltung der Hauptsteuerschaltung 230 und ist wichtig für die erfindungsgemäße Schaltung. Die Initialisier- und Neuprogrammierschaltung 220 enthält 12 D-Flipflops D0–D11, die ein Betriebsartregister 250 bilden. Wenn die interne Steuerzustandsmaschine 260 ein Leerlaufzustandssignal am Ausgangsknoten 265 der Steuerzustandsmaschine erzeugt, und wenn das Signal CKE hoch ist, während CS*, WE*, CAS* und RAS* niedrig sind, generiert die Hauptsteuerschaltung 230 den Betriebsartregister-Einstellbefehl am Ausgangsknoten 270 des NAND-Gatters 275. Die interne Steuerzustandsmaschine 260 ist ähnlich der internen Steuerzustandsmaschine 53, die in Verbindung mit den ersten drei Ausführungsbeispielen beschrieben wurde. Der Betriebsartregister-Einstellbefehl ist ein Freigabesignal für das Betriebsartregister 250 und gibt sämtliche D-Flipflops D0–D11 frei. Wenn die D-Flipflops freigegeben sind, wird das Potential an jedem Adresseneingangsstift A0–A10 an den entsprechenden D-Flipflop-Ausgangsknoten abhängig von dem Übergang des Systemtakts auf hohen Pegel übernommen, d. h. dort zwischengespeichert oder gehalten.

Das Ausgangssignal von D3 wird an einen ersten Eingangsknoten 285 eines Exklusiv-ODER-Gatters 290 übernommen. Das Exklusiv-ODER-Gatter 290 wird während der Initialisierung durch ein niedriges Potential an dem Knoten 295 freigegeben. Deshalb wird das Ausgangssignal bei D3 an den Eingangsknoten 300 der Bursttyp-Programmierschaltung 305 weitergegeben. Die Bursttyp-Programmierschaltung 305 spricht auf das Signal am Eingangsknoten 300 an, um festzustellen, ob die sequentielle oder die verzahnte Betriebsoption für das Bursttyp-Betriebsmerkmal programmiert ist.

Eine Zwischenlogikschaltung 309 enthält ein D-Flipflop 310 und ein UND-Gatter 315. Das D-Flipflop 310 wird während der Initialisierung zurückgesetzt, ansprechend auf den Betriebsartregister-Einstellbefehl am Ausgangsknoten 270, um das Exklusiv-ODER-Gatter-Freigabesignal am Eingangsknoten 295 bereitzustellen.

Anders als bei den vorhergehenden drei Ausführungsbeispielen, bei denen die Schaltung zu Beginn jedes Lese-/Schreib-Befehls umprogrammiert werden konnte, läßt sich die Schaltung der vorliegenden Ausführungsform nur abhängig von dem aktivierten Reihenbefehl umprogrammieren, der auftritt, wenn CKE, CAS* und WE hoch sind, während CS* und RAS* niedrig sind, und während der Existenz eines Leerlaufzustandssignals am Ausgangsknoten 265 der Steuerzustandsmaschine, in diesem Fall ein hoher Zustand. Das UND-Gatter 315 liefert ein hohes Signal an das D-Flipflop 310 in Abhängigkeit eines in dem Gatter 316 erzeugten Reihenaktivierungsbefehls und eines hohen Systemtaktsignals.

Wenn das Ausgangssignal des UND-Gatters 315 hohen Pegel annimmt, taktet es das D-Flipflop 310. Ein an den DQM-Eingang 320 angelegtes Signal wird extern gesteuert, um die gewünschte Umprogrammierung des SDRAM zu bewirken. Wenn das Signal bei DQM niedrig ist, bleibt das Exklusiv-ODER-Gatter 290 freigegeben, und der SDRAM arbeitet gemäß derjenigen Steuerbetriebsoption, die während der Initialisierung programmiert wurde. Um das Bursttyp-Betriebsmerkmal umzuprogrammieren auf eine Betriebsoption, die bei der Initialisierung nicht ausgewählt wurde, muß das Signal bei DQM ein hohes Potential haben, wenn das D-Flipflop 210 getaktet wird. Das hohe Signal am Eingang 320 wird dann an den Q-Ausgang und damit an den Eingang 295 gegeben. Das hohe Signal am Eingang 295 des Exklusiv-ODER-Gatters 290 hat zur Folge, daß das Ausgangspotential dieses Gatters 290 in seinem Signalzustand kippt oder umschaltet. Deshalb wechselt das Eingangspotential am Eingangsknoten 300, und die Bursttyp-Programmierschaltung spricht darauf an, indem sie für das Bursttyp-Merkmal die entgegengesetzte Betriebsoption programmiert. Wenn daher der SDRAM so programmiert wurde, daß er einen sequentiellen Burst hatte, wird der SDRAM umprogrammiert, damit er einen verzahnten Burst hat, wenn das Signal bei DQM hoch ist, und wenn das UND-Gatter 315 das D-Flipflop 310 taktet. Wenn das Signal bei DQM niedrig ist, kehrt die Operations-Option zurück zu der Option, die während der Initialisierung gewählt wurde, abhängig von einem aktiven Reihenaktivierungsbefehl.

Die tatsächliche Anzahl von Speichergruppen innerhalb der SDRAMs gemäß der Erfindung ist nicht auf die hier vorgestellten Beispiele beschränkt. Obschon der SDRAM 30 nach 6 beispielsweise mit zwei Speichergruppen 31 und 33 dargestellt ist, können die Ausführungsformen, die in Verbindung mit 6 beschrieben wurden, auch nur eine einzige Speichergruppe oder eine größere Anzahl von Speichergruppen aufweisen, und obschon der SDRAM 200 gemäß 14 nur eine Speichergruppe besitzt, wie es hier in Verbindung mit 14 erläutert wurde, können auch mehrere Speichergruppen vorhanden sein.

Damit stellt die Erfindung ein Mittel zum Umprogrammieren eines Steuerbetriebsmerkmals in einer Speichereinrichtung während eines CAS*-Registrierbefehls oder während eines Reihenaktivierungsbefehls dar, um so die zeitlichen Beschränkungen zu beseitigen, die früher vorhanden waren, um die Speichereinrichtung in einen Leerlaufzustand zu bringen, damit die Speichereinrichtung erneut initialisiert werden konnte. Obschon die hier gegebene Erfindungsbeschreibung sich auf das Umprogrammieren eines Bursttyp-Betriebsmerkmals eines SDRAM bezieht, ist die Erfindung gleichermaßen auf andere Steueroperationsmerkmale anwendbar, die beim Einschaltvorgang initialisiert werden, und die somit umprogrammiert werden können, ohne daß in den ursprünglichen Leerlaufzustand des SDRAM zurückgekehrt wird. Die Erfindung ist also auch anwendbar bei anderen Bauelementen als einem SDRAM, also bei Bauelementen, die zu Beginn programmiert werden, damit sie ein gewünschtes Steuerbetriebsmerkmal haben, und die während des Normalbetriebs dann umprogrammiert werden.

Es ist also ersichtlich, daß das Verfahren und die Vorrichtung zum Umprogrammieren so lange geändert werden können, wie der Effekt der Umprogrammierung ausgenutzt wird. Bezüglich dauerhafter und nicht-dauerhafter Umprogrammierung gibt es also zahlreiche Optionen.


Anspruch[de]
Speicherbauelement (30), umfassend:

a) eine Hauptsteuerschaltung (37), die einen ersten Befehl, einen zweiten Befehl und ein Gruppenzustandssignal annimmt und ansprechend auf den ersten Befehl ein Initialisierungssignal generiert, wenn das Gruppenzustandssignal angibt, daß eine Speichergrupe (31, 33) inaktiv ist, und ansprechend auf den zweiten Befehl ein Neuprogrammiersignal generiert, wenn das Gruppenzustandssignal angibt, daß die Speichergruppe aktiv ist, wobei das Initialisierungs- und das Neuprogrammiersignal eine Programmierung eines Steuerbetriebsmerkmals des Speicherbauelements (30) steuern; und

b) eine mit der Hauptsteuerschaltung (37) in elektrischer Verbindung stehende Initialisier- und Neuprogrammierschaltung (35), die auf das Initialisierungssignal anspricht, um eine Anfangsprogrammierung des Steuerbetriebsmerkmals zu steuern, und die auf das Neuprogrammiersignal anspricht, um eine Umprogrammierung des Steuerbetriebsmerkmals zu steuern, wobei das Steuerbetriebsmerkmal mehrere Steuerbetriebs-Optionen aufweist und das Speicherbauelement (30) zu Beginn nach Maßgabe einer ersten der Steuerbetriebs-Optionen betrieben wird und nach einer Umprogrammierung gemäß einer zweiten der Steuerbetriebs-Optionen betrieben wird, wobei der erste Befehl mehrere Eingangssignale umfaßt, und der zweite Befehl mehrere Eingangssignale umfaßt, und zumindest eines der Eingangssignale des ersten Befehls sich von dem entsprechenden einen Eingangssignal des zweiten Befehls unterscheidet und

wobei die Speichergruppe (31, 33) elektrisch mit der Hauptsteuerschaltung (37) derart verbunden ist, daß das Speicherbauelement (30) von der ersten in die zweite Steuerbetriebs-Option umprogrammiert wird, wenn die Speichergruppe (31, 33) aktiv ist.
Speicherbauelement nach Anspruch 1, bei dem der erste und der zweite Befehl unterschiedlich voneinander sind. Speicherbauelement nach Anspruch 1, bei dem der erste Befehl ein externer Betriebsartregister-Einstellbefehl ist. Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der zweite Befehl ausgewählt ist aus einer Gruppe von Befehlen, die einen Spaltenadressen-Strobe-Registrierbefehl und einen Reihenaktivierbefehl umfaßt. Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements (30), welches mehrere Speichergruppen (31, 33) aufweist, gekennzeichnet durch folgende Schritte:

a) Programmieren des Speicherbauelements (30) auf eine erste Betriebsoption des Steuerbetriebsmerkmals, wenn die Speichergruppen (31, 33) inaktiv sind;

b) Erzeugen eines Gruppenaktivierungssignals zum Aktivieren mindestens einer der Speichergruppen (31, 33);

c) Neuprogrammieren des Speicherbauelements (30) auf eine zweite Betriebsoption des Steuerbetriebsmerkmals, wenn das Gruppenaktivierungssignal vorhanden ist;

d) Erzeugen eines Steuersignals, welches einen ersten oder einen zweiten logischen Zustand einnehmen kann;

e) Bereitstellen eines ersten Informationsbits an einen ersten Eingangsknoten einer Multiplexerschaltung (149);

f) Bereitstellen eines zweiten Informationsbits an einen zweiten Eingangsknoten der Multiplexerschaltung (149);

g) Multiplexen des ersten Informationsbits an einem Ausgangsknoten der Multiplexerschaltung (149) in Abhängigkeit des ersten logischen Zustands des Steuersignals;

h) Multiplexen des zweiten Informationsbits an den Multiplexerausgangsknoten in Abhängigkeit des zweiten logischen Zustands des Steuersignals;

i) Zwischenspeichern des ersten Informationsbits an einem Zwischenspeicher-Ausgangsknoten (64) in Abhängigkeit des ersten logischen Zustands des Steuersignals während des Programmierschritts; und

j) Zwischenspeichern des zweiten Informationsbits an dem Zwischenspeicher-Ausgangsknoten (64) in Abhängigkeit des zweiten logischen Zustands des Steuersignals während des Schritts der Neuprogrammierung.
Verfahren nach Anspruch 5, gekennzeichnet durch folgende Schritte:

a) Bestimmen der ersten Betriebsoption aus einem logischen Zustand des ersten Informationsbits; und

b) Bestimmen der zweiten Betriebsoption aus einem logischen Zustand des zweiten Informationsbits.
Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements (30), welches mehrere Speichergruppen (31, 33) beinhaltet, umfassend folgende Schritte:

a) Programmieren des Speicherbauelements (30) auf eine erste Betriebsoption in Abhängigkeit eines Informationsbits, welches an einem Adressenstift (A3) auftritt, wenn sämtliche Speichergruppen (31, 33) inaktiv sind;

b) Generieren eines Gruppenaktivierungssignals zum Aktivieren mindestens einer der Speichergruppen (31, 33); und

c) Umprogrammieren des Speicherbauelements (30) auf eine zweite Betriebsoption, wenn das Gruppenaktivierungssignal vorhanden ist.
Verfahren nach Anspruch 7, bei dem ein Signal für eine Programmierschaltung (61) in einen anderen Schaltzustand gekippt wird, um die Umprogrammierung zu bewirken. Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements (30) mit mehreren Speichergruppen (31, 33), gekennzeichnet durch folgende Schritte:

a) Programmieren des Speicherbauelements (30) auf eine erste Betriebsoption des Steuerbetriebsmerkmals, wenn die Speichergruppen (31, 33) inaktiv sind;

b) Erzeugen eines Gruppenaktivierungssignals zum Aktivieren mindestens einer der Speichergruppen (31, 33);

c) Neuprogrammieren des Speicherbauelements (30) auf eine zweite Betriebsoption des Steuerbetriebsmerkmals, wenn das Gruppenaktivierungssignal vorhanden ist;

d) Zurücksetzen der zweiten Betriebsoption auf die erste Betriebsoption nach dem Schritt der Neuprogrammierung.
Verfahren zum Programmieren eines Steuerbetriebsmerkmals, weiches eine Mehrzahl von Steuerbetriebsoptionen bei einem synchronen dynamischen Schreib-/Lese-Speicher (30) mit mehreren Speichergruppen (31, 33) umfaßt, wobei jede Speichergruppe mehrere Speicherzellen beinhaltet, umfassend folgende Schritte:

a) Freigeben eines Zwischenspeicherelements (D3);

b) Zwischenspeichern eines Primärinformationsbits an einem Ausgangsknoten (65) des Zwischenspeicherelements;

c) Programmieren einer ersten Steuerbetriebsoption in Abhängigkeit des Primärinformationsbits;

d) Erzeugen eines Gruppenaktivierungssignals in Abhängigkeit der Aktivierung mindestens einer der Speichergruppen;

e) erneutes Freigeben des Zwischenspeicherelements (D3);

f) Zwischenspeichern eines Sekundärinformationsbits an dem Ausgangsknoten (65) des Zwischenspeicherelements; und

g) Umprogrammieren des Speicherbauelements (30) auf die zweite Steuerbetriebsoption in Abhängigkeit des Sekundärinformationsbits.






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