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Dokumentenidentifikation DE102004053602B4 22.02.2007
Titel Speichersystem und Verfahren zur Steuerung eines Speicherbauelements, um verschiedenartige Charakteristika auf ein und demselben Speicherbauelement zu erzielen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Happ, Thomas, Dr., Pleasantville, N.Y., US;
Kund, Michael, Dr., 83104 Tuntenhausen, DE;
Symanczyk, Ralf, Dr., 81673 München, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 05.11.2004
DE-Aktenzeichen 102004053602
Offenlegungstag 30.06.2005
Veröffentlichungstag der Patenterteilung 22.02.2007
Veröffentlichungstag im Patentblatt 22.02.2007
IPC-Hauptklasse G11C 16/02(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/00(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung bezieht sich auf ein Speichersystem und ein Verfahren zur Steuerung eines Speicherbauelements, insbesondere auf ein Verfahren, welches ermöglicht, verschiedenartige Charakteristika auf ein und demselben Speicherbauelement zu erzielen.

Bei Speicherbauelementen, insbesondere Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher) – z.B. PROMs, EPROMs, EEPROMs und Flash-Speicher –, und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), z.B. DRAMs und SRAMs.

Ein RAM-Bauelement ist ein Speicherbaustein, bei dem Daten unter einer bestimmten Adresse abgespeichert sind, von welcher die Daten später wieder ausgelesen werden können.

Da ein RAM-Bauelement mit möglichst vielen Speicherzellen ausgestattet sein soll, gewinnt es bei der Erstellung dieser Zellen an Bedeutung, diese so einfach wie möglich zu halten.

Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) nur aus einem einzigen, geeignet angesteuerten kapazitiven Element (z.B. die Kapazität eines MOSFETs), mit welchem in Form einer Ladung jeweils ein Bit gespeichert werden kann.

Für den Fall der DRAMs, bleibt diese Ladung allerdings nur für eine kurze Zeitdauer erhalten; was zur Folge hat, dass ein sog. „Refresh" regelmäßig, z.B. ca. alle 64 ms, durchgeführt werden muss.

Im Gegensatz hierzu muss im Fall der SRAMs kein "Refresh" der Ladung durchgeführt werden; d.h. die jeweiligen Daten bleiben auf der Zelle gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.

ROM Bauelemente (ROM = Read Only Memory), z.B. PROMs, EPROMs, EEPROMs und Flash-Speicher sind Speicherbauelemente, auf welchen die jeweiligen Daten sogar gespeichert bleiben, nachdem die jeweilige Versorgungsspannung abgeschaltet wurde.

Im Allgemeinen und während einer normalen Nutzung eines ROM Bauelements werden nur Lesevorgänge durchgeführt und keine Schreibvorgänge.

Um Daten auf ROMs, z.B. PROMs, EPROMs, EEPROMs, etc. zu schreiben (d.h. um das ROM zu „programmieren"), müssen in vielen Fällen spezielle Geräte benutzt werden.

Genau wie es der Fall ist für die RAMs, sind die typische Lesezugriffszeiten, und die Zeiten, die benötigt werden, um Daten auf die ROMs zu schreiben, für die verschiedenen Typen von ROMs unterschiedlich.

Aufgrund der oben erwähnten Unterschiede zwischen z.B. RAM und ROM Speicherbauelementen, etc. und aufgrund der erwähnten Unterschiede zwischen den unterschiedlichen Typen von z.B. RAMs und ROMs etc. (und wegen weiteren, hierin nicht genannten Unterschieden) wird i.A., abhängig von den besonderen Speichercharakteristika, die für die jeweilige Anwendung benötigt werden, das spezielle Speicherbauelement, welches die spezifischen Anforderungen einer bestimmten Anwendung am besten erfüllt, für die jeweilige Anwendung ausgewählt.

Falls man zwei oder mehr verschiedene Speichercharakteristika für ein und dieselbe Anwendung benötigt, verwendet man zwei oder mehr verschiedene Typen von Speicherbauelementen, was die Größe, die Komplexität und die Kosten der Anwendung erhöht.

Zusätzlich zu den oben genannten Speicherbauelementen sind in Fachkreisen z.B. sog. PMC-Speicherbauelemente bekannt (PMC = Programmable Metallization Cell).

In einer PMC Speicherzelle wird, während der Programmierung der Zelle, ein metallischer Dendrit zwischen entsprechenden Elektroden entweder aufgebaut oder aufgelöst – abhängig davon, ob eine logische „1", oder eine logische „0" in die Zelle geschrieben werden soll.

Daher wird der Inhalt einer PMC Speicherzelle durch den entsprechenden Widerstand zwischen den Elektroden definiert.

Der Widerstand zwischen den Elektroden wird durch geeignete, an die Elektroden der PMC Speicherzelle angelegte Pulse gesteuert. Dadurch werden geeignete elektrochemische Reaktionen verursacht, was zum Aufbau oder zur Auflösung der oben genannten metallischen Verbindung zwischen den Elektroden führt.

PMC-Speicherzellen sind beschrieben z.B. in Y. Hirose, H. Hirose, J. Appl. Phys. 47, 2767 (1975), M.N. Kozicki, M. Yun, L. Hilt, A. Singh, Electrochemical Society Proc., Vol. 99–13, (1999) 298, und z.B. in M.N. Kozicki, M. Yun, S.J. Yang, J.P. Aberouette, J.P. Bird, Superlattices and Microstructures, Vol. 27, No. 5/6 (2000) 485–488, sowie z.B. aus M.N. Kozicki, M. Mitkova, J. Zhu, M. Park, C. Gopalan, "Can Solid State Electrochemistry Eliminate the Memory Scaling Quandry", Proc. VLSI (2002), und z.B. R. Neale: "Micron to look again at non-volatile amorphous memory", Electronic Engineering Design (2002) etc.

In der Druckschrift US 2003/0084233 A1 ist ein DRAM-Speichersystem mit einem DRAM-Speicher offenbart, welcher für den Betrieb in jeweils einem von mehreren möglichen Betriebsmodi eingerichtet ist.

Die Erfindung hat zum Ziel, ein neuartiges Speichersystem, insbesondere PMC-Speichersystem, und ein neuartiges Verfahren zur Steuerung eines PMC-Speicherbauelements bereitzustellen, insbesondere ein Verfahren, welches ein Erzielen verschiedenartiger Speichercharakteristika auf ein und demselben Speicherbauelement ermöglicht.

Diese und andere Ziele werden mittels der Gegenstände der Patentansprüche 1 und 8 erreicht.

Weitere vorteilhafte Merkmale der Erfindung sind in den Unteransprüchen dargelegt.

Durch das erfindungsgemäße Speichersystem kann z.B. vermieden werden, dass – anstatt eines einzelnen Speicherbauelements – zwei oder mehr Speicherbauelemente verschiedenen Typs verwendet werden müssen.

Folglich können die Größe, die Komplexität und die Kosten des Systems reduziert werden.

Diese und andere Merkmale, Ausführungsformen und Vorteile der vorliegenden Erfindung sind noch besser zu verstehen, wenn man sie unter Einbezug der folgenden ausführlichen Beschreibung, der angefügten Patentansprüche und der beigefügten Zeichnungen betrachtet, worin:

1 ein vereinfachtes, schematisches Blockdiagramm eines Speichersystems mit einer Steuervorrichtung und einem Speicherbauelement gemäß eines ersten Ausführungsbeispiels der Erfindung darstellt;

2 ein vereinfachtes, schematisches Blockdiagramm einer von mehreren Speicherzellen des in 1 gezeigten Speicherbauelements darstellt;

3 eine beispielhafte Tabelle darstellt, welche mögliche Betriebsmodi zeigt, die für das Speichersystem gemäß 1 ausgewählt werden können, und entsprechende Bits, die dafür bestimmt sind, den entsprechenden ausgewählten Betriebsmodus festzuschreiben;

4 ein Beispiel für ein Datenformat zeigt, welches verwendet werden kann, um Daten zu übertragen und den ausgewählten Speicherbetriebsmodus in einem weiteren Ausführungsbeispiel der Erfindung zu kennzeichnen.

1 zeigt ein vereinfachtes, schematisches Blockdiagramm eines Speichersystems 1 mit einer Steuervorrichtung 2 und einem Speicherbauelement 3. Die Steuervorrichtung 2 kann in Form eines Bauelements ausgebildet sein, welches von dem Speicherbauelement 3 getrennt ist, oder – alternativ – kann die Steuervorrichtung 2 und das Speicherbauelement 3 auf ein und demselben Halbleiterbauelement ausgebildet sein.

Das Speicherbauelement 3 kann z.B. ein PMC-Speicherbauelement sein (PMC = programmable metallization cell), z.B. wie beschrieben in z.B. Y. Hirose, H. Hirose, J. Appl. Phys. 47, 2767 (1975), M.N. Kozicki, M. Yun, L. Hilt, A. Singh, Electrochemical Society Proc., Vol. 99–13, (1999) 298, und z.B. in M.N. Kozicki, M. Yun, S.J. Yang, J.P. Aberouette, J.P. Bird, Superlattices and Microstructures, Vol. 27, No. 5/6 (2000) 485–488, sowie z.B. aus M.N. Kozicki, M. Mitkova, J. Zhu, M. Park, C. Gopalan, "Can Solid State Electrochemistry Eliminate the Memory Scaling Quandry", Proc. VLSI (2002), und z.B. R. Neale: "Micron to look again at non-volatile amorphous memory", Electronic Engineering Design (2002) etc., deren Inhalt in die vorliegende Anmeldung miteinbezogen wird.

In dem Speicherbauelement 3 können – nachdem eine entsprechende Adresse an zugehörige Adresspins oder Adresseingabepads (nicht gezeigt) des Speicherbauelements 3 (oder des entsprechenden Halbleiterbauelements, welches zusätzlich die Steuervorrichtung 2 aufweist) angelegt worden ist – Daten unter der zugehörigen Adresse abgespeichert werden und später wieder unter dieser Adresse ausgelesen werden. Für die Eingabe und Ausgabe der Daten sind Datenpins oder Daten-Eingabe-/Ausgabepads (I/Os oder Eingänge/Ausgänge) vorgesehen, z.B. 16 Datenpins (z.B. auf dem Speicherbauelement 3, oder dem entsprechenden Halbleiterbauelement, welches zusätzlich die Steuervorrichtung 2 aufweist).

Durch Anlegen eines entsprechenden Signals (z.B. ein Lese-/Schreibsignal) an ein Schreib-/Leseauswahlpin bzw. -pad, welcher hier nicht dargestellt ist, kann ausgewählt werden, ob Daten in dem Speicherbauelement 3 abgespeichert oder aus diesem gelesen werden sollen.

Die in das Speicherbauelement 3 eingegebenen Daten werden dort in entsprechenden Speicherzellen, wie durch die obige Adresse definiert, abgespeichert und werden zu einem späteren Zeitpunkt wieder aus den entsprechenden Speicherzellen ausgelesen.

Die Speicherzellen können z.B. PMC Speicherzellen 4 sein (PMC = programmable metallization cell), z.B. mit einer Zellgröße von 1 &mgr;m × 1 &mgr;m, oder z.B. 0,5 &mgr;m × 0,5 &mgr;m oder z.B. mit größeren oder kleineren Abmessungen, z.B. kleiner als 100 nm × 100 nm, etc.

Eine PMC Speicherzelle 4 weist – wie z.B. in 2 gezeigt – zwei oder mehr Elektroden 5a, 5b auf, die z.B. als Anode(n) und Kathode(n) verwendet werden.

Während der Programmierung der Zelle 4, d.h. des Abspeicherns der Daten in die Zelle 4, wird eine metallische Verbindung/ein metallischer Dendrit zwischen den entsprechenden Elektroden 5a, 5b entweder aufgebaut, oder aufgelöst (abhängig davon, ob eine logische „1" oder eine logische „0" in die Zelle 4 geschrieben werden soll).

Daher werden die Inhalte der entsprechenden Speicherzelle 4 definiert durch den zugehörigen Widerstand zwischen den Elektroden 5a, 5b (welcher mittels der zugehörigen Leitungen 6a, 6b, die mit den entsprechenden Elektroden verbunden sind, gemessen werden kann, z.B. indem – unter Verwendung der Leitungen 6a, 6b – eine Spannung zwischen die Elektroden 5a, 5b angelegt wird und gemessen wird, ob dann ein Strom oder kein Strom oder ein über einem vorbestimmten Wert liegender Strom zwischen der Leitung 6a, der Elektrode 5a und der Elektrode 5b und der Leitung 6b fließt).

Der Widerstand zwischen den Elektroden 5a, 5b wird durch geeignete Programmierimpulse (Schreibimpulse oder negative Impulse) an entsprechenden Steuerleitungen gesteuert, welche mit der PMC Speicherzelle 4 (hier – wieder – die Leitungen 6a, 6b verbunden mit den Elektroden 5a, 5b) verbunden sind. Dadurch werden geeignete elektrochemische Reaktionen verursacht, welche – im Fall einer PMC Speicherzelle – zu einem Aufbau oder einer Auflösung der oben erwähnten metallischen Dendrite zwischen den Elektroden 5a, 5b führen.

Anstelle von PMC Speicherzellen 4 (und einem Speicherbauelement 3) kann auch ein anders geartetes Speicherbauelement mit anders gearteten Zellen, die einen anders gearteten resistiven Schaltmechanismus nutzen, verwendet werden.

Als Metall für die metallische Verbindung kann jedes geeignete Metall verwendet werden, z.B. Kupfer (Cu), oder z.B. Silber (Ag), etc.

Eine große Anzahl der obigen Speicherzellen 4 ist – in Form von einzelnen Zeilen und Spalten – in einem oder mehreren rechteckigen oder quadratischen Arrays angeordnet, so dass z.B. 32 MBit, 64 Mbit, 128 MBit, 256 MBit, 512 MBit, 1024 Mbit („1 GBit"), etc. an Daten in einem entsprechenden Array gespeichert werden können (abhängig von der Zahl der darin enthaltenen Speicherzellen 4).

Das Speichersystem 1 mit dem Speicherbauelement 3 und der Steuervorrichtung 2 ist mit einer oder mehreren Vorrichtungen (nicht gezeigt) verbunden, z.B. einem oder mehreren Prozessoren, oder anderen Halbleitervorrichtungen, etc., welche – unter der Kontrolle der Steuervorrichtung 2 – das Speicherbauelement 3 nutzen, um dort Daten abzuspeichern und später die gespeicherten Daten auszulesen.

Die Vorrichtung oder Vorrichtungen, z.B. ein Prozessor oder Prozessoren, sind mittels mehrerer Leitungen (welche z.B. ein Teil von einem Bussystem sind oder mit diesem verbunden sind), z.B. mehrerer Adress- und/oder Daten- und/oder Les-/Schreib-Auswahlleitungen, etc., welche z.B. mit den obigen Adresspins und/oder Datenpins und/oder den obigen Lese-/Schreib-Auswahlpins verbunden sein können mit dem Speichersystem 1, z.B. der Steuervorrichtung 2 und/oder dem Speicherbauelement 3 verbunden.

Zusätzlich, wie in 1 gezeigt, und wie im Folgenden in weiteren Einzelheiten beschrieben werden wird, kann die Vorrichtung oder die Vorrichtungen, z.B. ein Prozessor oder Prozessoren, in einem ersten Ausführungsbeispiel mit dem Speichersystem 1, z.B. der Steuervorrichtung 2 und/oder dem Speicherbauelement 3, mittels einer oder mehreren separaten Leitungen 8 zur Auswahl des Speichersystembetriebsmodus (welche auch z.B. ein Teil des obigen Bussystems sind oder mit diesem verbunden sind) verbunden sein.

Ein entsprechendes Signal (hier: ein Signal zur Auswahl des Speichersystembetriebsmodus (SELECT-Signal)), wie durch die Vorrichtung oder Vorrichtungen über die Leitungen 8 zur Auswahl des Speichersystembetriebsmodus ausgegeben, wird – wie in 1 gezeigt – zu der Steuervorrichtung 2 übertragen, um so einen von mehreren möglichen Speicherbetriebsmodi – z.B. einen „soft writing" Betriebsmodus, einen „non-volatile writing" Betriebsmodus oder einen „hard-writing" Betriebsmodus, etc. (siehe auch 3) – für das Speichersystem 1 auszuwählen (in diesem Ausführungsbeispiel für die spezifischen Daten, die über die entsprechenden Datenleitungen zeitgleich oder kurz nach dem entsprechenden SELECT-Signal an das Speichersystem 1 übertragen werden, wobei die Daten in dem Speichersystem 1 zu speichern sind).

Ein entsprechender Speicherbetriebsmodus kann in dem SELECT-Signal kodiert werden, wie z.B. in 3 gezeigt.

Jede der mehreren Dualzahlen (kodiert durch ein oder mehrere entsprechende Bits (hier: die Zahlen „01", „10", „11", etc.)) ist einem speziellen Speicherbetriebsmodus zugeordnet (hier: die Zahl „01" dem „soft writing" Betriebsmodus, die Zahl „10" dem „non-volatile writing" Betriebsmodus und die Zahl „11" dem „hard writing" Betriebsmodus, etc.), und die zugehörige Zahl wird – als ein SELECT-Signal – durch die entsprechende Vorrichtung an die Steuervorrichtung 2 mittels den obigen Auswahlleitungen 8 übertragen, um den Betriebsmodus, wie von der Vorrichtung für die speziellen Daten, die gleichzeitig mit oder kurz nach dem entsprechenden SELECT-Signal gesendet wurden, verlangt, auszuwählen.

Anstelle der Nutzung der obigen separaten Modusauswahl-Leitungen 8 und des obigen, darauf übertragenen SELECT-Signals, können alternativ mehrere andere Wege und Verfahren von der/den entsprechenden Vorrichtung(en), z.B. Prozessoren, angewandt werden, um den jeweils verlangten Speicherbetriebsmodus der Steuervorrichtung 2 anzuzeigen.

Zum Beispiel kann die entsprechende Information von der entsprechenden Vorrichtung oder den entsprechenden Vorrichtungen, z.B. Prozessor oder Prozessoren, über die obigen – gewöhnlichen – Datenleitungen (welche mit den obigen Datenpins des Speichersystems 1/der Steuervorrichtung 2 verbunden sind) übertragen werden.

Dabei kann z.B. ein Datenformat, wie z.B. in 4 gezeigt, verwendet werden.

Wie in 4 gezeigt, weist der Bitdatenstrom, der von der entsprechenden Vorrichtung oder den entsprechenden Vorrichtungen an das Speichersystem 1/die Steuervorrichtung 2 übermittelt wird, einen Anfangsblock oder einen Steuerteil (hier: ein oder mehrere Auswahlbits 10a, 10b, etc. für den Speicherbetriebsmodus) und einen zusätzlichen Teil auf, welcher z.B. die Bits 10c aufweist, welche die eigentliche Information tragen, d.h. die Daten, die auf dem Speicherbauelement 3 abgespeichert werden sollen. Die Auswahlbits 10a, 10b für den Speicherbetriebsmodus befinden sich an vordefinierten Positionen innerhalb des Bitdatenstroms (z.B. an der ersten und zweiten Position, etc.).

Durch die obigen Auswahlbits 10a, 10b für den Speicherbetriebsmodus wird kodiert, welcher Speicherbetriebsmodus von dem Speichersystem 1/der Steuervorrichtung 2 für die Informationsbits, die den Auswahlbits 10a, 10b, etc. für den Speicherbetriebsmodus nachfolgen, verwendet werden soll (bis z.B. die nächsten Auswahlbits für den Speicherbetriebsmodus ausgesendet werden, z.B. für eine vorbestimmte Anzahl an Bits, die den Auswahlbits 10a, 10b, etc. für den Speicherbetriebsmodus nachfolgen).

Für die Auswahlbits 10a, 10b für den Speicherbetriebsmodus kann ein ähnlicher Code benutzt werden wie z.B. in Bezug auf 3 beschrieben. Zum Beispiel kann ein „soft writing" Betriebsmodus z.B. dadurch gekennzeichnet werden, dass das erste Auswahlbit 10a für den Speicherbetriebsmodus eine „0" ist und das zweite Auswahlbit 10b für den Speicherbetriebsmodus eine „1" ist, ein „non-volatile writing" Betriebsmodus kann z.B. dadurch gekennzeichnet werden, dass das erste Auswahlbit 10a für den Speicherbetriebsmodus eine „1" ist und das zweite Auswahlbit 10b für den Speicherbetriebsmodus eine „0" ist und ein „hard writing" Betriebsmodus kann z.B. dadurch gekennzeichnet werden, dass das erste Auswahlbit 10a für den Speicherbetriebsmodus eine „1" ist und das zweite Auswahlbit 10b für den Speicherbetriebsmodus eine „0" ist und ein „hard writing" Betriebsmodus kann z.B. dadurch gekennzeichnet werden, dass beide, das erste und das zweite, Auswahlbits 10a, 10b für den Speicherbetriebsmodus eine „1" sind, etc.

Nachdem der entsprechende Speicherbetriebsmodus angezeigt worden ist, steuert die Steuervorrichtung 2 – durch Aussenden entsprechender Steuer- und/oder Datensignale über die entsprechenden Steuer- und/oder Datenleitungen 9 an das Speicherbauelement 3 – das Abspeichern der Daten auf dem Speicherbauelement 3 gemäß dem ausgewählten Speicherbetriebsmodus.

Dies wird bewerkstelligt, indem die Dauer und/oder die Höhe und/oder die Anzahl von Programmierimpulsen, die an die entsprechenden (Steuer-) Leitungen 6a, 6b angelegt werden, die mit der Speicherzelle 4 verbunden sind, auf welcher die Daten abgespeichert werden sollen, geeignet angepasst wird (siehe 2).

Zum Beispiel, wenn ein „soft writing" Betriebsmodus durchgeführt werden soll, wird/werden ein oder mehrere relativ kurze Programmierimpulse von relativ niedriger Intensität an die entsprechende Speicherzelle 4 angelegt (z.B. ein oder mehrere Impulse mit einer Stromstärke von z.B. zwischen 0,5 &mgr;A und 10 &mgr;A, insbesondere zwischen 1 &mgr;A und 5 &mgr;A, insbesondere mit einer Stromstärke von z.B. 2 &mgr;A, und einer Dauer zwischen z.B. 50 ns und 200 &mgr;s, insbesondere z.B. 1 &mgr;s).

Des Weiteren, wenn z.B. ein „non-volatile writing" durchgeführt werden soll, wird/werden ein oder mehrere Impulse mittlerer Intensität und mittlerer Dauer an die entsprechende Speicherzelle 4 angelegt (z.B. ein oder mehrere Impulse mit einer Stromstärke von z.B. zwischen 5 &mgr;A und 50 &mgr;A, insbesondere zwischen 20 &mgr;A und 40 &mgr;A, z.B. mit einer Stromstärke von 25 &mgr;A, und mit einer Dauer zwischen z.B. 100 ns und 500 &mgr;s, insbesondere z.B. 20 &mgr;s).

Ferner, wenn z.B. ein „hard writing" durchgeführt werden soll, wird/werden ein oder mehrere relativ lange Programmierimpulse von relativ hoher Intensität an die entsprechende Speicherzelle 4 angelegt (z.B. ein oder mehrere Impulse mit einer Stromstärke von z.B. zwischen 20 &mgr;A und 150 &mgr;A, insbesondere mit einer Stromstärke höher als 50 &mgr;A, z.B. 80 &mgr;A, und mit einer Dauer zwischen z.B. 1 &mgr;s und 1 s, insbesondere z.B. 100 &mgr;s).

Mit anderen Worten, ob ein „soft writing", ein „non-volatile writing" oder ein „hard writing" durchgeführt wird, ist abhängig von der Menge an Ladung, die fließt, d.h. dem Produkt aus der obigen Stromstärke und der (Gesamt-) Dauer der angelegten Impulse.

Die oben erwähnten Werte für den Strom und die (Gesamt-) Dauer der angelegten Impulse beziehen sich auf eine Zellgröße von ungefähr 1 &mgr;m × 1 &mgr;m. Falls andere Zellgrößen benutzt werden, sind entsprechend abgeänderte Werte für die Stromstärke und die (Gesamt-) Dauer der angelegten Impulse zu verwenden.

Wenn ein „soft writing" durchgeführt wird und ein oder mehrere der obigen relativ kurzen Programmierimpulse an die entsprechende Speicherzelle angelegt wird/werden, wird wegen der Kürze und/oder Schwäche der entsprechenden durch den Impuls/die Impulse verursachten elektrochemischen Reaktionen nur ein kleine Menge an Metall in der Speicherzelle abgeschieden/ausmetallisiert.

Wegen der Kürze der/des Programmierimpulses) ist die Schreibzeit relativ klein, deshalb kann in diesem Betriebsmodus eine hohe Anzahl an Zyklen in einer bestimmten Zeit durchgeführt werden. Zusätzlich ist der Energieverbrauch relativ niedrig. Des Weiteren, wegen der kleinen Menge an in der Speicherzelle 4 abgeschiedenen/ausmetallisiertem Metall, bleiben entsprechende Daten nur für einen relativ kurzen Zeitabschnitt (z.B. zwischen 2 Stunden und 10 Tagen, z.B. zwischen 1 und 3 Tagen, etc.) in der Speicherzelle gespeichert. Des Weiteren können, sooft wie angebracht, neue Daten auf die Speicherzelle 4 geschrieben werden, wodurch die alten Daten gelöscht werden.

Daher kann in diesem Betriebsmodus („soft writing" Betriebsmodus) das Speicherbauelement 3 (oder Teile davon) z.B. als Haupt- oder Arbeitsspeicher, z.B. für den/die obigen Prozessor(en) verwendet werden (die anderen Teile des Speicherbauelementes 3 werden z.B. für ein „non-volatile writing" und/oder ein „hard writing", etc. benutzt).

Wenn ein „non-volatile writing" durchgeführt wird, und ein oder mehrere der obigen Programmierimpulse mit der obigen mittleren Intensität und mittleren Dauer an die entsprechende Speicherzelle 4 angelegt wird/werden, wird – wegen der größeren Menge an transportierter Ladung, d.h. wegen des größeren Umfangs von Ionenmigration – mehr Metall in der Speicherzelle 4 abgeschieden/ausmetallisiert als beim „soft writing" Betriebsmodus der Fall ist.

Demzufolge ist die Schreibzeit länger als es beim „soft writing" Betriebsmodus der Fall ist. Deshalb kann in diesem Betriebsmodus eine niedrigere Anzahl an Zyklen in einer bestimmten Zeit durchgeführt werden als es beim „soft writing" Betriebsmodus der Fall ist. Zusätzlich ist der Energieverbrauch höher. Jedoch bleiben, wegen der größeren Menge an in der Speicherzelle 4 abgeschiedenem/ausmetallisiertem Metall, entsprechende Daten für einen relativ langen Zeitabschnitt (z.B. zwischen 1 Monat und mehreren Jahren, insbesondere zwischen 1 Jahr und 20 Jahren, z.B. 10 Jahre) in der Speicherzelle gespeichert.

Dennoch ist die Menge an in der Speicherzelle 4 abgeschiedenem/ausmetallisiertem Metall niedrig genug, um es zu ermöglichen, dass, sooft wie angebracht, neue Daten auf die Speicherzelle geschrieben werden können, wodurch die alten Daten gelöscht werden.

Daher kann in diesem Betriebsmodus („non-volatile writing" Betriebsmodus) das Speicherbauelement (oder Teile davon) als NVM (non-volatile memory = nicht-flüchtiger Speicher), z.B. als NVM für den/die obigen Prozessore(n) oder für andere elektronische Vorrichtungen, verwendet werden.

Im Gegensatz dazu wird, wenn ein „hard writing" durchgeführt wird und ein oder mehrere der obigen Programmierimpulse mit obiger hoher Intensität und langer Dauer an die entsprechende Speicherzelle 4 angelegt wird/werden, – wegen der noch höheren Menge an transportierter Ladung, d.h. wegen des noch größeren Umfangs von Ionenmigration – noch mehr Metall in der Speicherzelle 4 abgeschieden/ausmetallisiert als beim „non-volatile writing" Betriebsmodus der Fall ist.

Infolgedessen ist die Schreibzeit noch länger als es beim „non-volatile writing" Betriebsmodus der Fall ist. Deshalb kann eine niedrigere Anzahl an Zyklen in einer bestimmten Zeit durchgeführt werden. Zusätzlich ist der Energieverbrauch höher.

Jedoch sind die entsprechenden Daten, die in der Speicherzelle 4 durch das obige „hard writing" Verfahren abgespeichert wurden, nicht löschbar („one-time writing"), d.h. können nicht in zukünftigen Zyklen gelöscht werden.

Dies ist der Fall, da – im Fall einer „hard-written" „1" (d.h. es existiert eine metallische Verbindung zwischen den Elektroden 5a, 5b) – während des „hard writing" die Kathode der Speicherzelle 4 von/mit elementarem Metall überschwemmt/überströmt wird. Wenn zu einem späteren Zeitpunkt versucht wird, die Daten zu löschen, wird der elektrische Strom ständig in Form eines Elektronenflusses über einen metallischen Pfad geleitet; daher wird kein Metall aufgelöst und die Daten bleiben gespeichert. Des Weiteren wird im „hard-writing" Betriebsmodus, während des „hard-writing" einer „1", Metall auf der Anode abgelagert, was dazu führt, dass die zwei Elektroden 5a, 5b im Wesentlichen bezüglich ihrer Reaktivität symmetrisch sind und vermieden wird, dass eine „hard-written" „1" in zukünftigen Zyklen geändert wird.

Umgekehrt, – im Fall einer „hard-written" „0" (d.h. es existiert keine metallische Verbindung zwischen den Elektroden 5a, 5b) – wird während des „hard writing" der Feststoffelektrolyt von metallischen Ionen (Ag-, Cu-Ionen, etc.) in einem derartigen Ausmaß entleert, dass die Schwellenspannung der Zelle so hoch wird, dass durch das bloße Anlegen der normalen Spannungsversorgung an die Zelle (und nicht einer viel höheren Spannung) kein Schreiben möglich ist.

Die entsprechenden Daten sind demzufolge nicht löschbar und bleiben auf der Speicherzelle 4 noch länger gespeichert als es in dem obigen „non-volatile writing" Verfahren der Fall ist (z.B. mehr als 5 oder 10 Jahre, etc.).

Daher kann in dem obigen „hard writing" Betriebsmodus das Speicherbauelement (oder Teile davon) als ein OTP (OTP = One Time Programmable Memory = einmal programmierbarer Speicher) verwendet werden, z.B. als OTP für den/die obigen Prozessor(en), oder andere elektronische Bauteile, z.B. um – nicht löschbar – Programmcode, Seriennummern, Geheimcodeschlüssel, etc. oder andere sicherheitsrelevanten Daten zu speichern.

Die spezielle Verwendung des Speicherbauelementes 3 (z.B. als Arbeitsspeicher, NVM oder OTP, etc.) kann daher während des Betriebs flexibel gewählt werden.

Demzufolge kann z.B. vermieden werden, dass – anstelle des Speicherbauelementes 3 – zwei oder mehr Speicherbauelemente verschiedenen Typs verwendet werden müssen.

Infolgedessen können die Größe, die Komplexität und die Kosten des Systems reduziert werden.

1
Speichersystem
2
Steuervorrichtung
3
Speicherbauelement
4
Speicherzelle
5a
Elektrode
5b
Elektrode
6a
Leitung
6b
Leitung
8
Betriebsmodus-Auswahlleitungen
9
Steuer- und/oder Datenleitungen
10a
Auswahlbit für den Speicherbetriebsmodus
10b
Auswahlbit für den Speicherbetriebsmodus
10c
Informationsbit


Anspruch[de]
Verfahren zur Steuerung eines PMC-Speicherbauelements, die Schritte aufweisend:

– Aussenden eines Signals, um jeweils einen von mehreren möglichen Betriebsmodi für das Speicherbauelement auszuwählen; und

– Betreiben des Speicherbauelements gemäß dem jeweiligen, durch das Signal gewählten Betriebsmodus, wobei abhängig vom jeweiligen Betriebsmodus das Speicherbauelement durch Auswahl der Stromstärke und/oder der Dauer eines Programmierimpulses und/oder der Anzahl von Programmierimpulsen in zeitlich verschieden lang dauerhaft speichernde Zustände versetzt wird.
Verfahren nach Anspruch 1, wobei einer der möglichen Betriebsmodi ein „soft writing" Betriebsmodus ist. Verfahren nach Anspruch 1 oder 2, wobei einer der möglichen Betriebsmodi ein „non-volatile writing" Betriebsmodus ist. Verfahren nach einem der vorhergehenden Ansprüche, wobei einer der möglichen Betriebsmodi ein „hard-writing" Betriebsmodus ist. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Signal über eine oder mehrere Modusauswahl-Leitungen ausgesendet wird. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Signal über dieselbe Leitung wie die eigentlichen Daten ausgesendet wird, die in dem Speicherbauelement abgespeichert werden sollen. Verfahren nach Anspruch 6, wobei das Signal über die Leitung unter Nutzung von Modusauswahl-Bits ausgesendet wird und den Bits Bits nachfolgen, welche die Daten tragen, die in dem Speicherbauelement abgespeichert werden sollen. Speichersystem, aufweisend:

– ein PMC-Speicherbauelement und

– eine Steuervorrichtung, wobei die Steuervorrichtung angepasst ist für den Betrieb des Speicherbauelementes jeweils in einem von mehreren möglichen Betriebsmodi, wobei abhängig vom jeweiligen Betriebsmodus das Speicherbauelement durch Auswahl der Stromstärke und/oder der Dauer eines Programmierimpulses und/oder der Anzahl von Programmierimpulsen in zeitlich verschieden lang dauerhaft speichernde Zustände versetzt wird.
System nach Anspruch 8, wobei einer der möglichen Betriebsmodi ein „soft writing" Modus ist. System nach Anspruch 8 oder 9, wobei einer der möglichen Betriebsmodi ein „non-volatile writing" Modus ist. System nach einem der Ansprüche 8 bis 10, wobei einer der möglichen Betriebsmodi ein „hard writing" Modus ist.






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