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Dokumentenidentifikation DE102005002675B4 22.02.2007
Titel Verfahren zum Herstellen einer ebenen Spin-on-Schicht auf einer Halbleiterstruktur
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Wellhausen, Uwe, 01109 Dresden, DE;
Hollatz, Mark, 01844 Neustadt, DE;
Das, Arabinda, 01097 Dresden, DE;
Klipp, Andreas, 01109 Dresden, DE;
Sperlich, Hans-Peter, 01309 Dresden, DE;
Birner, Albert, 01129 Dresden, DE;
Heidemeyer, Henry, 70825 Korntal-Münchingen, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Anmeldedatum 20.01.2005
DE-Aktenzeichen 102005002675
Offenlegungstag 21.09.2006
Veröffentlichungstag der Patenterteilung 22.02.2007
Veröffentlichungstag im Patentblatt 22.02.2007
IPC-Hauptklasse H01L 21/314(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 21/762(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Herstellen einer ebenen Spin-on-Schicht auf einer Halbleiterstruktur gemäß Patentanspruch 1.

Halbleiterstrukturen, insbesondere integrierte Schaltungen, nehmen aufgrund der abnehmenden Größe der einzelnen Bauelemente in der für die Herstellung der Struktur erforderlichen Präzision zu. Beispielsweise nimmt das Aspektverhältnis von Gräben im Halbleitersubstrat wie z.B. von STI-Gräben (STI = Shallow Trench Isolation) immer mehr zu und die Breite der Gräben immer mehr ab. Dies erfordert eine hohe Qualität und gute Fülleigenschaften der in die Gräben eingefüllten Materialien, wie z.B. Dielektrika, um die gewünschten elektrischen Eigenschaften bereitzustellen. Beim Abscheiden entstehen oftmals Lunker bzw. Saumnähte in den Gräben, die zu einer Beeinflussung der elektrischen Eigenschaften der Gräben führen. Entsprechende Strukturen wie die Gräben werden beispielsweise mit HDP (HDP = High Density Plasma) SiO2 Abscheidung oder einem Spin-on-Dielektrikum, wie z.B. einem Silikatglas, aufgefüllt. Die Spin-on-Technik ist kostengünstig auszuführen, bietet aber in Bezug auf die Planarität, insbesondere bei großflächigen Halbleitersubstraten, noch Nachteile. Da die bei der Herstellung von Halbleiterstrukturen verwendeten Halbleiterwafer in der Größe zunehmen, besteht ein Bedürfnis, die Qualität der Spin-on-Schicht in Bezug auf die Planarität sowie die Planarisierungseigenschaften für unterschiedliche Strukturbreiten zu verbessern.

Dazu ist es beispielsweise bekannt, eine Spin-on-Schicht beim thermischen Aufheizen mit einer optisch flachen Fläche zu belegen und dadurch eine plane Oberfläche zu erreichen. Dieses Verfahren ist jedoch relativ aufwändig.

Aus US 6,479,405 B2 ist ein Verfahren bekannt, bei dem eine Halbleiterstruktur, die an ihrer Oberfläche Strukturen aufweist, vor einem Aufbringen einer Spin-On-Schicht vorbehandelt wird. Bei der Vorbehandlung wird eine Linerschicht auf die Halbleiterstruktur aufgebracht, die ein planares Aufbringen einer Spin-On-Schicht unterstützt.

Aus dem japanischen Abstract JP 2000 058 646 A ist es weiterhin bekannt, ein planares Aufbringen der Spin-On-Schicht auf eine Halbleiterstruktur durch eine Linerschicht zu unterstützen.

Aus dem US-Patent US 6,437,441 B1 ist weiterhin eine Linerschicht bekannt, die aus Siliziumoxid besteht. Auf der Linerschicht wird eine Spin-On-Schicht aufgebracht und es wird eine verbesserte Haftung der Spin-On-Schicht erreicht.

Aus dem US-Patent US 6,187,662 B1 ist es weiterhin bekannt, für eine Linerschicht Siliziumoxynitrid (SiON) zu verwenden.

Weiterhin ist aus dem US-Patent US 6,417,073 B2 ein Verfahren bekannt, bei dem auf eine Halbleiterstruktur, die Gräben und im Randbereich angrenzend an die Gräben eine Pad-Nitridschicht aufweist, eine Linerschicht aus Siliziumoxid in die Gräben und auf die Pad-Nitridschicht aufzubringen, woran sich die Aufbringung einer planaren Spin-On-Schicht anschließt. Dabei wird vor dem Aufbringen der Linerschicht eine Oxidschicht auf die Halbleiterstruktur aufgebracht.

Aus dem US-Patent US 5,994,200 ist es bekannt, als Linerschicht eine Siliziumoxidschicht, eine Siliziumnitridschicht, eine Laminatschicht aus Siliziumnitrid und Siliziumoxid, oder eine Siliziumoxynitridschicht zu verwenden. Weiterhin ist es aus dem US-Patent US 6,225,171 B1 bekannt, für eine Linerschicht in einem Graben eines Halbleitersubstrats eine Si-ON-Schicht vorzusehen, deren Zusammensetzung so eingestellt werden soll, dass Spannungen mit dem Substrat vermieden werden.

Aus dem US-Patent US 6,669,974 B1 ist es bekannt, zur Herstellung eines Grabenkondensators einen Graben auszubilden und im Graben eine Nitridschicht abzuscheiden. Die Nitridschicht wird zur Verbesserung der Qualität mithilfe eines Nassoxidationsprozesses reoxidiert. Die Reoxidation verringert die Defekte in der Nitridschicht durch Auffüllen der Löcher mit Oxid und verbessert dadurch die elektrische Eigenschaft der Nitridschicht.

Die Aufgabe der Erfindung besteht darin, ein Verfahren für ein Substrat mit einer Halbleiterstruktur an der Oberfläche bereitzustellen, durch das auf der Halbleiterstruktur eine Spin-on-Schicht mit einer weitgehend planaren Oberfläche erzeugt werden kann.

Die Aufgabe der Erfindung wird durch die Merkmale des Anspruches 1 gelöst.

Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Ein Vorteil des beschriebenen Verfahrens und der beschriebenen Vorrichtung besteht darin, dass vor dem Aufbringen der Spin-on-Schicht eine Linerschicht auf die Halbleiterstruktur aufgebracht wird, die eine Verbesserung der Planarität der Oberfläche der Spin-on-Schicht unterstützt. Dadurch werden beispielsweise bei nachfolgenden Prozessen chemischmechanische Polierverfahren bezüglich der erreichbaren Planarisierungsqualität unterstützt und zeitlich verkürzt.

In der erfindungsgemäßen Ausführungsform wird als Linerschicht eine teilweise reoxidierte Silizium-Nitridschicht eingesetzt, die auch zu einer guten Oberflächenplanarität der Spin-on-Schicht führt.

Mit dem beschriebenen Verfahren werden verschiedene Strukturbreiten eines Substrats mit guter Planarität eingeebnet.

Gute Ergebnisse bezüglich der Planarität der Spin-on-Schicht werden mit einer Dicke der Linerschicht ab etwa 2,0 nm erreicht.

Weiterhin werden auch gute Ergebnisse bezüglich der Planarität der Spin-on-Schicht bei einer Dicke der Linerschicht von größer als 5 nm erreicht.

In einer weiteren Ausführungsform des beschriebenen Verfahrens weist die Halbleiterstruktur Gräben auf, die im Randbereich angrenzend an die Gräben mit einer Pad-Nitridschicht versehen ist. In dieser Ausführungsform hat es sich als vorteilhaft erwiesen, die Linerschicht auch auf die Pad-Nitridschicht aufzubringen.

Die Erfindung wird nachfolgend anhand der Figuren näher erläutert. Es zeigen:

1 einen Querschnitt durch eine Halbleiterstruktur in Form eines Halbleiterwafers;

2 einen Teilausschnitt aus der Halbleiterstruktur mit einem Graben;

3 den Graben gefüllt mit einer Linerschicht und einer Spin-on-Schicht; und

4 eine weitere Ausführungsform eines Teilausschnittes einer Halbleiterstruktur mit einem Graben gefüllt mit einer Spin-on-Schicht und einer weiteren Linerschicht.

1 zeigt in einer schematischen Darstellung einen Querschnitt durch eine Halbleiterstruktur, die insbesondere durch einen Halbleiterwafer dargestellt wird. Bei der Herstellung von integrierten Schaltungen werden Halbleiterwafer, die beispielsweise aus Silizium bestehen, von der Oberfläche her mit verschiedensten Strukturen versehen. Die Strukturen stellen beispielsweise tiefe Gräben dar, die zur Isolierung von Flächenbereichen der Halbleiterstruktur verwendet werden. Das beschriebene Verfahren ist jedoch unabhängig von der Form der Struktur und kann auf verschiedenste Halbleiterstrukturen angewendet werden. Bei der weiteren Prozessierung werden die Gräben 2 des Substrats 1 abhängig von der Ausführungsform mit verschiedensten Materialien, z.B. einem Dielektrikum aufgefüllt.

Zum Auffüllen der Gräben 2 wird eine Spin-on-Technik eingesetzt, bei der ein flüssiges Material, beispielsweise ein Dielektrikum in Form eines Glases oder ein SiLK-Harz, auf die Oberfläche der Halbleiterstruktur aufgebracht wird. Das Spinon-Verfahren stellt ein Rotationsgussverfahren dar, bei dem das flüssige Spin-on-Material in der Mitte des Wafers aufgebracht und anschließend das Spin-on-Material über eine Drehung des Wafers um die Mittenachse gleichmäßig über die Oberfläche des Wafers verteilt wird. Das aufgebrachte Material wird mit einer relativ planen Oberfläche auf der Halbleiterstruktur verteilt. Auf diese Weise wird eine Spin-on-Schicht 3 (3) auf dem Substrat 1 hergestellt. Für die weitere Prozessierung der Halbleiterstruktur ist es oftmals erforderlich, dass die Spin-on-Schicht 3 eine präzise plane Oberfläche aufweist, die mit dem bisherigen Aufbringen nach dem Stand der Technik nicht erreicht werden konnte. Somit werden chemisch-mechanische Polierverfahren eingesetzt, um die Oberfläche der Spin-on-Schicht 3 zu planarisieren.

2 zeigt einen Teilausschnitt des Substrats 1 der 1 mit einem Graben 2, der im oberen Öffnungsbereich seitlich von einer Pad-Nitridschicht 4 begrenzt ist, die auf dem Substrat 1 aufgebracht ist. Zum Auffüllen des Grabens 2 wird nun die Oberfläche des Substrats 1 einer Vorbehandlung unterzogen. Bei dieser Vorbehandlung wird eine Linerschicht 5 in die Gräben 2 und auf die Oberfläche des Substrats 1, d.h. auf die Pad-Nitridschicht 4, aufgebracht. Als Linerschicht 5 wird beispielsweise eine Oxidschicht (SiO2) oder eine Siliziumnitridschicht (Si3N4) aufgebracht. Weiterhin bietet sich Siliziumoxynitrid (SiON) als Linerschicht an. Nach dem Aufbringen der Linerschicht 5 wird das Spin-on-Material auf das Substrat 1 aufgebracht, wobei die Gräben 2 verfüllt werden. Anschließend wird ein thermischer Ausheilvorgang durchgeführt, bei dem das Spin-on-Material z.B. durch chemische Umwandlung von dem flüssigen in den festen Zustand überführt wird. Als Spinon-Material wird beispielsweise flüssiges Glas wie z.B. Polysilazan verwendet. Durch die Aufbringung der Linerschicht ist es möglich, die Planarität einer Oberfläche 6 der Spinon-Schicht 3 zu verbessern. Für die Ausbildung der Linerschicht haben sich Dicken größer als 2,0 nm als vorteilhaft gezeigt. Eine gute Planarität der Oberfläche 6 der Spin-on-Schicht wird bei einer Dicke der Linerschicht von mehr als 5 nm erreicht.

In einer einfachen Ausführungsform kann auch darauf verzichtet werden, die Oberflächen der Pad-Nitridschicht 4 mit der Linerschicht zu bedecken. Jedoch haben Versuche gezeigt, dass insbesondere bei der erfindungsgemäßen Verwendung von teilweise nach der Abscheidung reoxidiertem Siliziumnitrid als Linerschicht die Bedeckung der Oberfläche der Pad-Nitridschicht 4 zu einer weiteren Verbesserung der Planarität der Oberfläche der Halbleiterstruktur führt.

4 zeigt eine weitere Ausführungsform, bei der die Linerschicht 5 aus einer ersten und einer zweiten Teillinerschicht 7, 8 gebildet ist. Die erste und die zweite Teillinerschicht bestehen aus Materialien, die oben für die Linerschicht 5 der 3 beschrieben wurden. Gute Ergebnisse werden mit einer zweiten Teillinerschicht 8 erreicht, die im Graben 2 auf dem Substrat 1 aufliegt und aus Siliziumoxid gebildet ist. In dieser Ausführungsform ist die erste Teillinerschicht 7 vorzugsweise aus Siliziumoxynitrid gebildet und liegt auf der zweiten Teillinerschicht auf. Es können jedoch auch andere Kombinationen von Materialien für die erste und die zweite Teillinerschicht 7, 8 verwendet werden.

Bei der weiteren Verarbeitung wird die Halbleiterstruktur gemäß 4, wenn die Planarität der Oberfläche 6 der Spinon-Schicht 3 für die gewünschte Anwendung nicht ausreicht, einem Planarisierungsverfahren, wie z.B. einem CMP-Verfahren unterzogen.

Das beschriebene Verfahren weist insbesondere in Bezug auf mit Spin-on-Material beschichtete Halbleiterstrukturen eine verbesserte Planarität bezüglich einer Mitte zu Rand Gleichmäßigkeit der auf den Halbleiterwafer aufgebrachten Spin-on-Schicht auf. Somit bietet das beschriebene Verfahren große Potentiale bei der weiteren Vergrößerung der für die Herstellung von integrierten Schaltungen verwendeten Halbleiterwafer.

1
Substrat
2
Graben
3
Spin-on-Schicht
4
Pad-Nitridschicht
5
Linerschicht
6
Oberfläche
7
Erste Teillinerschicht
8
Zweite Teillinerschicht


Anspruch[de]
Verfahren zum Herstellen einer ebenen Spin-on-Schicht (3) (SOG, SOD) auf einem Substrat (1), das auf seiner Oberfläche eine Halbleiterstruktur aufweist, insbesondere auf einem Halbleiterwafer, wobei die Halbleiterstruktur vor dem Aufbringen einer Spin-on-Schicht (3) vorbehandelt wird, um eine plane Oberfläche (6) der Spin-on-Schicht (3) zu erreichen, wobei bei der Vorbehandlung eine Linerschicht (5) auf die Halbleiterstruktur aufgebracht wird, die ein planares Aufbringen der Spin-on-Schicht (3) auf die Halbleiterstruktur unterstützt, dadurch gekennzeichnet, dass als Linerschicht (5) eine nach erfolgter Abscheidung teilweise reoxidierte Silizium-Nitridschicht aufgebracht wird. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Linerschicht (5) eine Dicke größer als 2,0 nm aufweist. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Linerschicht (5) eine Dicke größer als 5 nm aufweist. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Halbleiterstruktur Gräben (2) aufweist, die im Randbereich angrenzend an die Gräben (2) eine Pad-Nitridschicht (4) aufweist, dass die Linerschicht (5) in die Gräben (2) und auf die Pad-Nitridschicht (4) aufgebracht wird. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass vor der Linerschicht (5) eine Oxidschicht auf die Halbleiterstruktur aufgebracht wird.






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