PatentDe  


Dokumentenidentifikation DE102005018347B4 22.02.2007
Titel Flash-Speicherzelle, Flash-Speichervorrichtung und Herstellungsverfahren hierfür
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Willer, Josef, 85521 Riemerling, DE;
Lau, Frank, 83043 Bad Aibling, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 20.04.2005
DE-Aktenzeichen 102005018347
Offenlegungstag 24.11.2005
Veröffentlichungstag der Patenterteilung 22.02.2007
Veröffentlichungstag im Patentblatt 22.02.2007
IPC-Hauptklasse G11C 16/02(2006.01)A, F, I, 20051017, B, H, DE

Beschreibung[de]
GEBIET DER ERFINDUNG

Diese Erfindung liegt auf dem Gebiet der nichtflüchtigen Halbleiterspeichervorrichtungen und betrifft insbesondere eine Flash-Speicherzelle, eine Flash-Speichervorrichtung mit einer Anordnung von Flash-Speicherzellen, wie eine Flash-Speichervorrichtung vom NOR-Typ oder eine Flash-Speichervorrichtung vom NAND-Typ, sowie ein Herstellungsverfahren hierfür.

Es ist bekannt, dass bei einer nichtflüchtigen Flash-Speichervorrichtung Ladungen in einem floatenden Gatter durch Fowler-Nordheim-Tunneln von Elektronen aus einem Halbleitersubstrat oder durch Injektion heißer Elektronen durch eine dünne Tunneloxidschicht zur Programmierung gespeichert werden, und dass in einem floatenden Gatter gespeicherte Ladungen mittels Fowler-Nordheim-Tunneln durch eine dünne Tunneloxidschicht zu einem Halbleitersubstrat oder zu einem Steuergatter zum Löschen entfernt werden. Basierend auf der gewählten spezifischen Zellenstruktur können Flash-Speicherzellen aus einer Stapel-Gatter-Struktur aufgebaut sein.

Eine typische Stapel-Gatter-Struktur herkömmlicher Flash-Speicherzellen ist in 1A und 1B gezeigt. Insbesondere zeigt 1A eine schematische Ansicht von hochdichten Flash-Speicherelementen mit floatendem Gatter, die eine Flash-Speicheranordnung vom NAND-Typ, welche zu schmalen Grabenisolationen selbstausgerichtete floatende Gatter formen (siehe M. Ichige et al., "A novel self-aligned shallow trench isolation cell for 90 nm GBit NAND Flash EEPROMs", 2003 Symposium on VLSI Technology Digest of Technical Papers).

Es wird nun Bezug auf 1A genommen, worin eine Mehrzahl von schmalen, isolierenden Gräben 2 auf einem Substrat 3 eines integrierten Schaltkreises zum Definieren einer Mehrzahl von aktiven Bereichen 1 angeordnet sind. Ein Steuergatter 4 kreuzt über das Muster der schmalen Grabenisolationen 2. Ein Muster 5 floatender Gatter 5 ist zwischen der Steuergatterelektrode und den aktiven Bereichen 1 angeordnet. Wie in 1A gezeigt, umfasst das Flash-Speicherelement ferner ein Tunneloxidschicht 6-Muster, das zwischen den floatenden Gattern 5 und den aktiven Bereichen 1 angeordnet ist, und eine dielektrische Zwischengatterschicht 7, die zwischen dem floatenden Gatter 5 und dem Steuergatter 4 angeordnet ist. Die dielektrische Zwischengatterschicht 7 ist typischerweise aus einer Oxid-Nitrid-Oxid (ONO)-Struktur aufgebaut und umfasst erste 8, zweite 9 und dritte 10 Schichten aus Siliziumoxid, Siliziumnitrid bzw. Siliziumoxid. Das Flash-Speicherelement umfasst ferner eine Metallschicht 11, welche auf dem Steuergatter 4 abgeschieden ist, und eine auf der Metallschicht 11 angeordnete Hartmaskenschicht 12.

Es wird nun Bezug auf 1B genommen, wo typische, hochdichte Flash-Speicherzellen mit floatendem Gatter, die in einer NOR-Typ-Struktur ausgeführt sind, im Schnitt durch deren Source-Drain-Bereiche 13 und Kanalbereiche 17, gezeigt sind.

In gleicher Weise wie in der Anordnung von 1A, sind die floatenden Gatter 5 über dem Siliziumsubstrat 3 angeordnet, wobei sich eine Tunneloxidschicht 6 zwischen ihnen befindet. Steuergatter 4 und floatende Gatter 5 sind durch die dielektrische Zwischengatterschicht 7 getrennt. Die Bitleitung 14 weist eine Mehrzahl von Bitleitungskontakten 15 zum Kontaktieren der Drain-Anschlüsse von aktiven Bereichen 13 der Speicherzellen auf.

Es wird nun Bezug auf die 5A und 5B genommen, worin schematische Ansichten einer typischen Flash-Speicheranordnung von NAND-Typ bzw. einer typischen Flash-Speicheranordnung vom NOR-Typ gezeigt sind. 5A ist eine Draufsicht einer Anordnung vom NAND-Typ mit einer Mehrzahl von in Reihen und Spalten angeordneten Speicherelementen. 5A zeigt mehrere NAND-Stränge, von denen jeder eine Mehrzahl von Flash-Speicherelementen umfasst. Jeder NAND-Strang ist jeweils mit einer Bitleitung BLK verbunden, welche eine Spalte definiert, und in jedem NAND-Strang sind zwischen einem Bitleitungskontakt 16 und einer gemeinsamen Erdleitung CG eine Mehrzahl von Flash-Speicherzellen und zwei Auswahltransistoren in Reihe verbunden. Eine Mehrzahl von Wortleitungen WLK und zwei Auswahltransistorleitungen SG1, SG2, welche Reihen definieren, kreuzen die Bitleitungen, wobei jede der Wortleitungen mit Steuergatteranschlüssen der Speicherelemente einer Reihe verbunden ist, während die Auswahltransistorleitungen mit den Gattern der zugehörigen Auswahltransistoren verbunden sind. Zwischen angrenzenden Bitleitungen liegt ein Bitleitungsabstand F vor.

5B ist eine Draufsicht einer Anordnung vom NOR-Typ mit einer Mehrzahl von in Reihen und Spalten angeordneten Speicherelementen. Im Unterschied zur Anordnung vom NAND-Typ von 5A ist jede Bitleitung BLK mit jeder Flash-Speicherzelle einer Spalte verbunden und, wie bei der Anordnung vom NAND-Typ von 5A, ist jede Wortleitung WLK mit jedem Steuergatteranschluss einer Reihe verbunden. Zwischen angrenzenden Bitleitungen liegt der Bitleitungsabstand F vor.

In jüngster Zeit und insbesondere in Anbetracht moderner tragbarer Geräte wie MP3-Spieler und digitaler Standbildkameras hat die Nachfrage nach preisgünstigen und hochdichten Flash-Massenspeicher stark zugenommen. Deshalb ist einer der wichtigsten Punkte für preiswerte und hochdichte Flash-Massenspeicher eine Reduktion der Speicherzellengröße. Jedoch treten beim Runterskalieren von Flash-Speichern eine Menge von Problemen auf, wie eine Musterungleichförmigkeit und enge Prozessfenster. Ebenso nimmt das parasitäre Kopplungsrauschen zu, was insbesondere ernste Probleme bezüglich angrenzender floatender Gatter in Speicherzellenanordnungen vom NAND-Typ verursachen kann. Da die Tunneloxidschicht angesichts der Tatsache, dass ein Runterskalieren nachteilig in Bezug auf die Programmierung und Datenhaltigkeit der Speicherzelle ist, nicht merklich nach unten skaliert werden kann, kann eine Reduzierung der Kanallängen auch zu einer Zunahme der so genannten Kurzkanaleffekte führen, die jedoch in jedem Fall vermieden werden sollten. Andererseits kann, insbesondere in Speicherzellenanordnungen vom NAND-Typ mit einer Mehrzahl von in einer Serienanordnung verbundenen Speicherzellen, eine Reduzierung der Kanalbreite zu einer Abnahme des Sensestroms durch die Speicherzellen führen, aus welchem Grund das Signal-Rausch-Verhältnis verschlechtert wird. Das letztgenannte Phänomen ist der Grund, warum Speicherzellenanordnungen vom NAND-Typ mit mehreren Pegeln heutzutage mit maximal 16 Speicherzellen pro Strang realisiert werden.

Es ist wohl-bekannt, die Eigenschaften beim Runterskalieren zu verbessern und insbesondere den Sensestrom durch miniaturisierte Speicherzellen zu erhöhen, indem die Speicherzellen als so genannte FinFET-Speicherzellen ausgeführt werden (siehe zum Beispiel US-Patentanmeldung 2003/0042531 von Lee et al.). Bei solchen FinFET-Speicherzellen wird ein erster Oxidfilm auf einer Oberfläche eines Siliziumsubstrats geformt und eine flossenförmige, aktive Fläche auf dem ersten Oxidfilm mit einer engen Breite vertikal geformt. Oberhalb und auf beiden Seiten der flossenförmigen, aktiven Fläche ist ein Gattertunneloxidfilm geformt. Ferner ist eine floatende Elektrode auf den Oberflächen des Gattertunneloxidfilms des ersten Oxidfilms zum Speichern von elektrischen Ladungen geformt. Ferner ist ein Oxidfilm zwischen den Gattern auf der Oberfläche der floatenden Elektrode geformt und eine Steuerelektrode ist auf der Oberfläche des Oxidfilms zwischen den Gattern geformt. Obgleich solche FinFET-Speicherzellen tatsächlich erfolgreich das Signal-Rausch-Verhältnis verbessern können, sind sie jedoch gewöhnlicherweise aufgrund eines zu großen floatenden Gatters nicht zur Anwendung in einer hochdichten Massenspeicheranordnung geeignet.

Andere Lösungen, insbesondere zum Überwinden des oben genannten Problems einer Verminderung des Signal-Rausch-Verhältnisses (siehe zum Beispiel US-Patentanmeldung 2003/0178670 an Fried et al.) umfassen floatende Gatter, die durch spezifische Herstellungsverfahren in zwei Teile gespalten werden, die jedoch aufgrund von unvermeidbaren Prozessvariationen zu einem unsymmetrischen Programmier- bzw. Löscheffekt führen.

Ferner führen die üblichen Herstellungsverfahren, so wie sie in den oben genannten Druckschriften offenbart sind, nicht zu einer hochdichten Architektur von Flash-Massenspeichervorrichtungen.

In Anbetracht des Obigen ist es eine erste Aufgabe der Erfindung, nichtflüchtige Flash-Speicherzellen zur Verfügung zu stellen, die eine sehr hochdichte Integration von Speicherzellen erlauben, die zum Erzeugen von Flash-Massenspeichern mit einer Größe von 4 GBit und größer geeignet sind, die insbesondere in der Lage sind, parasitäres Kopplungsrauschen von angrenzenden floatenden Gattern und Kurzkanaleffekte zu vermindern, und welche ein Signal-Rausch-Verhältnis des Sensestroms verbessern können.

Eine zweite Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen einer nichtflüchtigen Flash-Speichervorrichtung mit einer Mehrzahl von erfindungsgemäßen Flash-Speicherzellen anzugeben, welche eine STI (schmale Grabenisolation)-Struktur aufweist, in der aktive Bereiche von angrenzenden Speicherzellen durch schmale Isolationsgräben isoliert sind.

OFFENBARUNG DER ERFINDUNG

Die erste Aufgabe der Erfindung kann durch eine Flash-Speicherzelle erreicht werden, welche ein Siliziumsubstrat mit einem, einen Kanalbereich und Source-Drain-Bereiche aufweisenden, aktiven Bereich umfasst, wobei der aktive Bereich einen vorspringen Abschnitt aufweist, welcher vorspringende Abschnitt wenigstens den Kanalbereich umfasst. Auf der Oberfläche des aktiven Bereichs ist eine dielektrische Tunnelschicht, die eine Oxidschicht oder nitridierte Oxidschicht sein kann, wenigstens teilweise geformt, und ein floatendes Gatter ist auf der Oberfläche der dielektrischen Tunnelschicht zum Speichern von elektrischen Ladungen geformt. Eine dielektrische Zwischengatterkopplungsschicht, die eine Oxidschicht oder eine nitridierte Oxidschicht sein kann, ist auf der Oberfläche des floatenden Gatters geformt, und eine Steuerelektrode ist auf der Oberfläche der dielektrischen Zwischengatterkopplungsschicht geformt. Erfindungsgemäß ist das floatende Gatter so geformt, dass es eine rinnenförmige Gestalt zum wenigstens teilweisen Umgreifen des vorspringenden Abschnitts des aktiven Bereichs aufweist. Mit anderen Worten, der vorspringende Abschnitt des aktiven Bereichs taucht in das rinnenförmige floatende Gatter ein, wobei die dielektrische Tunnelschicht dazwischen angeordnet ist, und zwar so, dass das floatende Gatter wenigstens teilweise den vorspringenden Abschnitt auf dessen Oberseite und den beiden Seiten umgibt.

Mit dem obigen Aufbau ist es möglich, Kopplungsflächen zwischen den Steuer- und floatenden Gattern in Bezug auf die Fläche der die aktive Fläche umgebenden dielektrischen Tunnelschicht im Vergleich zu dem herkömmlichen Planaren Fall, der in den 1A und 1B gezeigt ist, zu erhöhen. Der Sensestrom ist aufgrund des floatenden Gatters, das den aktiven Bereich auf dessen Oberseite und an den beiden Seiten umgibt, relativ hoch, und ermöglicht somit ein relativ hohes Signal-Rausch-Verhältnis. Die Breite der Transistoren ist nicht durch die minimale Breite der Strukturen eingeschränkt, welche durch optische (UV) lithographische Methoden erreicht werden kann, und derzeit typischerweise circa 100 Nanometer beträgt, oder einer demzufolge reduzierten Floating-Gatter-Interferenz eingeschränkt. Aus diesem Grund wurde eine gute Skalierungseigenschaft realisiert. Ebenso können Kurzkanaleffekte trotz einer relativ dicken dielektrischen Tunnelschicht reduziert werden. Ferner können im Unterschied zu herkömmlichen Flash-Speicherzellen sehr dünne metallische floatende Gatter verwendet werden und weiterhin ist im Unterschied zu SOI-basierten FinFET-Speicherzellen der Transistorkörper vorteilhaft mit dem Siliziumsubstrat gekoppelt. Ein Tunneln von Elektronen durch die dielektrische Tunnelschicht kann vorteilhaft nur auf einer oder beiden Flächen des vorspringenden Abschnitts des aktiven Bereichs ermöglicht sein, und kann gleichzeitig an dessen Deckfläche unterbunden werden. In diesem Fall ist die Breite der dielektrischen Tunnelschicht zwischen dem floatenden Gatter und der Oberfläche des vorspringenden Abschnitts des aktiven Bereichs geeignet gewählt.

Erfindungsgemäß kann der vorspringende Abschnitt wenigstens teilweise in das rinnenförmige floatenden Gatter mit einer dazwischenliegenden dielektrischen Tunnelschicht eintauchen. Es ist jedoch bevorzugt, dass der vorspringende Abschnitt im Wesentlichen vollständig auf seiner gesamten Höhe in das rinnenförmige floatende Gatter eintaucht, um in Bezug auf eine gegebene Gestaltung einen maximalen Sensestrom zu realisieren.

Entsprechend einer bevorzugten Ausführungsform der Erfindung ist die Flash-Speicherzelle so gestaltet, dass ein vorspringender Abschnitt des aktiven Bereichs eine Breite hat, die höchstens 50 nm beträgt, stärker bevorzugt im Bereich von 5 nm bis 50 nm liegt, und insbesondere im Bereich von 10 nm bis 30 nm liegt. Im Allgemeinen und insbesondere im vorherigen Fall kann eine Höhe des vorspringenden Abschnitts maximal 100 nm betragen und liegt vorzugsweise im Bereich von 30 nm bis 100 nm, und kann zum Beispiel so gewählt werden, dass sie 45 nm beträgt. Im Allgemeinen hängt die spezifische Wahl einer Breite und einer Höhe des vorspringenden Abschnitts des aktiven Bereichs von einem Kompromiss von Sensestrom und parasitärem Kopplungsrauschen angrenzender floatender Gatter ab, welches sich vergrößert, wenn der Sensestrom durch Erhöhen der gegenüberliegenden Flächen der floatenden Gatter und der vorspringende Abschnitte der aktiven Bereiche vergrößert wird.

In einer weiteren bevorzugten Ausführungsform der Erfindung ist die rinnenförmige Elektrode mit floatendem Gatter so geformt, dass sie eine U-Kanal-artige Form hat, welche dann einem vorspringenden Abschnitt des aktiven Bereichs, der eine schienenförmige Form hat, entsprechen kann.

Die dielektrische Zwischengatterkopplungsschicht ist vorzugsweise aus einem Siliziumoxidfilm, einem Siliziumnitridfilm und einem Siliziumoxidfilm aufgebaut, was herkömmlicherweise als ONO-Struktur bezeichnet wird.

Das Material des floatenden Gatters kann vorzugsweise aus der Gruppe, bestehend aus n-dotiertem Silizium, p-dotiertem Silizium, nichtdotiertem Silizium, Ge und einem inerten metallischen Material, wie TiN, TaN, WN, Ir, IrO, Ru, RuO und WSi, und Kombinationen hiervon, wie Silizium/Ge gewählt sein. Erfindungsgemäß und im Unterschied zu herkömmlichen Flash-Speicherzellen ist es möglich, auch sehr dünne metallische Floating-Gatter-Elektroden zu verwenden.

Erfindungsgemäß ist es bevorzugt, dass Kopplungsflächen typischerweise größer als im herkömmlichen Fall sind. Insbesondere ist eine Kopplungsfläche zwischen dem Steuergatter und dem floatenden Gatter circa 3 mal so groß wie eine Kopplungsfläche zwischen dem floatenden Gatter und dem aktiven Bereich. Im Allgemeinen ist diese Bedingung erfüllt, wenn ein Kopplungsverhältnis wenigstens 0,6 beträgt. Insbesondere in diesem Fall, jedoch hierauf nicht eingeschränkt, ist eine äquivalente Dicke der dielektrischen Zwischengatterkopplungsschicht circa 2 mal so groß wie eine Dicke der dielektrischen Tunnelschicht. Die Dicke der dielektrischen Tunnelschicht kann so gewählt werden, dass sie circa 7 nm beträgt.

Die vorliegende Erfindung betrifft auch eine Flash-Speichervorrichtung mit einer Anordnung von programmierbaren und löschbaren Speicherzellen, wie oben beschrieben, wobei die Speicherzellen in herkömmlicher Weise in Spalten und Reihen, welche eine Matrixanordnung formen, angeordnet sind, und mit einer Mehrzahl von Bitleitungen und Wortleitungen kontaktiert sind.

Eine solche Flash-Speichervorrichtung hat vorzugsweise eine Struktur vom NAND-Typ, die eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicherzellen, die mit den Bitleitungen verbunden sind und NAND-Zellenblöcke formen, umfasst. Jeder der NAND-Zellenblöcke einer Spalte weist typischerweise eine Serienanordnung von Flash-Speicherzellen (zum Beispiel 8, 16 oder 32 Speicherzellen) auf, die an einem ersten Knoten mit einer zugehörigen Bitleitung und an einem zweiten Knoten mit einem Siliziumsubstrat verbunden sind. Ferner sind die Bitleitungen kreuzende, parallele Wortleitungen angeordnet, von denen jede mit den floatenden Gattern einer der Flash-Speicherzellen einer Reihe gekoppelt ist.

Eine solche Flash-Speichervorrichtung hat vorzugsweise auch eine Struktur vom NOR-Typ, die eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicherzellen, die mit den Bitleitungen verbunden sind und NOR-Zellenblöcke formen, umfasst. Jeder solcher NOR-Zellenblock umfasst im Unterschied zur Struktur vom NAND-Typ nur eine Flash-Speicherzelle, die an einem ersten Knoten mit einer zugehörigen Bitleitung und an einem zweiten Knoten mit dem Substrat verbunden ist. Ebenso sind parallele Wortleitungen vorgesehen, von denen jede mit den floatenden Gattern einer der Flash-Speicherzellen gekoppelt ist.

Gemäß einer vorteilhaften Ausführungsform der Erfindung, ist die Flash-Speichervorrichtung, die vorteilhaft eine Struktur vom NAND-Typ bzw. eine Struktur vom NOR-Typ aufweist, so gewählt, dass sie einen Adressleitungsabstand, d. h. Bitleitungsabstand und/oder Wortleitungsabstand, von höchstens 150 nm hat und kann stärker bevorzugt einen Adressleitungshalbabstand im Bereich von 40 bis 70 nm haben. Derart schmale Adressleitungsabstände scheinen eine notwendige Voraussetzung zum Realisieren von hochdichten Massenspeicher-Flash-EEPROMs in der Größenordnung von 4 GBit und sogar höher zu sein.

In jüngster Zeit, wie zum Beispiel in dem oben genannten Dokument von Ichige et al. offenbart ist, ist berichtet worden, das selbstausgerichtete STI (schmale Grabenisolation)-Technologie bei der Herstellung von Speicherzellen mit reduzierter Größe wirkungsvoll eingesetzt werden kann, um hochintegrierte Flash-Speichervorrichtungen zu realisieren. Zudem kann die STI-Technologie eine reduzierte Anzahl von Fabrikationsschritten bei der Herstellung des integrierten Schaltkreises bieten und erfordert demzufolge geringe Herstellungskosten und bietet eine hohe Verlässlichkeit.

Aus diesem Grund, insbesondere um Flash-Speichervorrichtungen mit einem geringen Adressleitungsabstand zu realisieren, ist am stärksten bevorzugt, dass Flash-Speicherzellen eine STI (schmale Grabenisolation)-Struktur aufweisen, in der aktive Bereiche von angrenzenden Flash-Speicherzellen durch schmale, mit einem isolierenden Material gefüllte Gräben voneinander isoliert sein.

Die zweite Aufgabe der Erfindung kann durch ein Herstellungsverfahren für eine Flash-Speichervorrichtung mit der obig dargestellten STI-Struktur unter Verwendung der STI-Technologie erreicht werden, welches die folgenden Schritte umfasst, die nicht notwendigerweise in einer aufeinander folgenden Reihenfolge ausgeführt werden müssen: Zunächst Bereitstellen eines Siliziumsubstrats zur Herstellung einer STI-Graben-Flash-Speichervorrichtung; Wachsen einer Pad-Oxidschicht auf einer Oberfläche des Siliziumsubstrats, welche Pad-Oxidschicht typischerweise eine Schichtdicke von circa 20 nm haben kann, was als dicker als bei herkömmlichen Herstellungsschritten angesehen wird; Abscheiden einer Pad-Nitridschicht auf der Oberfläche der Pad-Oxidschicht; Implantieren von Wannen zum Herstellung von aktiven Bereichen; Maskieren von STI-Gräben durch Lithographie; Ätzen von STI-Gräben, was durch RIE (reaktives Ionenätzen) erfolgen kann; Wachsen einer dünnen Schicht zum Auskleiden der STI-Gräben, um eine durch Ätzen beschädigte Siliziumoberfläche zu regenerieren, und Abscheiden eines Füllmaterials zum Füllen der STI-Gräben; Planarisieren des Füllmaterials, beispielsweise durch chemisch-mechanisches Polieren; Rückätzen des Füllmaterials, um Aussparungen in den STI-Gräben zu formen, was durch RIE unter Verwenden der Pad-Nitridschicht als eine Maske erfolgen kann; Abstrippen der Pad-Nitridschicht; Reduzieren der Breite der aktiven Bereiche; Wachsen einer dielektrischen Tunnelschicht, welche eine Oxidschicht und/oder eine nitridierte Oxidschicht sein kann; Erzeugen von floatenden Gattern; Erzeugen einer dielektrischen Kopplungsschicht zwischen den Gattern, die typischerweise eine ONO-Struktur hat; Abscheiden einer Steuergatterschicht; Maskieren der Steuergatterschicht durch Lithographie; Ätzen der Steuergatterschicht, insbesondere mittels RIE, wobei vorteilhaft Gebrauch von einer hohen Selektivität zu Oxid zum Erzeugen von Wortleitungen gemacht wird; Implantieren von Source-/Drain-Anschlüssen; Ätzen der dielektrischen Kopplungsschicht zwischen den Gattern, was nass oder isotropisch erfolgen kann; Ätzen der Floating-Gatter-Schicht zum Unterbrechen der Floating-Gatter-Schicht, was nass oder isotropisch erfolgen kann; Abscheiden einer dielektrischen Schicht, die aus einem Oxid oder einem anderen dielektrischen Zwischenschichtenmaterial bestehen kann, um wenigstens teilweise die Lücken zwischen den Wortleitungen zu füllen und die floatenden Gatter einzukapseln.

Hier wurden aus Gründen der Klarheit alle Wasch- und Reinigungsschritte, die dem Fachmann ohnehin klar sind, weggelassen.

Gemäß einer bevorzugten Ausführungsform des erfinderischen Verfahrens wird eine Reduzierung der Breite der aktiven Bereiche durch ein Ätzen der aktiven Bereiche durchgeführt. Es ist auch bevorzugt, eine Reduktion in der Breite der aktiven Bereiche durch ein Wachsen einer thermischen Oxidopferschicht durchzuführen, um Silizium in dem thermischen Oxidationsprozess zu verbrauchen, gefolgt von einem Entfernen der thermischen Oxidopferschicht. Es kann auch vorzuziehen sein, ein "Pull-Back"-Ätzen der Pad-Nitridschicht durchzuführen.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung umfasst die Erzeugung einer dielektrischen Kopplungsschicht zwischen den Gattern die Schritte zum Wachsen einer bodenseitigen, thermischen Oxidschicht; Abscheiden einer Nitridschicht mittels LPCVD (chemische Dampfabscheidung bei Niedrigdruck) und Wachsen einer oberen Oxidschicht durch nasse Oxidation, insbesondere Dampfoxidation, auf der Nitridschicht. Es kann dann vorzuziehen sein, wenigstens einen Teil der oberen Oxidschicht mittels HT-Oxidation (HTO) oder durch Atomschichtenabscheidung abzuscheiden.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung kann nach dem Abscheiden einer Steuergatterschicht eine Metallschicht abgeschieden werden. Es kann auch vorzuziehen sein, dass nach dem Abscheiden einer Metallschicht eine Hartmaskenschicht abgeschieden wird. Ebenso kann die Isolationsschicht planarisiert werden, was beispielsweise durch chemisch-mechanisches Polieren erfolgen kann.

Die Erzeugung von floatenden Gattern kann vorzugsweise eine Abscheidung einer Floating-Gatter-Schicht umfassen, welcher dann einer Entfernung der Bodenbedeckung der Floating-Gatter-Schicht an den gefüllten STI-Gräben folgt. Eine Abscheidung der Floating-Gatter-Schicht kann durch Einsetzen eines Verfahrens für eine nicht-konformale Bedeckung, wie eine Sputtertechnik, erfolgen; alternativ kann eine Abscheidung der Floating-Gatter-Schicht durch Einsetzen eines Verfahrens zur konformalen Bedeckung, wie eine CVD (chemische Dampfabscheidung)-Technik, erfolgen.

Erfindungsgemäß kann es stark bevorzugt sein, dass vor dem Schritt des Entfernens der Bodenbedeckung der Floating-Gatter-Schicht an den gefüllten Gräben eine Maskenschicht zum Verhindern des Ätzens der Floating-Gatter-Schicht oberhalb und auf beiden Seiten der Floating-Gatter-Schicht abgeschieden wird. In diesem Fall, nach der Abscheidung einer Floating-Gatter-Schicht unter Verwendung eines Verfahrens zur konformalen Bedeckung, umfasst die Abscheidung einer Maskenschicht und die Ätzung der Floating-Gatter-Schicht vorzugsweise die folgenden Schritte: Abscheiden einer dünnen Nitridlage, Beschichten eines Wafers mit einer organischen Schicht (Resist); Rückätzen der organischen Schicht zum Erzeugen von Aussparungen in den STI-Gräben; Entfernen der dünnen Nitridlage, dort, wo sie einer Ätzchemie ausgesetzt ist; Entfernen der organischen Schicht; Wachsen der Ätzmaske, insbesondere einer Oxidmaske, auf der nicht-bedeckten Oberfläche; Entfernen der dünnen Nitridlage, wo sie einer Ätzchemie ausgesetzt ist; Ätzen der Floating-Gatter-Schicht zum Unterbrechen der Floating-Gatter-Schicht mittels einer herkömmlichen Ätztechnik, wie RIE, und Entfernen der Ätzmaske. Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die beigefügten Zeichnungen, die einen Teil der Beschreibung bilden, veranschaulichen derzeit bevorzugte Ausführungsformen der Erfindung und dienen zusammen mit der oben angegebenen allgemeinen Beschreibung und der unten angegebenen genauen Beschreibung zur Erklärung der Prinzipien der Erfindung.

1A und 1B sind schematische Querschnittsansichten, die herkömmliche hochdichte Flash-Speicherzellen mit einer Struktur vom NAND-Typ bzw. NOR-Typ zeigen;

2A und 2B sind schematische Querschnittsansichten, die eine Ausführungsform von erfindungsgemäßen hochdichten Flash-Speicherzellen mit einer Struktur vom NAND-Typ zeigen;

3A bis 3I sind schematische Querschnittsansichten zur Veranschaulichung einer Ausführungsform eines Herstellungsverfahrens zum Erzeugen von hochdichten Flash-Speicherzellen der 2A und 2B;

4A bis 4D sind schematische Querschnittsansichten zur Veranschaulichung einer weiteren Ausführungsform eines Herstellungsverfahrens zum Erzeugen von hochdichten Flash-Speicherzellen der 2A und 2B;

5A und 5B zeigen in schematischen Draufsichten eine Anordnung von Flash-Speicherzellen mit einer Struktur vom NAND-Typ bzw. NOR-Typ.

AUSFÜHRUNGSFORMEN DER ERFINDUNG

Es werden nun Ausführungsformen der vorliegenden Erfindung im Einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, worin gleiche Bezeichnungen gleiche Elemente bezeichnen.

Die 1A und 1B sind schematische Querschnittsansichten, die herkömmliche hochdichte Flash-Speicherzellen mit einer Struktur vom NAND-Typ bzw. NOR-Typ zeigen. Die 5A und 5B sind schematische Draufsichten, die eine Anordnung von Flash-Speicherzellen mit einer Struktur vom NAND-Typ bzw. NOR-Typ zeigen. Diese Figuren sind bereits in der Beschreibungseinleitung beschrieben worden, weshalb, zur Vermeidung von unnötigen Wiederholungen, deren nähere Erläuterung nun weggelassen wird.

Es wird nun Bezug auf die 2A und 2B genommen, worin schematische Querschnittsansichten veranschaulicht sind, die eine bevorzugte Ausführungsform von erfindungsgemäßen hochdichten Flash-Speicherzellen mit einer Struktur vom NAND-Typ zeigen. Die 2A zeigt eine Querschnittsansicht entlang der Wortleitung, welche durch das Steuergatter 4 identifiziert ist, wohingegen die 2B eine Querschnittsansicht entlang der Bitleitung zeigt. Wie aus diesen Figuren ersichtlich ist, sind auf einem Substrat mit integriertem Schaltkreis eine Mehrzahl von schmalen Isolationsgräben 2 angeordnet, wodurch eine Mehrzahl von aktiven Bereichen 1 definiert ist. Die aktiven Bereiche 1 umfassen Source-/Drain-Bereiche 13 und Kanalbereiche 17. Das Steuergatter 4 kreuzt über die schmalen Isolationsgräben 2 und ein Floating-Gatter 5-Muster ist zwischen dem Steuergatter 4 und den aktiven Bereichen 1 angeordnet. Die Flash-Speicherzellen umfassen ferner eine dielektrische Tunnelschicht 6, die zwischen den floatenden Gattern 5 und den aktiven Bereichen 1 angeordnet ist, und eine dielektrische Zwischengatterkopplungsschicht 7, die zwischen dem floatenden Gatter 5 und dem Steuergatter 4 angeordnet ist. Die dielektrische Zwischengatterkopplungsschicht 7 hat typischerweise eine Oxid-Nitrid-Oxid (ONO)-Struktur und umfasst erste 8, zweite 9 und dritte 10 Schichten aus Siliziumoxid, Siliziumnitrid bzw. Siliziumoxid. Das Flash-Speicherelement umfasst ferner eine Metallschicht 11, welche auf dem Steuergatter 4 abgeschieden ist. Die Metallschicht 28 besteht aus Metall, welches zum Beispiel aus der Gruppe bestehend aus WSi, WN, W, und Kombinationen hieraus, insbesondere WN/W, gewählt ist, und weiterhin ist eine Hartmaskenschicht 12 auf der Metallschicht 11 angeordnet. Als ein charakteristisches Merkmal der vorliegenden Erfindung umfasst jeder der aktiven Bereiche 1 einen vorspringenden Abschnitt 16, wobei der vorspringende Abschnitt 16 wenigstens den Kanalbereich 17 umfasst. In der Ausführungsform von 2A ist der vorspringende Abschnitt 16 so geformt, dass er eine schienenartige Form hat, die in ihrer Querschnittsansicht rechtwinkelig ist. Ein weiteres charakteristisches Merkmal der vorliegenden Erfindung ist es, dass jedes der floatenden Gatter 5 so geformt ist, dass es eine rinnenartige Form hat, um den vorspringenden Abschnitt 16 des zugehörigen aktiven Bereichs 1 wenigstens teilweise zu umgeben. In der Ausführungsform von 2A ist das floatende Gatter 5 so geformt, dass es im Querschnitt eine U-förmige Gestalt hat. Wie aus 2A ersichtlich, umgibt jedes U-förmige floatende Gatter 5 seinen zugehörigen vorspringenden Abschnitt 16 auf der Oberseite und im Wesentlichen in voller Länge auf dessen beiden Seiten, um einen maximalen Sensestrom zu erzielen. Jeder vorspringende Abschnitt 16 weist eine Breite in X-Richtung von circa 15 nm und eine Höhe in Y-Richtung von circa 45 nm auf. Ferner besteht jede floatende Elektrode 5 aus n-dotiertem Silizium. Ferner ist die dielektrische Tunnelschicht 6 eine Oxidschicht.

Ein Tunneln von Elektronen durch die dielektrische Tunnelschicht 6 ist auf beiden Seitenflächen 31 des vorspringenden Abschnitts 16 des aktiven Bereichs 1 ermöglicht, wohingegen es an einer oberen Fläche 32 des vorspringenden Abschnitts 16 des aktiven Bereichs 1 nicht ermöglicht ist. Die Kopplungsfläche zwischen dem Steuergatter 4 und dem floatenden Gatter 5 ist circa 3 mal so groß wie eine Kopplungsfläche zwischen dem floatenden Gatter 5 und dem aktiven Bereich 1. Gleichzeitig ist eine Dicke der dielektrischen Zwischengatterkopplungsschicht 7, welche circa 15 nm beträgt, circa 2 mal so groß wie eine Dicke der dielektrischen Tunnelschicht 6.

Es wird nun Bezug auf die 3A bis 3I genommen, in denen schematische Querschnittsansichten zum Veranschaulichen einer ersten Ausführungsform eines Herstellungsverfahrens zum Erzeugen von hochdichten Flash-Speicherzellen der 2A und 2B gezeigt sind.

Wie aus 3A ersichtlich, welche eine Querschnittsansicht entlang einer Wortleitung zeigt, wird ein Siliziumsubstrat 3 zum Beginn der Herstellung einer STI-Graben-Flashspeichervorrichtung bereitgestellt. Auf der Oberfläche des Siliziumsubstrats 3 wird zunächst eine Pad-Oxidschicht 18 gewachsen, die eine Schichtdicke von circa 20 nm haben kann, was als dicker als bei der herkömmlichen Herstellung angesehen wird. Nach dem Wachsen der Pad-Oxidschicht 18 wird eine Pad-Nitridschicht 19 auf der Oberfläche der Pad-Oxidschicht abgeschieden. Dann werden Wannen implantiert, um aktive Bereiche zu erzeugen (nicht gezeigt in 3A), dem ein Maskieren von STI-Gräben mittels Lithographie und ein Ätzen der STI-Gräben, was durch RIE (reaktives Ionenätzen) erfolgen kann, folgt. Die 3A zeigt eine Situation, nachdem die STI-Gräben geätzt worden sind.

Es wird nun Bezug auf die 3B genommen, worin zunächst eine dünne Oxidschicht (nicht gezeigt) zum Auskleiden der STI-Gräben gewachsen und dann eine Oxidisolationsschicht 20 zum Füllen der STI-Gräben 2 abgeschieden wird. Die Oxidisolationsschicht 20 wird dann durch chemisch-mechanisches Polieren planarisiert und mittels RIE rückgeätzt, um Aussparungen 21 in den STI-Gräben 2 zu erzeugen. Ebenso wird die Pad-Nitridschicht 19 abgestrippt. 3B zeigt eine Situation, nachdem die Pad-Nitridschicht 19 abgestrippt worden ist.

Es wird nun Bezug auf die 3C und 3D genommen, worin eine thermische Oxidopferschicht 22 aufgewachsen wird, um eine Ätzschädigung zu minimieren und die Breite der aktiven Bereiche 1 durch Verbrauchen von Silizium während der thermischen Oxidation zu vermindern. Dann wird die thermische Oxidopferschicht 22 entfernt, was nasschemisch erfolgen kann. Anschließend wird eine Tunneloxidschicht 23 gewachsen, die dann Abschnitte des zuvor gewachsenen Pad-Oxids enthält. Dann wird eine Floating-Gatter-Schicht 24 auf der Oberfläche der Tunneloxidschicht abgeschieden, wobei herkömmliche CVD-Techniken und eine verminderte Step-coverage verwendet wird. Hierfür müssen die Abscheidungseigenschaften eingestellt werden, um in einem gewissen Maße von dem ideal konformalen Zustand abzuweichen. Beim Abscheiden der Floating-Gatter-Schicht 24 wird eine dünne Bodenbedeckung 25 auf den Gräben 2 geformt, welche dünner als die auf der Oberfläche der aktiven Bereiche 1 abgeschiedene Floating-Gatter-Schicht 24 ist. Die 3D zeigt eine Situation, nachdem die Floating-Gatter-Schicht 24 abgeschieden worden ist.

Es wird nun Bezug auf die 3E und 3F genommen, worin die dünne Bodenbedeckung 25 der Floating-Gatter-Schicht 24 an den gefüllten STI-Gräben 2 unter Verwendung von RIE mit einer anisotropen Ätzrate entfernt wird. Da die Bodenbedeckung 25 dünner ist als die Floating-Gatter-Schicht 24 auf der Oberfläche der aktiven Bereiche 1 kann die Bodenbedeckung 25 selektiv entfernt werden. Dann wird eine dielektrische Zwischengatterkopplungsschicht 26, die typischerweise eine ONO-Struktur hat, abgeschieden. Anschließend werden eine Steuergatterschicht 27 und eine Metallschicht 28 auf der Oberfläche der Steuergatterschicht 27 abgeschieden. Auf der Oberfläche der Metallschicht 28 wird eine Hartmaske 29 abgeschieden. 3F zeigt eine Situation, nachdem die Hartmaske 29 abgeschieden worden ist.

Es wird nun Bezug auf die 3G und 3H genommen, von denen jede eine Querschnittsansicht entlang einer Bitleitung bezüglich der Pfeile A und B in 3F zeigt. Der Gatterstapel einschließlich der Steuergatterschicht 27 wird durch Lithographie maskiert und mittels RIE geätzt. Das Ätzen wird fortgeführt, um die Steuergatterschicht 27 in den ausgesparten Abschnitten zu entfernen, wobei in vorteilhafter Weise Gebrauch von der hohen Selektivität zu Oxid gemacht wird (3G). Dann werden Source-/Drain-Anschlüsse 13 implantiert und die dielektrischen Schichten 26 geätzt, was nass oder mit einem isotropischen Trockenätzprozess erfolgen kann. Anschließend wird ein Ätzen der Floating-Gatter-Schicht 24 zum Unterbrechen der Floating-Gatter-Schicht nass oder mit einem isotropischen Trockenätzprozess durchgeführt (3H).

Es wird nun Bezug auf die 3I genommen, welche eine Querschnittsansicht entlang einer Bitleitung in Bezug auf die Pfeile A und B in 3F zeigt, worin eine Oxidschicht 30 zum Füllen von Wortleitungslücken und zum Einkapseln der floatenden Gatter 24 abgeschieden und dann durch chemischmechanisches Polieren planarisiert wird.

Die 4A bis 4D zeigen schematische Querschnittsansichten zum Veranschaulichen einer weiteren Ausführungsform eines Herstellungsverfahrens zum Erzeugen von hochdichten Flash-Speicherzellen der 2A und 2B. Diese Ausführungsform ist sehr ähnlich zu der ersten Ausführungsform, welche in den 3A bis 3H veranschaulicht ist, weshalb, um unnötige Wiederholungen zu vermeiden, nur die Unterschiede zwischen den beiden Ausführungsformen diskutiert werden. Zunächst werden die Schritte in Bezug auf die 3A bis 3C durchgeführt. Dann, siehe 4A und 4B, wird eine Tunneloxidschicht 23 gewachsen und eine Floating-Gatter-Schicht 24 auf der Oberfläche der Tunneloxidschicht unter Verwendung von herkömmlichen CVD-Techniken mit konformaler Beschichtung, was verschieden ist von der Abscheidung der Floating-Gatter-Schicht 24 der ersten Ausführungsform, abgeschieden. Dann wird eine dünne Nitridschicht 33 abgeschieden und der Wafer mit einer organischen Schicht 34 (Resist) beschichtet, die nach der Abscheidung rückgeätzt wird. 4B zeigt eine Situation, in der die organische Schicht 34 rückgeätzt worden ist. Dann, siehe 4C, wird die dünne Nitridschicht 33 dort, wo sie einer Ätzchemie ausgesetzt ist, entfernt und ebenso die organische Schicht 34 entfernt. Anschließend wird eine Oxidmaske 35 auf der nicht-bedeckten Oberfläche gewachsen. Dann, siehe 4D, wird die dünne Nitridschicht 33 dort, wo sie einer Ätzchemie ausgesetzt ist, entfernt und die Floating-Gatter-Schicht 24 mittels RIE geätzt, um die Floating-Gatter-Schicht 24 zu unterbrechen. Dann wird die Oxidmaske 35 entfernt. Die 4D zeigt eine Situation, in der die Floating-Gatter-Schicht 24 geätzt worden ist und bevor die Oxidmaske entfernt wird. Anschließend werden die Schritte bezüglich der 3F bis 3I ausgeführt.

Offensichtlich sind viele Modifikationen und Variationen der vorliegenden Erfindung in Anbetracht der obigen Beschreibung möglich. Es ist deshalb klar, dass im Rahmen des Umfangs der beigefügten Ansprüche die Erfindung anders ausgeführt werden kann als es spezifisch angegeben ist.


Anspruch[de]
Flash-Speicherzelle, welche umfasst:

– ein Siliziumsubstrat (3) mit einem, einen Kanalbereich (17) und Source-/Drain-Bereiche (13) umfassenden, aktiven Bereich (1), wobei der aktive Bereich einen vorspringenden Abschnitt (16) aufweist, welcher vorspringende Abschnitt wenigstens den Kanalbereich (17) umfasst;

– eine dielektrische Tunnelschicht (6), die wenigstens teilweise auf der Oberfläche des aktiven Bereichs (1) geformt ist;

– ein auf der Oberfläche der dielektrischen Tunnelschicht (6) geformtes floatendes Gatter zum Speichern von elektrischen Ladungen;

– eine dielektrische Zwischengatterkopplungsschicht (7), die auf der Oberfläche des floatenden Gatters (5) geformt ist, und

– ein Steuergatter (4), das auf der Oberfläche der dielektrischen Zwischengatterkopplungsschicht (7) geformt ist,

wobei das floatende Gatter (5) so geformt ist, dass es eine rinnenartige Form zum wenigstens teilweisen Umgreifen des vorspringenden Abschnitts (16) des aktiven Bereichs (1) umfasst.
Flash-Speicherzelle nach Anspruch 1, bei welcher der vorspringende Abschnitt (16) des aktiven Bereichs (1) so geformt ist, dass er eine Breite (W) hat, die höchstens 50 nm beträgt, stärker bevorzugt im Bereich von 5 bis 50 nm liegt, und noch stärker bevorzugt im Bereich von 10 nm bis 30 nm liegt. Flash-Speicherzelle nach einem der Ansprüche 1 oder 2, bei welcher der vorspringende Abschnitt (16) des aktiven Bereichs (1) so geformt ist, dass er eine Höhe (H) hat, die höchstens 100 nm beträgt und vorzugsweise im Bereich von 30 nm bis 100 nm liegt. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher die rinnenförmige, floatende Elektrode (5) so geformt ist, dass sie eine U-Kanal-artige Form hat. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher der vorspringende Abschnitt (16) des aktiven Bereichs (1) so geformt ist, dass er eine schienenartige Gestalt hat. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher das Material der floatenden Elektrode (5) aus der Gruppe, bestehend aus n-dotiertem Silizium, p-dotiertem Silizium, nicht-dotiertem Silizium, Ge und einem inerten metallischen Material, wie TiN, TaN, WN, Ir, IrO, Ru, RuO, WSi und Kombinationen hieraus, gewählt ist. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher die dielektrische Tunnelschicht (6) aus einer Oxidschicht oder einer nitridierten Oxidschicht gewählt ist. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher die dielektrische Zwischengatterkopplungsschicht (7) aus einem Siliziumoxidfilm, einem Siliziumnitridfilm und einem Siliziumoxidfilm (ONO-Struktur) aufgebaut ist. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher ein Tunneln von Elektronen durch die dielektrische Tunnelschicht (6) an einer oder beiden Seitenflächen des vorspringenden Abschnitts (16) des aktiven Bereichs (1) ermöglicht ist, wohingegen es an einer oberen Fläche des vorspringenden Abschnitts (16) des aktiven Bereichs (1) nicht ermöglicht ist. Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher eine Kopplungsfläche zwischen dem Steuergatter (4) und dem floatenden Gatter (5) wenigstens 3 mal so groß ist wie eine Kopplungsfläche zwischen dem floatenden Gatter (5) und dem aktiven Bereich (1). Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher eine äquivalente Dicke der dielektrischen Zwischengatterkopplungsschicht (7) circa 2 mal so groß ist wie eine Dicke der dielektrischen Tunnelschicht (6). Flash-Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher eine Dicke der dielektrischen Tunnelschicht (6) circa 7 nm beträgt. Flash-Speichervorrichtung mit einer Anordnung von programmierbaren und löschbaren Speicherzellen nach einem der vorhergehenden Ansprüche, wobei die Speicherzellen in Spalten und Reihen angeordnet sind und mit einer Mehrzahl von Bit- und Wortleitungen verbunden sind. Flash-Speichervorrichtung nach Anspruch 13 mit einer Struktur vom NAND-Typ, umfassend eine Mehrzahl von Bitleitungen, eine Mehrzahl von Speicherzellen, die mit den Bitleitungen verbunden sind und NAND-Zellenblöcke formen, von denen jeder eine Serienanordnung von Flash-Speicherzellen aufweist, die an einem ersten Knoten mit einer zugehörigen Bitleitung (BLK) und an einem zweiten Knoten mit dem Substrat verbunden sind, und parallele Wortleitungen (BLK), von denen jede mit den floatenden Gattern einer der Flash-Speicherzellen gekoppelt ist. Flash-Speichervorrichtung nach Anspruch 13 mit einer Struktur vom NOR-Typ, umfassend eine Mehrzahl von Bitleitungen, eine Mehrzahl von Speicherzellen, die mit den Bitleitungen verbunden sind und NOR-Zellenblöcke formen, von denen jeder eine Flash-Speicherzelle aufweist, die an einem ersten Knoten mit einer zugehörigen Bitleitung (BLK) und an einem zweiten Knoten mit dem Substrat verbunden ist, und parallele Wortleitungen (WLK), von denen jede mit den floatenden Gattern einer der Flash-Speicherzellen gekoppelt ist. Flash-Speichervorrichtung nach einem der Ansprüche 13, 14 oder 15 mit einem Bitleitungsabstand (F) und/oder Wortleitungsabstand von höchstens 150 nm. Flash-Speichervorrichtung nach einem der vorhergehenden Ansprüche 13 bis 16 mit einem Bitleitungshalbabstand und/oder Wortleitungshalbabstand im Bereich von 40 bis 70 nm. Flash-Speichervorrichtung nach einem der vorhergehenden Ansprüche 13 bis 17, bei welcher die Flash-Speicherzellen von anderen Speicherzellen durch STI (schmale Grabenisolation)-Gräben isoliert sind. Verfahren zum Herstellen einer Flash-Speichervorrichtung nach Anspruch 18, welches die folgenden Schritte umfasst:

– Bereitstellen eines Siliziumsubstrats (3),

– Wachsen einer Pad-Oxidschicht (18) auf einer Oberfläche des Siliziumsubstrats (3),

– Abscheiden einer Pad-Nitridschicht (19) auf der Oberfläche der Pad-Oxidschicht (18),

– Implantieren von Wannen (13) zum Erzeugen von aktiven Bereichen (1),

– Maskieren von STI-Gräben (2) durch Lithographie,

– Ätzen von STI-Gräben (2),

– Wachsen einer Schicht zum Auskleiden der STI-Gräben,

– Abscheiden eines Füllmaterials (20) zum Füllen der STI-Gräben,

– Planarisieren des Füllmaterials (20), beispielsweise durch chemisch-mechanisches Polieren,

– Rückätzen des Füllmaterials (20) zum Formen von Aussparungen (21) in den STI-Gräben,

– Abstrippen der Pad-Nitridschicht (18),

– Reduzieren der Breite (W) der aktiven Bereiche (1),

– Wachsen einer dielektrischen Tunnelschicht (23),

– Erzeugen von floatenden Gattern,

– Erzeugen einer dielektrischen Zwischengatterkopplungsschicht (26),

– Abscheiden einer Steuergatterschicht (27),

– Maskieren der Steuergatterschicht (27) durch Lithographie,

– Ätzen der Steuergatterschicht (27),

– Implantieren von Source-/Drain-Anschlüssen (13),

– Ätzen der dielektrischen Zwischengatterkopplungsschicht (26),

– Ätzen der Floating-Gatter-Schicht (24) zum Unterbrechen der Floating-Gatter-Schicht (24),

– Abscheiden einer dielektrischen Schicht (13), um wenigstens teilweise Wortleitungslücken zu füllen und die floatenden Gatter einzukapseln.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Reduzierung der Breite (W) der aktiven Bereiche (1) durch ein Ätzen der aktiven Bereiche erfolgt. Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass das Reduzieren der Breite (W) der aktiven Bereiche (1) durch ein Wachsen einer thermischen Oxidopferschicht (22), gefolgt von einem Entfernen der thermischen Oxidopferschicht (22), erfolgt. Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass nach dem Abscheiden einer Steuergatterschicht (27) eine Metallschicht (28) abgeschieden wird. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass nach dem Abscheiden einer Metallschicht (28) eine Hartmaske (29) abgeschieden wird. Verfahren nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, dass die Isolationsschicht (30), zum Beispiel durch chemisch-mechanisches Polieren, planarisiert wird. Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass das Erzeugen von floatenden Gattern durch Abscheiden einer Floating-Gatter-Schicht (24) und einem Entfernen der Bodenbedeckung (25) der Floating-Gatter-Schicht (24) an den gefällten STI-Gräben (2) erfolgt. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass das Abscheiden einer Floating-Gatter-Schicht (24) durch Verwenden einer nicht-konformalen Bedeckungsmethode, wie einer Sputtertechnik, erfolgt. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass das Abscheiden einer Floating-Gatter-Schicht (24) durch Verwenden einer konformalen Bedeckungsmethode, wie eine CVD (chemische Dampfabscheidung)-Technik erfolgt. Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass vor dem Schritt des Entfernens der Bodenbedeckung (25) der Floating-Gatter-Schicht (24) an den gefüllten Gräben eine Maskenschicht zum Verhindern des Ätzens der Floating-Gatter-Schicht (24) auf der Oberseite und auf beiden Seiten der Floating-Gatter-Schicht (24) abgeschieden wird. Verfahren nach den Ansprüchen 27 und 28, dadurch gekennzeichnet, dass nach dem Abscheiden einer Floating-Gatter-Schicht (24) unter Verwendung einer konformalen Bedeckungsmethode, die Abscheidung einer Maskenschicht und das Ätzen der Floating-Gatter-Schicht (24) die folgenden Schritte umfasst:

– Abscheiden einer dünnen Nitridschicht (33),

– Abscheiden einer organischen Schicht (Resist) (34) auf der Oberfläche der dünnen Nitridschicht (33),

– Rückätzen der organischen Schicht (34) zum Erzeugen von Aussparungen in den STI-Gräben,

– Entfernen der dünnen Nitridschicht (33), wo diese einer Ätzchemie ausgesetzt ist,

– Entfernen der organischen Schicht (34),

– Wachsen einer Ätzmaske (35) auf der nicht-bedeckten Oberfläche,

– Entfernen der dünnen Nitridschicht (33), wo sie einer Ätzchemie ausgesetzt ist,

– Ätzen der Floating-Gatter-Schicht (24) zum Unterbrechen der Floating-Gatter-Schicht (24),

– Entfernen der Ätzmaske (35).
Verfahren nach einem der Ansprüche 19 bis 29, gekennzeichnet durch den folgenden weiteren Schritt:

– "Pull-Back"-Ätzen der Pad-Nitridschicht (19).
Verfahren nach einem der Ansprüche 19 bis 30, dadurch gekennzeichnet, dass das Erzeugen einer dielektrischen Zwischengatterkopplungsschicht (26) die folgenden Schritte umfasst:

– Wachsen einer unteren thermischen Oxidschicht (8),

– Abscheiden einer Nitridschicht (9) mittels LPCVD (chemische Dampfabscheidung bei niedrigem Druck),

– Wachsen einer oberen Oxidschicht (10) durch Nassoxidation, insbesondere Dampfoxidation, auf der Nitridschicht (9).
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass wenigstens ein Teil der oberen Oxidschicht (10) mittels HT-Oxidation (HTO) oder Atomschichtenabscheidung abgeschieden wird.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com