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Dokumentenidentifikation DE102005026899B4 22.02.2007
Titel Kompensationsschaltung zur Takt-Jitter-Kompensation
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Sträußnigg, Dietmar, Villach, AT;
Rainer, Bernd, Klagenfurt, AT;
Wiesbauer, Andreas, Pörtschach, AT;
Gaggl, Richard, Pörtschach, AT;
Clara, Martin, Villach, AT;
Hernandez, Luis, Madrid, ES
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 10.06.2005
DE-Aktenzeichen 102005026899
Offenlegungstag 14.12.2006
Veröffentlichungstag der Patenterteilung 22.02.2007
Veröffentlichungstag im Patentblatt 22.02.2007
IPC-Hauptklasse H03M 1/66(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H03M 1/06(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft eine Kompensationsschaltung für einen durch ein Taktsignal getakteten Digital/Analog-Wandler, der ein digitales Eingangsdatensignal in ein analoges Ausgangsdatensignal umwandelt, wobei der Digital/Analog-Wandler mit einem Taktsignal getaktet wird, das einen Takt-Jitter aufweist, und wobei die Kompensationsschaltung die bei der Digital-Analog-Wandlung hervorgerufenen Jitterfehler des analogen Ausgangssignals kompensiert.

Die US 5,638,010 beschreibt eine Kompensationsschaltung für einen Digital/Analog-Wandler, der ein Jitter-Fehlersignal zur Kompensation des Takt-Jitters im Eingangssignalzweig des Digital/Analog-Wandlers verwendet wird.

1 zeigt einen Digital/Analog-Wandler nach dem Stand der Technik, der durch ein Taktsignal CLK getaktet wird. Der Digital/Analog-Wandler wandelt ein von einer Datenquelle stammendes digitales Datensignal in ein analoges Ausgangssignal um. Das Taktsignal CLK wird durch eine PLL-Schaltung (Phase Locked Loop) generiert. Das Taktsignal weist im Zeitbereich einen Jitter auf, d. h. der zeitliche Abstand der Taktflanken variiert leicht von Taktperiode zu Taktperiode. Der Takt-Jitter verursacht bei der Digital-Analog-Wandlung unerwünschte hochfrequente Signalverzerrungen. Diese werden bei der in 1 dargestellten Schaltungsanordnung nach dem Stand der Technik dadurch unterdrückt, dass man ein Taktsignal generiert, das einen sehr geringen Jitter aufweist. Hierzu müssen Taktsignalquellen verwendet werden, wie beispielsweise die in 1 dargestellte LC-PLL-Schaltung, die ein jitterarmes Taktsignal generiert. Je höher die Auflösung des Digital/Analog-Wandlers ist desto höher sind die Anforderungen an seine spektrale Reinheit, d, h. es muss ein besonders spektral reines Taktsignal generiert werden. Das in der Regel zentral generierte jitterarme Taktsignal lässt sich über Mehrkanal-Lösungen und nur unter großem technischen Aufwand innerhalb des gesamten Systems verteilen, ohne die spektrale Reinheit des aufwendig generierten, sauberen Taktsignals zu kompromittieren.

Herkömmliche Systeme, die eine besonders hohe Auflösung bei der Digital-Analog-Wandlung benötigen, beispielsweise ADSL-Transceiver bzw. Systeme, oder die eine große zu verarbeitende Signal-Bandbreite benötigen, beispielsweise VDSL-Systeme, benötigen hochgenaue Taktsignale mit sehr geringem Jitter in einer Größenordnung von 5 ps bis 15 ps RMS, die beispielsweise durch LC-PLL-Schaltungen generiert werden. Die geforderte Genauigkeit des Taktsignals hängt von der Auflösung des Digital-Analog-Wandlers und weiteren Signaleigenschaften, wie beispielsweise Crest-Faktor und maximal zu verarbeitende Signalfrequenz ab. Über ein vorgegebenen Signalrauschverhältnis SNR ergibt sich der maximale zulässige Jitter nach folgender Faustformel:

Der Hauptnachteil der in 1 dargestellten Anordnung nach dem Stand der Technik besteht darin, dass hochwertige LC-PLL-Schaltungen, die ein Taktsignal mit geringem Jitter liefern, schaltungstechnisch nur sehr aufwendig implementierbar sind und bei der Integration auf einem Chip viel Fläche benötigen. Darüber hinaus verbrauchen hochwertige LC-PLL-Schaltungen im Betrieb eine relativ hohe Leistung, wodurch unerwünschte Wärme erzeugt wird.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Kompensationsschaltung für einen Digital/Analog-Wandler zu schaffen, die es ermöglicht, die Digital/Analog-Wandler mit einem Taktsignal zu takten, das einen relativ hohen Jitter aufweist, ohne dass der relativ hohe Jitter Verzerrungen des gewandelten analogen Ausgangssignals des Digital/Analog-Wandlers hervorruft.

Diese Aufgabe wird erfindungsgemäß durch eine Kompensationsschaltung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.

Die Erfindung schafft eine Kompensationsschaltung für einen durch ein Taktsignal (CLK) getakteten Digital/Analog-Wandler (DAC), der ein digitales Eingangsdatensignal in ein analoges Ausgangsdatensignal wandelt, zur Kompensation eines durch einen Jitter des Taktsignals (CLK) bei der Digital-Analog-Wandlung hervorgerufenen Jitterfehlers des analogen Ausgangssignals mit

einer Erfassungsschaltung zur Erfassung des Jitters des Taktsignals (CLK) und mit

einer Modellierungsschaltung zur Erzeugung eines digitalen modellierten Jitterfehlersignals, welches den bei der Digital-Analog-Wandlung hervorgerufenen Jitterfehler nachbildet, in Abhängigkeit von dem erfassten Jitter des Taktsignals (CLK) und dem digitalen Eingangsdatensignal,

wobei das erzeugte modellierte Jitterfehlersignal von dem digitalen Eingangsdatensignal subtrahiert wird.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist dem Digital/Analog-Wandler ein Noise-Shaper zur Formung eines Spektrums eines Quanitisierungsrauschens vorgeschaltet.

Durch das Noise-Shaping wird der Quantisierungsfehler minimiert.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung wird das durch die Modellierungsschaltung erzeugte modellierte Jitterfehlersignal in eine Rückkoppelschleife des Noise-Shapers eingespeist.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung weist der Noise-Shaper

einen Eingang zum Empfang eines digitalen Datensignals, welches eine Wortbreite von n-Datenbits umfasst,

eine Trennschaltung, die das empfangene Datensignal in m-höherwertige Datenbits (MSB) und in k-niederwertige Datenbits (LSB) trennt und

einen Ausgang zur Abgabe der m-höherwertigen Datenbits (MSB) als digitales Eingangsdatensignal an den Digital/Analog-Wandler auf.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung sind die k-niederwertigen Datenbits (LSB) über ein digitales Rückkoppelfilter an den Eingang des Noise-Shapers rückgekoppelt.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist dem digitalen Rückkoppelfilter ein Subtrahierer vorgeschaltet, der von den niederwertigen Datenbits (LSB) das von der Modellierungsschaltung erzeugte digitale modellierte Jitterfehlersignal subtrahiert.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist der Trennschaltung des Noise-Shapers ein Amplitudenbegrenzer vorgeschaltet.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist zwischen der Erfassungsschaltung und der Modellierungsschaltung ein Analog/Digital-Wandler vorgesehen, der den erfassten Jitter in einen digitalen Jitterwert umwandelt.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist dem Analog/Digital-Wandler eine Mittelwertbildungsschaltung mittels eines Schalters vorschaltbar, die einen Mittelwert des erfassten Jitters bildet. Die Mittelwertbildungsschaltung ist vorzugsweise in der Jittererfassungsschaltung integriert.

Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung enthält die Modellierungsschaltung

ein Verzögerungsglied zur Verzögerung eines Eingangsdatums des digitalen Eingangssignals um eine Taktperiode

einen Subtrahierer, der das verzögerte digitale Eingangsdatum von dem digitalen Eingangsdatum zur Erzeugung eines Differenzwertes subtrahiert,

einen Mischer, der den von dem Analog/Digital-Wandler abgegebenen Jitterwert mit dem Differenzwert zur Erzeugung eines Produktwertes multipliziert, und

eine Gewichtungsschaltung, die den erzeugten Produktwert zur Erzeugung eines Jitterfehlerwertes des modellierten Jitterfehlersignales gewichtet.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung wird das Taktsignal durch eine PLL-Schaltung erzeugt.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist die PLL-Schaltung eine Ring-Oszillator-PLL-Schaltung.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung umfasst die Gewichtungsschaltung einen ersten Multiplizierer zur Gewichtung des Produktwertes mit der inversen Taktperiode des Taktsignals und einen zu dem ersten Multiplizierer in Reihe geschalteten zweiten Multiplizierer zur Gewichtung mit einem einstellbaren Skalierungsfaktor.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung ist der innerhalb der Modellierungsschaltung vorgesehenen Gewichtungsschaltung ein Amplitudenbegrenzer nachgeschaltet.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Kompensationsschaltung wird die Erfassungsschaltung zur Erfassung des Jitters durch eine analoge Switched-Capacitor-Erfassungsschaltung gebildet.

Im Weiteren werden bevorzugte Ausführungsformen der erfindungsgemäßen Kompensationsschaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.

Es zeigen:

1: eine Schaltungsanordnung nach dem Stand der Technik;

2: einen Digital/Analog-Wandler mit einer Kompensationsschaltung gemäß der Erfindung;

3: ein Blockdiagramm der erfindungsgemäßen Kompensationsschaltung;

4: ein Schaltkreisdiagramm einer bevorzugten Ausführungsform einer Jitter-Erfassungsschaltung innerhalb der erfindungsgemäßen Kompensationsschaltung;

5: eine bevorzugte Ausführungsform der innerhalb der erfindungsgemäßen Kompensationsschaltung enthaltenen Modellierungsschaltung;

6: eine Schaltungsanordnung gemäß der Erfindung, bei der dem Digital/Analog-Wandler ein Noise-Shaper vorgeschaltet ist;

7: eine Testanordnung zum Testen der erfindungsgemäßen Kompensationsschaltung;

8: Simulationsergebnisse der spektralen Leistungsdichte am Ausgang des Digital/Analog-Wandlers mit und ohne Jitterkompensation durch die erfindungsgemäße Kompensationsschaltung;

9: ein Simulationsergebnis des Signalrauschabstandes SNR mit und ohne Jitterkompensation durch die erfindungsgemäße Kompensationsschaltung.

Wie man aus 2 erkennen kann, ist bei der dort gezeigten Schaltungsanordnung eine Kompensationsschaltung 1 gemäß der Erfindung vorgesehen, die einen Taktsignaleingang 2 und Datensignaleingang 3 aufweist. Die Kompensationsschaltung 1 gibt ein Jitterfehlersignal an einem Ausgang 4 über eine Leitung 5 an eine Subtrahierer 6 ab. Das generierte Jitterfehlersignal der Kompensationsschaltung 1 dient zur Kompensation eines durch einen Jitter des Taktsignals CLK bei einer Digital-Analog-Wandlung hervorgerufenen Jitterfehlers des analogen Ausgangssignals. Die Kompensationsschaltung 1 empfängt an ihrem Eingang 2 das mit einem Takt-Jitter behaftete Taktsignal CLK über eine Taktsignalleitung 7. Das Taktsignal CLK wird durch einen Taktgenerator, insbesondere eine PLL-Schaltung 8 generiert. Das generierte Taktsignal CLK ist über eine weitere Taktsignalleitung 9 an einen Taktsignaleingang 10 eines Digital/Analog-Wandlers 11 angelegt. Der Digital/Analog-Wandler 11 weist einen digitalen Signaleingang 12 und einen analogen Signalausgang 13 auf. Der Ausgang des Subtrahierers 6 ist über eine Leitung 14 mit dem digitalen Eingang 12 des Digital/Analog-Wandlers 11 verbunden. Der Digital/Analog-Wandler 11 wandelt das an dem Digitaleingang 12 anliegende digitale Eingangsdatensignal E in ein analoges Ausgangsdatensignal A um und gibt das gewandelte analoge Ausgangsdatensignal A über eine Leitung 15 zur weiteren Signalverarbeitung ab. Der Dateneingang 3 der Kompensationsschaltung 1 empfängt ein digitales Eingangsdatensignal über eine Datenleitung 16 von einer beliebigen Datenquelle 17. Das digitale Eingangsdatensignal wird ferner über Datenleitungen 18, dem Subtrahierer 6 zugeführt, der von dem digitalen Eingangsdatensignal das von der Kompensationsschaltung 1 abgegebene modellierte Jitterfehlersignal subtrahiert, wobei das modellierte digitale Jitterfehlersignal den bei der Digital-Analog-Wandlung durch den Digital/Analog-Wandler 11 hervorgerufenen Jitterfehler, den das analoge Ausgangssignal A an dem Ausgang 13 des Digital/Analog-Wandlers 11 aufweist, modelliert.

Die Grundidee der erfindungsgemäßen Kompensationsschaltung 1 besteht darin, den bei der Digital-Analog-Wandlung durch den Digital/Analog-Wandler 11 aufgrund des Takt-Jitters hervorgerufenen Jitterfehler bzw. die durch den Takt-Jitter hervorgerufene Signalverzerrung des analogen Ausgangssignals A zu kompensieren, indem man den hervorgerufenen Jitterfehler mittels einer in der Kompensationsschaltung 1 enthaltenen Modellierungsschaltung nachbildet.

3 zeigt eine bevorzugte Ausführungsform der erfindungsgemäßen Kompensationsschaltung 1. Die Kompensationsschaltung 1 besteht aus zwei Teilschaltungen, nämlich aus einer Jitter-Erfassungsschaltung 1A und einer nachgeschalteten Modellierungsschaltung 1B. Die Jittererfassungsschaltung 1A dient zur Erfassung des Takt-Jitters des anliegenden Taktsignals CLK. Der erfasste Jitter wird bei einer Ausführungsform der erfindungsgemäßen Kompensationsschaltung 1 über einen Analog/Digital-Wandler 19 direkt an die Modellierungsschaltung 1B abgegeben, die in Abhängigkeit von dem erfassten Jitterwert des Taktsignals CLK und dem an dem Eingang 3 anliegenden digitalen Eingangsdatensignalwert ein digitales modelliertes Jitterfehlersignalwert erzeugt, welcher den durch den Digital/Analog-Wandler 11 hervorgerufenen Jitterfehler des analoges Ausgangsdatensignals A nachbildet. Der generierte Jitterfehler wird über eine interne Leitung 20 an den Ausgang 4 der Kompensationsschaltung 1 abgegeben.

4 zeigt eine Ausführungsform der Jittererfassungsschaltung 1A. Die Jittererfassungsschaltung 1A besteht bei der dargestellten Ausführungsform aus einer Erfassungsschaltung, die in analoger Switched-Capacitor-Technik ausgeführt ist. Eine interne Steuerung erhält das Taktsignal CLK und steuert interne Schalter S1–S8. Die Jittererfassungsschaltung 1Aenthält einen ersten Kondensator C1 und einen zweiten Kondensator C2. Die in dem Kondensator C2 zwischengespeicherte Ladung QCZ ist proportional zu der Periode des idealen Taktsignals TCLK-ideal. Die in dem Kondensator C1 gespeicherte Ladung QC1 ist proportional zu der Taktperiode des gerade anlegenden Taktsignals TCLK-real. Der in der Jittererfassungsschaltung 1A vorgesehene Operationsverstärker OP erzeugt eine Spannung, die proportional zu der Differenz der zwischengespeicherten Ladungen QC1, CC2 ist. Die Ausgangsspannung der Jittererfassungsschaltung 1A ist somit proportional zu der Differenz zwischen der Taktperiode des realen Taktsignals TCLK-real und der Taktperiode des idealen Taktsignals TCLK-ideal, d. h. die Amplitude des von der Jittererfassungsschaltung 1A abgegebenen Signals ist proportional zu dem Jitter des Taktsignals CLK.

5 zeigt eine bevorzugte Ausführungsform der erfindungsgemäßen Modellierungsschaltung 1B innerhalb der erfindungsgemäßen Kompensationsschaltung 1, wie sie in 3 dargestellt ist. Die Modellierungsschaltung 1B empfängt über einen interne Datensignalleitung das an der Kompensationsschaltung 1 anliegende Datensignal. Darüber hinaus erhält die Modellierungsschaltung 1B das durch den Analog/Digital-Wandler 19 gewandelte digitale Takt-Jittersignal von der Jittererfassungsschaltung 1A. Die Modellierungsschaltung 1B weist vorzugsweise ein Verzögerungsglied 21 auf, welches das anliegende Eingangsdatum des Datensignales um eine Taktperiode verzögert. Darüber hinaus enthält die Modellierungsschaltung 1B einen internen Subtrahierer 22, der das verzögerte digitale Eingangsdatum von dem digitalen Eingangsdatum zur Erzeugung eines Differenzwertes subtrahiert. Ein innerhalb der Modellierungsschaltung 1B vorgesehener Mischer 23 multipliziert den von dem Analog/Digital-Wandler 19 abgegebenen Takt-Jitterwert mit dem von dem Subtrahierer 22 abgegebenen Differenzwert zur Erzeugung eines Produktwertes. Der Analog/Digital-Wandler 19 ist zwischen der Jittererfassungsschaltung 1A und der Modellierungsschaltung 1B vorgesehen und wandelt das analoge Takt-Jittersignal, welches durch die Jittererfassungsschaltung 1A generiert wird, in einen digitalen Takt-Jitterwert um, welcher der Modellierungsschaltung 1B zugeführt wird. Dem Mischer 23 ist eine Gewichtungsschaltung 24 nachgeschaltet. Die Gewichtungsschaltung 24 gewichtet den von dem Mischer 23 erzeugten Produktwert zur Erzeugung eines Jitterfehlerwertes des modellierten Jitterfehlersignals. Dabei weist die Gewichtungsschaltung 24 vorzugsweise einen ersten Multiplizierer 24a und einen dazu seriell verschalteten zweiten Multiplizierer 24b auf. Der erste Multiplizierer 24a gewichtet den Produktwert mit der inversen Taktperiode des Taktsignals CLK. Der zweite, dazu in Reihe verschaltete Multiplizierer 24b gewichtet das Signal vorzugsweise mit einem einstellbaren Skalierungsfaktor SF. Bei einer bevorzugten Ausführungsform ist der Gewichtungsschaltung 24 ein Amplitudenbegrenzer 25 nachgeschaltet.

Bei einer alternativen Ausführungsform der erfindungsgemäßen Kompensationsschaltung 1 ist zwischen der Jittererfassungsschaltung 1A und der Modellierungsschaltung 1B zusätzlich eine Mittelwertbildungsschaltung vorgesehen, die mittels eines steuerbaren Schalters zwischen die beiden Einheiten 1A, 1B zuschaltbar ist. Die Mittelwertbildungsschaltung bildet einen Mittelwert des erfassten Jitters, d. h. eine vorgegebene Sample-Anzahl eines gesampelten Takt-Jittersignals werden gemittelt und der gemittelte Jitter wird dem Analog/Digital-Wandler 19 zugeführt. Je höher die Anzahl der Jittersamples ist desto niedriger ist die Abtastrate und desto niedriger ist die Taktfrequenz des Taktsignals mit dem der Analog/Digital-Wandler 19 getaktet wird, sodass die Verlustleistung des Analog/Digital-Wandlers 19 sinkt. Mit zunehmender Sample-Anzahl bei der Mittelwertbildung verschlechtert sich allerdings die erreichte Kompensation des Jitterfehlers in dem analogen Ausgangssignal A des Digital/Analog-Wandlers 11. Die Mittelwertbildungsschaltung wird vorzugsweise in die Jittererfassungsschaltung 1A integriert.

6 zeigt eine Schaltungsanordnung, bei der dem Digital/Analog-Wandler 11 ein Noise-Shaper 26 vorgeschaltet ist. Bei der in 6 dargestellten Schaltungsanordnung wird das durch die Kompensationsschaltung 1 erzeugte modellierte Jitterfehlersignal zur Nachbildung des durch den Digital/Analog-Wandler 11 hervorgerufenen Jitterfehlersignals an dem Ausgang 13 in eine Rückkoppelschleife des Noise-Shapers 26 eingespeist. Der Noise-Shaper 26 weist einen Signaleingang 26a zum Empfang des digitalen Dateneingangssignals auf. Das digitale Eingangssignal stammt von einer beliebigen Datenquelle. Die Datenleitung 18, weist vorzugsweise n-Datenleitungen auf, d. h. das Eingangsdatum umfasst n-Datenbits. Das Eingangsdatum wird einem in dem Noise-Shaper 26 vorgesehenen Subtrahierer 26b zugeführt. Der Ausgang des Subtrahierers 26b ist vorzugsweise mit einem Amplitudenbegrenzer 26c verbunden. Dem Amplitudenbegrenzer 26c ist ausgangsseitig eine Datenbit-Trennschaltung 26d nachgeschaltet, die das Datensignal in m-höherwertige Datenbits (MSB) und in k-niederwertige Datenbits (LSB) trennt. An einem Ausgang 26e des Noise-Shapers 26 werden die m-höherwertigen Datenbits (MSB) als digitales Eingangsdatensignal an den Eingang 12 des Digital/Analog-Wandlers 11 angelegt. Die von der Trennschaltung 26d abgetrennten k-niederwertigen Datenbits (LSB) werden über eine interne Leitung 26f an einen Subtrahierer 26g angelegt, der von den niederwertigen Datenbits (LSB) das von der erfindungsgemäßen Kompensationsschaltung 1 erzeugte digitale modellierte Jitterfehlersignal subtrahiert. Der digitale Differenzwert, der durch den Subtrahierer 26g erzeugt wird, wird über eine Leitung 26h durch ein digitales Rückkoppelfilter 26i digital gefiltert und über eine Leitung 26j dem Subtrahierer 26g innerhalb des Noise-Shapers 26 zugeführt.

Die m-höherwertigen Datenbits (MSB), die von dem Noise-Shaper 26 abgegeben werden, werden über eine Leitung 27 dem Dateneingang 3 der erfindungsgemäßen Kompensationsschaltung 1 zugeführt. Der Noise-Shaper 26 ist eine Schaltung zur Formung des Quantisierungsrauschens bzw. des Quantisierungsfehlers in einem Nutzfrequenzband. Der von der erfindungsgemäßen Kompensationsschaltung 1 erzeugte modellierte Jitterfehler wird in die Rückkoppelschleife des Noise-Shapers 26 eingespeist.

7 zeigt eine Testanordnung zum Testen bzw. Simulation der erfindungsgemäßen Kompensationsschaltung 1.

Bei der Testanordnung ist dem Digital/Analog-Wandler 11 ein Noise-Shaper 26 vorgeschaltet, der ein digitales n-Bit umfassendes Datensignal von einer Datenquelle 17 erzeugt. Die Datenquelle 17 wird bei der Testanordnung durch einen Sinus-Signalgenerator 17a und einen nachgeschalteten Analog/Digital-Wandler 17b gebildet. Der Noise-Shaper 26 erhält somit über die n-Bit erfassende Datenleitung 18 ein digitales Sinus-Datensignal. Die Referenzschaltung 26d innerhalb des Noise-Shapers 26 trennt das Datensignal in k-niederwertige Datenbits (LSB) und in m-höherwertige Datenbits (MSB). Die höherwertigen Datenbits werden dem digitalen Dateneingang 12 des Digital/Analog-Wandlers 11 zugeführt und ferner an die Modellierungsschaltung 1B angelegt. Der in 7 dargestellte simulierte Digital/Analog-Wandler 11 enthält einen idealen digitalen Analog-Wandler (DAU). Der bei dem Digital/Analog-Wandler hervorgerufene Jitterfehler wird mittels einer Schaltung simuliert, die ein Verzögerungsglied, einen Subtrahierer, einen Mischer und einen Verstärker umfasst. Diese Schaltung bildet bei der Simulation ein Modell für den Jitterfehler des Ausgangssignals des Digital/Analog-Wandlers 11. Diese Schaltung befindet sich in der Modellierungsschaltung 1B in Form des Verzögerungsgliedes 21, des Subtrahierers 22, des Mischers 23 sowie des Multiplizierer 24a. Darüber hinaus enthält die Modellierungsschaltung 1B einen weiteren Multiplizierer 24b zur Skalierung und einen Amplitudenbegrenzer 25. Zur Messung der Jitterfehlers wird ein Taktsignal-Jitter durch eine Generatorschaltung 28 generiert bzw. simuliert. Die Generatorschaltung 28 enthält eine Rauschquelle 28a zur Erzeugung eines weißen Rauschsignals. Der Rauschquelle ist ein analoges Band-Pass-Filter 28b und eine Gewichtungsschaltung 28c nachgeschaltet. Eine Abtastschaltung 28d innerhalb der Generatorschaltung 28 führt ein Sampling durch. Das so generierte Takt-Jittersignal wird entweder über einen Schalter 29 direkt dem Digital/Analog-Wandler 19 zugeführt oder zunächst an eine Schaltung 30 zur Mittelwertbildung angelegt. Der Schalter 29 wird mittels eines Steuersignals CRTL angesteuert, sodass zwischen zwei Testbetriebsmodi umgeschaltet werden kann.

Die 8a, 8b zeigen Simulationsergebnisse, die mit der in 7 dargestellten Testanordnung gewonnen sind. 8a zeigt die spektrale Leistungsdichte am Ausgang des Digital/Analog-Wandlers 11 ohne Jitterkompensation in dB. Die Simulation ist für eine VDSL-Applikation, d. h. bei einer Abtastfrequenz von 360 MHz und einer Überabtastrate OSR von 6 simuliert. 8a zeigt die spektrale Auswirkung eines Jitterfehlers des Taktsignals bei einem Jitter von 45 ps rms bei einem sinusförmigen Eingangssignal. Man erkennt im Nutzfrequenzband bis 3·107 Hz einerseits den durch den Sinussignal hervorgerufenen Frequenz-Peak und einen durch den Jitterfehler hervorgerufenen hügelförmigen spektralen Anstieg der Leistungsdichte.

8b zeigt die spektrale Leistungsdichte am Ausgang des Digital/Analog-Wandlers 11, wenn eine Jitterkompensation mit Hilfe der Modellierungsschaltung 1B erfolgt. Im Nutzfrequenzband erkennt man nach wie vor den durch das Sinussignal hervorgerufenen Frequenz-Peak. Die durch den Jitterfehler hervorgerufenen spektralen Störungen, wie sie in 8a erkennbar sind, sind im Nutzfrequenzband nicht vorhanden. 8b zeigt das Nutzfrequenzband 3·107 Hz mit einer konstanten spektralen Leistungsdichte von –100 dB.

9 zeigt ein weiteres Simulationsergebnis, bei dem der Signalrauschabstand SNR in Abhängigkeit von dem Taktjitter dargestellt ist. Die Kurve I zeigt den Verlauf des Signalrauschverhältnisses SNR ohne die erfindungsgemäße Jitterkompensation. Ab einem Jitter von etwa 10–11 Sekunden nimmt das Signalrauschverhältnis SNR bei einem herkömmlichen Digital/Analog-Wandler ohne Jitterkompensation kontinuierlich ab. Die Kurve II zeigt das Signalrauschverhältnis SNR einer Digital-Analog-Wandlung wenn die erfindungsgemäße Jitterkompensationsschaltung 1 gemäß der Erfindung eingesetzt wird. Das Signalrauschverhältnis SNR nimmt erst bei einem erheblich größeren Jitter von etwa 10–10 Sekunden kontinuierlich ab. Wie man aus 9 erkennen kann, ist bei einem vorgegebenen Rauschverhältnis SNR mit der erfindungsgemäßen Kompensationsschaltung 1 ein Jitterfehler tolerierbar, der um einen Faktor 10 größer ist. Mit der erfindungsgemäßen Kompensationsschaltung 1 ist es daher möglich, Taktsignalquellen auf dem Chip einzusetzen, die ein Taktsignal CLK mit einem relativ hohen Jitterfehler generieren. Diese Taktsignalquellen sind schaltungstechnisch weniger aufwändig implementierbar. Mit der erfindungsgemäßen Jitterkompensationsschaltung 1 ist es daher möglich, auch herkömmlich Ring-Oszillator-PLL-Schaltungen oder Quarzschaltungen zur Erzeugung von Taktsignalen einzusetzen, die im Vergleich zu LC-PLL-Schaltungen einen deutlich geringeren schaltungstechnischen Aufwand, aufweisen. Beispielsweise müssen bei VDSL-Systemen Jitteranforderungen des Taktsignals mit einem Jitter von weniger als 10 ps eingesetzt werden. Um dies zu erreichen, wurden bisher LC-PLL-Schaltungen mit einer Oszillatorfrequenz fOSC von 3,5 GHz eingesetzt. Diese LC-PLL-Schaltungen benötigen jeweils 50 Milliwatt und konsumieren etwa 0,43 mm2 der Chipfläche. Mit der erfindungsgemäßen Jitterkompensationsschaltung 1 ist es möglich, die Jitteranforderung an das generierte Signal auf etwa 50 ps auszuweiten. Hierdurch ist es möglich, einen konventionellen Ring-Oszillator-PLL anstatt des LC-PLL-Schaltkreises einzusetzen. Ein Ring-Oszillator-PLL hat eine deutlich geringere Verlustleistung von etwa 5 Milliwatt und eine deutlich geringere Chipfläche in der Größenordnung von 0,15 mm2.

1
Kompensationsschaltung
2
Taktsignaleingang
3
Dateneingang
4
Ausgang
5
Leitung
6
Subtrahierer
7
Taktsignalleitung
8
PLL-Schaltung
9
Taktsignalleitung
10
Taktsignaleingang
11
Digital/Analog-Wandler
12
digitaler Dateneingang
13
analoger Signalausgang
14
Datenleitung
15
Signalleitung
16
Datenleitung
17
Datenquelle
18
Datenleitung
19
Analog/Digital-Wandler
20
Leitung
21
Verzögerungsglied
22
Subtrahierer
23
Mischer
24
Gewichtungsschaltung
25
Begrenzer
26
Noise-Shaper
27
Datenleitung
28
Takt-Jittergenerator


Anspruch[de]
Kompensationsschaltung (1) für einen durch ein Taktsignal (CLK) getakteten Digital/Analog-Wandler (11), der ein digitales Eingangsdatensignal in ein analoges Ausgangsdatensignal wandelt,

zur Kompensation eines durch einen Jitter des Taktsignals (CLK) bei der Digital-Analog-Wandlung hervorgerufenen Jitterfehlers des analogen Ausgangssignals mit:

(a) einer Erfassungsschaltung (1A) zur Erfassung des Jitters des Taktsignals (CLK) und

(b) einer Modellierungsschaltung (1B) zur Erzeugung eines digitalen modellierten Jitterfehlersignals, welches den bei der Digital-Analog-Wandlung hervorgerufenen Jitterfehler nachbildet,

in Abhängigkeit von dem erfassten Jitter des Taktsignals (CLK) und dem digitalen Eingangsdatensignal,

wobei das erzeugte modellierte Jitterfehlersignal von dem digitalen Eingangsdatensignal subtrahiert wird.
Kompensationsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass dem Digital-Analog-Wandler (11) ein Noise-Shaper (26) zur Formung eines Spektrums eines Quantisierungsrauschens vorgeschaltet ist. Kompensationsschaltung nach Anspruch 2, dadurch gekennzeichnet, dass das durch die Modellierungsschaltung (18) erzeugte modellierte Jitterfehlersignal in eine Rückkoppelschleife des Noise-Shapers (26) eingespeist wird. Kompensationsschaltung nach Anspruch 2,

dadurch gekennzeichnet,

dass der Noise-Shaper (26) einen Eingang (26a) zum Empfang eines digitalen Datensignals, welches eine Wortbreite von n-Datenbits umfasst,

eine Trennschaltung (26d), die das empfangene Datensignal in m höherwertige (MSB) Datenbits und in k niederwertige Datenbits (LSB) trennt, und

einen Ausgang (26e) zur Abgabe der m höherwertigen Datenbits (MSB) als digitales Eingangsdatensignal an den Digital-Analog-Wandler (11) aufweist.
Kompensationsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die k niederwertigen Datenbits (LSB) über ein digitales Rückkoppelfilter (26i) an den Eingang des Noise-Shapers (26) rückgekoppelt sind. Kompensationsschaltung nach Anspruch 5, dadurch gekennzeichnet, dass dem digitalen Rückkoppelfilter (26i) ein Subtrahierer (26g) vorgeschaltet ist, der von den niederwertigen Datenbits (LSB) das von der Modellierungsschaltung (1B) erzeugte digitale modellierte Jitterfehlersignal subtrahiert. Kompensationsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Trennschaltung (26d) des Noise-Shapers (26) ein Amplitudenbegrenzer (26c) vorgeschaltet ist. Kompensationsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass zwischen der Erfassungsschaltung (1A) und der Modellierungsschaltung (1B) ein Analog-Digital-Wandler (19) vorgesehen ist, der den erfassten Jitter in einen digitalen Jitterwert umwandelt. Kompensationsschaltung nach Anspruch 8, dadurch gekennzeichnet, dass dem Analog-Digital-Wandler (1A) eine Mittelwertbildungsschaltung (30) mittels eines Schalters (29) vorschaltbar ist, die einen Mittelwert des erfassten Jitters bildet. Kompensationsschaltung nach Anspruch 1,

dadurch gekennzeichnet,

dass die Modellierungsschaltung (1B) aufweist:

ein Verzögerungsglied (21) zur Verzögerung eines Eingangsdatums des digitalen Eingangssignals um eine Taktperiode,

einen Subtrahierer (22), der das verzögerte digitale Eingangsdatum von dem digitalen Eingangsdatum zur Erzeugung eines Differenzwertes subtrahiert,

einen Mischer (23), der den von dem Analog-Digital-Wandler abgegebenen Jitterwert mit dem Differenzwert zur Erzeugung eines Produktwertes multipliziert, und

eine Gewichtungsschaltung (24), die den erzeugten Produktwert zur Erzeugung eines Jitterfehlerwertes des modellierten Jitterfehlersignals gewichtet.
Kompensationsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Taktsignal (CLK) durch eine PLL-Schaltung (8) erzeugt wird. Kompensationsschaltung nach Anspruch 11, dadurch gekennzeichnet, dass die PLL-Schaltung (8) eine Ring-Oszillator-PLL-Schaltung ist. Kompensationsschaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Gewichtungsschaltung (24) einen ersten Multiplizierer (24a) zur Gewichtung des Produktwertes mit der inversen Taktperiode des Taktsignals und einen zu dem ersten Multiplizierer in Reihe geschalteten zweiten Multiplizierer (24b) zur Gewichtung mit einem einstellbaren Skalierungsfaktor (SF) aufweist. Kompensationsschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der innerhalb der Modellierungsschaltung (1B) vorgesehenen Gewichtungsschaltung (24) ein Amplitudenbegrenzer (25) nachgeschaltet ist. Kompensationsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Erfassungsschaltung (1A) zur Erfassung des Jitters durch eine analoge Switched-Capacitor-Erfassungsschaltung gebildet ist.






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