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Dokumentenidentifikation DE102006032730A1 01.03.2007
Titel Halbleitervorrichtungs-Herstelllungsvorrichtung, Halbleitervorrichtungs-Herstellungsverfahren und Halbleitervorrichtung
Anmelder Mitsubishi Denki K.K., Tokyo, JP
Erfinder Shimizu, Kazuhiro, Tokyo/Tokio, JP;
Akiyama, Hajime, Tokyo/Tokio, JP;
Yasuda, Naoki, Tokyo/Tokio, JP
Vertreter PRÜFER & PARTNER GbR, 81479 München
DE-Anmeldedatum 14.07.2006
DE-Aktenzeichen 102006032730
Offenlegungstag 01.03.2007
Veröffentlichungstag im Patentblatt 01.03.2007
IPC-Hauptklasse H01L 21/66(2006.01)A, F, I, 20060714, B, H, DE
Zusammenfassung Eine Halbleitervorrichtungs-Herstellungsvorrichtung wird mit einem Zeichnungsmuster-Druckabschnitt (110) versehen, welcher einen Druckkopf (111) aufweist, der ein leitendes Lösungsmittel (114), ein isolierendes Lösungsmittel (115) und eine Grenzflächenbehandlungslösung (116) injiziert. Der Druckkopf (111) ist in solch einer Weise ausgebildet, dass gewünschte Schaltungszeichnungsmuster auf einen Wafer gedruckt werden können basierend auf Information über das Zeichnungsmuster von einem Wafer-Testabschnitt (100), Information über den Wafer von einem Speicherabschnitt (120) und Koordinateninformation von einem Chipkoordinaten-Erkennungsabschnitt (112). Bei einem Halbleitervorrichtungs-Herstellungsverfahren gemäß der vorliegenden Erfindung wird eine Halbleitervorrichtung hergestellt durch Verwenden der Halbleitervorrichtungs-Herstellungsvorrichtung in solch einer Weise, dass gewünschte Schaltungen durch den Druckvorgang ausgebildet werden. Bei der Halbleitervorrichtung sind Anschlussflächenelektroden usw. in solch einer Weise ausgebildet, dass der Trimmvorgang durch das Drucken von Schaltungszeichnungsmustern durchgeführt werden kann.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtungs-Herstellungsvorrichtung, die eine Halbleitervorrichtung, wie z.B. eine integrierte Halbleiterschaltung, herstellt, ein Halbleitervorrichtungs-Herstellungsverfahren, das die Halbleitervorrichtungs-Herstellungsvorrichtung verwendet, und eine Halbleitervorrichtung, die unter Verwendung des Halbleitervorrichtungs-Herstellungsverfahrens hergestellt wird.

Bei der Herstellung von integrierten Halbleiterschaltungen (hier im Folgenden mit ICs abgekürzt) werden verschiedene Funktionen bereitgestellt durch das Ausbilden von aktiven Elementen, wie z.B. CMOS- und Bipolartransistoren, und passiven Elementen, wie z.B. Widerständen und Kondensatoren, auf Wafern und durch Bereitstellen von einer Metallverdrahtung, die diese verbindet, wodurch der Vorgang der Herstellung der Wafer vervollständigt wird. Nach dem Abschluß des Wafer-Herstellungsvorgangs wird ein Test zum Überprüfen der Qualität der IC-Produkte, das heißt ein sogenannter Wafer-Test, an den Wafern vor dem Vereinzeln (Schneiden) durchgeführt. Bei dem Wafer-Test werden ICs, die vorgewählte kennzeichnende Spezifikationen erfüllt haben, ausgewählt, und ICs, die nicht die kennzeichnenden Spezifikationen erfüllt haben, zurückgewiesen und weggeworfen. Die charakteristischen Spezifikationen werden in einem bestimmten zulässigen Bereich in Anbetracht des Zweckes bei der Verwendung der ICs und so weiter, gewählt.

Zur Erhöhung der Empfindlichkeit für Meßsignale von ICs für Sensoren oder der Wandlungseffizienz von ICs für die Stromrichtung wurden jedoch in vergangenen Jahren Wafer-Tests zum Erhalt von ICs hoher Qualität durchgeführt, indem der zulässige Bereich der charakteristischen Spezifikationen auf das mögliche Ausmaß eingeengt wurde. Wenn aber Wafer-Tests durch Einengen des erlaubten Bereichs der charakteristischen Spezifikationen durchgeführt wurden, so wuchs die Anzahl der zurückzuweisenden fehlerhaften ICs, die unter Verwendung von bekannten Halbleitervorrichtungs-Herstellungsverfahren hergestellt wurden, was in erhöhten Herstellungskosten derselben resultiert hat.

Die Herstellung von IC-Produkten, die in den erlaubten Bereich der charakteristischen Eigenschaften fallen durch Einstellen (Trimmen) der charakteristischen Werte der ICs, die nicht die charakteristischen Spezifikationen aufgewiesen haben nach den Wafer-Tests, wird deshalb von nun an eine wichtigere und wesentliche Methode werden. Aus diesem Grunde wurden verschiedene "Anpaßmethoden" vorgeschlagen. Typische "Anpaßmethoden" beinhalten "Laser-Trimmen", bei dem ein Teil der Verdrahtung unter Verwendung von Laserstrahlen weggeschnitten wird, "Zener Zapping", bei dem zum Ausbilden von Filamenten für die Verdrahtung Zener-Dioden einem Avalanche-Durchbruch unterzogen werden, "digitales Trimmen", bei dem zum Einstellen der Schaltungseigenschaften digitale Daten in Speicherelemente geschrieben werden, und "Verdrahtungsbildungs-Trimmen", bei dem eine Verdrahtung von elektrischen Schaltungen neu ausgebildet wird.

Obwohl solche verschiedenen Methoden als "Trimm-Methoden" vorgeschlagen wurden, die, wie oben beschrieben, nach den Wafer-Tests verwendet wurden, gibt es eine Notwendigkeit, teure Geräte bei dem Trimm-Vorgang zu verwenden und auf Wafern im Vorhinein Elemente und Schaltungen zum Trimmen auszubilden, die später sehr wahrscheinlich unnötig werden. Als ein Ergebnis haben die bekannten Trimm-Methoden das Problem verursacht, daß die Herstellungskosten von ICs erhöht werden.

Beim "Verdrahtungsbildungs-Trimmen" werden darüber hinaus entsprechend den Ergebnissen der Wafer-Tests spezielle Zeichnungsmuster in Gestalt von dünnen Schichten ausgebildet und die dünnen Schichten werden an den entsprechenden Stellen der Wafer angebracht zum Bilden der Verdrahtung zum Trimmen (siehe beispielsweise JP-A Nr. 5-291258). Bei dieser Trimm-Methode ist es jedoch sehr schwierig, eine Verdrahtung mit hoher Genauigkeit auszubilden und ICs hoher Qualität können nicht mit hohen Ausbeuten hergestellt werden.

Weiterhin wurde als "Verdrahtungsbildungs-Trimmen" eine Trimmmethode vorgeschlagen, bei der Öffnungen, bei denen Elektrodenanschlüsse freiliegen, im Vorhinein auf Wafern ausgebildet werden, während des Trimmens Metallpaste auf die entsprechenden Öffnungen aufgebracht wird zum Verbinden der gewünschten Elektrodenanschlüsse miteinander und auf die Verbindungsstellen Schutzharz aufgebracht wird (siehe beispielsweise JP-A Nr. 2004-273679).

Da bei solch einem bekannten "Verdrahtungsbildungs-Trimmen" jedoch die Metallpaste dergestalt auf die gewünschten Elektrodenanschlüsse aufgebracht wird, daß ein bestimmter breiter Bereich bedeckt wird zum Ausbilden von Metallpastenschichten für die Ausbildung der elektrischen Verbindung, war es schwierig, eine Feineinstellung durchzuführen. Zur Verhinderung des Ablösens usw. der Metallpastenschichten, die durch die Aufbringung auf die Elektrodenanschlüsse ausgebildet wurden, müssen zusätzlich Schutzharzschichten auf den oberen Abschnitten der Metallpastenschichten ausgebildet werden und daher waren ICs nicht einfach herzustellen, was einen komplizierten Herstellungsvorgang mit sich brachte.

Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Halbleitervorrichtungs-Herstellungsvorrichtung, die auf einfache Weise eine gewünschte Schaltung in einer Halbleitervorrichtung durch einen Druckvorgang ausbilden kann, sowie eines Halbleitervorrichtungs-Herstellungsverfahrens. Darüber hinaus sollen eine Halbleitervorrichtungs-Herstellungsvorrichtung, die eine hohe Trimm-Genauigkeit aufweist und bei der das Trimmen auf einfache Weise durchgeführt wird, ein Halbleitervorrichtungs-Herstellungsverfahren und eine Halbleitervorrichtung bereitgestellt werden, die unter Verwendung des Halbleitervorrichtungs-Herstellungsverfahrens hergestellt wurde.

Die Aufgabe wird gelöst durch eine Halbleitervorrichtungs-Herstellungsvorrichtung gemäß Anspruch 1 oder 2, ein Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 5 oder 12 und eine Halbleitervorrichtung gemäß den Ansprüchen 14, 16, 22, 23 oder 24.

Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Zum Lösen der Aufgabe beinhaltet eine Halbleitervorrichtungs-Herstellungsvorrichtung:

Einen Wafer-Testabschnitt, der die Eigenschaften jedes Chips eines zu testenden Wafers erfaßt und ein Zeichnungsmuster zum Trimmen jedes Chips basierend auf den erfaßten Daten bestimmt, einen Speicherabschnitt, der Informationen über den zu testenden Wafer speichert, und

einen Zeichnungsmuster-Druckabschnitt, der ein gewünschtes Muster auf jedem Chip des Wafers ausbildet durch einen Druckvorgang basierend auf den Informationen über die Zeichnungsmuster von dem Wafer-Testabschnitt und den Informationen über den Wafer von dem Speicherabschnitt,

wobei der Zeichnungsmuster-Druckabschnitt aufweist:

einen Druckkopf, der zumindest ein leitendes Lösungsmittel, ein isolierendes Lösungsmittel und eine Grenzflächenbehandlungslösung injiziert,

einen Chipkoordinaten-Erkennungsabschnitt, der die Koordinateninformation jedes Chips über die Bilderkennung des Wafers erhält, und

einen Steuerabschnitt, der den Zeichenvorgang des Druckkopfes auf dem Wafer basierend auf den Informationen über das Zeichnungsmuster von dem Wafer-Testabschnitt, den Informationen über den Wafer von dem Speicherabschnitt und der Koordinateninformation von dem Chipkoordinaten-Erkennungsabschnitt steuert. Da die Halbleitervorrichtungs-Herstellungsvorrichtung mit solch einem Aufbau die Zeichnungsmuster gemäß den Testergebnissen des Wafer-Tests durch den Druckvorgang ausbildet, wird es möglich, die Zeichnungsmuster mit hoher Genauigkeit auszubilden und eine Halbleitervorrichtung hoher Qualität bei einer hohen Ausbeute herzustellen.

Ein Halbleitervorrichtungs-Herstellungsverfahren beinhaltet die Schritte:

Erfassen der Eigenschaften jedes Chips des zu testenden Wafers und bestimmen des Zeichnungsmusters für das Trimmen jedes Chips basierend auf den erfaßten Daten,

Zuführen der Grenzflächenbehandlungslösung zu Zeichnungsmuster-Bildungsregionen der Chipoberflächen des Wafers basierend auf der Information über das bestimmte Zeichnungsmuster und

Zuführen des leitenden Lösungsmittels oder des isolierenden Lösungsmittels zu den Zeichnungsmuster-Bildungsregionen, auf welche die Grenzflächenbehandlungslösung aufgebracht wurde, basierend auf dem festgelegten Zeichnungsmuster. Bei dem Halbleitervorrichtungs-Herstellungsverfahren, das diese Schritte aufweist, kann das Bildmuster auf den Chipoberflächen des Wafers durch den Druckvorgang mit hoher Genauigkeit ausgebildet werden. Dadurch kann eine Halbleitervorrichtung hoher Qualität mit einer hohen Ausbeute hergestellt werden.

Darüber hinaus beinhaltet ein Halbleitervorrichtungs-Herstellungsverfahren gemäß eines anderen Aspektes die Schritte:

Ausbilden von Grabenabschnitten mit einer vorbestimmten Tiefe in den Zeichnungsmuster-Ausbildungsregionen des Wafers,

Überprüfen, ob es eine Notwendigkeit gibt, den Wafer dem Trimmen zu unterziehen,

Injizieren eines leitenden Lösungsmittels in die Grabenabschnitte des dem Trimmen zu unterziehenden Wafers zum Zeichnen von Zeichnungsmustern,

Durchführen einer Entgasung und eines Niedertemperatur-Annealings (Niedertemperaturausheilung) nachdem die Zeichnungsmuster gezeichnet sind,

Einebenen der Oberflächen der nach dem Entgasen und dem Niedertemperatur-Annealing gebildeten Filme und

Durchführen eines Hochtemperatur-Annealings nach der Einebnung.

Bei dem Halbleitervorrichtungs-Herstellungsverfahren, das diese Schritte aufweist, können die Zeichnungsmuster durch den Druckvorgang mit hoher Genauigkeit ausgebildet werden ohne das Auftreten von Rissen an den Grabenabschnitten, die in den Zeichnungsmuster-Bildungsregionen des Wafers ausgebildet sind.

Bei einer Halbleitervorrichtung gemäß der Erfindung, die unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung und des Halbleitervorrichtungs-Herstellungsverfahrens hergestellt wurde, sind die Grabenabschnitte mit der vorbestimmten Tiefe in den Zeichnungsmuster-Bildungsregionen für das Trimmen der einzelnen Chips des Wafers ausgebildet, die Seitenwände der Grabenabschnitte sind dergestalt geneigt, daß die Seitenwände eine Neigung von 5° oder mehr aufweisen und die offenen Seiten der Grabenabschnitte breiter sind, und innerhalb der Grabenabschnitte ist eine leitende Verdrahtung ausgebildet.

Bei der Halbleitervorrichtungs-Herstellungsvorrichtung mit diesen Funktionen werden die Zeichnungsmuster auf einfache Weise durch den Druckvorgang gemäß den Ergebnissen des Wafer-Tests ausgebildet, wodurch eine Halbleitervorrichtung hoher Qualität verwirklicht werden kann, welche auf einfache Weise dem Trimmvorgang unterzogen wird.

Außerdem sind in einer Halbleitervorrichtung gemäß eines anderen Aspekts der Erfindung mindestens zwei Anschlußflächenelektroden zum Trimmen, die von einer Passivierungsschicht freigelegt sind, an der Oberfläche jedes Chips bei der Waferform ausgebildet. Ein Zeichnungsmuster wird dann auf den Anschlußflächenelektroden zum Trimmen über einen Druckvorgang basierend auf einem Ergebnis einer Überprüfung der Notwendigkeit zum Trimmen ausgebildet. Da bei der Halbleitervorrichtungs-Herstellungsvorrichtung mit solchen Funktionen Zeichnungsmuster durch den Druckvorgang entsprechend dem Ergebnis des Wafer-Tests ausgebildet werden, kann hierdurch eine Halbleitervorrichtung hoher Qualität verwirklicht werden, die auf einfache Weise dem Trimmvorgang unterzogen wird.

Weiterhin weist eine Halbleitervorrichtung gemäß eines anderen Aspekts mehrere Zellen auf und ist ein IGBT-Chip, bei dem die Führungsverdrahtung (Routingverdrahtung) vorgesehen ist und Anschlußflächenelektroden für das Routing an den Zellen entsprechenden Stellen ausgebildet sind. Jede Zelle weist eine erste Anschlußflächenelektrode auf, die mit einer ersten Elektrode verbunden ist, eine zweite Elektrodenanschlußfläche ist jedoch mit einer zweiten Elektrode verbunden. Ein Zeichnungsmuster ist zwischen der ersten Elektrode und der Anschlußflächenelektrode für die Leitweglenkung (das Routing) oder der zweiten Elektrode über den Druckvorgang basierend auf den Testergebnissen jeder Zelle ausgebildet. Bei der Halbleitervorrichtungs-Herstellungsvorrichtung mit solchen Funktionen kann das Trimmen durch den Druckvorgang entsprechend den Testergebnissen durchgeführt werden, was den auf einfache Weise dem Trimmvorgang zu unterziehenden IGBT, d.h. die Halbleitervorrichtung hoher Qualität beschert.

Weiterhin ist eine Halbleitervorrichtung gemäß eines anderen Aspekts ein nichtflüchtiger Speicher und ist über den Druckvorgang auf solch eine Weise ausgebildet, daß die Speicherregion mit einem elektrostatischen, geerdeten Schutzschichtkörper bedeckt ist, woraufhin ein Vergießen zum Bedecken des elektrostatischen Schutzschichtkörpers durchgeführt wird. Die Halbleitervorrichtungs-Herstellungsvorrichtung mit solchen Funktionen macht es möglich, das Problem zu vermeiden, daß, wenn solch eine Halbleitervorrichtung und ein Element hoher Spannungsfestigkeit auf demselben Chip gemeinsam ausgebildet werden, eine Gießformpolarisation auftritt.

Darüber hinaus ist eine Halbleitervorrichtung gemäß eines weiteren Aspekts der Erfindung eine integrierte Hochspannungsschaltungsvorrichtung, die ausgebildet ist durch Integrieren einer Leistungshalbleitervorrichtung und einer Logikschaltung auf einem Chip. Bei der integrierten Hochspannungsschaltungsvorrichtung sind eine leitende Verdrahtung, die eine pegelverschobene Verdrahtung ist, welche die im Innern einer Hochpotentialinsel-Trennregion ausgebildete Logikschaltung und ein Schaltelement mit hoher Spannungsfestigkeit verbindet, über den Zeichnungsmuster-Druckvorgang auf einer Passivierungsschicht ausgebildet. Bei der Halbleitervorrichtungs-Herstellungsvorrichtung mit solchen Funktionen ist die pegelverschobene Verdrahtung durch den Zeichnungsmuster-Druckvorgang ausgebildet, wodurch die Halbleitervorrichtung auf einfache Weise hergestellt werden kann.

Gemäß der Erfindung können eine Halbleitervorrichtungs-Herstellungsvorrichtung und ein Halbleitervorrichtungs-Herstellungsverfahren bereitgestellt werden, die die einfache Ausbildung einer gewünschten Schaltung in der Halbleitervorrichtung nach dem Wafer-Test ermöglichen. Außerdem ist es möglich, eine Halbleitervorrichtungs-Herstellungsvorrichtung, ein Halbleitervorrichtungs-Herstellungsverfahren und eine Halbleitervorrichtung bereit zu stellen, bei denen die "Trimmethode" auf einfache Weise nach dem Wafer-Test angewendet werden kann. Weiterhin wird es gemäß der Erfindung möglich, eine zuverlässige Halbleitervorrichtung bei niedrigen Kosten bereit zu stellen.

Darüber hinaus ist es gemäß der Erfindung bei der Ausbildung der leitenden Verdrahtung und der Isolationsschicht möglich, die Leitungseigenschaften und die Isolationseigenschaften zu stabilisieren, Probleme, wie z.B. ein Ablösen durch die Förderung der Haftung zwischen dem Lösungsmittel und dem Wafer zu beseitigen, und die Isolationseigenschaften zu angrenzenden Elementen und angrenzender Schaltungsverdrahtung ohne eine Vergrößerung der Chipfläche zu erhöhen, während die Kontrollierbarkeit der Formen der Verdrahtung und der Schichten, die ausgebildet werden, gefördert wird.

Da weiterhin gemäß der Erfindung die gewünschte Verdrahtung auf den IC-Chips nach dem Wafer-Test ohne eine Begrenzung für den IC-Chipaufbau durch die Verwendung der vielfältigen Methoden ausgebildet werden kann, ist es möglich, einheitliche IC-Chips hoher Qualität zu erhalten. Da zusätzlich gemäß der Erfindung fehlerhafte Chips verbessert werden können, ist ein nicht defekter Anteil beachtlich erhöht, wodurch die Herstellungskosten der Halbleitervorrichtungen beachtlich verringert werden können.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:

1 ein Blockdiagramm zum Zeigen einer Konfiguration eines Schaltungszeichnungssystems einer Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung,

2 eine erläuternde Zeichnung zum Zeigen des Zeichenvorgangs des Druckkopfes des Schaltungs-Zeichnungssystems gemäß der ersten Ausführungsform,

3 eine erläuternde Zeichnung zum Zeigen des Zeichenvorgangs des Druckkopfes des Schaltungs-Zeichnungssystems gemäß der ersten Ausführungsform,

4 eine erläuternde Zeichnung zum Zeigen des Zeichenvorgangs des Druckkopfes des Schaltungs-Zeichnungssystems einer Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer zweiten Ausführungsform der Erfindung, welcher durchgeführt wird, wenn ein Basiswafer 1 eine konvexe Gestalt hat,

5 eine erläuternde Zeichnung zum Zeigen des Zeichenvorgangs des Druckkopfes des Schaltungs-Zeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform der Erfindung, welche durchgeführt wird, wenn der Basiswafer 1 eine konkave Gestalt aufweist,

6 eine erläuternde Zeichnung zum Zeigen des Zeichenvorgangs des Druckkopfes des Schaltungs-Zeichnungssystems einer Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer dritten Ausführungsform der Erfindung, welcher durchgeführt wird, wenn der Basiswafer 1 eine konvexe Gestalt aufweist,

7 eine erläuternde Zeichnung zum Zeigen des Zeichenvorgangs des Druckkopfes des Schaltungs-Zeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform der Erfindung, der durchgeführt wird, wenn der Basiswafer 1 eine konkave Gestalt aufweist,

8 ein Molekularstrukturdiagrammm zum Zeigen eines Beispiels einer Zusammensetzung eines leitfähigen Lackes, der in einer Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer vierten Ausführungsform der Erfindung als ein leitendes Lösungsmittel 114 verwendet wird,

9 ein Flußdiagramm zum Zeigen des Verdrahtungs-Zeichenvorgangs eines Schaltungs-Zeichnungssystems gemäß der vierten Ausführungsform,

10 eine Querschnittsansicht eines Grabenabschnitts, der in dem Basiswafer 1 ausgebildet ist, der in dem Schaltungs-Zeichnungssystem gemäß der vierten Ausführungsform verwendet wird,

11 eine Querschnittsansicht eines konvexen Abschnitts 1P, der an dem Basiswafer 1 ausgebildet ist, der in dem Schaltungs-Zeichnungssystem gemäß der vierten Ausführungsform verwendet wird,

12A Schaltdiagrammme zum Zeigen des Prinzips des Wider- und 12B stands-Trimmens der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung basierend auf R-2R-Schaltungssystemen mit Widerstandsnetzwerken vom Ketten-Typ,

13 eine Zeichnung zum Zeigen eines Zustands, in dem ein IC-Chip auf dem Wafer einer Verdrahtungszeichnung zum Trimmen bei einem Schaltungs-Zeichnungssystem gemäß der fünften Ausführungsform nach einem Wafer-Test unterzogen wird,

14 eine Querschnittsansicht des IC-Chips entlang einer Linie A-A' von 13, an welcher eine Zufuhr von einem Druckkopf 11 durchgeführt wird,

15 eine Querschnittsansicht einer leitenden Verdrahtung 3, die zwischen Anschlußflächenelektroden zum Trimmen 9A und 9B ausgebildet wird durch das Schaltungs-Zeichnungssystem gemäß der fünften Ausführungsform,

16 eine Draufsicht einer Halbleitervorrichtung einschließlich eines Paares von Anschlußflächenelektroden 9, die einem Trimmvorgang unterzogen werden, bei einer Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer sechsten Ausführungsform der Erfindung,

17A eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie B-B' von 16 und

17B der Halbleitervorrichtung entlang der Linie C-C' von 16,

18A eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 16, die in einem nach dem Trimmvorgang herbeigeführten Zustand ist, und

18B eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie C-C' in 16,

19 eine Draufsicht eines anderen Beispiels der Halbleitervorrichtung, die durch die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der sechsten Ausführungsform hergestellt wurde,

20A eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 19 und

20B eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 19, die in einem Zustand nach dem Trimmvorgang herbeigeführten Zustand ist,

21 eine Draufsicht einer Halbleitervorrichtung gemäß einer siebten Ausführungsform der Erfindung,

22A eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie E-E' von 21 und

22B eine Querschnittsansicht der Halbleitervorrichtung, die in 21 gezeigt ist, bei der ein Lösungsmittel auf die Anschlußflächenelektroden 9 aufgebracht ist zum Ausbilden eines gewünschten Zeichnungsmusters,

23 eine Draufsicht einer Halbleitervorrichtung gemäß einer achten Ausführungsform der Erfindung,

24A und 24B Querschnittsansichten der Halbleitervorrichtung entlang der Linie F-F' von 23, wobei 24A einen Zustand der in 23 gezeigten Halbleitervorrichtung zeigt, bevor ein Lösemittel auf die Halbleitervorrichtung aufgebracht ist, und 24B einen Zustand zeigt, in dem das Lösemittel auf die Halbleitervorrichtung von 23 aufgebracht wurde,

25 eine Draufsicht einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der Erfindung,

26A und 26B Zustände der Halbleitervorrichtung gemäß der neunten Ausführungsform bevor das Zeichnungsmuster der Halbleitervorrichtung einem Trimmvorgang unterzogen wird, wobei 26A eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie G-G' von 25 ist und 26B eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie H-H' von 25 ist,

27A und 27B Zustände der Halbleitervorrichtung gemäß der neunten Ausführungsform nach dem Trimmvorgang, wobei 27A eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie G-G' von 25 ist und 27B eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie H-H' von 25 ist,

28 eine Draufsicht eines IGBT-Chips als einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform der Erfindung,

29 einen Schaltplan zum Zeigen eines Ersatzschaltbildes des in 28 gezeigten IGBT-Chips,

30 ein Diagramm zum Zeigen einer Wirkung bei dem IGBT als der Halbleitervorrichtung gemäß der zehnten Ausführungsform,

31 eine Querschnittsansicht eines typischen EPROM (löschbarer programmierbarer Festwertspeicher) des nichtflüchtigen Speichers,

32 eine Querschnittsansicht des EPROM, der auf dem gleichen Chip zusammen mit einem Element hoher Spannungsfestigkeit ausgebildet ist und danach mit einem Gießharz verpackt wurde,

33 eine Querschnittsansicht eines Aufbaus eines EPROM gemäß einer elften Ausführungsform der Erfindung,

34 eine Draufsicht einer bekannten integrierten Hochspannungsschaltungsvorrichtung,

35 eine Querschnittsansicht der bekannten integrierten Hochspannungsschaltungsvorrichtung entlang der Linie A-A' von 34,

36 eine Querschnittsansicht der bekannten integrierten Hochspannungsschaltungsvorrichtung entlang einer Linie B-B' von 34,

37 eine Querschnittsansicht der bekannten integrierten Hochspannungsschaltungsvorrichtung entlang einer Linie C-C' von 34,

38 eine Querschnittsansicht eines Aufbaus eines HVIC als einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der Erfindung,

39 eine Draufsicht zum Zeigen eines Beispiels, bei dem eine Mehrzahl von Anschlußflächenelektroden zum Trimmen in der Halbleitervorrichtung gemäß der Erfindung ausgebildet ist,

40 eine Draufsicht zum Zeigen eines Zustands, bei dem ein isolierendes Lösungsmittel zwischen die beiden Anschlußflächenelektroden 9A und 9B der in 39 gezeigten Halbleitervorrichtung injiziert ist und ein Isolationsschichtkörper 4 ausgebildet ist,

41 eine Draufsicht zum Zeigen eines Zustands, in dem ein leitfähiges Lösungsmittel auf eine gesamte Oberfläche aufgebracht wurde, die eine Zeichnungsmuster-Ausbildungsregion der in 40 gezeigten Halbleitervorrichtung wird, und ein Leitungsschichtkörper 3 ausgebildet ist, und

42A eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie A-A' von 40, wobei

42B eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 40 ist,

42C eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie C-C' von 41 ist und

42D eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie D-D' von 41 ist.

Bevorzugte Ausführungsformen einer Halbleitervorrichtungs-Herstellungsvorrichtung, eines Halbleitervorrichtungs-Herstellungsverfahrens und einer Herstellungsvorrichtung gemäß der vorliegenden Erfindung werden im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.

Erste Ausführungsform

1 ist ein Blockdiagramm zum Zeigen einer Konfiguration eines Schaltungs-Zeichnungssystems für eine Halbleitervorrichtungs-Herstellungsvorrichtung der ersten Ausführungsform gemäß der Erfindung. Das Schaltungs-Zeichnungssystem für die Halbleitervorrichtungs-Herstellungsvorrichtung, die in 1 gezeigt ist, ist eine Vorrichtung, welche verwendet wird zum Drucken eines Zeichnungsmusters für die Ausbildung der gewünschten Schaltungen auf einem Wafer nach einem Wafer-Test. Eine durch die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform hergestellte Halbleitervorrichtung ist eine integrierte Halbleiterschaltung (hier im Folgenden als ein IC abgekürzt).

Das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform weist einen Wafer-Testabschnitt 100 auf, der die charakteristischen Werte von IC-Chips hauptsächlich in einem Waferzustand mißt zum Ermitteln der Positionsdaten der zu trimmenden IC-Chips und der Trimmdaten, wie z.B. dem Trimmbetrag (Zeichnungsmuster) der zu trimmenden IC-Chips. Weiterhin weist das Schaltungs-Zeichnungssystem einen Zeichnungsmuster-Druckabschnitt 110 auf, der die gewünschten Schaltungen auf den Wafer 1, basierend auf den bei dem Wafer-Testabschnitt 100 ermittelten Trimmdaten, druckt, sowie einen Datenbankabschnitt 120, der ein Speicherabschnitt ist, welcher grundlegende Informationen etc. über die IC-Chips des Wafers 1 speichert.

Bei dem Wafer-Testabschnitt 100 wird ein normaler Wafer-Test durchgeführt zum Erfassen der Daten der einzelnen IC-Chips des Wafers. Die Daten auf den IC-Chips beinhalten Koordinatendaten, welche die Positionen der IC-Chips anzeigen und charakteristische Anfangswertdaten, die von den einzelnen IC-Chips erhalten werden. Einzelne Stücke dieser erfaßten Daten werden in Beziehung zueinander gesetzt und danach bei dem Wafer-Testabschnitt 100 gespeichert. Weiterhin wird die grundlegende Information über die IC-Chips, die in dem Datenbankabschnitt 120 gespeichert ist, in den Wafer-Testabschnitt 100 eingelesen und mit den erfaßten charakteristischen Anfangswertdaten etc. über die IC-Chips verglichen. Die Ergebnisse der Vergleiche werden in einem Zustand, in dem sie auf die Koordinatendaten der einzelnen IC-Chips bezogen sind, gespeichert. Zu dieser Zeit werden die Notwendigkeit oder Nicht-Notwendigkeit des Trimmens der IC-Chips und das Zeichnungsmuster der IC-Chips, für die das Trimmen erforderlich ist, festgelegt. Im Übrigen werden bei den IC-Chips, deren Daten bezüglich der erfaßten charakteristischen Anfangswerte beachtlich von charakteristischen Spezifikationen in einem Ausmaß abweichen, das nicht durch den Trimmvorgang eingeregelt werden kann, die Oberflächen der IC-Chips mit einem NG-Zeichen auf solch eine Weise markiert, daß sie in den nachfolgenden Herstellungsschritten als defekt erkannt werden können.

In dem Datenbankabschnitt 120 wird im Vorhinein die grundlegende Information etc. der IC-Chips eines Wafers von Interesse gespeichert. Als grundlegende Information etc. gibt es verschiedene Zeichnungsmuster, die für das Trimmen entsprechend den erfaßten charakteristischen Anfangswerten verwendet werden, eine Referenzbildinformation, die für die Mustererkennung der IC-Chips des Wafers verwendet wird, und die Druckpositionsinformation bezüglich der IC-Chips entsprechend den einzelnen Zeichnungsmustern. Diese Informationen werden dem Datenbankabschnitt 120 im Vorhinein zur Speicherung eingegeben.

Bei dem Zeichnungsmuster-Druckabschnitt 110 werden die IC-Chips, bei denen das Trimmen erforderlich ist, einem Zeichnungsmuster-Druckvorgang basierend auf den von dem Wafer-Testabschnitt 100 übertragenen Trimmdaten unterzogen. Als Trimmdaten, die von dem Wafer-Testabschnitt 100 zu dem Zeichnungsmuster-Druckabschnitt 110 übertragen werden, gibt es Koordinatendaten der TC-Chips, für die ein Trimmen erforderlich ist, und Zeichnungsmusterdaten, die für die IC-Chips notwendige Trimmbeträge repräsentieren.

Der Zeichnungsmuster-Druckabschnitt 110 weist einen Druckkopf 111 auf, der die Zeichnungsmuster zum Trimmen auf die IC-Chips auf dem Wafer druckt, einen Chipkoordinaten-Erkennungsabschnitt 112, der Bilder der Oberflächen der IC-Chips auf dem Wafer aufnimmt, und einen Steuerabschnitt 113, der den Druckkopf 111 basierend auf den verschiedenen Informationen dergestalt steuert, daß dieser die Zeichnungsmuster auf die Oberflächen der betroffenen IC-Chips des Wafers druckt.

Der Chipkoordinaten-Erkennungsabschnitt 112 bestimmt die Positionen der einzelnen IC-Chips durch Aufnehmen der Bilder der Oberflächen der IC-Chips auf dem Wafer. Ein Bilderkennungsvorgang in dem Chipkoordinaten-Erkennungsabschnitt 112 wird durchgeführt durch Abbilden des Wafers über Bildverarbeitung unter Verwendung von CCDs und Erkennen der Positionen der einzelnen IC-Chips durch die Analyse der Abbildungsmuster.

Der Steuerabschnitt 113 erhält die Trimmdaten über die einzelnen IC-Chips, die von dem Wafer-Testabschnitt 100 übertragen werden, Bilddaten über die Wafer, die von dem Chipkoordinaten-Erkennungsabschnitt 112 übertragen werden, und IC-Chip-Musterdaten und -Verdrahtungsdaten etc. über den Wafer, die von dem Datenbankabschnitt 120 übertragen werden. Der Steuerabschnitt 113 überträgt Daten bezüglich des erwünschten Zeichnungsmusters, das für das Trimmen der betroffenen IC-Chips des Wafers verwendet wird, zu dem Druckkopf 111 und steuert den Antrieb des Druckkopfes 111. Dies bedeutet, der Steuerabschnitt 113 legt die Stelle des Druckvorgangs auf dem Wafer fest basierend auf den Bilddaten des Abbildungsmusters und liefert Druckdaten zu dem Druckkopf 111. Bei dem Druckkopf 111 wird ein Tintenstrahl-Drucksystem verwendet, in dem das spezifizierte Zeichnungsmuster durch Verwenden eines elektronischen Nichtkontakt-Druckverfahrens ausgebildet werden kann.

Im Folgenden wird der Zeichnungsmuster-Druckabschnitt 110, der in der Halbleitervorrichtungs-Herstellungsvorrichtung und dem Halbleitervorrichtungs-Herstellungsverfahren gemäß der Erfindung verwendet wird, im Detail beschrieben.

2 ist eine Zeichnung zum Zeigen eines Zustands, in dem ein Zeichnungsmuster auf dem Wafer 1 ausgebildet wird unter Verwendung des Druckkopfes 111 des Zeichnungsmuster-Druckabschnittes 110 in der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform. In 2 sind einzelne Komponenten in der Größe übertrieben zu ihrer klareren Erläuterung und deshalb unterscheiden sie sich von den tatsächlichen Komponenten in der Größe. Bei der im Folgenden gegebenen Erläuterung wird der Waferabschnitt mit den IC-Chips, für die auf der Grundlage des Ergebnisses des Wafer-Tests das Trimmen erforderlich ist, ein Basiswafer 1 genannt.

Wie in 2 gezeigt, sind an dem Druckkopf 111 drei Düsen 111A, 111B und 111C in solch einer Weise vorgesehen, daß sie im Wesentlichen in der gleichen Richtung sind. Dies bedeutet, die drei Düsen 111A, 111B und 112C gemäß der ersten Ausführungsform sind nicht lediglich in solch einer Weise vorgesehen, daß ihre Injektionsrichtungen im Wesentlichen parallel zueinander sind, sondern sie sind auch integral ausgebildet. Daher sind sie auf solch eine Weise vorgesehen, daß, wenn der Druckkopf 111 basierend auf dem Ergebnis des Wafer-Tests über den zu trimmenden Basiswafer 1 den Abtastvorgang durchführt, die dritte Düse 111C zuerst abtastet, die zweite Düse 111B entlang der Spur der dritten Düse 111C abtastet und die erste Düse 111A schließlich durch das Verfolgen der gleichen Spur abtastet. Wenn der Druckkopf 111 einen solchen Abtastvorgang durchführt, wird von der ersten Düse 111A ein Leitmittel bzw. leitendes Lösungsmittel 114 ausgestoßen, ein Isoliermittel (z.B. ein isolierendes Lösungsmittel) 115 wird von der zweiten Düse 111B zugeführt und eine Vorbehandlungslösung 116 wird von der dritten Düse 111C als eine Grenzflächenbehandlungslösung zugeführt.

Wie in 2 gezeigt, wird der Druckkopf 111 mit solch einem Aufbau über dem Basiswafer 1 plaziert und tastet, basierend auf einem Steuerbefehl von dem Steuerabschnitt 113, den Basiswafer ab zum Zeichnen eines Verdrahtungsmusters als das gewünschte Zeichnungsmuster auf den Basiswafer 1. Bei diesem Zeichenvorgang wird als Erstes die Vorbehandlungslösung 116 von der dritten Düse 111C auf den gegebenen Basiswafer 1 aufgebracht (aufgespritzt). Als Vorbehandlungslösung 116 wird ein oberflächenaktiver Stoff mit hoher Affinität zu Silizium, wie z.B. ein Silan-Kopplungsmittel, verwendet zum Vergrößern der Haftung der leitfähigen Verdrahtung, die durch das von der ersten Düse 111A auf die Oberfläche des Basiswafers 1 aufgebrachte leitfähige Lösungsmittel 114 hergestellt wird. Wie oben beschrieben, wird unmittelbar nachdem der oberflächenaktive Stoff mit dieser hohen Affinität gegenüber Silizium von der dritten Düse 111C als die Vorbehandlungslösung 116 aufgespritzt wurde, das Leitmittel 114 von der ersten Düse 111A entlang der Spur der dritten Düse 111C aufgespritzt. Dadurch wird das gewünschte Verdrahtungsmuster zuverlässig auf die Oberfläche des Basiswafers 1 gezeichnet.

Wie in 3 gezeigt, kann bei dem Druckkopf 111 gemäß der ersten Ausführungsform ein Zeichnen unter Verwendung einer Isolierschicht durchgeführt werden durch Verwenden des von der zweiten Düse 111B aufgebrachten Isoliermittels 115. Der Druckkopf 111 wird über dem Basiswafer 1 plaziert und scannt basierend auf einem Steuerbefehl von dem Steuerabschnitt 113 über den Basiswafer 1. Dadurch wird auf den Basiswafer 1 ein Muster, das eine gewünschte Isolierschicht verwendet, gezeichnet. Bei diesem Zeichenvorgang wird zunächst die Vorbehandlungslösung 116 von der dritten Düse 111C auf den gegebenen Basiswafer 1 aufgebracht. Die Vorbehandlungslösung 116 als der oberflächenaktive Stoff mit hoher Affinität gegenüber Silizium erhöht die Haftung zwischen der Oberfläche des Basiswafers 1 und der Isolationsschicht aus dem Isoliermittel 115, das von der zweiten Düse 111B zugeführt wird. Wie oben beschrieben, wird unmittelbar nachdem der oberflächenaktive Stoff mit dieser hohen Affinität gegenüber Silizium von der dritten Düse 111C als die Vorbehandlungslösung 116 zugeführt wurde, das Isoliermittel 115 von der zweiten Düse 111B entlang der Spur der dritten Düse 111C zugeführt. Hierdurch wird ein isoliertes Verdrahtungsmuster auf die Oberfläche des Basiswafers 1 gezeichnet.

Bei der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform werden das Leitmittel 114 oder das Isoliermittel 115 auf die Vorbehandlungslösung 116 unmittelbar nach dem Ausstoß der Vorbehandlungslösung 116 ausgestoßen. Dadurch ist es möglich, eine Veränderung in den Grenzflächeneigenschaften zwischen den auf dem Basiswafer 1 ausgebildeten Schichten zu unterdrücken, welche von dem Verdampfen der Vorbehandlungslösung 116 usw. resultiert. Dies macht es möglich, irgendeine gewünschte Zeichnung auszubilden.

Die Zeichnungsgröße, die durch den Druckkopf 111 der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform erhalten wird, ist ungefähr 600 dpi und eine Linie mit einer gewünschten Breite oberhalb ungefähr 43 &mgr;m wird ausgebildet. Durch Verwenden des Druckkopfs 111 kann ein gewünschtes Muster ebenfalls auf eine Passivierungsschicht auf dem IC-Chip zuverlässig gezeichnet werden. Deshalb ist es bei der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform möglich, das Verdrahtungsmuster und das Isolationsmuster als das gewünschte Zeichnungsmuster auf den Oberflächen der betroffenen IC-Chips zuverlässig auszubilden. Dies macht es möglich, das Trimmen mit hoher Genauigkeit durchzuführen.

Als von der ersten Düse 111A injiziertes Leitmittel 114 wird ein leitendes Polymer verwendet. Durch Verwenden solch eines leitenden Polymers kann das in der ersten Ausführungsform gezeigte präzise Zeichnungsmuster zuverlässig ausgebildet (gedruckt) werden.

Da bei der Halbleitervorrichtungs-Herstellungsvorrichtung mit solch einem Aufbau gemäß der ersten Ausführungsform es keine Notwendigkeit zum Ausbilden einer Struktur zum speziellen Trimmen der einzelnen IC-Chips des Wafers gibt, wird es möglich, nicht nur die Herstellungskosten einer Halbleitervorrichtung beachtlich zu verringern, sondern ebenfalls eine Halbleitervorrichtungs-Herstellungsvorrichtung mit großer Vielseitigkeit bereit zu stellen.

Bei einer typischen Druckmethode, die ein Tintenstrahl-Drucksystem verwendet, gibt es Fälle, in denen die Haftung des Schichtkörpers eines Druckmusters auf einer Unterlage unzureichend ist, so daß durch die Wirkung von Spannungen, die der unebenen Oberfläche der Unterlage und der erhöhten Schichtdicke des Druckmusters zugeschrieben werden, eine mangelhafte Haftung, ein Ablösen, usw, hervorgerufen werden können. Da es bei dem Tintenstrahl-Drucksystem ebenfalls keinen Schritt zum Korrigieren des Musterfehlers gibt, der von einer Streuung usw. während des Aufbringens resultiert, ist es unmöglich, den Fehler zu korrigieren, wenn die mangelhafte Haftung, das Ablösen, usw. sich entwickelt haben. Wenn daher unter Verwendung solch eines typischen Tintenstrahl-Drucksystems ein Druckmuster ausgebildet wird, zeigen sich die unebene Oberfläche der Unterlage und der Unterschied in der Formanpassungsfähigkeit zwischen dem schichtbildenden Material und der Unterlage als Inkonsistenz in dem Druckmuster. Da es weiterhin der Zweck der typischen Druckmethode, die das Tintenstrahl-Drucksystem verwendet, ist, einfach ein schichtbildendes Lösungsmittel auf die Oberfläche der Unterlage für den Auftrag zu injizieren, wurde die Gestalt einer Schicht, die ausgebildet wird zum Annehmen der Form des Druckmusters, nicht kontrolliert.

Das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform der Erfindung ist so gestaltet, daß es die charakteristischen Werte der IC-Chips mißt, welche die Gestalt des Wafers einnehmen, bezüglich der betroffenen IC-Chips die Trimmdaten bestimmt und basierend auf den Trimmdaten das gewünschte Zeichnungsmuster auf den Oberflächen 1 der IC-Chips druckt. Zum Ausbilden solch eines Zeichnungsmusters ist die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform so gestaltet, daß sie die Vorbehandlungslösung 116 mit der gewünschten Linienbreite entlang des spezifizierten Zeichnungsmusters durch die Verwendung des Druckkopfs 111 mit dem speziellen Aufbau injiziert und dann unmittelbar und sicher das leitende Lösungsmittel 114 oder das Isoliermittel 115 auf die Linie der Vorbehandlungslösung 116 entlang der Spur des Zeichnungsmusters, das unter Verwendung der Vorbehandlungslösung 116 ausgebildet wurde, injiziert.

Da bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform die Vorbehandlungslösung 116 auf den Basiswafer 1 injiziert wird, bevor das Zeichnungsmuster ausgebildet wird unter Verwendung des Leitmittels 114 oder des Isoliermittels 115, wird die unebene Oberfläche des Basiswafers 1 durch das Bedecken mit der Vorbehandlungslösung 116 eingeebnet. Als ein Ergebnis ist die Haftung des Schichtkörpers des Zeichnungsmusters, das aus dem Leitmittel 114 oder dem Isoliermittel 115 ausgebildet wird, gegenüber dem Basiswafer 1 beständig hervorragend. Da das Zeichnungsmuster sicher auf der Oberfläche des Basiswafers 1 haftet, werden deshalb eine mangelhafte Haftung, ein Ablösen und so weiter, nicht hervorgerufen, wenn die Schichtdicke des Zeichnungsmusters vergrößert wird. Dadurch kann ein zuverlässiges Schaltungszeichnungssystem verwirklicht werden.

Bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform sind weiterhin die drei Düsen parallel zueinander vorgesehen und die Lösungsmittel und so weiter werden aufeinander folgend von den Düsen entlang der gleichen Spur injiziert, so daß die gewünschte Linie ausgebildet wird. Aus diesem Grunde können die betroffenen IC-Chips basierend auf den nach dem Wafer-Test erhaltenen Trimmdaten mit hoher Genauigkeit dem Trimmvorgang unterzogen werden. Hierdurch kann die Ausbeute des Wafers wesentlich verbessert werden.

Wie oben beschrieben, wurde bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform der Erfindung der Aufbau erläutert, bei dem der Druckkopf 111 die drei Düsen 111A, 111B und 111C aufweist. Bei dem Druckkopf 111 sind aber zumindest die erste und die dritte Düse 111A und 111C integral ausgebildet. Bei dem Schaltungszeichnungssystem mit solch einem Aufbau tastet der Druckkopf 111 über den Basiswafer 1 auf solch eine Weise, daß die Vorbehandlungslösung 116 von der dritten Düse 111C als Antwort auf die Information über das Zeichnungsmuster ausgestoßen wird und das Leitmittel 114 wird unmittelbar entlang der Spur zum Ausbilden der leitenden Verdrahtung 3 injiziert. Da der oberflächenaktive Stoff mit hoher Affinität für Silizium, wie z.B. ein Silan-Kopplungsmittel, als die Vorbehandlungslösung 116 verwendet wird, wird zu dieser Zeit die Haftung zwischen der leitenden Verdrahtung 3 und dem Basiswafer 1 gefördert. Da das Leitmittel 114 unmittelbar nach dem Aufspritzen der Vorbehandlungslösung 116 aufgebracht wird, ist es möglich, eine Veränderung in den Grenzflächeneigenschaften zwischen dem Basiswafer 1 und der ausgebildeten Schicht, welche aus dem Verdampfen der Vorbehandlungslösung 116 und so weiter resultiert, zu unterdrücken.

Ebenso kann bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform der über dem Basiswafer 1 plazierte Druckkopf 111 einen Aufbau aufweisen, bei dem zumindest die zweite und die dritte Düse 111B und 111C integral ausgebildet sind. Bei dem Schaltungszeichnungssystem mit solch einem Aufbau fährt der Druckkopf 111 über den Basiswafer 1 in solch einer Weise, daß die Vorbehandlungslösung 116 von der dritten Düse 111C mit einer Zeitsteuerung ausgestoßen wird, die sich nach der gelieferten Information über das Zeichnungsmuster richtet, und das Isoliermittel 115 wird umgehend entlang der Spur zum Ausbilden der Isolierung 4 injiziert. Da der oberflächenaktive Stoff mit hoher Affinität gegenüber Silizium, wie z.B. ein Silan-Kopplungsmittel, als die Vorbehandlungslösung 116 verwendet wird, wird zu dieser Zeit die Haftung zwischen der Isolierschicht 4 und dem Basiswafer 1 gefördert. Darüber hinaus kann mit der isolierenden Lösung 115 eine erhöhte Spannung in Zusammenhang mit der vergrößerten Schichtdicke der Lösung 115 abgebaut werden durch Verwenden von beispielsweise einem Silizium-Leiterpolymer und gleichzeitig kann das Auftreten von Defekten, wie z.B. Rissen, verhindert werden. Da zusätzlich das Isoliermittel 115 injiziert wird unmittelbar nachdem die Vorbehandlungslösung 116 injiziert wurde, ist es möglich, die Veränderung in den Grenzflächeneigenschaften zwischen der Unterlage und der ausgebildeten Schicht, die aus dem Verdampfen der Vorbehandlungslösung 116 und so weiter resultiert, zu unterdrücken.

Zweite Ausführungsform

Eine Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer zweiten Ausführungsform der Erfindung wird im Folgenden beschrieben. Die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform unterscheidet sich von jener gemäß der ersten Ausführungsform in dem Aufbau des Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems. Insbesondere unterscheidet sie sich in dem Aufbau des Druckkopfes 111 des Zeichnungsmuster-Druckabschnitts 110. Deshalb wird dem Druckkopf der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform das Bezugszeichen 211 für seine Erläuterung gegeben. Andere Komponenten als der Druckkopf 211, die die gleiche Funktion und den gleichen Aufbau wie jene haben, die bei der ersten Ausführungsform beschrieben wurden, sind mit den gleichen Bezugszeichen versehen und für die Erläuterung dieser Komponenten ist die bei der ersten Ausführungsform gegebene Erläuterung anwendbar.

Wie das Schaltungszeichnungssystem, das bei der ersten Ausführungsform beschrieben wurde, weist das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform den Wafer-Testabschnitt 100, den Zeichnungsmuster-Druckabschnitt 110 und den Datenbankabschnitt 120 auf. Wie in 4 gezeigt, unterscheidet sich jedoch der Aufbau des Druckkopfs 211 des Zeichnungsmuster-Druckabschnitts 110 von jenem des Druckkopfs 111.

4 ist eine erläuternde Zeichnung des Zeichenvorgangs, der in einem Fall durchgeführt wird, in dem ein konvexer Abschnitt 1P an dem Basiswafer 1 ausgebildet ist als eine Zeichnungsmuster-bildungsregion, bei dem die leitende Verdrahtung 3 oder die Isolationsschicht 4 unter Verwendung des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform ausgebildet werden. 5 ist eine erläuternde Zeichnung des Zeichenvorgangs, der in einem Fall durchgeführt wird, in dem ein konkaver Abschnitt 1H an dem Basiswafer 1 als eine Zeichnungsmuster-Bildungsregion ausgebildet ist, bei dem die leitende Verdrahtung 3 oder die Isolationsschicht 4 unter Verwendung des Schaltungszeichnungssystems gemäß der zweiten Ausführungsform ausgebildet werden.

Wie in 4 und 5 gezeigt, ist der Druckkopf 211 der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform zusätzlich zu den drei Düsen 211A, 211B und 211C mit einem ersten Sensor 212 versehen, welcher einen Abstand zu der Oberfläche (Druckoberfläche) des Basiswafers 1 ermittelt. Der erste Sensor 212 ist ein Ultraschallsensor und erfaßt den Abstand von den körperlichen Spitzen der Düsen des Druckkopfes 211 zu der Druckoberfläche des Basiswafers. Für den ersten Sensor 212 kann ein Abstandserfassungselement, das Laserstrahlen verwendet, anstelle des Ultraschallsensors verwendet werden. Wie die bei der ersten Ausführungsform beschriebenen Düsen sind die drei Düsen 211A, 211B und 211C des Druckkopfes 211 nicht lediglich in solch einer Weise vorgesehen, daß ihre Ausstoßrichtungen im Wesentlichen parallel zueinander sind, sondern sie sind auch integral zusammen mit dem ersten Sensor 212 ausgebildet. Deshalb sind die Düsen 211A, 211B und 211C und der erste Sensor 212 in solch einer Weise vorgesehen, daß, wenn der Druckkopf 211 auf der Grundlage des Ergebnisses des Wafer-Tests über den zu trimmenden Basiswafer 1 scannt, der erste Sensor 212 zunächst den Abstand zu der Druckoberfläche des Basiswafers 1 erfaßt, hiernach die dritte Düse 211C scannt, die zweite Düse 211B entlang der Spur der dritten Düse 211C scannt und schließlich die erste Düse 211A entlang der Spur scannt. Wenn der Druckkopf 211 scannt bzw. verfährt bzw. abtastet, wird das Leitmittel 114 von der ersten Düse 211A ausgestoßen, das Isoliermittel wird von der zweiten Düse 211B ausgestoßen und die Vorbehandlungslösung 116 wird von der dritten Düse 211C ausgestoßen.

Wie in 4 und 5 gezeigt, wird der Druckkopf 211 mit solch einem Aufbau über dem spezifizierten Basiswafer 1 plaziert und tastet den Basiswafer 1 basierend auf einer Befehlsanweisung von dem Steuerabschnitt (siehe den in 1 gezeigten Steuerabschnitt 113) ab zum Zeichnen eines gewünschten Zeichnungsmusters auf den Basiswafer 1. Bei dem Zeichenvorgang erfaßt zunächst der erste Sensor 212 den Abstand zu der Druckoberfläche des Basiswafers 1 und der Steuerabschnitt 113 arbeitet dergestalt, daß ein vorbestimmter Abstand sichergestellt wird. Basierend auf der Information über das spezifizierte Zeichnungsmuster stößt der Druckkopf 211 dann die Vorbehandlungslösung 116 von der dritten Düse 211C auf die Zeichnungsmuster-Bildungsregion des gegebenen Basiswafers 1 aus zum Fördern der Haftung zwischen der Oberfläche des Basiswafers 1 und der leitenden Verdrahtung, die aus dem von der ersten Düse 211A zugeführten Leitmittel 114 hergestellt wird. Wie oben beschrieben, wird das Leitmittel 114 unmittelbar nachdem der oberflächenaktive Stoff mit hoher Affinität gegenüber Silizium von der dritten Düse 211C als die Vorbehandlungslösung 116 ausgestoßen wurde, von der ersten Düse 211A entlang der Spur der dritten Düse 211C ausgestoßen. Hierdurch wird in der Zeichnungsmusterbildungsregion des Basiswafers 1 das gewünschte Zeichnungsmuster sicher als die leitende Verdrahtung 3 gezeichnet.

In 4 und 5 wurde der Fall erläutert, in dem das Leitmittel 114 von der ersten Düse 211A injiziert wurde zum Bilden des Zeichnungsmusters der leitenden Verdrahtung 3 auf dem Basiswafer 1. Die Isolierschicht 4 kann jedoch ausgebildet werden durch Injizieren des Isoliermittels 115 nach der Zuführung der Vorbehandlungslösung 116. Auch bei diesem Zeichenvorgang erfaßt der erste Sensor 212 zunächst den Abstand zu der Druckoberfläche des Basiswafers 1, der Steuerabschnitt 113 arbeitet dergestalt, daß er den vorbestimmten Abstand sicherstellt, und das gewünschte Zeichnungsmuster wird als die Isolierschicht 4 sicher in die Zeichnungsmuster-bildungsregion des Basiswafers 1 gezeichnet.

Bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform der Erfindung wurde der Aufbau erläutert, bei dem die drei Düsen 211A, 211B und 211C und der erste Sensor 212 des Druckkopfes 211 integral ausgebildet sind. Bei dem oberhalb der Zeichnungsmuster-bildungsregion des konvexen Abschnittes 1P oder des konkaven Abschnittes 1H, wo das Zeichnungsmuster ausgebildet werden sollte, plazierten Druckkopf 211 kann zumindest der erste Sensor 212 integral mit der ersten und dritten Düse 211A und 211C ausgebildet sein. Bei dem Schaltungszeichnungssystem mit solch einem Aufbau hat der erste Sensor 212 die Fähigkeit, den Abstand zwischen dem Druckkopf 211 und der Druckoberfläche des Basiswafers 1 durch die Verwendung von Ultraschallwellen, Laserstrahlen oder dergleichen zu messen. Die durch den ersten Sensor 212 gemessene Abstandsinformation wird zu dem Steuerabschnitt (siehe den in 1 gezeigten Steuerabschnitt 113) zurückgeführt zum Konstanthalten des Abstandes zwischen dem Basiswafer 1 und der Druckoberfläche. Dies macht es möglich, ungeachtet der Gestalt des Basiswafers 1 eine stabile Injektionskontrolle auszuüben.

Bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform wird die Vorbehandlungslösung 116 von der dritten Düse 211C basierend auf der Information über das Zeichnungsmuster injiziert. Eine Beschichtung der Vorbehandlungslösung 2 ist in der Zeichnungsmuster-bildungsregion ausgebildet und das Leitmittel 114 oder das Isoliermittel 115 werden auf die Beschichtung der Vorbehandlungslösung 2 injiziert zum Ausbilden der gewünschten leitenden Verdrahtung 3 oder der gewünschten Isolierschicht 4. Da als Vorbehandlungslösung 116 der oberflächenaktive Stoff mit hoher Affinität zu Silizium, wie z.B. ein Silan-Kopplungsmittel, verwendet wird, wird dadurch die Haftung der leitenden Verdrahtung 3 oder der Isolierschicht 4 auf dem Basiswafer 1 gefördert.

Da das Leitmittel 114 oder das Isoliermittel 115 injiziert werden unmittelbar nachdem die Vorbehandlungslösung 116 injiziert wurde, ist es darüber hinaus möglich, eine Veränderung der Grenzflächeneigenschaften zwischen der Druckoberfläche des Basiswafers 1 und der in Zusammenhang mit der Verdampfung der Vorbehandlungslösung 116 und so weiter ausgebildeten Schicht zu verhindern.

Bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform kann der Druckkopf 211 mit einem Aufbau versehen werden, bei dem zumindest der erste Sensor 212 integral mit der zweiten und der dritten Düse 211B und 211C ausgebildet ist. Wenn solch eine Struktur ausgebildet wird, mißt der erste Sensor 212 den Abstand zwischen dem Druckkopf 211 und der Druckoberfläche des Basiswafers 1 und die Abstandsinformation wird an den Steuerabschnitt (siehe den in 1 gezeigten Steuerabschnitt 113) zurückgegeben zum Konstanthalten des Abstands zwischen dem Basiswafer 1 und der Druckoberfläche. Dann wird die Vorbehandlungslösung 116 von der dritten Düse 211C basierend auf der Information über das spezifizierte Zeichnungsmuster zugeführt zum Ausbilden der Beschichtung der Vorbehandlungslösung. Hierauf folgend wird das Isoliermittel auf die Beschichtung der Vorbehandlungslösung injiziert zum Ausbilden der Isolierwege bzw. -bereiche 4.

Wie oben beschrieben, können bei dem Druckkopf 211 der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der zweiten Ausführungsform zusätzlich zu dem Aufbau, bei dem die drei Düsen 211A, 211B und 211C und der erste Sensor 212 integral ausgebildet sind, die Aufbauten, bei denen die erste Düse 211A, die dritte Düse 211C und der erste Sensor 212 integral ausgebildet sind, und bei denen die zweite Düse 211B, die dritte Düse 211C und der erste Sensor 212 integral ausgebildet sind, verwendet werden. Deshalb kann gemäß dem Zweck ihrer Verwendung irgendeine der Strukturen geeignet ausgewählt werden.

Dritte Ausführungsform

Eine Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer dritten Ausführungsform der Erfindung wird im Folgenden beschrieben. Die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform unterscheidet sich von jener gemäß der ersten Ausführungsform in dem Aufbau des Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems. Insbesondere unterscheidet sie sich in dem Aufbau des Druckkopfes 111 des Zeichnungsmuster-Druckabschnitts 110. Deshalb wird der Druckkopf der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform für seine Erläuterung mit dem Bezugszeichen 311 versehen. Andere Komponenten als der Druckkopf 311, die die gleichen Funktionen und Aufbauten aufweisen wie jene, die in der ersten Ausführungsform beschrieben wurden, werden mit den gleichen Bezugszeichen versehen und für die Erläuterung dieser Komponenten ist die bei der ersten Ausführungsform gegebene Erläuterung anwendbar.

Wie das Schaltungszeichnungssystem, das bei der ersten Ausführungsform beschrieben wurde, weist das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform den Wafer-Testabschnitt 100, den Zeichnungsmuster-Druckabschnitt 110 und den Datenbankabschnitt 120 auf. Wie in 6 gezeigt, ist jedoch der Aufbau des Druckkopfes 311 des Zeichnungsmuster-Druckabschnitts 110 unterschiedlich zu jenem des Druckkopfes 111.

6 ist eine erläuternde Zeichnung des Zeichenvorgangs, der in einem Fall durchgeführt wird, bei dem der konvexe Abschnitt 1P an dem Basiswafer 1 als die Zeichnungsmuster-bildungsregion ausgebildet ist, wo die leitende Verdrahtung 3 oder die Isolationsschicht 4 unter Verwendung des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform gedruckt werden. 7 ist eine erläuternde Zeichnung des Zeichenvorgangs, der in einem Fall durchgeführt wird, in dem der konkave Abschnitt 1H an dem Basiswafer 1 als die Zeichnungsmuster-bildungsregion ausgebildet ist, wo die leitende Verdrahtung 3 oder die Isolierschicht 4 unter Verwendung des Schaltungszeichnungssystems gemäß der dritten Ausführungsform gedruckt werden.

Wie in 6 und 7 gezeigt, ist der Druckkopf 311 der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform zusätzlich zu den drei Düsen 311A, 311B, 311C und einem ersten Sensor 312, der den Abstand zu der Oberfläche (Druckoberfläche) des Basiswafers 1 erfaßt, mit einem zweiten Sensor 313 versehen. Der zweite Sensor 313 ist ein Ultraschallsensor und erfaßt einen Abstand zu der Oberfläche einer Substanz (insbesondere eines Lösungsmittels), welche von den körperlichen Spitzen der Düsen des Druckkopfes 311 aufgebracht wurde, das heißt, den Abstand zu der körperlichen Oberfläche der leitenden Verdrahtung 3 oder der Isolierschicht 4. Als der zweite Sensor 313 kann anstelle des Ultraschallsensors ein Abstandserfassungselement verwendet werden, das Laserstrahlen verwendet. Die drei Düsen 311A, 311B und 311C des Druckkopfes 311 sind nicht nur in solch einer Weise vorgesehen, daß ihre Zuführungsrichtungen im Wesentlichen parallel zueinander sind, wie in dem Fall der ersten Ausführungsform, sondern sie sind zusammen mit dem ersten Sensor 312 und dem zweiten Sensor 313 integral ausgebildet. Wenn der Druckkopf 311 basierend auf dem Ergebnis des Wafer-Tests den zu trimmenden Basiswafer 1 abtastet, erfaßt deshalb zunächst der erste Sensor 312 den Abstand zu der Druckoberfläche des Basiswafers 1 und aufeinanderfolgend tasten die dritte Düse 311C, die zweite Düse 311B und die erste Düse 311A entlang der Spur des ersten Sensors 312 ab. Der zweite Sensor 313 ist so vorgesehen, daß er schließlich den Abstand zu der Oberfläche der ausgebildeten Schicht mißt. Bei dem Abtastvorgang des Druckkopfes 311 wird das Leitmittel 114 von der ersten Düse 311A injiziert, das Isoliermittel 115 wird von der zweiten Düse 311B injiziert und die Vorbehandlungslösung 116 wird von der dritten Düse 311C injiziert.

Wie in 6 und 7 gezeigt, wird der Druckkopf 311 mit solch einem Aufbau über dem spezifizierten Basiswafer 1 plaziert und tastet den Basiswafer 1 basierend auf einem Steuerbefehl von dem Steuerabschnitt (siehe den in 1 gezeigten Steuerabschnitt 113) ab zum Zeichnen eines gewünschten Musters auf den Basiswafer 1. Bei solch einem Zeichenvorgang mißt der erste Sensor 312 den Abstand (A) zu der Druckoberfläche des Basiswafers 1 und der Druckkopf 311 wird so gesteuert, daß er an einer vorbestimmten Position sitzt. Danach wird die Vorbehandlungslösung 116 von der dritten Düse 311C in die Zeichnungsmuster-bildungsregion auf dem Basiswafer 1 injiziert zum Fördern der Haftung der Oberfläche des Basiswafers 1 mit der leitenden Verdrahtung 3, die aus dem Leitmittel 114 ausgebildet ist, das von der ersten Düse 311A injiziert wurde. Nachdem der oberflächenaktive Stoff mit hoher Affinität für Silizium als die Vorbehandlungslösung 116 von der dritten Düse 311C injiziert wurde, wird, wie oben beschrieben, das Leitmittel 114umgehend von der ersten Düse 311A entlang der Spur der dritten Düse 311C injiziert. Dadurch wird das gewünschte Zeichnungsmuster als die leitende Verdrahtung 3 sicher auf die Zeichnungsmuster-bildungsregion des Basiswafers 1 gezeichnet.

Bei dem Schaltungszeichnungssystem gemäß der dritten Ausführungsform mißt darüber hinaus der zweite Sensor 313 den Abstand (B) von der Spitze des Druckkopfes 311 zu der körperlichen Oberfläche der leitenden Verdrahtung 3 zum Übertragen der Messungsinformation zu dem Steuerabschnitt. Der Steuerabschnitt ermittelt die Schichtdicke der leitenden Verdrahtung 3 aus einem Unterschied zwischen den gemessenen Abständen (A) und (B) und übt eine Steuerung so aus, daß eine gewünschte Schichtdicke erhalten wird. Bei dieser Steuerung wird der Betrag des von der ersten Düse 311A injizierten Leitmittels 114 gesteuert.

In 6 und 7 wurde die Erläuterung des Falles gegeben, in dem das Leitmittel 114 von der ersten Düse 311A zum Ausbilden des Zeichnungsmusters der leitenden Verdrahtung 3 auf den Basiswafer 1 injiziert wird. Die Isolierschicht 4 kann jedoch durch Injizieren des Isoliermittels 115 nach der Injektion der Vorbehandlungslösung 116 ausgebildet werden. Auch bei diesem Zeichenvorgang erfaßt der erste Sensor 312 den Abstand zu der Druckoberfläche des Basiswafers 1 zuerst, der Druckkopf 311 wird so gesteuert, daß der vorbestimmte Abstand gehalten wird, und gleichzeitig wird der Abstand (B) von der Spitze des Druckkopfes 311 zu der körperlichen Oberfläche der leitenden Verdrahtung durch den zweiten Sensor 313 gemessen. Hierauf folgend wird die Isolierschicht 4 in einem gewünschten Zeichnungsmuster sicher auf die Zeichnungsmuster-bildungsregion des Basiswafers 1 gezeichnet.

Wie oben beschrieben, hat in dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform der Erfindung der Druckkopf 311, der über den konvexen Abschnitt 1P oder den konkaven Abschnitt 1H als der Zeichnungsmuster-Bildungsregion auf dem Basiswafer 1 scannt, den Aufbau, dass zumindest der erste Sensor 312 oder der zweite Sensor 313 integral mit den drei Düsen, d.h. der ersten Düse 311A, der zweiten Düse 311B und der dritten Düse 311C integral ausgebildet sind. Der erste Sensor 312 hat die Funktion des Messens des Abstandes zwischen dem Druckkopf 311 und der Zeichnungsmuster-Bildungsregion des Basiswafers 1 durch die Verwendung von Ultraschallwellen, Laserstrahlen oder dergleichen. Die gemessene Abstandsinformation (A) wird an den Steuerabschnitt zurückgegeben und die Steuerung wird ausgeübt zum Konstanthalten des Abstandes zwischen dem Druckkopf 311 und dem Basiswafer 1. Hierdurch kann ungeachtet der Gestalt der Zeichnungsmuster-Bildungsregion des Basiswafers 1 eine stabile Injektionssteuerung ausgeübt werden.

Das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform hat den Aufbau, bei dem nach dem Injizieren der Vorbehandlungslösung 116 durch die dritte Düse 311C auf die Zeichnungsmuster-Bildungsregion basierend auf der Information über das Zeichnungsmuster das Leitmittel 114 oder das Isoliermittel 115 zum Ausbilden der leitenden Verdrahtung 3 oder der Isolierschicht 4 auf den spezifizierten Basiswafer injiziert werden. Da als die Vorbehandlungslösung 116 der oberflächenaktive Stoff mit hoher Affinität zu Silizium, wie z.B. ein Silan-Kopplungsmittel, verwendet wird, wird zu dieser Zeit die Haftung der leitenden Verdrahtung 3 oder der Isolierschicht 4 auf dem Basiswafer 1 gefördert.

Außerdem weist das Schaltungszeichnungssystem gemäß der dritten Ausführungsform Funktionen auf, bei denen nach dem Injizieren der Vorbehandlungslösung 116 das Leitungsmittel 114 oder das Isoliermittel 115 unmittelbar auf die Vorbehandlungslösung 116 injiziert werden. Dies macht es möglich, eine Veränderung der Grenzflächeneigenschaften zwischen dem ausgebildeten Film und dem Basiswafer 1, die aus der Verdampfung der Vorbehandlungslösung und so weiter resultiert, zu unterdrücken.

Da das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der dritten Ausführungsform Funktionen aufweist, bei denen der zweite Sensor 313 eine Ultraschallwelle, einen Laserstrahl oder dergleichen zum Messen des Abstandes zwischen dem Druckkopf 311 und der Oberfläche der leitenden Verdrahtung 3 oder der Isolierschicht 4 aussendet und die Abstandsinformation mit der durch den ersten Sensor 312 gelieferten Abstandsinformation zurückgegeben wird, kann hierdurch weiterhin die Dicke der ausgebildeten Schicht sicher überwacht werden.

Vierte Ausführungsform

Eine Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform der Erfindung wird im folgenden beschrieben. Bei der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform wird ein konkretes Beispiel des Leitmittels beschrieben, das bei den Schaltungszeichnungssystemen der drei Halbleitervorrichtungs-Herstellungsvorrichtungen gemäß der ersten bis dritten Ausführungsform verwendet wurde. Im Folgenden wird eine Erläuterung des konkreten Beispiels unter Bezugnahme auf den Aufbau der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform, die in 2 gezeigt ist, gegeben. Im Übrigen ist das bei der vierten Ausführungsform verwendete Leitmittel auf irgend eine der oben beschriebenen Ausführungsformen anwendbar.

Das durch das Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform verwendete Leitmittel wird im Folgenden beschrieben.

Als das durch die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform verwendete Leitmittel 114 wird ein leitender viskoser Lack benutzt. 8 ist eine Molekülstrukturzeichnung eines Beispiels einer Zusammensetzung des leitenden viskosen Lackes. In diesem Zusammensetzungsbeispiel sind Kohlenstoff-Nanoröhrchen 7 als ein leitfähiges Material gleichmäßig in einem Silizium-Leiterpolymer 5, d.h. einem schichtbildenden Grundmaterial, verteilt. Durch Verwenden des leitfähigen, viskosen Lackes, der in 8 gezeigt ist, als das Leitmittel 114, werden Planarität und eine geringe Spannung erzielt und die Grenzflächenbefestigung wird durch Verwenden eines Silan-Kopplungsmittels 6 verstärkt, um in der Lage zu sein, die Ausbildung einer dicken Schicht zu handhaben.

Vorzugsweise sind die bei der vierten Ausführungsform verwendeten Kohlenstoff-Nanoröhrchen 7 im Vorhinein in hohem Maße raffiniert. Dies bedeutet, nach ihrer Bildung unter Verwendung einer chemischen Gasphasenabscheidung (CVD) ist es wünschenswert, daß die Kohlenstoff-Nanoröhrchen 7 zusätzlich an Luft bei einer Temperatur von ungefähr 500°C bis 600°C getempert werden und Verunreinigungen, wie z.B. amorpher Kohlenstoff, unter Verwendung eines Zentrifugenseparators entfernt werden, wobei die Nanoröhrchen in eine Mischlösung aus konzentrierter Schwefelsäure und konzentrierter Salpetersäure eingetaucht sind.

Wie in 8 gezeigt, hat die allgemeine Strukturformel des Silizium-Leiterpolymers 5 die Eigenschaft, daß eine Hauptkette eine Si-O-Bindung ist und verschiedene funktionelle Gruppen als Seitenketten verwendet werden können. Beispielsweise sind R1 und R2 Arylgruppen, Wasserstoffatome, aliphatische Alkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen und diese können vom gleichen Typ oder von unterschiedlichen Typen sein. R3, R4, R5 und R6 sind Arylgruppen, Wasserstoffatome, aliphatische Alkylgruppen, Trialkylgruppen, Silylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen und diese können vom gleichen Typ oder von unterschiedlichen Typen sein. Zusätzlich ist das Gewichtsmittel des Molekulargewichts über 1000.

Das Silan-Kopplungsmittel 6 hat eine Siloxanbindung als eine Hauptkette 6A, Aminogruppen, welche Gruppen mit Affinitäten zu Kohlenstoff-Nanoröhrchen sind und an die Kohlenstoff-Nanoröhrchen 7 als Ankerabschnitte gebunden sind, als Seitenketten 6B und funktionelle Gruppen, welche die Funktion des Entwickelns einer Affinität für das Silizium-Leiterpolymer 5 aufweisen, wie z.B. Hydroxylgruppen, Carboxylgruppen, Carbonylgruppen, Estergruppen oder Polymere aus diesen funktionellen Gruppen als Seitenketten 6C.

Durch das Vermischen des Silan-Kopplungsmittels 6 und der raffinierten Kohlenstoff-Nanoröhrchen 7 bewirkt ihre Adsorption die Funktion, welche die Agglomeration zwischen den Kohlenstoff-Nanoröhrchen unterdrückt. Da die Affinität zwischen dem Silizium-Leiterpolymer 5 und dem Silan-Kopplungsmittel 6 hoch ist, diffundieren die gleichmäßig in dem Silan-Kopplungsmittel 6 dispergierten Kohlenstoff-Nanoröhrchen 7 in das Silizium-Leiterpolymer 5 ohne Re-Agglomeration. Darüber hinaus ist die Viskosität des Silizium-Leiterpolymers 5 so eingestellt, daß sie zu einer optimalen Viskosität wird, die festgelegt ist durch die Kombination der inneren Durchmesser, Injizierungsdrücke (bzw. Ausstoßdrücke), etc. der einzelnen Düsen 111A, 111B und 111C des Druckkopfes 111 (siehe 2). Der leitende viskose Lack, der als das Leitmittel 114 für die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform verwendet wird, kann optimiert werden durch Einstellen des Mischungsverhältnisses des organischen Lösungsmittels, während die Form der gleichmäßigen Verteilung der Kohlenstoff-Nanoröhrchen 7 beibehalten wird.

Wenn der leitende viskose Lack als ein viskoses Lösungsmittel, d.h. als das Leitmittel 114, für die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform verwendet wird, wird ein schichtbildendes Material verwendet, welches hergestellt wird durch Hinzufügen und Dispergieren eines leitenden Materials, wie z.B. Ruß, Kohlenstoff-Nanoröhrchen oder ein Füllstoff, der ausgewählt ist aus einem Metall, wie z.B. Silber, Kupfer, Nickel oder Palladium, und Oxiden dieser Metalle, in einer Silizium-Leiterpolymerlösung, die in einem organischen Lösungsmittel gelöst ist, und Hinzufügen und Dispergieren eines Silan-Kopplungsmittels in der Lösung als einem Endbehandlungsmittel für das leitfähige Material auf einer Bedarfsbasis.

Als nächstes wird ein Verdrahtungs-Zeichenvorgang beschrieben, der durch das Schaltungszeichnungssystem durchgeführt wird unter Verwendung des leitfähigen, viskosen Lackes als dem Leitmittel 114 der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform.

9 ist ein Flußdiagramm des Schaltungszeichenvorgangs des Schaltungszeichnungssystems, das in der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform enthalten ist. Dieses Flußdiagramm, das den Schaltungszeichenvorgang zeigt, stellt einen Vorgang dar, bei dem das Leitmittel 114 gemäß dem spezifizierten Zeichnungsmuster zum Ausbilden der leitenden Verdrahtung injiziert wird.

Zeichnungsmuster-Bildungsregionen, in denen die leitfähige Verdrahtung durch die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform ausgebildet wird, sind in 10 und 11 gezeigt. 10 ist eine Querschnittsansicht eines Grabenabschnitts 8, der in der Zeichnungsmuster-Bildungsregion des Basiswafers 1 ausgebildet ist. 11 ist eine Querschnittsansicht eines Grabenabschnitts 8, der in dem in der Zeichnungsmuster-Bildungsregion des Basiswafers 1 ausgebildeten Konvexabschnitt 1P ausgebildet ist. Wie in 10 oder 11 gezeigt, ist in der Halbleitervorrichtung, die unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform hergestellt ist, der Grabenabschnitt 8 mit einer vorbestimmten Tiefe in der Zeichnungsmuster-Bildungsregion ausgebildet.

Nachdem ein zu testender Wafer einem Wafer-Test unterzogen wurde (Schritt A), werden zu trimmende IC-Chips festgelegt (Schritt B). Danach werden die IC-Chips dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform zugewiesen und basierend auf der Information über das Zeichnungsmuster wird in den entsprechenden Grabenabschnitt 8 der leitfähige, viskose Lack als das Leitmittel 114 injiziert, welcher das Silizium-Leiterpolymer 5als das schichtbildende Grundmaterial enthält (Schritt C). Unmittelbar nach der Injektion werden Blasen usw. des injizierten Mittels (Lösemittels), welche in zweiter Linie an den Seitenwänden usw. des Grabenabschnitts 8 auftreten, durch Entgasen entfernt (Schritt D).

Danach wird durch eine Niedertemperatur-Temperung, beispielsweise der Luft aussetzen bei einer Temperatur von 100°C für 15 Minuten, das organische Lösungsmittel verdampft (Schritt E). Weiterhin wird die Oberfläche der leitenden Verdrahtung 3 durch CMP (chemisch-mechanisches Polieren) planarisiert (Schritt F).

Schließlich wird der Wafer durch eine Hochtemperatur-Temperung, beispielsweise durch Aussetzen einer Stickstoffatmosphäre bei einer Temperatur von 300°C für 60 Minuten, gehärtet (Schritt G).

Da bei dem unter Verwendung solch eines Verfahrens ausgebildeten Zeichnungsmuster das Silizium-Leiterpolymer 5 als das schichtbildende Grundmaterial kaum eine Schrumpfungsspannung erleidet, tritt selbst dann kein Riß auf, wenn eine dicke Schicht in dem Grabenabschnitt 8 ausgebildet wird durch das Füllen. Hierdurch kann eine zuverlässige leitfähige Verdrahtung 3 ausgebildet werden.

Bei solch einem unter Verwendung des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform ausgebildeten Zeichnungsmuster wird das Auftreten von Rissen sogar in dem Fall verhindert, in dem die leitfähige Verdrahtung 3 innerhalb des Grabenabschnitts 8 als die dicke Schicht ausgebildet wird. Zusätzlich hierzu sind die Seitenwände des in dem Basiswafer 1 ausgebildeten Grabenabschnitts in solch einer Weise geneigt, daß der Grabenabschnitt 8 sich unter Berücksichtigung der Expansion des leitfähigen Materials, welches zu dem Leitmittel 114 hinzugefügt wird, nach oben zu aufweitet.

Wie in 10 gezeigt, sind beide Seitenwandflächen 8A des Grabenabschnittes 8 so geneigt, daß sie sich nach oben zu aufweiten. Es wurde durch die Erfinder gezeigt, daß die Neigung der Seitenwandflächen 8A vorzugsweise in einem Bereich von 5° bis 10° ist. Vorzugsweise ist das Zeichnungsmuster des Grabenabschnitts 8 in dem Basiswafer 1 so ausgebildet, daß es so lange wie möglich fein ist. Deshalb ist eine Neigung unter 5° ungenügend als eine Neigung für eine Region, welche die Expansion des leitfähigen Materials, das zu dem Leitmittel 114 hinzugefügt wird, abschwächt, und es ist vorzuziehen, die Neigung von 5° bis 10° zu wählen zum Sicherstellen einer hinreichenden Abschwächungsregion.

Wie in 10 gezeigt, ist der Grabenabschnitt 8 mit den geneigten Seitenwandflächen 8A durch Injektion mit dem leitenden Lösungsmittel 114 gefüllt (Schritt C) und der Wafer wird dem Entgasen (Schritt D), dem Niedertemperatur-Tempern (Schritt E), dem Polieren und der Planarisierung (Schritt F) und dem Hochtemperatur-Tempern (Schritt G) unterzogen, wodurch das gewünschte Zeichnungsmuster ausgebildet wird. Da die Seitenwandoberflächen 8A des Grabenabschnitts 8, die in 10 gezeigt sind, eine Neigung von mindestens 5° im Vorhinein aufweisen, erleidet das Zeichnungsmuster keinen Schaden, wie z.B. Risse.

Da das Silizium-Leiterpolymer des leitenden Lösungsmittels 114 selbst kaum eine Schrumpfspannung, die durch ein Hochtemperatur-Tempern verursacht wird, erleidet, ist die Befürchtung, daß innerhalb des Grabenabschnitts Risse auftreten, gering. Es gibt aber die Notwendigkeit, die Ausdehnung des leitenden Materials zu berücksichtigen, welches zum Liefern der elektrischen Leitfähigkeit hinzugefügt wird. Deshalb werden die geneigten Seitenwandflächen 8A an dem in 10 gezeigten Grabenabschnitt 8 ausgebildet zum Sicherstellen eines Raumes zum Abbauen der Spannung, welche durch die Ausdehnung des leitfähigen Materials verursacht wird.

Im übrigen wird in dem in 10 gezeigten Grabenabschnitt 8 der Raum zum Abbauen der durch die Ausdehnung des leitfähigen Materials verursachten Spannung dadurch ausgebildet, daß den Seitenwandflächen 8A die Neigung verliehen wird. Wenn es aber bei dem Herstellungsvorgang möglich ist, ist es ebenfalls möglich eine Struktur auszubilden, bei der lediglich Regionen nahe den Oberflächenseiten der Seitenwandflächen 8A des Grabenabschnitts 8 geneigt sind, sowie eine Struktur, bei der die Seitenwandoberflächen 8A gekrümmt sind, so daß sie die Form eines Bogens aufweisen.

Wenn eine hohe Spannung und ein hoher Strom über die leitende Verdrahtung 3 dem Zeichnungsmuster einer Halbleitervorrichtung zugeführt werden, gibt es die Notwendigkeit, die Isolationswirkung von Elementen und anderen Verdrahtungsabschnitten nahe dem Zeichnungsmuster zu erhöhen und die Isolationsabstände zwischen ihnen sicher zu stellen. Deshalb wird bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform der Aufbau verwendet, bei dem der konvexe Abschnitt 1P in der Gestalt einer Bergspitze an der Oberfläche des Basiswafers 1 ausgebildet ist zum Bilden des Zeichnungsmusters in der oberen Region 1B des konvexen Abschnitts 1P.

11 ist eine Querschnittsansicht des konvexen Abschnitts 1P, der an dem Basiswafer 1 ausgebildet ist. Wie in 11 gezeigt, ist der Grabenabschnitt 8 in der Deckfläche des konvexen Abschnitts 1P, d.h. der oberen Region 1B ausgebildet. Beide Seitenwandflächen 8A des Grabenabschnitts 8 sind so geneigt, daß sich der Graben nach oben aufweitet. Wie bei dem in 10 gezeigten Grabenabschnitt 8 ist es vorzuziehen, daß die Neigung der Seitenwandflächen 8A in dem Bereich von 5° bis 10° ist. Durch Ausbilden des Grabenabschnitts 8 in der oberen Region 1B des konvexen Abschnitts 1P, der an dem Basiswafer 1 ausgebildet ist, für die Ausbildung des Zeichnungsmusters, wird es, wie oben beschrieben, möglich, Isolationsabstände für Elemente und andere Verdrahtungsabschnitte nahe dem Zeichnungsmuster sicher zu stellen. Durch Ausbilden des Zeichnungsmusters in dem oberen Bereich 1B des konvexen Abschnitts 1P, wie oben beschrieben, kann zusätzlich ein Aufbau ausgebildet werden, der ohne eine Vergrößerung der IC-Chipfläche die gewünschten technischen Spezifikationen erfüllt.

Wie in 11 gezeigt, ist der Grabenabschnitt 8 in dem oberen Bereich 1B des konvexen Abschnitts 1P ausgebildet, welcher an dem Basiswafer 1 ausgebildet ist, und die Seitenwandflächen 8A des Grabenabschnitts 8 sind so ausgebildet, daß den Oberflächen 8A die vorbestimmte Neigung verliehen wird. Bei der in 11 gezeigten Struktur wird der Grabenabschnitt 8, der in dem konvexen Abschnitt 1P ausgebildet ist, durch Injektion mit dem leitenden Lösungsmittel 114 gefüllt (Schritt C) und der Wafer wird einem Entgasen (Schritt D), einer Niedertemperatur-Temperung (Schritt E), einem Polieren und Planarisieren (Schritt F) und einer Hochtemperatur-Temperung (Schritt G) unterzogen zum Ausbilden des gewünschten Musters in dem oberen Bereich 1B des konvexen Abschnitts 1P. Wie in 11 gezeigt, ist es deshalb durch Ausbilden des Zeichnungsmusters an dem konvexen Abschnitt 1P als der Zeichnungsmuster-Bildungsregion auf dem Basiswafer 1 möglich, die Isolationsabstände zwischen dem Zeichnungsmuster und nicht lediglich den Elementen nahe dem Zeichnungsmuster, sondern ebenfalls anderen Verdrahtungsabschnitten, sicher zu stellen. Aus diesem Grund ist solch ein Aufbau besonders nützlich in einem Fall, in dem ein hoher Strom und eine hohe Spannung erforderlich sind als Einschaltzustand für die leitfähige Verdrahtung.

Obwohl der konvexe Abschnitt 1P, der auf dem Basiswafer 1 ausgebildet ist, zusammen mit dem Basiswafer 1 integriert werden kann, kann dennoch der konvexe Abschnitt 1P auf dem Basiswafer 1, der vorher ausgebildet wurde, ausgebildet werden.

Bei dem Schaltungszeichnungssystem der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der vierten Ausführungsform ist es zum Ausbilden der leitenden Verdrahtung 3 und der Isolierschicht 4 mit hoher Genauigkeit vorzuziehen, daß der Durchmesser einer Injektionsregion, in welche das leitfähige Lösungsmittel 114 und das isolierende Lösungsmittel 115 von den Düsen injiziert werden, auf höchstens 30% der Breite des Grabenabschnitts 8 als der Schichtbildungsregion oder der Breite des oberen Bereichs 1B des konvexen Abschnitts 1P gesetzt werden. Durch Wählen des Injektionsbereichs der viskosen Lösemittel wie oben beschrieben, können die leitende Verdrahtung 3 und die Isolierschicht 4 in dem Grabenabschnitt 8 oder der vorbestimmten Region des konvexen Abschnitts 1P ausgebildet werden.

Solch ein Wert basiert auf den Ergebnisses eines Experiments, das durch die Erfinder durchgeführt wurde, bei dem die Einstellungen der Viskosität und des Injektionsdrucks der viskosen Lösungsmittel zu dem Zeitpunkt der Injektion der Lösungsmittel auf vielfältige Weise verändert wurden unter Berücksichtigung der Ausbreitung und Diffusion der Lösungsmittel nach den Injektionen. Es gibt die Notwendigkeit, insbesondere einen Fall zu berücksichtigen, bei dem, wenn ihre Schichtdicke in dem Bereich der Größenordnung von einigen &mgr;m bis 10 &mgr;m ist, die minimale Breite der Linie des Zeichnungsmusters 30 &mgr;m oder mehr ist. Ein Zustand, bei dem die leitende Verdrahtung 3 und die Isolierschicht 4 dünn sind und eine außerordentlich geringe Breite aufweisen, beispielsweise ein Zustand, bei dem die Schichtdicke 2 &mgr;m oder weniger ist und die minimale Breite 5 &mgr;m oder weniger ist, kann erzielt werden durch Begrenzen des Durchmessers der Injektionsregion des Leitmittels 114 und des Isoliermittels 115 auf 30% bis 50% der Breite der Schichtbildungsregion.

Fünfte Ausführungsform

Eine Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer fünften Ausführungsform der Erfindung wird im Folgenden erläutert. Die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der fünften Ausführungsform wird als ein konkretes Beispiel eines Falles beschrieben, in dem Halbleitervorrichtungen unter Verwendung der Schaltungszeichnungssysteme der drei Halbleitervorrichtungs-Herstellungsvorrichtungen gemäß der ersten bis dritten Ausführungsform hergestellt werden. Im Folgenden wird die Erläuterung unter Verwendung des Aufbaus der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform, die in 2 gezeigt ist, gegeben, während die Herstellung unter Verwendung der beiden Halbleitervorrichtungs-Herstellungsvorrichtungen gemäß der zweiten und dritten Ausführungsform durchgeführt werden kann. Ebenso sind das in der vierten Ausführungsform verwendete Leitmittel und Isoliermittel ebenfalls anwendbar auf irgendeine der Ausführungsformen gemäß der Erfindung.

In diesem Abschnitt über die Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der fünften Ausführungsform werden Halbleitervorrichtungen, die den Wafer-Test absolviert haben, unter Verwendung des Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform getrimmt.

Ein Widerstands-Trimmen, das bei dem Schaltungszeichnungssystem gemäß der fünften Ausführungsform verwendet wird, wird kurz beschrieben. 12A und 12B sind Schaltpläne zum Zeigen des Prinzips des Widerstands-Trimmens an einem R-2R-Schaltungssystem mit einem Ketten-Widerstandsnetzwerk. In dem D-A-Wandler einer in 12A gezeigten Halbleitervorrichtung sind alle Trimm-Regionen S1 bis S5, die Schaltern entsprechen, in einem AN-Zustand und eine Ausgangsspannung Vout wird 31/32 einer Referenzspannung Vref. Außerdem ist der D-A-Wandler einer Halbleitervorrichtung, die in 12B gezeigt ist, der gleiche wie jener, der in 12A gezeigt ist. Unter den den Schaltern entsprechenden Trimm-Regionen S1 bis S5 sind die zweite Trimm-Verdrahtung S2 und die vierte Trimm-Verdrahtung S4 in einem AUS-Zustand und die anderen Trimm-Verdrahtungen S1, S3 und S5 sind in dem AN-Zustand. Als ein Ergebnis wird die Ausgangsspannung Vout 31/32 der Referenzspannung Vref. Wie in 12A und 12B gezeigt, wird zum Setzen der Ausgangsspannung Vout auf einen gewünschten Wert, ein Widerstandswert als eine Schaltungskonstante eingestellt, indem irgendeine gewünschte Trimm-Verdrahtung der Trimm-Regionen S1 bis S5 entsprechend den Schaltern zur AN-AUS-Steuerung (Verbindungs/Nichtverbindungs-Steuerung) unterzogen wird, wodurch das Trimmen durchgeführt werden kann.

13 bis 15 sind Zeichnungen zum Zeigen eines Zustands, in dem die IC-Chips in Waferform dem Verdrahtungszeichnen zum Trimmen unterzogen werden an dem Schaltungszeichnungssystem gemäß der fünften Ausführungsform nach dem Wafer-Test. In diesen Figuren injiziert der Druckkopf 111 die Vorbehandlungslösung 116 und das Leitmittel 114 zwischen zwei spezifizierte Anschlußflächen-Elektroden 9A und 9B unter den Trimm-Anschlußflächenelektroden 9 zum Ausbilden der leitenden Verdrahtung 3. 14 ist eine Querschnittsansicht des IC-Chips entlang der Linie A-A' von 13. In 14 ist der Druckkopf 111 in einem Injektionszustand gezeigt. 15 ist eine Querschnittsansicht zum Zeigen eines Zustands, in dem die leitende Verdrahtung 3 zwischen den Anschlußflächenelektroden 9A und 9B ausgebildet ist.

In 14 und 15 werden die Trimm-Anschlußflächenelektroden 9A und 9B auf der Deckfläche des Basiswafers 1 ausgebildet, woraufhin eine Passivierungsschicht 10 auf solch eine Weise ausgebildet wird, daß die Deckflächen der Anschlußflächenelektroden 9A und 9B freiliegen. Der dadurch nach dem Wafer-Test ausgebildete Basiswafer 1 wird dem Trimmvorgang an dem Zeichnungsmuster-Druckabschnitt 110 des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten Ausführungsform unterzogen.

Die Vorbehandlungslösung 116 und das Leitmittel 114 werden von dem Druckkopf 111 des Zeichnungsmuster-Druckabschnitts 110 auf die Trimm-Anschlußflächenelektroden 9A und 9B auf dem Basiswafer 1 aufgebracht zum Ausbilden der leitenden Verdrahtung 3 zwischen den Anschlußflächenelektroden 9A und 9B als das gewünschte Zeichnungsmuster. Als ein Ergebnis werden die Anschlußflächenelektroden 9A und 9B in einen Zustand gebracht, in dem sie elektrisch miteinander verbunden sind (AN-Zustand) und der spezifizierte Trimmvorgang wird durchgeführt.

Bei dem Verdrahtungszeichenvorgang zum Ausbilden des Zeichnungsmusters wird solch ein Trimmvorgang durchgeführt basierend auf den Trimmdaten, die die Ergebnisse des Wafer-Tests repräsentieren, zum Ausbilden der Halbleitervorrichtung mit den charakteristischen Werten, die innerhalb gewünschte Bereiche fallen. Während des Verdrahtungszeichenvorgangs wird das Leitmittel 114 zwischen die Elektrodenanschlußflächen injiziert, die basierend auf den Trimmdaten spezifiziert wurden, zum Ausbilden der Verdrahtung. Ein zu dieser Zeit durchgeführter Druckvorgang ist 600 dpi (dot per inch) und eine Auflösung über 43 &mgr;m kann erhalten werden. Aus diesem Grund kann die Verdrahtung ebenfalls auf die Passivierungsschichten auf den IC-Chips gezeichnet werden.

Durch Verwendung des Schaltungszeichnungssystems gemäß der fünften Ausführungsform kann daher ein kostengünstiges und vielseitiges Zeichnungsmuster ausgebildet werden, ohne eine spezielle Struktur zum Trimmen in den IC-Chips in Waferform auszubilden. Durch Verwendung des Schaltungszeichnungssystems gemäß der fünften Ausführungsform kann weiterhin das Trimmen mit einem hohen Grad an Zuverlässigkeit durchgeführt werden.

Sechste Ausführungsform

Eine Halbleitervorrichtung gemäß der sechsten Ausführungsform der Erfindung wird im Folgenden beschrieben. Die Halbleitervorrichtung gemäß der sechsten Ausführungsform ist eine Halbleitervorrichtung, die hergestellt wird unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß einer der ersten bis dritten Ausführungsformen. Diese wird, basierend auf den von dem Wafer-Test erhaltenen Trimmdaten, bei dem Zeichnungsmuster-Druckabschnitt 110 des Schaltungszeichnungssystems einem Trimmvorgang unterzogen.

16 ist eine Draufsicht der Halbleitervorrichtung, bei der ein Paar von einem Trimmvorgang zu unterziehenden Anschlußflächenelektroden 9 dargestellt ist. Der Zustand der Halbleitervorrichtung, die in 16 gezeigt ist, repräsentiert jenen vor dem Trimmvorgang. 17A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 16. 17B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie C-C' von 16. 18A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 16 und der Zustand der Vorrichtung repräsentiert jenen, der hervorgerufen wird, wenn die in 16 gezeigte Vorrichtung dem Trimmvorgang unterzogen wird. 18B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie C-C' von 16 und der Zustand der Vorrichtung repräsentiert jenen, der hervorgerufen wird, wenn die in 16 gezeigte Vorrichtung dem Trimmvorgang unterzogen wird.

Wie in den 16, 17A und 17B gezeigt, weist die Halbleitervorrichtung gemäß der sechsten Ausführungsform einen Aufbau auf, bei dem eine Zwischenlagen-Oxidschicht 11 auf einem Halbleitersubstrat 12 ausgebildet ist und auf der Oxidschicht 11 die Aluminiumelektroden (Anschlußflächenelektroden) 9 zum Trimmen vorgesehen sind. Außer den Paaren von Anschlußflächenelektroden 9, bei denen die Verdrahtung während des Trimmvorgangs durchgeführt wird, und der Zwischenlagen-Oxidschicht 11, die zwischen den Elektroden 9 freiliegt, ist die Oberfläche der Halbleitervorrichtung gemäß der sechsten Ausführungsform mit einer Passivierungsschicht 10 bedeckt und zwischen den Paaren von Anschlußflächenelektroden 9 sind konkave Bereiche 13 vorgesehen.

Die Halbleitervorrichtung mit solch einem Aufbau wird einem Trimmvorgang unterzogen unter Verwendung des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung einer der ersten bis dritten Ausführungsformen. Wie in 18A und 18B gezeigt, wird das Leitmittel auf die Paare von Anschlußflächenelektroden 9 und die konkaven Abschnitte 13 zwischen ihnen aufgebracht, basierend auf den Trimmdaten zum Ausbilden der leitenden Verdrahtung 3 zwischen dem Paar von Anschlußflächenelektroden 9. Dadurch wird der Trimmvorgang abgeschlossen.

Wenn der Trimmvorgang bei der Herstellung der Halbleitervorrichtung durchgeführt wird, werden die Vorbehandlungslösung, das Leitmittel usw. von dem Druckkopf auf die Oberflächen der IC-Chips aufgebracht. Aus diesem Grunde entwickeln diese Mittel ein Ausbluten (Verlaufen) während eines Zeitraums, über den sich die Lösungsmittel verflüchtigen, und verfestigen sich dann und eine Unterbrechung kann an den Verdrahtungsabschnitten auf den Oberflächen der IC-Chips auftreten. Um solch ein Problem zu verhindern, ist die Halbleitervorrichtung gemäß der sechsten Ausführungsform mit einem in 16 gezeigten Aufbau versehen. Die Passivierungsschicht 10 ist so strukturiert, daß ein konkaver Bereich 13 ausgebildet ist, während ein einem Trimmvorgang zu unterziehender Bereich als eine Region für das Zeichnungsmuster belassen wird. Dadurch kann durch Aufbringen der notwendigen Lösung auf den konkaven Bereich 13 das Verdrahtungszeichnen für den Trimmvorgang sicher durchgeführt werden.

Wie in 19 gezeigt, kann ebenfalls der konkave Bereich, in dem die Passivierungsschicht 10 strukturiert wird, zu einem Bereich ausgeweitet werden, der einen vorbestimmten Abstand von den Aluminiumelektroden (Anschlußflächenelektroden) 9 zum Trimmen aufweist. 20A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 19. 20B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 19, die einem Trimmvorgang unterzogen wurde. Da, wie in 20B gezeigt, der konkave Bereich 13, der einem Trimmvorgang unterzogen werden soll, dergestalt ausgebildet ist, daß er die Anschlußflächenelektroden 9 umgibt, kann der Trimmvorgang mit höherer Zuverlässigkeit durchgeführt werden.

Siebte Ausführungsform

Eine Halbleitervorrichtung gemäß einer siebten Ausführungsform der Erfindung wird im Folgenden beschrieben. Die Halbleitervorrichtung gemäß der siebten Ausführungsform ist eine Halbleitervorrichtung, die hergestellt wird unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten, zweiten oder dritten Ausführungsform, und dem Trimmvorgang unterzogen wird durch Verwenden des Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems basierend auf den von dem Wafer-Test erhaltenen Trimmdaten.

Zum Verbessern der Genauigkeit bei der Einstellung der charakteristischen Werte der einzelnen Halbleitervorrichtungen über den Trimmvorgang können die Arten der Zeichnungsmuster für den Trimmvorgang erhöht werden. Wenn jedoch die mehreren Zeichnungsmuster so ausgebildet werden, daß die Muster einfach angeordnet werden, können die Lösemittel ein Ausbluten (Verlaufen) entwickeln und in benachbarte Zeichnungsmuster fließen, um eine Störung zu verursachen, wie bei der sechsten Ausführungsform beschrieben. Das Verursachen von Defekten bei dem Trimmvorgang ist weiterhin eine Sache, die vollkommen vermieden werden muß. Zum Verhindern des Auftretens solcher Defekte gibt es ein Verfahren, bei dem ein hinreichender Abstand zwischen den Zeichnungsmustern für den Trimmvorgang vorgesehen wird und die Spielräume erweitert werden in Anbetracht des Verlaufens. Solch ein Verfahren erhöht jedoch nicht nur die Flächen, in denen Zeichnungsmuster für die IC-Chips vorgesehen werden, sondern bringt den Verlust von IC-Chipflächen aufgrund der vergrößerten nicht verfügbaren Flächen (erhöhte Kosten). Wie in 21 gezeigt, sind zur Verhinderung dessen weiterhin Verlauf-Verhinderungsgräben 14 außerhalb der konkaven Bereiche (Zeichnungsmuster-Bildungsregionen) 13 der Passivierungsschicht 10 in solch einer Weise ausgebildet, daß sie die konkaven Bereiche 13 umgeben.

21 ist eine Draufsicht der Halbleitervorrichtung gemäß der siebten Ausführungsform. 22A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie E-E' von 21. 22B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie E-E' von 21 und zeigt einen Zustand, in dem die Lösungsmittel auf die Anschlußflächenelektroden 9 aufgebracht wurden zum Ausbilden eines gewünschten Zeichnungsmusters in der Halbleitervorrichtung, die in 21 gezeigt ist.

Wenn, wie in 22A und 22B gezeigt ist, die aufgebrachten Lösungsmittel über die konkaven Bereiche (Zeichnungsmuster-Ausbildungsregionen) 13 gelangen, halten die Lösungsmittel mit Sicherheit an den Verlauf-Verhinderungsgräben 14 an. Dadurch wird die Überlagerung mit benachbarten Zeichnungsmustern verhindert.

Bei der in 21 gezeigten Halbleitervorrichtung wird ein Beispiel gegeben, bei dem jeder Verlauf-Verhinderungsgraben so ausgebildet ist, daß er jeden konkaven Bereich 13 umgibt. Daneben ist auch ein Aufbau wirkungsvoll, bei dem solch ein Verlauf-Verhinderungsgraben 14 mehrfach so vorgesehen ist, daß er jeden konkaven Bereich 13 umgibt. Durch Ausbilden der Verlauf-Verhinderungsgräben, wie oben beschrieben, kann das Ausbluten (Verlaufen) der Lösungsmittel zu Regionen hin, die kein Lösungsmittel benötigen, verhindert werden. Dadurch kann die Fläche des Zeichnungsmusters für den Trimmvorgang so klein wie möglich gemacht werden.

Achte Ausführungsform

Eine Halbleitervorrichtung gemäß einer achten Ausführungsform der Erfindung wird im Folgenden beschrieben. Wie die Halbleitervorrichtung gemäß der siebten Ausführungsform ist die Halbleitervorrichtung gemäß der achten Ausführungsform eine, die unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten, zweiten oder dritten Ausführungsform hergestellt wurde und dem Trimmvorgang basierend auf den von dem Wafer-Test erhaltenen Trimmdaten unterzogen wurde durch Verwenden des Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems.

Im Gegensatz zu den Verlauf-Verhinderungsgräben der Halbleitervorrichtung gemäß der siebten Ausführungsform sind bei der Halbleitervorrichtung gemäß der achten Ausführungsform für die Verhinderung des Verlaufens Verlauf-Verhinderungsvorsprünge 15 ausgebildet.

23 ist eine Draufsicht der Halbleitervorrichtung gemäß der achten Ausführungsform. 24A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie F-F' von 23. 24B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie F-F' von 23 und zeigt einen Zustand, bei dem die Lösungsmittel auf die Anschlußflächenelektroden 9 aufgebracht wurden zum Ausbilden eines gewünschten Zeichnungsmusters bei der in 23 gezeigten Halbleitervorrichtung.

Wie in 23 gezeigt, sind die Verlauf-Verhinderungsvorsprünge 15 so ausgebildet, daß sie die konkaven Bereiche (Zeichnungsmuster-Bildungsregionen) 13 umgeben. Weiterhin sind sie durch Vorsehen von Teilen der Aluminiumverdrahtung und durch Strukturieren einer Passivierungsschicht 10 auf diesen ausgebildet. Bei der Halbleitervorrichtung gemäß der achten Ausführungsform ist die Passivierungsschicht 10 um die konkaven Bereiche 13 herum ausgebildet und weiterhin sind die Verlauf-Verhinderungsvorsprünge 15, die äußere Ringvorsprünge sind, welche die konkaven Bereiche 13 umgeben, so ausgebildet, daß sie mit der Passivierungsschicht 10 bedeckt sind. Wie in 24A und 24B gezeigt, sind aus diesem Grund konkave und konvexe Abschnitte um die konkaven Bereiche 13 herum ausgebildet. Dadurch wird die Flüssigkeitsabsonderung von den konkaven Bereichen 13 als den Zeichnungsmuster-Bildungsregionen vollständig verhindert.

Neunte Ausführungsform

Eine Halbleitervorrichtung gemäß der neunten Ausführungsform der Erfindung wird im Folgenden beschrieben. Wie die Halbleitervorrichtungen gemäß der siebten und achten Ausführungsform ist die Halbleitervorrichtung gemäß der neunten Ausführungsform eine, die unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten, zweiten oder dritten Ausführungsform hergestellt wurde. Die Halbleitervorrichtung gemäß der neunten Ausführungsform hat jedoch einen Aufbau, bei dem das Verlaufen verhindert wird durch ein Verdrahtungszeichnungsverfahren, das unterschiedlich zu jenen der Halbleitervorrichtungen gemäß der siebten und achten Ausführungsform ist.

25 ist eine Draufsicht der Halbleitervorrichtung gemäß der neunten Ausführungsform. 26A und 26B sind Querschnittsansichten der Halbleitervorrichtung gemäß der neunten Ausführungsform. In dieser Figur ist der Zustand der Halbleitervorrichtung gezeigt, bevor ihr Zeichnungsmuster dem Trimmvorgang unterzogen wird. Weiterhin sind 27A und 27B Querschnittsansichten der Halbleitervorrichtung, welche in einem Zustand nach dem Trimmvorgang ist. 26A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie G-G' von 25 und 26B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie H-H' von 25. 27A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie G-G' von 25, welche in einem Zustand nach dem Trimmvorgang ist. 27B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie H-H' von 25, welche in einem Zustand nach dem Trimmvorgang ist.

Wie in 25, 26A, 26B, 27A und 27B gezeigt, ist in der Zwischenlagen-Isolationsschicht 11 unter dem konkaven Bereich 13, der mittels der Passivierungsschicht 10 ausgebildet ist, eine Vertiefung bzw. Kerbe 16 ausgebildet. Die Vertiefung 16 wird ausgebildet durch Einkerben der Zwischenlagen-Isolationsschicht 11 in solch einer Weise, daß Stellen, an denen das bei dem Trimmvorgang miteinander zu verbindende Paar von Anschlußflächenelektroden 9 ausgebildet ist, miteinander verbunden sind. Die Vertiefung 16 wird ausgebildet durch Einkerben der Zwischenlagen-Isolationsschicht 11 bei dem Kontaktätzvorgang usw. des Halbleitervorrichtungs-Herstellungsvorgangs und in Anbetracht der nachfolgenden Schritte sind Stufen an den Anschlußflächenelektroden 9 ausgebildet durch Ausbilden von konkaven und konvexen Abschnitten an der Oberfläche der Zwischenlagen-Isolationsschicht 11 in einem großen Ausmaß. Durch Ausbilden solch eines Aufbaus wird das Verlaufen des aufgebrachten Leitmittels 114 bei dem Trimmvorgang verhindert und die gewünschte leitende Verdrahtung 3 kann in den vorbestimmten Regionen ausgebildet werden.

Zehnte Ausführungsform

Eine Halbleitervorrichtung gemäß einer zehnten Ausführungsform der Erfindung wird im folgenden beschrieben. Die Halbleitervorrichtung gemäß der zehnten Ausführungsform ist eine Halbleitervorrichtung, die hergestellt wird unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten, zweiten oder dritten Ausführungsform. Sie wird dem Trimmvorgang basierend auf den Trimmdaten entsprechend den Ergebnissen des Wafer-Tests unterzogen durch Verwenden eines Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems. Die Halbleitervorrichtung gemäß der zehnten Ausführungsform ist ein IGBT (Bipolartransistor mit isoliertem Gate).

28 ist eine Draufsicht des IGBT-Chips als der Halbleitervorrichtung gemäß der zehnten Ausführungsform. Wie in 28 gezeigt, hat der IGBT-Chip eine Gateelektroden-Anschlußfläche 17, eine Emitterelektroden-Anschlußfläche 18 und eine Aluminiumverdrahtung zum Steuern der Gateelektrode 19. Bei dem IGBT-Chip bezeichnet das Bezugszeichen 22 eine Isolationsregion hoher Spannungsfestigkeit. 29 ist ein Schaltplan, der eine Ersatzschaltung des in 28 gezeigten IGBT-Chips zeigt. Unter einem mikroskopischen Gesichtspunkt besteht der IGBT-Chip als die Halbleitervorrichtung gemäß der zehnten Ausführungsform aus Hauptmaterialien einer Mehrzahl von winzigen IGBT-Zellen, wie in der Äquivalenzschaltung von 29 gezeigt. Der IGBT-Chip gemäß der zehnten Ausführungsform beinhaltet die sechs IGBT-Zellen 20A, 20B, 20C, 20D, 20E und 20F.

Im allgemeinen haben IGBTs mit großen Chipflächen einen Aufbau, bei dem ein einem Kurzschluß zwischen einem Gate und einem Emitter zugeschriebener Produktdefekt, der durch den Defekt einer Gateoxidschicht verursacht wird, dazu neigt aufzutreten. Solch ein Gatedefekt tritt lediglich bei ein paar der IGBT-Zellen der IGBT-Chips auf und sogar wenn der Gatedefekt an einer Stelle aufgetreten ist, werden die gesamten IGBT-Chips als defekt beurteilt und weggeworfen. Durch Abschneiden der Gateverdrahtung lediglich an den IGBT-Zellen, an denen der Gatedefekt auftritt und einen Kurzschluß zwischen ihren Gates und Emittern verursacht, d.h. durch Unterziehen der betroffenen IGBT-Zellen dem Trimmvorgang, wird es deshalb möglich, die gesamten IGBT-Chips nicht defekt zu machen.

Bei dem IGBT-Chip als der Halbleitervorrichtung gemäß der zehnten Ausführungsform sind deshalb die IGBT-Zellen 20A, 20B, 20C, 20D, 20E und 20F mit Trimm-Anschlußflächenelektroden 21A, 21B, 21C, 21D, 21E bzw. 21F versehen zur Ermöglichung der Durchführung des Trimmvorgangs nach dem Abschluß der Überprüfung der IGBT-Zellen, die während des Wafer-Tests durchgeführt wird. Bei der Überprüfung der IGBT-Zellen wird überprüft, ob das Gate fehlerhaft ist, indem eine Meßspitze die Anschlußflächenelektroden 21A, 21B, 21C, 21D, 21E und 21F der einzelnen IGBT-Zellen kontaktiert.

Bei dem in 28 gezeigten IGBT-Chip ist ein Zustand gezeigt, bei dem während der Überprüfung ermittelt wurde, daß ein Gatedefekt lediglich an der IGBT-Zelle 20E auftritt und ein Trimmvorgang durchgeführt wurde. Darüber hinaus ist 29 der Schaltplan, der das Ersatzschaltbild des in 28 gezeigten IGBT-Chips zeigt, bei dem ein Kurzschluß verursacht wird zwischen dem Gate und dem Emitter der IGBT-Zelle 20E. Bei den nicht defekten IGBT-Zellen des IGBT-Chips sind die Anschlußflächenelektroden 21A, 21B, 21C, 21D und 21F mit der Gateelektrode über die Aluminiumverdrahtung zum Ansteuern der Gateelektrode 19 und der Gate-Anschlußflächenelektrode 17 verbunden. Trimm-Anschlußflächen 23A, 23B, 23C, 23D, 23E und 23F sind an den Stellen der Aluminiumverdrahtung 19 ausgebildet, welche den Anschlußflächenelektroden 21A, 21B, 21C, 21D, 21E und 21F entsprechen. Deshalb sind bei dem Trimmvorgang die Anschlußflächenelektroden 21A, 21B, 21C, 21D und 21F mit den entsprechenden Trimm-Anschlußflächen 23A, 23B, 23C, 23D und 23F der Aluminiumverdrahtung 19 verbunden. Auf der anderen Seite wird die defekte IGBT-Zelle 20E, bei der der Gatefehler ermittelt wurde, dem Trimmvorgang unterzogen, bei dem die Anschlußflächenelektrode 21E mit der Emitterelektroden-Anschlußfläche 18 verbunden wird. Alle IGBT-Zellen haben die gleiche Emitterelektroden-Anschlußfläche 18.

Durch Durchführen des Trimmvorgangs wie oben beschrieben, wird lediglich die defekte IGBT-Zelle nicht benutzbar und die gesamten IGBT-Chips werden nicht defekt.

30 ist ein Diagramm zum Zeigen einer Wirkung auf den IGBT als der Halbleitervorrichtung gemäß der zehnten Ausführungsform der Erfindung. In dem Diagramm von 30 repräsentiert eine gestrichelte Linie eine Beziehung zwischen der Chipfläche und dem nicht defekten Anteil einer bekannten Halbleitervorrichtung und eine durchgezogene Linie repräsentiert eine Beziehung zwischen der Chipfläche und dem nicht defekten Anteil des IGBT als der Halbleitervorrichtung gemäß der zehnten Ausführungsform.

Wie oben beschrieben, nimmt der nicht defekte Anteil der IGBTs ab, wenn die Chipfläche anwächst. Der IGBT gemäß der zehnten Ausführungsform weist eine nicht verfügbare Region in der Chipoberfläche auf, da es eine Notwendigkeit zum Ausbilden der Anschlußflächenelektroden und der Trimm-Anschlußflächen gibt. Deshalb nimmt ein offensichtlicher nicht defekter Anteil im wesentlichen ab. Dies liegt daran, daß, wenn die Anzahl der Chips, die auf einem Wafer hergestellt werden können, beispielsweise 500 Stück, auf 450 Stück abnimmt aufgrund der vergrößerten nicht verfügbaren Flächen, der ersichtlich nicht defekte Anteil der Chips 90% wird.

Da jedoch bei der Halbleitervorrichtung gemäß der zehnten Ausführungsform der Erfindung sogar der defekte IGBT-Chip als ein nicht defekter ausgebessert werden kann, ist die Abnahme des nicht defekten Anteils zu der Chipfläche stark verbessert.

Wenn jedoch die IGBT-Zelle aufgrund von anderen Ursachen als dem Gatefehler defekt wurde und wenn die mehreren IGBT-Zellen an einem IGBT-Chip defekt wurden, werden solche IGBTs manchmal nicht ausgebessert. Wie mit der durchgezogenen Linie von 30 angedeutet, werden aus diesem Grund nicht notwendigerweise alle defekten IGBTs ausgebessert und die Linie fällt ein wenig ab. Wenn jedoch die Chipfläche verglichen mit jener der bekannten Halbleitervorrichtung, die durch die gestrichelte Linie angedeutet ist, bis zu einem gewissen Ausmaß groß ist, zeigt sich eine beachtliche Wirkung.

Wenn, wie in 30 gezeigt, die Chipfläche klein ist, ist die bekannte Halbleitervorrichtung in dem Anteil der nicht defekten Chips höher als jene entsprechend der zehnten Ausführungsform. Dies liegt daran, daß ein anscheinend nicht defekter Anteil enthalten ist, wie oben beschrieben, und daher besteht nahezu Gleichheit bei den tatsächlichen nicht defekten Anteilen. Wenn die Chipfläche der Halbleitervorrichtung gemäß der zehnten Ausführungsform der Erfindung um ein gewisses Ausmaß erhöht ist, wächst jedoch die Wirkung beachtlich an.

Elfte Ausführungsform

Eine Halbleitervorrichtung gemäß der elften Ausführungsform der Erfindung wird im Folgenden beschrieben. Die Halbleitervorrichtung gemäß der elften Ausführungsform ist eine Halbleitervorrichtung, die hergestellt wird unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung gemäß der ersten, zweiten oder dritten Ausführungsform, und mit einer elektrostatischen Abschirmung versehen ist, die mit dem Druckvorgang des Zeichnungsmuster-Druckabschnitts 110 des Schaltungszeichnungssystems ausgebildet wird. Die Halbleitervorrichtung gemäß der elften Ausführungsform ist ein EPROM (löschbarer programmierbarer Festwertspeicher) eines nichtflüchtigen Speichers.

31 ist eine Querschnittsansicht eines typischen EPROM des nichtflüchtigen Speichers. In 31 weist der N-Kanal-EPROM ein p-Typ-Halbleitersubstrat 24, n-dotierte Regionen 25, welche die Source/Drain des EPROMs sind, eine Gateoxidschicht 26, ein schwebendes Gate 27, ein Steuer-Gate 28, eine Zwischenlagen-Oxidschicht 29, eine Passivierungsschicht 30 und eine Feldoxidschicht 31 auf. Bei diesem EPROM haben das schwebende Gate 27 und das Steuer-Gate 28 einen Selbstausrichtungsaufbau.

Das typische EPROM führt Schreib- und Lösch-Vorgänge während eines Wafer-Tests für die Überprüfung seiner Funktion aus. Zum Löschen von Daten bei dem Wafer-Test gibt es eine Notwendigkeit zum Anregen von Elektronen innerhalb des schwebenden Gates 27 durch Zufuhr von Licht, wie z.B. ultraviolettem Licht. Deshalb ist es bei dem bekannten EPROM erforderlich, daß die Zwischenlagen-Oxidschicht 29 und die Passivierungsschicht 30 eine hohe Lichtdurchlässigkeit aufweisen. Eine als Zwischenlagen-Oxidschicht 29 verwendete Siliziumoxidschicht (SiO2) stellt kein Problem dar, da sie inhärent eine hohe Lichtdurchlässigkeit aufweist. Zusätzlich wird eine als die Passivierungsschicht 30 verwendete Siliziumnitrid(SiN)-Schicht, die als eine Schutzschicht wirkt, zu einem Schichtkörper, indem sie bei einer speziellen Bedingung ausgebildet wird. Da zu dieser Zeit die Siliziumnitridschicht viele N-H-Bindungen enthält, mußte ihr Brechungsindex auf 1,95 oder weniger gesetzt werden.

Wenn das bekannte EPROM mit solch einem Aufbau und ein Element mit hoher Spannungsfestigkeit auf dem gleichen Chip zusammen ausgebildet wurden, tritt ein unten beschriebenes Problem auf.

32 ist eine Querschnittsansicht des bekannten EPROM, das zusammen mit einem Element einer hohen Spannungsfestigkeit auf dem gleichen Chip ausgebildet wurde und danach mit einem Formharz 32 vergossen wurde.

Wenn das bekannte EPROM mit einem in 32 gezeigten Aufbau auf dem gleichen Chip mit dem Element hoher Spannungsfestigkeit ausgebildet wurde, reicht eine Linie des elektrischen Kraftflusses von dem Element hoher Spannungsfestigkeit zu dem EPROM eines Niederpotentialbereichs, so daß eine Polarisation bei dem Formharz 32 als dem Verpackungsmaterial des EPROM auftritt. Aufgrund der Polarisation wird eine positive Ladung auf der EPROM-Seite des Formharzes 32 hervorgerufen. Als ein Ergebnis wird ein Zustand herbeigeführt, in dem das Formharz 32 ein positives Potential als das Gate liefert. Zu dieser Zeit ist die Polarität des p-Typ-Halbleitersubstrats zwischen der Source und der Drain des EPROM unter der Feldoxidschicht 31 umgekehrt aufgrund der Wirkung der positiven Ladung des Formharzes 32, so daß ein n-Typ-MOS-Kanal ausgebildet ist. Wie in 32 gezeigt, tritt folglich das Problem auf, daß ein Leckstrom zwischen der Source und der Drain auftritt und eine Verfälschung der Daten bewirkt.

Als eine Maßnahme gegen das von der Polarisation bei dem Formharz (Vergußpolarisation) resultierende Problem wird bei bekannten EPROMs mit solch einem Aufbau manchmal eine halbisolierende Siliziumnitridschicht 33 als Teil der Passivierungsschicht 30 verwendet. Wenn solch eine halbisolierende Siliziumnitridschicht 33 verwendet wurde, wurde die Siliziumnitridschicht 33 in solch einer Weise ausgebildet, daß sie nicht auf dem EPROM ausgebildet ist, so daß Licht den EPROM erreicht, da die Siliziumnitridschicht 33 einen Brechungsindex von 2,1 oder höher aufweist und daher eine sehr geringe Lichtdurchlässigkeit aufweist.

Deshalb wird bei dem EPROM als der Halbleitervorrichtung gemäß der elften Ausführungsform der Erfindung die elektrostatische Abschirmung ausgebildet durch den Druckvorgang der Halbleitervorrichtungs-Herstellungsvorrichtung, die in der ersten, zweiten oder dritten Ausführungsform beschrieben wurde, nach dem Wafer-Test.

33 ist eine Querschnittsansicht eines Aufbaus des EPROM gemäß der elften Ausführungsform der Erfindung. Da, wie in 33 gezeigt, es keine Notwendigkeit gibt, die Daten durch die Zufuhr von Licht nach dem Wafer-Test zu löschen, ist die elektrostatische Abschirmung 34 in einen Bereich auf dem EPROM gedruckt, der nicht mit der halbisolierenden Siliziumnitridschicht 33 bedeckt ist, durch die Verwendung der Verdrahtungszeichnungsmethode der Erfindung. Die elektrostatische Abschirmung 34 ist eine leitende Verdrahtung, die ausgebildet ist durch Injizieren eines Leitmittels. Die elektrostatische Abschirmung 34 wirkt als eine schirmende Schicht, die die Vergußpolarisation verhindert, welche bewirkt wird, wenn das EPROM mit dem Formharz vergossen wurde, indem sie mit einem GND-Anschluß usw. verbunden ist.

Bei der Halbleitervorrichtung gemäß der elften Ausführungsform mit solch einem Aufbau können das Element hoher Spannungsfestigkeit und das EPROM auf dem gleichen Chip zusammen ausgebildet werden, da das Problem, daß die Vergußpolarisation auftritt, verhindert werden kann.

Zwölfte Ausführungsform

Eine Halbleitervorrichtung gemäß der zwölften Ausführungsform der Erfindung ist eine integrierte Hochspannungsschaltungsvorrichtung (HVIC), die durch Integrieren einer Leistungshalbleitervorrichtung und einer Logikschaltung auf einem Chip ausgebildet ist. Bei der Herstellung der integrierten Hochspannungsschaltungsvorrichtung (hier im Folgenden als HVIC bezeichnet) wird eine unten beschriebene Verschiebepegelverdrahtung ausgebildet unter Verwendung des Druckkopfes der Halbleitervorrichtungs-Herstellungsvorrichtung, die bei der ersten, zweiten oder dritten Ausführungsform beschrieben wurde.

34 ist eine Draufsicht einer bekannten integrierten Hochspannungsschaltungsvorrichtung (HVIC), die durch Integrieren einer Leistungshalbleitervorrichtung und einer Logikschaltung auf einem Chip ausgebildet wurde. Diese integrierte Hochspannungsschaltungsvorrichtung (hier als HVIC abgekürzt) wird für die Antriebssteuerung verschiedener Geräte, wie z.B. Motoren, Beleuchtungsvorrichtungen und visuelle Geräte, verwendet. 35 bis 37 sind Querschnittsansichten des in 34 gezeigten HVIC. 35 ist eine Querschnittsansicht des HVIC entlang der Linie A-A' von 34. 36 ist eine Querschnittsansicht des HVIC entlang der Linie B-B' von 34. 37 ist eine Querschnittsansicht des HVIC entlang der Linie C-C' von 34.

Der in 34 gezeigte HVIC hat einen N-Kanal-MOSFET hoher Spannungsfestigkeit 35, eine erste Logikschaltung 36, die mit der Gateelektrode des MOSFET 35 verbunden ist, und eine Hochpotentialinsel-Trennregion 38, die eine zweite Logikschaltung 37 auf einer mit der Drain-Elektrode des MOSFET 35 verbundenen Hochpotentialseite aufweist. Die Drain-Elektrode des MOSFET 35und die zweite Logikschaltung 37 sind miteinander über eine Hochpotential-Verschiebepegelverdrahtung 39 verbunden.

Wie in den Querschnittsansichten des HVIC der 35, 36 und 37 gezeigt, sind auf einem p-Typ-Halbleitersubstrat 40 eine vergrabene n+-dotierte Region 41 und eine n-Epitaxieschicht 42 ausgebildet. Wie in 35 gezeigt, ist eine abgetrennte p+-dotierte Region 43 so ausgebildet, daß sie die vergrabene dotierte Region 41 erreicht. In 35, 36 und 37 ist das Bezugszeichen 44 eine tiefe n+-dotierte Region, das Bezugszeichen 45 ist eine p-dotierte Region, das Bezugszeichen 46 ist eine p+-dotierte Region, das Bezugszeichen 47 ist eine n+-dotierte Region, das Bezugszeichen 48 ist eine Gateelektrode, die ebenfalls als eine Feldplatte verwendet wird, das Bezugszeichen 49 ist eine Aluminiumelektrode, die ebenfalls als eine GND-seitige Feldplatte verwendet wird, das Bezugszeichen 50 sind Oxidschichten, das Bezugszeichen 51 ist eine Verschiebepegel-Aluminiumelektrode, welche als Verschiebepegel-Verdrahtung verwendet wird, und das Bezugszeichen 52 ist eine Feldoxidschicht (LOCOS-Schicht). Zusätzlich ist das Bezugszeichen 53 eine Passivierungsschicht, die als eine Schutzschicht dient.

Der HVIC mit solch einer Struktur hat eine Trennstruktur in Gestalt einer RESURF(verringertes Oberflächenfeld)-Struktur, bei der die vergrabene n+-dotierte Region 41 und die n-Epitaxieschicht 42 getrennt und durch die abgetrennte p+-dotierte Region 43 umgeben sind.

Bei dem bekannten HVIC gibt es das Problem, daß, da die hochpotentialseitige Verschiebepegel-Aluminiumelektrode 51 die abgetrennte p+-dotierte Region 43 und die p-dotierte Region 45 mit einem Substratpotential überkreuzt, die Ausdehnung einer Verarmungsschicht unterbunden wird und eine Spannungsfestigkeit erniedrigt ist. Zum Lösen solch eines Problems nahm die in 35 gezeigte bekannte Struktur die Gestalt einer MFFP(mehrfache schwebende Feldplatten)-Struktur an, bei der die Feldplatten auf dem pn-Übergang ausgebildet werden unter Verwendung der Gateelektrode 48 und so weiter zum Sicherstellen der Ausdehnung der Verarmungsschicht und dann die Feldplatten eine über der anderen ausgebildet werden durch Schweben, so daß ein elektrisches Oberflächenfeld durch kapazitive Kopplung stabilisiert wird.

Bei solch einer bekannten Struktur ist jedoch die Dicke der Oxidschicht 50, die zwischen der Verschiebepegel-Aluminiumelektrode 51, welche als die Hochpotential-Verschiebepegelverdrahtung dient, und der Aluminiumelektrode 49 als der GND-seitigen Feldplatte ausgebildet ist, zu 1,0 &mgr;m oder dicker gewählt worden. Solch eine Struktur verursacht jedoch das Problem, daß der Herstellungsvorgang des HVIC in der Komplexität anwächst und seine Herstellungskosten steigen. Zusätzlich gab es den Mangel, daß, wenn die Zwischenlagen-Oxidschicht 50 dick ist, Feinstrukturierungsmethoden nicht anwendbar sind.

Bei der integrierten Hochspannungsschaltungsvorrichtung (HVIC) als der Halbleitervorrichtung gemäß der zwölften Ausführungsform der Erfindung wird die Verschiebepegelverdrahtung gezeichnet unter Verwendung der Halbleitervorrichtungs-Herstellungsvorrichtung, die bei der ersten, zweiten oder dritten Ausführungsform beschrieben wurde, und die oben beschriebenen Probleme werden gelöst.

38 ist eine Querschnittsansicht einer Struktur, bei der die Verschiebepegelverdrahtung 54 in dem HVIC gemäß der zwölften Ausführungsform der Erfindung ausgebildet ist. In 38werden Schichtkörper, welche die gleichen Funktionen wie jene haben, die in 35 bis 37 gezeigt sind, mit den gleichen Bezugszeichen versehen.

Bei dem in 38 gezeigten HVIC gemäß der zwölften Ausführungsform ist die Verschiebepegelverdrahtung 54 als leitende Verdrahtung auf der Passivierungsschicht 53 unter Verwendung des Schaltungszeichnungssystems der Halbleitervorrichtungs-Herstellungsvorrichtung ausgebildet, die bei der ersten, zweiten oder dritten Ausführungsform beschrieben wurde. Als ein Ergebnis gibt es keine Notwendigkeit, nicht lediglich die Verschiebepegel-Aluminiumelektrode 51 vorzusehen, die in 35 gezeigt ist, sondern die Dicke der Zwischenlagen-Oxidschicht 50 auf der Deckflächenseite der Aluminiumelektrode 39 als der GND-seitigen Feldplatte zu 1,0 &mgr;m oder dicker zu wählen. Folglich sind bei der Herstellung des HVIC Feinstrukturierungsmethoden anwendbar.

Da bei dem HVIC gemäß der zwölften Ausführungsform eine Strukturierung für die Ausbildung der Passivierungsschicht 53 lediglich erforderlich ist, um Öffnungen von einigen zehn Mikrometern oder mehr für Anschlußflächenelektroden zu haben, kann darüber hinaus die Passivierungsschicht 53 so ausgebildet werden, daß sie eine Dicke über 1,0 Mikrometer aufweist. Da eine halbisolierende SiN-Schicht für die Passivierungsschicht 53 anwendbar ist, ist es ebenfalls möglich, die Wirkung auf die elektrische Feldverteilung an der Si-Oberfläche über den elektrostatischen Abschirmeffekt weiter zu verringern.

Im übrigen ist bei der Halbleitervorrichtung gemäß der Erfindung eine Gesamtfläche der Stellen, an denen die Verdrahtung ausgebildet ist, manchmal größer als jene der isolierten Region in Abhängigkeit von den IC-Chipoberflächen. In solchen Fällen wird das Drucken an der IC-Chipoberfläche durchgeführt durch Injizieren einer Substanz mit guten Isolationseigenschaften, wie z.B. Polyimid, an den Stellen, an denen keine Verdrahtung ausgebildet ist, als ein Druck-Lösungsmittel. Durch Aufbringen eines Leitmittels auf die gesamte Waferoberfläche wird danach die isolierende Schicht sicher bei der isolierten Region der IC-Chipoberfläche ausgebildet, so daß die isolierte Region der IC-Chipoberfläche sicher isoliert wird und die zuverlässige Halbleitervorrichtung hergestellt wird.

39 ist eine Draufsicht zum Zeigen eines Beispiels der Ausbildung einer Mehrzahl von Anschlußflächenelektroden zum Trimmen bei der Halbleitervorrichtung gemäß der Erfindung. Bei der in 39 gezeigten Halbleitervorrichtung wird ein Schneiden zwischen den Anschlußflächenelektroden, die so spezifiziert sind, daß sie dem Trimmvorgang unterzogen werden, und eine Verbindung zwischen den anderen pnschlußflächenelektroden durchgeführt. Bei dem Trimmvorgang für die in 39 gezeigte Halbleitervorrichtung wird der Schichtkörper ausgebildet unter Verwendung des Schaltungszeichnungssystems, zum Hervorrufen von Zuständen, in denen die Anschlußflächenelektroden 9A und 9B innerhalb einer Region T, die durch eine gestrichelte Linie umgeben ist, nicht miteinander verbunden sind, und die anderen Anschlußflächenelektroden 9 miteinander verbunden sind.

40 ist eine Draufsicht zum Zeigen eines Zustands, in dem das Isoliermittel zwischen die beiden Anschlußflächenelektroden 9A und 9B der in 39 gezeigten Halbleitervorrichtung injiziert wurde zum Ausbilden des isolierten Schichtkörpers 4. 41 ist eine Draufsicht zum Zeigen eines Zustands, in dem das Leitmittel auf eine gesamte Oberfläche aufgebracht wurde, welche die Zeichnungsmuster-Bildungsregion der in 40 gezeigten Halbleitervorrichtung wird zum Ausbilden des leitenden Schichtkörpers 3.

42A ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie A-A' von 40. 42B ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie B-B' von 40. 42C ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie C-C' von 41 und 42D ist eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie D-D' von 41. In den 42A, 42B, 42C und 42D werden Schichtkörper mit den gleichen Funktionen wie jene, die in 17A, 17B und 18 gezeigt sind, mit den gleichen Bezugszeichen versehen.

Darüber hinaus kann bei der Halbleitervorrichtung gemäß der Erfindung eine Struktur verwendet werden, bei der, nachdem die leitende Verdrahtung unter Verwendung des Schaltungszeichnungssystems ausgebildet wurde, die Oberfläche der Halbleitervorrichtung mit einer isolierenden Substanz, wie z.B. Polyimid, geschützt ist.

Zusätzlich ist es ebenfalls möglich, Chipinformationen, d.h. verschiedene Informationen, wie z.B. technische Spezifikationen, Qualität, die Positionen der Chips innerhalb des Wafers, durch Anwenden des Schaltungszeichnungssystems, welches in dem Halbleitervorrichtungs-Herstellungssystem gemäß der Erfindung verwendet wird, zu drucken.

Die vorliegende Erfindung ist nützlich auf dem Gebiet der Herstellung von Halbleitervorrichtungen, da es möglich ist, auf einfache Weise eine gewünschte leitende Verdrahtung oder eine gewünschte isolierende Schicht in Halbleitervorrichtungen auszubilden.


Anspruch[de]
Halbleitervorrichtungs-Herstellungsvorrichtung mit:

einem Wafer-Testabschnitt (100), welcher Eigenschaften der einzelnen Chips eines zu testenden Wafers erfaßt und ein Zeichnungsmuster zum Trimmen jedes Chips basierend auf den erfaßten Daten festlegt,

einem Speicherabschnitt (120), der die Information über den zu testenden Wafer speichert, und

einem Zeichnungsmuster-Druckabschnitt (110), der auf jedem Chip des Wafers ein gewünschtes Zeichnungsmuster durch einen Druckvorgang ausbildet basierend auf der Information über die Zeichnungsmuster von dem Wafer-Testabschnitt und der Information über den Wafer von dem Speicherabschnitt,

wobei der Zeichnungsmuster-Druckabschnitt (110) aufweist:

einen Druckkopf (111), der zumindest ein Leitmittel, ein Isoliermittel und eine Grenzflächenbehandlungslösung injiziert,

einen Chipkoordinaten-Erkennungsabschnitt (112), der die Koordinateninformation jedes Chips durch die Bilderkennung des Wafers erhält, und

einen Steuerabschnitt (113), der den Zeichenvorgang des Druckkopfes auf dem Wafer steuert, basierend auf der Information über das Zeichnungsmuster von dem Wafer-Testabchnitt, der Information über den Wafer von dem Speicherabschnitt und der Koordinateninformation von dem Chipkoordinaten-Erkennungsabschnitt.
Halbleitervorrichtungs-Herstellungsvorrichtung mit:

einem Druckkopf (111), der Flüssigkeiten auf die Zeichnungsmuster-Bildungsregionen von einer einzelnen oder mehreren Öffnungen mit sehr kleinen Durchmessern ausstößt,

einem Speicherabschnitt (120), der die Information über das Zeichnungsmuster, das durch das Ausstoßen von dem Druckkopf gezeichnet wird, speichert, und

einem Steuerabschnitt (113), der den Zeichenvorgang des Druckkopfes entsprechend der Information über das Zeichnungsmuster, die in dem Speicherabschnitt gespeichert ist, steuert,

wobei der Druckkopf aufweist:

eine erste Düse (111A), welche ein Leitmittel auf die Zeichnungsmuster-Bildungsregionen ausstößt,

eine zweite Düse (111B), welche ein Isoliermittel auf die Zeichnungsmuster-Bildungsregionen ausstößt, und

eine dritte Düse (111C), welche eine Grenzflächenbehandlungslösung auf die Zeichnungsmuster-Bildungsregionen ausstößt, bevor das Leitmittel auf die Zeichnungsmuster-Bildungsregionen ausgestoßen wird oder bevor das Isoliermittel ausgestoßen wird.
Halbleitervorrichtungs-Herstellungsvorrichtung nach Anspruch 1 oder 2, bei der der Druckkopf einen ersten Sensor aufweist, der die Abstände von den Spitzen der Düsen zu den Zeichnungsmuster-Bildungsregionen erfaßt, bevor die Flüssigkeiten injiziert werden, und der Steuerabschnitt die Position des Druckkopfes basierend auf der Abstandsinformation von dem ersten Sensor steuert. Halbleitervorrichtungs-Herstellungsvorrichtung nach einem der Ansprüche 1 bis 3, bei der der Druckkopf einen zweiten Sensor aufweist, der die Abstände von den Spitzen der Düsen zu den Oberflächen der Lösungsmittel auf den Zeichnungsmuster-Ausbildungsregionen erfaßt, nachdem die Flüssigkeiten injiziert wurden, und bei der der Steuerabschnitt die Schichtdicken des Zeichnungsmusters basierend auf der Abstandsinformation von dem zweiten Sensor steuert. Halbleitervorrichtungs-Herstellungsverfahren mit den Schritten:

Erfassen der Eigenschaften der einzelnen Chips eines zu testenden Wafers und Bestimmen des Zeichnungsmusters für das Trimmen jedes Chips basierend auf den erfaßten Daten,

Injizieren einer Grenzflächenbehandlungslösung (116) auf Zeichnungsmuster-Bildungsregionen in den Chipoberflächen des Wafers basierend auf der Information über das festgelegte Zeichnungsmuster und

Injizieren eines Leitmittels oder eines Isoliermittels auf die Zeichnungsmuster-Bildungsregionen, auf welche die Grenzflächenbehandlungslösung injiziert wurde, basierend auf dem festgelegten Zeichnungsmuster.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 5 mit den Schritten:

Erfassen der Abstände von einem Druckkopf, welcher das Leitmittel oder das Isoliermittel auf die Zeichnungsmuster-Bildungsregionen aufträgt, bevor das Lösungsmittel aufgetragen wird und

Steuern der Position des Druckkopfes basierend auf der Abstandsinformation, die vor dem Aufbringen erfaßt wurde.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 5 oder 6 mit den Schritten:

Erfassen der Abstände von einem Druckkopf, welcher das Leitmittel oder das Isoliermittel auf die Oberflächen des Lösungsmittels auf den Zeichnungsmuster-Bildungsregionen aufträgt, nachdem das Lösungsmittel aufgetragen wurde, und

Steuern der Schichtdicken des Zeichnungsmusters basierend auf der Abstandsinformation, die nach dem Auftragen erfaßt wurde.
Halbleitervorrichtungs-Herstellungsverfahren nach einem der Ansprüche 5 bis 7, bei dem ein Schichtbildungsmaterial als das Leitmittel verwendet wird, welches hergestellt wird durch Hinzufügen eines leitenden Materials zu einer Silizium-Leiterpolymerlösung, die in einem organischen Lösungsmittel gelöst ist. Halbleitervorrichtungs-Herstellungsverfahren nach einem der Ansprüche 5 bis 8, bei dem der Durchmesser der Auftragsbereiche des Leitmittels oder des Isoliermittels zu der Zeit des Auftragens 30% oder weniger der Breite einer in den Zeichnungsmuster-Ausbildungsregionen auszubildenden Linie ist. Halbleitervorrichtung-Herstellungsverfahren nach einem der Ansprüche 5 bis 9, bei der ein leitendes Material mindestens eines aus der Gruppe bestehend aus Ruß, Kohlenstoff-Nanoröhrchen, Silber, Kupfer, Nickel, Palladium und metallischen Oxiden dieser Metalle enthält. Halbleitervorrichtungs-Herstellungsverfahren nach einem der Ansprüche 5 bis 10, bei dem ein schichtbildendes Material, zu welchem ein Silan-Kopplungsmittel als eine Oberflächenbehandlungslösung hinzugefügt ist, als das leitende Material verwendet wird. Halbleitervorrichtungs-Herstellungsverfahren mit den Schritten:

Ausbilden von Grabenabschnitten (8) mit einer vorbestimmten Tiefe in den Zeichnungsmuster-Bildungsregionen eines Wafers,

Überprüfen des Wafers auf eine Notwendigkeit zum Trimmen hin,

Injizieren eines Leitmittels in die Grabenabschnitte des Wafers, für den das Trimmen erforderlich ist, zum Zeichnen des Zeichnungsmusters,

Durchführen eines Entgasens und eines Niedertemperatur-Temperns nachdem das Zeichnungsmuster gezeichnet wurde,

Planarisieren der Oberflächen des Zeichnungsmusters aus ausgebildeten Schichten nach dem Entgasen und der Niedertemperatur-Temperung, und

Durchführen einer Hochtemperatur-Temperung nach der Planarisierung.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 12, bei dem der Durchmesser der Injektionsbereiche des Leitmittels zu der Zeit der Injektion 30% oder weniger als die Breite der Grabenabschnitte ist. Halbleitervorrichtung mit einem Grabenabschnitt (8) mit einer vorbestimmten Tiefe, welcher in einer Zeichnungsmuster-Bildungsregion zum Trimmen jedes Chips eines Wafers ausgebildet ist, wobei die Seitenwände (8A) des Grabenabschnitts auf solch eine Weise geneigt sind, daß die Seitenwände eine Neigung von 5° oder mehr aufweisen und die offene Seite des Grabenabschnitts breiter ist und die leitende Verdrahtung innerhalb des Grabenabschnitts ausgebildet ist. Halbleitervorrichtung nach Anspruch 14, bei der der in der Zeichnungsmuster-Bildungsregion auszubildende Grabenabschnitt in einem konvexen Bereich ausgebildet wird, der an der Oberfläche des Wafers ausgebildet ist. Halbleitervorrichtung mit mindestens zwei Anschlußflächenelektroden (9A, 9B) zum Trimmen, die auf der Oberfläche jedes Chips in Waferform ausgebildet sind, wobei die Anschlußflächenelektroden von einer Passivierungsschicht freigelegt wurden und ein Zeichnungsmuster auf den Anschlußflächenelektroden zum Trimmen durch einen Druckvorgang basierend auf dem Ergebnis einer Überprüfung für eine Notwendigkeit des Trimmens ausgebildet ist. Halbleitervorrichtung nach Anspruch 16, bei der die Passivierungsschicht in einem anderen Bereich als den zumindest zwei pnschlußflächenelektroden zum Trimmen ausgebildet ist, auf welchen das Zeichnungsmuster durch den Druckvorgang ausgebildet wird, und in einer Region, die die Anschlußflächenelektroden verbindet. Halbleitervorrichtung nach Anspruch 17, bei der die Passivierungsschicht in einer anderen Region als einer Region ausgebildet ist, die von den zumindest zwei Anschlußflächenelektroden zum Trimmen, auf welchen das Zeichnungsmuster durch den Druckvorgang ausgebildet wird, zumindest einen vorbestimmten Abstand entfernt ist. Halbleitervorrichtung nach Anspruch 17, bei der eine Vertiefung an einer Stelle ausgebildet ist, die die zumindest zwei Anschlußflächenelektroden zum Trimmen, auf welchen das Zeichnungsmuster durch den Druckvorgang ausgebildet wird, umgibt. Halbleitervorrichtung nach Anspruch 17, bei der ein Vorsprung an einer Stelle ausgebildet ist, die die zumindest zwei Anschlußflächenelektroden zum Trimmen, auf welchen das Zeichnungsmuster durch den Druckvorgang ausgebildet wird, umgibt. Halbleitervorrichtung nach Anspruch 17, bei der eine Vertiefung zwischen den zumindest zwei Anschlußflächenelektroden zum Trimmen, auf denen das Zeichnungsmuster durch den Druckvorgang ausgebildet ist, ausgebildet ist. Halbleitervorrichtung, welche ein IGBT-Chip ist, bei der

eine Mehrzahl von Zellen (20A, 20B, 20C) vorgesehen ist,

eine Leitverdrahtung (19) auf solch eine Weise vorgesehen ist, daß Anschlußflächenelektroden (23A, 23B, 23C) zum Steuern an den Stellen der Leitverdrahtung entsprechend den Zellen ausgebildet sind,

wobei die Zelle eine erste Anschlußflächenelektrode aufweist, die mit einer ersten Elektrode verbunden ist, und eine zweite Anschlußflächenelektrode, die mit einer zweiten Elektrode verbunden ist, und

ein Zeichnungsmuster zwischen der ersten Elektrode und den Anschlußflächenelektroden zum Steuern oder der zweiten Elektrode durch den Druckvorgang basierend auf den Testergebnissen der Zellen ausgebildet ist.
Halbleitervorrichtung, welche ein nichtflüchtiger Speicher ist, bei dem ein elektrostatisch abschirmender Schichtkörper, der zu erden ist, durch einen Druckvorgang so ausgebildet ist, daß er einen Speicherbereich bedeckt, und ein Vergießen durchgeführt wird zum Bedecken des elektrostatisch abschirmenden Schichtkörpers. Halbleitervorrichtung, welche eine integrierte Hochspannungsschaltungsvorrichtung ist, die ausgebildet ist durch Integrieren einer Leistungshalbleitervorrichtung und einer Logikschaltung auf einem Chip, bei der die leitende Verdrahtung, welche eine Verschiebepegelverdrahtung ist, die die Logikschaltung, die im Innern einer Hochpotentialinsel-Trennregion ausgebildet ist, und ein Schaltelement hoher Spannungsfestigkeit elektrisch verbindet, durch einen Zeichnungsmuster-Druckvorgang auf einer Passivierungsschicht ausgebildet ist.






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