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Dokumentenidentifikation DE102006035869A1 15.03.2007
Titel Dualtor-Halbleiterspeicher
Anmelder Qimonda AG, 81739 München, DE
Erfinder Oh, Jong-Hoon, Chapel Hill, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 01.08.2006
DE-Aktenzeichen 102006035869
Offenlegungstag 15.03.2007
Veröffentlichungstag im Patentblatt 15.03.2007
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20061121, B, H, DE
Zusammenfassung Ein Direktzugriffsspeichersystem weist einen ersten Prozessor, einen zweiten Prozessor und eine Speichervorrichtung auf. Der erste Prozessor ist mit einem Adressator konfiguriert und der zweite Prozessor ist ebenfalls mit einem Adresstor konfiguriert. Die Speichervorrichtung ist mit einem Dualtor konfiguriert, um alternativ eine Schnittstelle mit dem Adressator des ersten Prozessors und dem Adressator des zweiten Prozessors zu bilden.

Beschreibung[de]
Hintergrund

Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeichersystem und insbesondere auf ein Speichersystem, das eine Speicherkomponente mit einem Dualtor (Dual-Port) umfasst.

Viele transportable und drahtlose Anwendungen, wie beispielsweise zelluläre Telefone, umfassen typischerweise einen Basisbandprozessor, um die Kommunikationsfunktionen durchzuführen, und verwenden ferner Halbleiterspeicher, um bei einem Verarbeiten zu helfen, sowie für eine Speicherung. Eine Forderung nach mehrfachen Merkmalen und einer Ausgereiftheit insgesamt nimmt für derartige Vorrichtungen weiter zu. Bei derartigen Anwendungen hat sich ein Zwei-Plattform-Ansatz ergeben, um auf diese Herausforderungen einer erhöhten Merkmalsforderung anzusprechen.

Bei einem derartigen Ansatz ist ein Anwendungsprozessor zu dem Telefon hinzugefügt, entweder in dem Basisbandprozessor eingebettet oder als eine externe Vorrichtung. Während der Basisbandprozessor die herkömmlicheren Kommunikationserfordernisse des zellulären Telefons handhabt, kann der Anwendungsprozessor ein Betriebssystem auf hoher Ebene ausführen, wie beispielsweise Windows Mobile, Spiele, Video-Streaming und dergleichen. Jeder des Basisband- und Anwendungsprozessors weist jedoch typischerweise seine eigenen zweckgebundenen Speicheruntersysteme auf. Diese mehrfachen Speicheruntersysteme erhöhen die Kosten und Gesamtkomplexität des Systems.

Aus diesen und anderen Gründen besteht ein Bedarf nach der vorliegenden Erfindung.

Zusammenfassung

Ein Aspekt der vorliegenden Erfindung sieht ein Direktzugriffspeichersystem vor, das einen ersten Prozessor, einen zweiten Prozessor und eine Speichervorrichtung aufweist. Der erste Prozessor ist mit einem Adresstor konfiguriert und der zweite Prozessor ist ebenfalls mit einem Adresstor konfiguriert. Die Speichervorrichtung ist mit einem Dualtor konfiguriert, um alternativ eine Schnittstelle mit dem Adresstor des ersten Prozessors und dem Adresstor des zweiten Prozessors zu bilden.

Kurze Beschreibung der Zeichnungen

Die zugehörigen Zeichnungen sind enthalten, um ein weitergehendes Verständnis der vorliegenden Erfindung zu liefern, und sind in diese Beschreibung aufgenommen und bilden einen Teil derselben. Die Zeichnungen stellen die Ausführungsbeispiele der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. Andere Ausführungsbeispiele der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende detaillierte Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind relativ zueinander nicht zwangsläufig maßstabsgetreu. Gleichartige Bezugszeichen bezeichnen entsprechende ähnliche Teile.

1 stellt ein Blockdiagramm eines Systems dar, das sowohl einen Anwendungs- als auch einen Basisbandprozessor aufweist, jeweils mit einem zweckgebundenen Speicheruntersystem.

2 stellt ein Blockdiagramm eines Anwendungssystems mit einem Anwendungsprozessor und einem Basisbandprozessor mit einem Dualtor-Speicheruntersystem gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.

3 stellt einen Abschnitt eines Anwendungssystems mit einem Anwendungsprozessor und einem Basisbandprozessor mit einem Dualtor-Speicheruntersystem gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.

4 stellt ein exemplarisches Zeitdiagramm eines Anwendungssystem gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.

Detaillierte Beschreibung

In der folgenden detaillierten Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, die einen Teil derselben bilden und in denen veranschaulichend spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie beispielsweise „oben", „unten", „vorne", „hinten", „Vorder-", „Hinter-", etc., mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl unterschiedlicher Ausrichtungen positioniert sein können, wird die Richtungsterminologie zu Veranschaulichungszwecken verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem einschränkenden Sinn aufzufassen und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.

1 stellt ein Anwendungssystem 10 dar. Das Anwendungssystem 10 umfasst einen Basisbandprozessor 12 und einen Anwendungsprozessor 14. Der Basisbandprozessor 12 umfasst eine Speichersteuerung 12a und der Anwendungsprozessor 14 umfasst eine Speichersteuerung 14a. Das Anwendungssystem 10 umfasst ferner einen Flash-Speicher 16, einen Direktzugriffsspeicher (RAM = Random Access Memory) 18, einen Flash-Speicher 20 und einen Direktzugriffsspeicher (RAM) 22.

In einem Fall ist der Flash-Speicher 16 eine NOR-Flash-Speichervorrichtung und ist der Flash-Speicher 20 eine NAND-Flash-Speichervorrichtung, während der Direktzugriffsspeicher (RAM) 18 eine PSRAM-Vorrichtung ist und der RAM 22 ein RAM mit geringer Leistung und doppelter Datenrate ist. Der Flash-Speicher 16 ist mit dem Basisbandprozessor 12 über einen externen Speicherbus gekoppelt und der Flash-Speicher 16 und der RAM 18 sind ferner über einen externen Speicherbus miteinander gekoppelt. Der Flash-Speicher 20 und der RAM 22 sind über einen externen Speicherbus jeweils parallel mit dem Anwendungsprozessor 14 gekoppelt.

In Betrieb ist das Anwendungssystem 10 für Anwendungen in dem mittleren bis oberen Zellulärtelefonsegment geeignet. Bei einer derartigen Umgebung des Anwendungssystems 10 speichert der Flash-Speicher 16 einen XIP-Code (XIP = Execute-In-Place) für den Basisbandprozessor 12. Der Basisbandprozessor 12 führt eine Vielfalt von Kommunikationsfunktionen für das Anwendungssystem 10 durch. Der XIP-Code in dem Flash-Speicher 16 verwendet dann den RAM 18 als einen Arbeitsspeicher, da die Zugriffgeschwindigkeit des RAM 18 dazu neigt, erheblich schneller als bei dem Flash-Speicher 16 zu sein. Auf diese Weise wird, falls benötigt, der XIP-Code zu dem SRD oder DDR mit geringer Leistung kopiert, der denselben von dort ausführt.

Auf ähnliche Weise verwendet das Anwendungssystem 10 den Flash-Speicher 20 für eine wirtschaftliche Speicherung eines Anwendungscodes und von Daten für den Anwendungsprozessor 14 und verwendet dann den relativ schnelleren RAM 22 für eine Ausführung und einen Betrieb. Der Anwendungsprozessor 14 ist einem Durchführen von Betriebssystemanwendungen auf relativ hoher Ebene gewidmet, wodurch eine zusätzliche Funktionalität für das Anwendungssystem 10 geliefert wird. Bei einer typischen Konfiguration sind die Verbindungen zwischen den Speichersteuerungen 12a und 14a und den Flash-Speichern 16 und 20 relativ zu Verbindungen mit den RAMs 18 und 22 langsam. Ein System, das als das Anwendungssystem 10 konfiguriert ist, kann eine Schattentechnik verwenden, bei der ein Code, der in den Flash-Speichern 16 und/oder 20 resident ist, hauptsächlich mit einem zugeordneten SRAM oder PSRAM, wie beispielsweise dem RAM 18, oder einem zugeordneten SDR oder DDR mit geringer Leistung, wie beispielsweise dem RAM 22, arbeitet.

2 stellt ein Anwendungssystem 30 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. Das Anwendungssystem 30 umfasst einen Basisbandprozessor 32 und einen Anwendungsprozessor 34. Der Basisbandprozessor 32 umfasst eine Speichersteuerung 32a und der Anwendungsprozessor 34 umfasst eine Speichersteuerung 34a. Das Anwendungssystem 30 umfasst ferner einen Flash-Speicher 38 und einen Direktzugriffsspeicher (RAM) 40. Bei einem alternativen Ausführungsbeispiel ist ferner ein Flash-Speicher 36 vorgesehen und derselbe mit gestrichelten Linien dargestellt. Der Basisbandprozessor 32 führt eine Vielfalt von Kommunikationsfunktionen für das Anwendungssystem 30 durch. Der Anwendungsprozessor 34 ist einem Durchführen von Betriebssystemanwendungen auf relativ hoher Ebene gewidmet, wodurch eine zusätzliche Funktionalität für das Anwendungssystem 30 geliefert wird.

Bei einem Ausführungsbeispiel sind die Speichersteuerung 32a des Basisbandprozessors 32 und die Speichersteuerung 34a des Anwendungsprozessors 34 jeweils über einen externen Speicherbus mit dem RAM 40 gekoppelt. Der Flash-Speicher 38ist dann mit der Speichersteuerung 34a des Anwendungsprozessors 34 gekoppelt. Bei einem alternativen Fall ist der Flash-Speicher 36 zwischen die Speichersteuerung 32a des Basisbandprozessors 32 und den RAM 40 gekoppelt. In einem Fall ist der RAM 40 ein Dualtor-RAM mit geringer Leistung und doppelter Datenrate (Dualtor-LP-DDR-RAM; LP-DDR = Low-Power Double-Data-Rate), ist der Flash-Speicher 36 eine NOR-Flash-Speichervorrichtung und ist der Flash-Speicher 39 eine NAND-Flash-Vorrichtung.

Bei einer Anwendung ist das Anwendungssystem 30 für Anwendungen in dem mittleren bis oberen Zellulärtelefonsegment geeignet. Bei einem derartigen System sind eine Anwendungssoftware und Daten für sowohl den Basisbandprozessor 32 als auch den Anwendungsprozessor 34 in dem Flash-Speicher 38 gespeichert. Die Speichersteuerung 34 greift dann auf diesen Code und irgendwelche Daten in dem Flash-Speicher 38 über den externen Speicherbus zu und kopiert den Code zu dem RAM 40 für eine dortige Ausführung unter Verwendung einer Schattentechnik. Auf diese Weise kann der Basisbandprozessor 32 auf irgendeinen Code zugreifen, den derselbe von dieser Position benötigt. Bei einem alternativen Ausführungsbeispiel ist der Flash-Speicher 36 vorgesehen, so dass ein Code für den Basisbandprozessor 32 dort resident sein kann und durch den Basisbandprozessor 32 kopiert und in dem RAM 40 ausgeführt wird.

Der RAM 40 ist konfiguriert, um ein Zugriffstor aufzuweisen, das eine Schnittstelle mit einer Mehrzahl von Prozessoren unterstützt. In der Darstellung von 2 ist ein derartiges „Dualtor" dargestellt, derart, dass sowohl die Speichersteuerung 32a des Basisbandprozessors 32 als auch die Speichersteuerung 34a des Anwendungsprozessors 34 jeweils einen gemeinschaftlich verwendeten Zugriff auf den RAM 40 aufweisen. In dem alternativen Fall weist die Speichersteuerung 32a des Basisbandprozessors 32 tatsächlich einen Zugriff über den Zwischen-Flash-Speicher 36 auf. In beiden Fällen multiplexen die Speichersteuerung 32a des Basisbandprozessors 32 und/oder die Speichersteuerung 34a des Anwendungsprozessors 34 Daten und adressieren Tore des RAM 40. Auf diese Weise können sowohl der Basisbandprozessor 32 als auch der Anwendungsprozessor 34 eine einzige RAM-Vorrichtung gemeinschaftlich verwenden, anstatt jeweils eine eigene zweckgebundene RAM-Vorrichtung aufzuweisen. Eine derartige Dualtor-Speichervorrichtung, die beide Prozessoren unterstützt, spart einen erheblichen Raum an der gedruckten Schaltungsplatine oder einer anderen Position ein, bei der das Anwendungssystem 30 resident ist. Zusätzlich spart der Dualtor-RAM 40 bei den Kosten und der Komplexität des Systems 30.

3 stellt ein weiteres Detail eines Anwendungssystems 50 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. Einige spezifische Tor- und Anschlussstiftschnittstellen des Anwendungssystems 50 sind dargestellt und bestimmte Abschnitte sind einer einfachen Darstellung halber in Blockform dargestellt. Das Anwendungssystem 50 umfasst einen Basisbandprozessor 52, einen Anwendungsprozessor 54 und eine Direktzugriffsspeichervorrichtung (RAM) 60. Der Basisbandprozessor 52 umfasst eine Speichersteuerung 52a und der Anwendungsprozessor 54 umfasst eine Speichersteuerung 54a.

Bei einem Ausführungsbeispiel sind Adress- und Datenanschlussstifte (A/D-Anschlussstifte) von dem Basisbandprozessor 52 mit einem Adressbus des RAM 60 gemultiplext und koppeln Adressanschlussstifte des Anwendungsprozessors 54 ebenfalls mit diesem gleichen Adressbus des RAM 60. Auf diese Weise sind sowohl der Basisbandprozessor 52 als auch der Anwendungsprozessor 54 mit diesem „Dualtor" (A/D) gekoppelt und verwenden dadurch den RAM 60 gemeinschaftlich. Somit wird kein zweckgebundener RAM für beide Prozessoren 52 und 54 verwendet und anstelle dessen ein gemeinschaftlich verwendeter Dualtor-RAM 60 verwendet.

Die Speichersteuerung 52a des Basisbandprozessors 52 umfasst eine Mehrzahl von Toren zum Bilden einer Schnittstelle mit dem RAM 60 und mit dem Anwendungsprozessor 54. Bei einem Ausführungsbeispiel umfasst die Speichersteuerung 52a ein gemultiplextes Adress- und Datentor (A/D), ein Steuerbustor (CTRL B), ein Busanforderungstor (BUSREQ AP), ein Bereit-Tor (RDY) und ein Basisband-Belegt-Tor (BUSY_BB). Gleichermaßen umfasst die Speichersteuerung 54a des Anwendungsprozessors 54 eine Mehrzahl von Toren zum Bilden einer Schnittstelle mit dem RAM 60 und mit dem Basisbandprozessor 52. Bei einem Ausführungsbeispiel umfasst die Speichersteuerung 54a ein Adresstor (A), ein Bankadresstor (BA), ein Steuerbustor (CTRL A), ein Busanforderungstor (BUSREQ AP), ein DQ-Bustor (DQ), ein DQS-Tor (DQS) und ein Basisband-Belegt-Tor (BUSY_BB).

Zusätzlich umfasst der RAM 60 eine Mehrzahl von Toren und Registern zum Steuern und Verwalten einer Schnittstelle desselben mit sowohl dem Basisbandprozessor 52 als auch dem Anwendungsprozessor 54. Bei einem Ausführungsbeispiel umfasst der RAM 60 ein Adress- und Datentor (A/D), ein Bankadresstor (BA), ein Bereit-Tor (RDY), ein Busanforderungstor (BUSREQ AP), ein Steuerbustor (CTRL), ein DQ-Bustor (DQ) und ein DQS-Tor (DQS). Zusätzlich umfasst der RAM 60 Datenblöcke, einen Adressdecodierer und eine Zustandsmaschine.

In Betrieb eines Ausführungsbeispiels des Anwendungssystems 50 kommunizieren sowohl der Basisbandprozessor 52 als auch der Anwendungsprozessor 54 mit dem dualen Adress- und Daten-Tor (A/D) des RAM 60. Bei einem Ausführungsbeispiel ist dies dadurch erzielt, dass man den Basisbandprozessor 52 das Adress- und Datentor (A/D) desselben schnittstellenmäßig mit dem dualen Adress- und Datentor (A/D) des RAM 60 verbinden und Adress- und Datensignale an dem Dualtor (A/D) multiplexen lässt. Bei einem Beispiel sind diese jeweils 16-Bit-Tore <15:1>. Der Anwendungsprozessor 54 verbindet dann das Adresstor (A) desselben mit dem dualen Adress- und Datentor (A/D) des RAM 60 schnittstellenmäßig und verbindet das DQ- und das DQS-Tor desselben mit dem DQ- bzw. dem DQS-Tor des RAM 60 schnittstellenmäßig. Bei einem Beispiel ist das Adresstor (A) des Anwendungsprozessors 54 ein 16-Bit-Tor <15:1> und sind die DQ-Tore 32-Bit-Tore <31:0>. Auf diese Weise verwenden der Anwendungsprozessor 54 und der Basisbandprozessor 52 jeweils einen Zugriff auf den RAM 60 gemeinschaftlich über das duale Adress- und Datentor (A/D) desselben.

Bei einem Ausführungsbeispiel benötigt der Anwendungsprozessor 54 relativ zu dem Basisbandprozessor 52 mehr Bandbreite. Auf diese Weise verbindet ein getrennter DQ-Bus den Anwendungsprozessor 54 und den RAM 60 schnittstellenmäßig, wodurch eine höhere Bandbreite geliefert wird, ohne die Anzahl von Anschlussstiften des Adresstors (A) des Anwendungsprozessors 54 zu erhöhen. Somit sind bei einem Ausführungsbeispiel der DQ-Bus und der DQS-Bus zwischen dem Anwendungsprozessor 54 und dem RAM 60 zweckgebunden. Da bei zumindest einigen Anwendungen der Basisbandprozessor 52 nicht so schnell wie der Anwendungsprozessor 54 wirksam sein muss, ist der Adressbus zu einem Adress- und Datenmultiplextor (A/D) innerhalb der Speichersteuerung 52a des Basisbandprozessors 52 umgewandelt. In diesem Fall werden kein getrenntes DQ-Tor und getrennter DQ-Bus für den Basisbandprozessor 52 benötigt. Bei einem Ausführungsbeispiel ermöglicht die zusätzliche Bandbreite, die für den Anwendungsprozessor 54 geliefert wird, eine Verwendung einer doppelten Datenrate eines DQ-Busses, während eine einfache Datenrate für den gemultiplexten Adress- und Datenbus verwendet wird.

Weil eine einzige Speichervorrichtung (RAM 60) durch zwei Prozessoren (Basisbandprozessor 52 und Anwendungsprozessor 54) verwendet wird, verwendet ein Ausführungsbeispiel der Erfindung eine Entscheidungslogik, um irgendeinen Konflikt zwischen den Prozessoren bei einem Zugreifen auf den Speicher zu verwalten. Bei einem Ausführungsbeispiel verwendet das System 50 ein Anwendungsbusanforderungssignal (BUSREQ_AP) und ein Basisband-Belegt-Signal (BUSY_BB), um einen Prozessorzugriff auf den Speicher zu entscheiden. Das Anwendungsbusanforderungssignal (BUSREQ_AP), das auch durch den RAM 60 empfangen wird, ermöglicht, dass der Anwendungsprozessor 54 eine Steuerung des dualen Adress- und Datentors (A/D) übernimmt, und ein Basisband-Belegt-Signal (BUSY_BB) liefert eine Angabe zu dem Anwendungsprozessor 54, wenn der Basisbandprozessor 52 das duale Adress- und Datentor (A/D) verwendet.

Bei einem Beispiel prüft der Anwendungsprozessor 54 das Basisband-Belegt-Signal (BUSY_BB), um zu bestimmen, ob der Basisbandprozessor 52 das duale Adress- und Datentor (A/D) des RAM 60 verwendet, bevor eine Steuerung aktiviert wird. Falls das Basisband-Belegt-Signal (BUSY_BB) angibt, dass der Basisbandprozessor 52 das Dualtor (A/D) nicht verwendet, dann kann der Anwendungsprozessor 54 das duale Adress- und Datentor (A/D) des RAM 60 einfach verwenden. Falls das Basisband-Belegt-Signal (BUSY_BB) angibt, dass der Basisbandprozessor 52 das Dualtor (A/D) verwendet, dann aktiviert der Anwendungsprozessor 54 das Anwendungsbusanforderungssignal (BUSREQ_AP), um eine Steuerung des Busses von dem Basisbandprozessor 52 zu übernehmen, um das duale Adress- und Datentor (A/D) des RAM 60 zu verwenden.

Bei einem Ausführungsbeispiel ist der RAM 60 mit einem Konfigurationsregister (CONF_REG) versehen. Da sowohl der Basisbandprozessor 52 als auch der Anwendungsprozessor 54 den RAM 60 verwenden, steuert das Konfigurationsregister (CONF_REG) ein Bitabbildung, so dass irgendwelche Konflikte innerhalb des RAM 60 zwischen den zwei Prozessoren gesteuert sind. Bei einem Ausführungsbeispiel sind getrennte Speicherpositionen für jeden der Prozessoren vorgesehen. Wenn das System 50 hochgefahren wird, richtet auf diese Weise das Verwechselungsregister für jeden Prozessor eine festgelegte Position innerhalb des RAM 60 ein. Beispielsweise wird ein gewisser Abschnitt eines 4-Bank-DRAM-Kerns für den Basisbandprozessor 52 beiseite gelegt und wird ein gewisser unterschiedlicher Abschnitt des 4-Bank-DRAM-Kerns für den Anwendungsprozessor 54 beiseite gelegt. In einem alternativen Fall ist dieser Betrieb direkt in den Prozessoren selbst eingerichtet, so dass jeder Prozessor mit einem Adressbereich innerhalb des eigenen Codes desselben programmiert ist.

Bei einem Ausführungsbeispiel ist der RAM 60 ferner mit einer Logikentscheidung für eine Speicherzugriffsteuerung versehen. Wenn auf eine gleiche Transaktion durch den Basisbandprozessor 52 und den Anwendungsprozessor 54 zugegriffen wird, kann auf diese Weise ein derartiger Zugriff entschieden werden. Ferner kann eine derartige Logik eine Auffrischsteuerung für einen Betrieb von DRAM-Kern-Bänken umfassen, so dass eine Auffrischoperation innerhalb des Speicherzugriffs entschieden werden kann. Bei einem Ausführungsbeispiel ist die Auffrischoperation ausschließlich durch den Anwendungsprozessor 54 gesteuert, um den Betrieb zu vereinfachen.

Bei einem Ausführungsbeispiel ist der RAM 60 ferner mit einer Zustandsmaschine versehen, die konfiguriert ist, um eine Schnittstelle mit einem Bereit-Tor (RDY) und deinem Anwendungsbusanforderungstor (BUSREQ_AP) und einem Steuertor (CNTR) zu bilden, die wiederum mit jeweiligen Bereit-Toren (RDY) und Anwendungsbusanforderungstoren (BUSREQ_AP) und Steuertoren (CNTR) des Basisbandprozessors 52 und des Anwendungsprozessors 54 eine Schnittstelle bilden. Bei einem Ausführungsbeispiel verwenden der Basisbandprozessor 52 und der Anwendungsprozessor 54 gemeinsame Steueranschlussstifte gemeinschaftlich. Bei einem Fall ist auch die Zustandsmaschine in zwei geteilt, um sowohl dem Basisband- als auch dem Anwendungsprozessor 52 und 54 zu dienen.

4 stellt ein exemplarisches Zeitdiagramm eines Anwendungssystems, wie beispielsweise des Anwendungssystems 50, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. Signale sind zeitlich horizontal über die Figur dargestellt und jedes ist mit dem entsprechenden Tor oder den entsprechenden Toren aus dem Anwendungssystem 50 von 3 etikettiert.

In Betrieb des Anwendungssystems 50 greift abwechselnd der Basisbandprozessor 52 und der Anwendungsprozessor 54, wie benötigt, auf den RAM 60 über das Dualtor (A/D) zu. In 4 ist an dem oberen Ende der Figur ein Taktsignal (CLK) dargestellt. Bei dem ersten Taktzyklus in der Darstellung wurde bereits ein Lesebefehl angelegt und das Multiplex-Adress- und Datentor (A/D) des Basisbandprozessors 52 liest Daten aus dem RAM 60 aus. Bei dem ersten Zyklus werden Daten Qa-1 gelesen und bei dem zweiten werden Qa seriell ausgelesen.

Weil der Basisbandprozessor 52 Daten ausliest, befindet sich das Basisband-Belegt-Signal (BUSY_BB) in einem hohen Zustand. Bei dem dargestellten Beispiel muss nach dem zweiten Zyklus der Anwendungsprozessor 54 auf den RAM 60 zugreifen. Auf diese Weise erzeugt der Anwendungsprozessor 54 das Anwendungsbusanforderungssignal (BUSREQ_AP) und gibt dann einen Taktzyklus später der Basisbandprozessor 52 den Bus frei, wobei das Basisband-Belegt-Signal (BUSY_BB) in einen niedrigen Zustand versetzt wird. Dann sendet bei dem nächsten Taktzyklus die Speichersteuerung 54a des Anwendungsprozessors 54 eine Adresse (AI_AP) an dem Dualtor (A/D) des RAM 60 und einen entsprechenden Lesebefehl (READ RAM) aus. Die Chipauswahl für den Anwendungsprozessor 54 (CS_AP) wird ebenfalls aktiviert. Nach einer gewissen Latenz werden dann die Daten auf den DQ-Bus (Q0, Q1, Q2, Q3) ausgelesen, der dem Anwendungsprozessor 54 gewidmet ist.

Bei dem nächsten Zyklus, nachdem der Lesebefehl und die Adresse aktiviert sind, gibt der Anwendungsprozessor 54 den Bus frei (BUSREQ_AP geht zu einem niedrigen Zustand über) und das Dualtor kommt zurück zu dem Basisbandprozessor 52 (BUSY_BB geht wieder zu einem hohen Zustand über), so dass Daten weiterhin seriell ausgelesen werden (Qa+1, Qa+2), bis die Daten alle ausgelesen sind. Wenn der Betrieb des Basisbandprozessors 52 erst einmal abgeschlossen ist, geht das Basisband-Belegt-Signal (BUSY_BB) zu einem niedrigen Zustand über und gibt den Bus frei.

Mehrere Taktsignale, nachdem der Basisbandprozessor 52 die Leseoperation desselben von dem RAM 60 abgeschlossen hat, aktiviert als nächstes in der Darstellung der Anwendungsprozessor 54 erneut einen Lesebefehl (READ RAM) und aktiviert eine Adresse (Aj_AP) an dem Dualtor des RAM 60. In diesem Fall übernimmt der Anwendungsprozessor 54 eine Steuerung des Busses, ohne zuerst das Busanforderungssignal (BUSREQ_AP) zu aktivieren. Das Busanforderungssignal wird in diesem Fall nicht benötigt, weil das Basisband-Belegt-Signal (BUSY_BB) sich in einem niedrigen Zustand befindet, was bedeutet, dass der Bus sich im Leerlauf befindet. Auf diese Weise kann der Anwendungsprozessor 54 den Bus einfach nehmen. Die Chipauswahl für den Anwendungsprozessor 54 (CS_AP) wird ebenfalls aktiviert und dann werden nach einer gewissen Latenz die Daten auf den DQ-Bus (Q4, Q5) ausgelesen.

In 4 ist schließlich eine Schreiboperation des Basisbandprozessors 52 dargestellt, nachdem der Anwendungsprozessor 54 die Leseoperation desselben aktiviert hat. Auf diese Weise wird das Basisband-Belegt-Signal (BUSY_BB) in einen hohen Zustand versetzt und wird dann nachfolgend ein Schreibbefehl (WRITE_BB) durch den Basisbandprozessor 52 erteilt und wird eine Adresse (Ab_BB) an dem Dualtorbus (A/D) platziert.

Auf diese Weise sind der Basisbandprozessor 52 und der Anwendungsprozessor 54 in der Lage, eine einzige Speichervorrichtung (den RAM 60) durch ein abwechselndes Zugreifen auf das Dualtor (A/D) wie benötigt gemeinschaftlich zu verwenden. Getrennte Chipauswahlsignale (CS_AP und CE_BB) können aktiviert werden, um auszuwählen, welcher Prozess auf den Speicher zugreift. Quittungsaustauschsignale, wie beispielsweise das Busanforderungssignal (BUSREQ_AP) und das Basisband-Belegt-Signal (BUSY_BB), können verwendet werden, um einen Zugriff der Prozessoren zu entscheiden. Bei alternativen Ausführungsbeispielen ist ein Zugriff auf den RAM 60 durch den Basisbandprozessor 52 über eine NOR-Flash-Speicherschnittstelle erzielt, wobei eine Adresse und Daten durch die Schnittstelle gemultiplext sind. Bei einem anderen Ausführungsbeispiel ist ein Zugriff auf den RAM 60 durch den Basisbandprozessor 52 über ein Multiplexen von Adresse und Daten durch das Dualtor (A/D) des RAM 60 erzielt, außer dass durch ein Verwenden von zwei Zyklen mehr als 16 Bits von Adresse und Daten an den 16 Anschlussstiften gesendet werden.

Obwohl spezifische Ausführungsbeispiele hierin dargestellt und beschrieben wurden, ist Durchschnittsfachleuten auf dem Gebiet ersichtlich, dass eine Vielfalt von anderen und/oder äquivalenten Implementierungen die spezifischen, gezeigten und beschriebenen Ausführungsbeispiele ersetzen können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Variationen der spezifischen, hierin erörterten Ausführungsbeispiele abdecken. Deshalb ist beabsichtigt, dass diese Erfindung lediglich durch die Ansprüche und die Äquivalente derselben begrenzt sein soll.


Anspruch[de]
Ein Halbleiterspeichersystem, das folgende Merkmale aufweist:

einen ersten Prozessor, der mit einem Adresstor konfiguriert ist;

einen zweiten Prozessor, der mit einem Adresstor konfiguriert ist; und

eine Speichervorrichtung, die ein Dualtor aufweist, das konfiguriert ist, um alternativ mit dem Adresstor des ersten Prozessors und dem Adresstor des zweiten Prozessors eine Schnittstelle zu bilden.
Das Halbleiterspeichersystem gemäß Anspruch 1, bei dem das Adresstor des ersten Prozessors ferner als ein Adress- und Datentor konfiguriert ist, derart, dass Adressen und Daten über das Adress- und Datentor zu dem Dualtor der Speichervorrichtung gemultiplext werden. Das Halbleiterspeichersystem gemäß Anspruch 2, bei dem der zweite Prozessor ferner einen zweckgebundenen Datenbus für eine Schnittstelle mit einem Datentor der Speichervorrichtung umfasst. Das Halbleiterspeichersystem gemäß Anspruch 3, das ferner ein erstes Steuersignal umfasst, das mit dem Speicher und dem ersten und dem zweiten Prozessor gekoppelt ist, derart, dass das erste Steuersignal dem zweiten Prozessor angibt, wann der erste Prozessor mit dem Dualtor der Speichervorrichtung gekoppelt ist. Das Halbleiterspeichersystem gemäß Anspruch 4, das ferner ein zweites Steuersignal umfasst, derart, dass das zweite Steuersignal ermöglicht, dass der zweite Prozessor die ersten Prozessoren unterbricht und das Dualtor der Speichervorrichtung übernimmt. Eine elektronische Kommunikationsvorrichtung, die eine Mehrzahl von Prozessoren aufweist und die folgende Merkmale aufweist:

eine Direktzugriffsspeicherkomponente;

einen ersten Prozessor, der mit einem Adresstor konfiguriert ist; und

einen zweiten Prozessor, der mit einem Adresstor konfiguriert ist;

wobei die Direktzugriffsspeicherkomponente mit einem Dualtor konfiguriert ist, das konfiguriert ist, um alternativ mit dem Adresstor des ersten Prozessors und dem Adresstor des zweiten Prozessors eine Schnittstelle zu bilden.
Die elektronische Kommunikationsvorrichtung gemäß Anspruch 6, bei der das Adresstor des ersten Prozessors ferner als ein Adress- und Datentor konfiguriert ist, derart, dass Adressen und Daten über das Adress- und Datentor zu dem Dualtor der Direktzugriffsspeichervorrichtung gemultiplext werden. Die elektronische Kommunikationsvorrichtung gemäß Anspruch 7, bei der der erste Prozessor ein Basisbandprozessor ist, der konfiguriert ist, um Kommunikationsfunktionen für die elektronische Kommunikationsvorrichtung durchzuführen. Die elektronische Kommunikationsvorrichtung gemäß Anspruch 8, bei der der zweite Prozessor ein Anwendungsprozessor ist, der konfiguriert ist, um Betriebssystemanwendungen für die elektronische Kommunikationsvorrichtung durchzuführen. Die elektronische Kommunikationsvorrichtung gemäß Anspruch 6, wobei die elektronische Kommunikationsvorrichtung als eine Zellulärkommunikationsvorrichtung konfiguriert ist. Ein Halbleiterspeichersystem, das folgende Merkmale aufweist:

eine Direktzugriffsspeicherkomponente mit einem Dualtor;

einen ersten Prozessor;

einen zweiten Prozessor; und

eine Einrichtung zum Steuern eines Zugriffs auf die Direktzugriffsspeicherkomponente durch den ersten und den zweiten Prozessor durch ein Multiplexen von Adressen und Daten von dem ersten und dem zweiten Prozessor über das Dualtor der Direktzugriffsspeicherkomponente.
Das Halbleiterspeichersystem gemäß Anspruch 11, bei dem der erste Prozessor ein Adress- und Datentor umfasst, derart, dass Adressen und Daten über das Adress- und Datentor zu dem Dualtor der Direktzugriffsspeicherkomponente gemultiplext werden. Das Halbleiterspeichersystem gemäß Anspruch 12, bei dem der zweite Prozessor ferner einen zweckgebundenen Datenbus für eine Schnittstelle mit einem Datentor der Direktzugriffsspeicherkomponente umfasst. Das Halbleiterspeichersystem gemäß Anspruch 11, bei dem die Direktzugriffsspeicherkomponente ferner eine Entscheidungslogik zum Zuteilen erster Abschnitte von Speicherbänken innerhalb des Direktzugriffs ausschließlich für eine Verwendung durch den ersten Prozessor und zweiter Abschnitte von Speicherbänken innerhalb des Direktzugriffs ausschließlich für eine Verwendung durch den zweiten Prozessor umfasst. Das Halbleiterspeichersystem gemäß Anspruch 11, das ferner als eine elektronische Kommunikationsvorrichtung konfiguriert ist, wobei der erste Prozessor ein Basisbandprozessor ist, der konfiguriert ist, um Kommunikationsfunktionen durchzuführen. Das Halbleiterspeichersystem gemäß Anspruch 15, bei dem der zweite Prozessor ein Anwendungsprozessor ist, der konfiguriert ist, um Betriebssystemanwendungen durchzuführen. Ein Verfahren zum Steuern eines Zugriffs auf eine Direktzugriffsspeicherkomponente in einem elektronischen Kommunikationssystem, das folgende Schritte aufweist:

Bereitstellen eines ersten Prozessors, der ein Adresstor aufweist;

Bereitstellen eines zweiten Prozessors, der ein Adresstor aufweist;

Versehen der Direktzugriffsspeicherkomponente mit einem Dualtor, das alternativ mit beiden Adresstoren des ersten und des zweiten Prozessors schnittstellenmäßig verbunden ist;

Aktivieren von Adressen zwischen dem Adresstor des ersten Prozessors und dem Dualtor der Direktzugriffsspeicherkomponente;

Aktivieren von Adressen zwischen dem Adresstor des zweiten Prozessors und dem Dualtor der Direktzugriffsspeicherkomponente; und

Steuern der Schnittstelle der Adresstore des ersten und des zweiten Prozessors mit dem Dualtor der Direktzugriffsspeicherkomponente, derart, dass lediglich eines der Adresstore schnittstellenmäßig mit dem Dualtor verbunden ist.
Das Verfahren gemäß Anspruch 17, das ferner ein Multiplexen von Adressen und Daten zwischen dem Adresstor des ersten Prozessors und dem Dualtor der Direktzugriffsspeicherkomponente umfasst. Das Verfahren gemäß Anspruch 17, das ferner ein Liefern von Daten über einen zweckgebundenen Datenbus umfasst, der zwischen den zweiten Prozessor und ein Datentor der Direktzugriffsspeicherkomponente gekoppelt ist. Das Verfahren gemäß Anspruch 17, bei dem der zweite Prozessor den ersten Prozessor unterbricht und das Dualtor der Direktzugriffsspeicherkomponente übernimmt. Ein Verfahren zum Verarbeiten von Informationen in einer Kommunikationsvorrichtung, das folgende Schritte aufweist.

Ausführen eines Kommunikationscodes in einem Basisbandprozessor, der ein Adress- und Datentor aufweist, das konfiguriert ist, um Adress- und Datensignale zu multiplexen;

Ausführen eines Anwendungscodes bei einem Anwendungsprozessor, der ein Adresstor aufweist; und

Steuern eines Zugriffs auf eine Direktzugriffsspeicherkomponente durch sowohl den Basisband- als auch den Anwendungsprozessor durch ein alternatives schnittstellenmäßiges Verbinden des Adress- und Datentors des Basisbandprozessors mit einem Dualtor der Direktzugriffsspeicherkomponente und ein schnittstellenmäßiges Verbinden des Adresstors des Anwendungsprozessors mit dem Dualtor der Direktzugriffsspeicherkomponente.
Das Verfahren gemäß Anspruch 21, bei dem der Anwendungsprozessor prüft, ob der Basisbandprozessor auf das Dualtor der Direktzugriffsspeicherkomponente zugreift, bevor eine Steuerung des Dualtors aktiviert wird. Das Verfahren gemäß Anspruch 22, bei dem der Anwendungsprozessor den Basisbandprozessor unterbricht, wenn der Basisbandprozessor auf das Dualtor der Direktzugriffsspeicherkomponente zugreift, wobei der Anwendungsprozessor auf das Dualtor der Direktzugriffsspeicherkomponente zugreift und wobei der Anwendungsprozessor eine Steuerung des Dualtors and den Basisbandprozessor zurückgibt, wenn der Anwendungsprozessor ein Zugreifen auf das Dualtor beendet hat.






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