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Dokumentenidentifikation DE102006032343A1 29.03.2007
Titel Halbleiterspeicherchip und -speichersystem
Anmelder Qimonda AG, 81739 München, DE
Erfinder Wallner, Paul, Dr., 83209 Prien, DE;
Gregorius, Peter, 81476 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 12.07.2006
DE-Aktenzeichen 102006032343
Offenlegungstag 29.03.2007
Veröffentlichungstag im Patentblatt 29.03.2007
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20070119, B, H, DE
IPC-Nebenklasse G11C 7/10(2006.01)A, L, I, 20070119, B, H, DE   
Zusammenfassung In einem Halbleiterspeichersystem mit einer Loop-Forward-Architektur (Vorwärtsschleifenarchitektur) werden die Befehls-, Adress- und Schreibdatenströme und der separate Lesedatenstrom in Form von protokollbasierten Frames vom/zum Speicherchip in der folgenden Reihenfolge übertragen: Speichercontroller zum ersten Speicherchip, zum zweiten Speicherchip, zum dritten Speicherchip und zum vierten Speicherchip, und der Lesedatenstrom wird vom vierten Speicherchip zum Speichercontroller übertragen. Mit jedem Befehl wird für die Datenverarbeitung für gewöhnlich auf einen von vier Speicherchips zugegriffen, während drei von vier Speicherchips liediglich ein einfaches Wiederansteuern von CAwD-Strom und Lesedatenstrom erfüllen müssen. Durch das separate Übertragen eines nicht im Frame eingebetteten Rangauswahlsignals von dem Speichercontroller an jeden Speicherchip kann eine viel größere Flexibilität für diese Aufgaben erreicht werden. Jeder Speicherchip umfasst einen Rangauswahl-Umschalteabschnitt, der das separat übertragene Rangauswahlsignal empfängt und aus diesem Signalzustände decodiert, die dafür benutzt werden, auszuwählen, ob ein CAwD-Signalstrom an den eigenen Speicherkern gesendet werden soll und verarbeitet werden soll oder an den nächsten Speicherchip wieder angesteuert werden soll und ob ein Lesedatenstrom aus seinem eigenen Speicherkern oder aus einem Lesedateneingabeinterface genommen werder soll, damit es an den nächsten Speicherchip wieder angesteuert wird.

Beschreibung[de]

  • Priorität: USA 29. Juli 2005 11/193,184

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicherchip und auf ein Halbleiterspeichersystem, in welchem solche Halbleiterspeicherchips auf einem Speichermodul angeordnet sind und mit einem Speichercontroller in einer festgelegten Topologie verbunden sind.

Hintergrund

Jüngste Entwicklungen schneller Halbleiterspeicher werden zu Hochgeschwindigkeits-Signalübertragungsraten von beispielsweise bis zu 7 GBit/s führen. Diese hohen Signalübertragungsraten setzen gewissenhafte Designüberlegungen voraus in Bezug auf das Implementieren einer angemessenen Topologie und eine geeignete Methode des Zugriffs auf die Speicherchips auf dem Speichermodul eines Speichercontrollers.

Eine Loop-Forward- und eine sternförmige Topologie sind mögliche Lösungen der Anordnung von Speicherchips auf einem Speichermodul, wie etwa ein DIMM in Bezug auf die Verbindung mit dem Speichercontroller. In der Loop-Forward-Topologie sind die Speicherchips auf dem Speichermodul derart angeordnet, dass Befehls-/Adress-/Schreibdatenstrom (CAwD) und Lesedatenstrom (rD) separat übertragen werden. CAwD- und rD-Ströme werden in Form von Signal-Frames übertragen, die auf ein festgelegtes Übertragungsprotokoll basieren. Im Gegensatz zu anderen möglichen Architekturen sind Kollisionen zwischen CAwD und rD unter normalen Umständen nicht möglich. Mit jedem Befehl wird gewöhnlich auf einen von vier Speicherchips zur Datenverarbeitung zugegriffen und in der Loop-Forward-Architektur müssen drei von vier Speicherchips lediglich eine einfache Wiederansteuerung von CAwD und rD erfüllen, während in der sternförmigen Topologie die Wiederansteuerungsfunktion für CAwD und rD nur im Master-Speicherchip ausgeführt wird.

Um CAwD-Signal- und rD-Signalspuren zu separieren, wird diese Übertragung in einem Halbleiterspeichersystem, das in einer Loop-Forward-Topologie angeordnet ist, und das z.B. vier Speicherchips auf dem Speichermodul besitzt, in folgender Weise durchgeführt: Speichercontroller an den ersten Speicherchip, vom ersten Speicherchip an den zweiten Speicherchip, vom zweiten Speicherchip an den dritten Speicherchip und vom dritten Speicherchip an den vierten Speicherchip und von dort an den Speichercontroller (nur rD-Strom). In der sternförmigen Topologie sind die Speicherchips auf dem Speichermodul so angeordnet, dass der Speichercontroller nur mit einem Speicherchip direkt verbunden ist, nämlich dem Master-Speicherchip, und dieser Master-Chip ist mit einer Anzahl von Slave-Speicherchips sternförmig verbunden.

Bislang existiert ein Vorschlag, das Rangauswahl-Befehlssignal innerhalb eines protokollbasierten Frames auf dem regulären Befehls- und Datenstrom zu übertragen. Dies ist sehr unflexibel, da

  • (a) der erste Frame dekodiert werden muss, um die Rangauswahl-Information festzustellen, also welcher Speicherchip adressiert wird;
  • (b) auf Speicherchips kann nicht im Voraus für bestimmte Set-Up-Prozeduren zugegriffen werden;
  • (c) auf Speicherchips kann nicht unabhängig vom CAwD- und rD-Strom zugegriffen werden;
  • (d) Speicherchips müssen zwischen Wiederansteuerung und DRAM-Lese-/Schreibprozedur unterscheiden – mit einem Protokolleingebetteten, nicht separiertem Rangsignal, führt dies zu einem höheren logischen Aufwand;
  • (e) der Stromverbrauch ansteigt, da zum Dekodieren von Rangauswahlinformation Hauptblöcke in dem Speicherchip herangezogen werden müssen, selbst wenn nur eine Wiederansteuerung ausgeführt werden muss.

Folglich muss ohne ein separates Rangauswahlsignal viel Dekodierung durchgeführt werden, ob der Speicherchip, auf den gerade zugegriffen wird, wirklich derjenige ist, der für Datenverarbeitung adressiert ist. Dies bedeutet, dass das in drei Viertel aller Fälle unnötig ist, und somit könnte die Information mit einem separaten Rangauswahlsignal für die Dekodierung verfügbar sein.

Wesentlich mehr Flexibilität könnte erreicht werden, wenn ein Rangauswahlsignal nicht in dem protokollbasierten Frame eingebettet ist, sondern stattdessen separat übertragen wird und direkt von dem Speichercontroller mit dem Speichermodul verbunden ist, wobei separate Pins für dieses Rangsauswahlsignal verwendet werden.

Demzufolge gibt es einen Bedarf an der Bereitstellung einer Lösung, wie ein separates Rangauswahlsignal vom Speichercontroller an die Speicherchips übertragen werden kann, und in diesen dekodiert und verarbeitet werden kann.

Zusammenfassung

In einem Halbleiterspeichersystem mit einer Loop-Forward-Architektur (Vorwärtsschleifenarchitektur) werden die Befehls-, Adress- und Schreibdatenströme und der separate Lesedatenstrom in Form von protokollbasierten Frames vom/zum Speicherchip in der folgenden Reihenfolge übertragen: Speichercontroller zum ersten Speicherchip, zum zweiten Speicherchip, zum dritten Speicherchip und zum vierten Speicherchip, und der Lesedatenstrom wird vom vierten Speicherchip zum Speichercontroller übertragen. Mit jedem Befehl wird für die Datenverarbeitung für gewöhnlich auf einen von vier Speicherchips zugegriffen, während drei von vier Speicherchips lediglich ein einfaches Wiederansteuern von CAwD-Strom und Lesedatenstrom erfüllen müssen. Durch das separate Übertragen eines nicht im Frame eingebetteten Rangauswahlsignals von dem Speichercontroller an jeden Speicherchip kann eine viel größere Flexibilität für diese Aufgaben erreicht werden. Jeder Speicherchip umfasst einen Rangauswahl-Umschalteabschnitt, der das separat übertragene Rangauswahlsignal empfängt und aus diesem Signalzustände decodiert, die dafür benutzt werden, auszuwählen, ob ein CAwD-Signalstrom an den eigenen Speicherkern gesendet werden soll und verarbeitet werden soll oder an den nächsten Speicherchip wieder-angesteuert werden soll, und ob ein Lesedatenstrom aus seinem eigenen Speicherkern oder aus einem Lesedateneingangsinterface genommen werden soll, damit es an den nächsten Speicherchip wieder-angesteuert wird.

Kurzbeschreibung der Figuren

Die begleitenden Figuren sind beigefügt, um ein weitergehendes Verständnis der vorliegenden Erfindung zu ermöglichen und sind eingefügt in diese Beschreibung und stellen einen Teil von ihr dar. Die Figuren stellen die Ausführungsformen der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung der Erklärung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden bereitwillig gewürdigt, als sie besser verstanden werden im Bezug auf die folgende detaillierte Beschreibung. Die Elemente der Figuren stehen nicht notwendigerweise im gegenseitigen Größenverhältnis.

Die gleichen Referenzbezifferungen beschreiben die entsprechenden ähnlichen Teile.

1 ist ein funktionelles Blockdiagramm einer ersten Ausführungsform eines vorliegenden Halbleiterspeichersystems, dass in einer Loop-Forward-Architektur angeordnet ist.

2 ist ein funktionelles Blockdiagramm einer zweiten Ausführungsform des vorliegenden Halbleiterspeichersystems, dass in einer sternförmigen Topologie angeordnet ist.

3 stellt schematisch ein Blockdiagramm eines Rangauswahlumschalteabschnittes dar, dass angeordnet ist zum Generieren eines "Wieder-Ansteuerungs"-Signal für den CAwD-Strom und in einem vorliegenden Halbleiterchip implementiert ist.

4A stellt schematisch eine vereinfachte erste Ausführungsform eines Rangauswahlumschalteabschnitts für einen rD-Strom ohne Rangauswahldekodierung und -Umschalteabschnitt dar.

4B stellt schematisch eine bevorzugte Ausführungsform eines verbesserten Rangauswahlumschalteabschnitts für rD-Strom dar, mit einem Multiplexer, der durch das "Wieder-Ansteuerungs"-Signal gesteuert wird, welches vom Rangauswahlsignal dekodiert wird.

4C stellt schematisch ein Beispiel eines Rangauswahlumschalteabschnitts für den rD-Strom dar, in welchem ein Multiplexer von einem internen Steuersignal gesteuert wird.

5 stellt schematisch ein Blockdiagramm eines kompletten CAwD- und rD-Strom-Eingabe/Ausgabe-Abschnitts dar, welcher die Rangauswahlumschalteabschnitte für den CAwD-Strom, entsprechend 3, und für den rD-Strom entsprechend 4B kombiniert.

6 stellt schematisch ein Blockdiagramm eines erweiterten Rangauswahlumschalteabschnitts dar, welcher das Wieder-Ansteuerungs-Signal für eine einzelne CAwD-Spur generiert, mit Zwischenspeicherung (Buffering) des dekodierten Wieder-Ansteuerungssignal in einem Zwischenspeicher zum Ausgeben desselben an den Demultiplexer des Rangauswahlumschalteabschnitts zum geforderten Zeitpunkt.

7 stellt schematisch einen vollständigen CAwD- und rD-Strom-Eingabe/Ausgabe-Abschnitt dar, welcher die Rangauswahlumschalteabschnitte entsprechend 3 und 4C kombiniert, wobei der rD-Multiplexer von dem internen Steuersignal gesteuert wird.

8 stellt schematisch einen vollständigen CAwD- und rD-Strom-Eingabe/Ausgabe-Abschnitt dar, der nur in einen Slave-Speicherchip eines Speichersystems implementiert ist, welches in einer sternförmigen Topologie angeordnet ist, wobei der sekundäre Lesedaten-Interfaceabschnitt und der sekundäre Befehls-, Adress- und Schreibdateninterfaceabschnitt nicht verwendet werden.

9A zeigt Signalzeitdiagramme A-L der Ausbreitung eines Rangauswahlsignals, eines CAwD-Signals und eines rD-Signals des vorliegenden Halbleiterspeichersystems dar, welches in einer Loop-Forward-Architektur angeordnet ist, wobei aufeinanderfolgende Leseanfragen RD0-1-2-3 vom Speichercontroller herausgegeben werden.

In 9B sind Signalzeitdiagramme A-L abgebildet, welche die Signalausbreitung von Rangauswahl-, CAwD- und rD-Signalen auf aufeinander folgende Anfragen WR0-1-RD0-WR2-3 in dem vorliegenden Halbleiterspeichersystem zeigt, welches in einer Loop-Forward-Architektur angeordnet ist.

In 10A sind Signaltimingdiagramme A-I zum Vergleich mit den Signaldiagrammen A-L aus 9A auf der Basis eines vergleichenden Beispiels eines Halbleiterspeichersystems abgebildet, welches in einer Loop-Forward-Architektur angeordnet ist, wobei ein nicht separiertes Rangauswahlsignal im Protokoll eingebettet ist.

In 10B sind Signalzeitdiagramme A-I abgebildet, die mit Signaldiagrammen A-L in 9B auf der Basis eines vergleichenden Beispiels eines Halbleiterspeichersystems verglichen werden sollen, welches eine Loop-Forward-Architektur besitzt, in der ein nicht separiertes Rangauswahlsignal im Protokoll eingebettet ist.

In 11A sind Signalzeitdiagramme A-K abgebildet, welche die Ausbreitung des Rangauswahl-, CAwD- und rD-Signals zeigen, welche von dem Speichercontroller in dem vorliegenden Halbleiterspeichersystem mit einer sternförmigen Topologie auf aufeinanderfolgende Leseanfragen RD0-1-2-3 mit separiertem Rangauswahlsignal ausgegeben werden.

In 11B sind Signaltimingdiagramme A-K abgebildet, welche die Signalausbreitung der Rangauswahl-, CAwD- und rD-Signale in dem vorliegenden Halbleiterspeichermodul mit einer sternförmigen Topologie, auf aufeinanderfolgende Anfragen WR0-1-RD0-WR2-3 hin mit separatem Rangauswahlsignal zeigen.

In 12A sind Signaldiagramme A-H abgebildet, die mit denen aus 11A auf der Basis eines vergleichenden Beispiels eines Halbleiterspeichersystems mit einer sternförmigen Topologie verglichen werden sollen, in dem der Speichercontroller aufeinander folgende Leseanfragen RD0-1-2-3 ausgibt und das System ein in das Protokoll eingebettete Rangauswahlsignal besitzt.

In 12B sind Signaldiagramme A-H abgebildet, die mit denen aus 11B nach einem vergleichenden Beispiel eines Halbleiterspeichersystems mit einer sternförmigen Topologie verglichen werden sollen, in dem der Speichercontroller aufeinanderfolgende Anfragen WR1-0-RD0-WR2-3 ausgibt und das Rangauswahlsignal im Protokoll eingebettet ist.

Ausführliche Beschreibung

In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die beigefügten Zeichnungen, welche einen Teil von ihr bilden, und in denen durch bildliche Darstellung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht sind richtungsbeschreibende Ausdrücke wie „oben", „unten", „vorne", „hinten", „vorangehend", „nachfolgend" usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Vielzahl verschiedener Orientierungen angeordnet werden können, ist die richtungsgebende Terminologie zum Zwecke der Veranschaulichung verwendet und in keiner Weise beschränkend. Es sei verstanden, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Veränderungen durchgeführt werden können, ohne vom Zweck der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung sei demnach nicht beschränkend verstanden und der Zweck der vorliegenden Erfindung ist durch die angehängten Ansprüche definiert.

Die vorliegende Erfindung bietet einen Halbleiterspeicherchip, der Einrichtungen zum Dekodieren und Verarbeiten eines separaten Rangauswahlsignals umfasst, welches direkt von einem Speichercontroller übertragen wird und nicht in einem protokollbasierten Signalframe eingebettet ist, so dass ein sehr flexibler und schneller Zugriff auf den Speicherchip erreicht wird. Die Leistung bestimmter Operationen, z.B. Set-up-Operationen, Operationen zum Herunterfahren und Herauffahren der Leistung, bevor der eigentliche Befehls- und Datenstrom auf der Protokollbasis den Speicherchip erreicht hat, unabhängig vom Befehls- und Datenstrom, wird möglich sein. Eine Trennung zwischen Wiederansteuerungs- und tatsächlichen Datenverarbeitungsbefehlen im Speicherchip kann effizient durchgeführt werden, um unnötigen Verkehr auf den Spuren zu vermeiden, und damit gleichzeitige Wiederansteuerung möglich sein wird, während Datenverarbeitung in dem Halbleiterspeicherchip durchgeführt wird.

Die Erfindung bietet auch ein Halbleiterspeichersystem, welches einen Speichercontroller umfasst sowie eine Vielzahl der vorgeschlagenen Halbleiterspeicherchips, die auf einem Speichermodul angeordnet sind, und mit dem Speichercontroller in Form einer festgelegten Topologie verbunden sind.

Entsprechend einer ersten Ausführungsform bietet die vorliegende Erfindung einen Halbleiterspeicherchip mit einem Speicherkern und einem Speicherinterface, die funktionell mit dem Speicherkern verbunden sind, wobei das Speicherinterface folgendes umfasst:

  • – CAwD Eingangs- und Ausgangseinrichtungen, entsprechend angeordnet zum Empfangen über eine erste CAwD-Signalspur eines Befehls-, Adress- und Schreibdatenstroms in Form von Signalframes entsprechend einem festgelegten Protokoll, welcher von einem externen Speichercontroller angesteuert wird oder wieder angesteuert wird von einem oder mehreren vorangehenden Speicherchip(s) und zum Übertragen über eine zweite CAwD Signalspur eines Befehls-, Adress- und Schreibdatenstroms an einem oder mehreren Speicherchips, die in der Ausbreitungsrichtung des Befehls-, Adress- und Schreibdatenstroms nachfolgen;
  • – rD-Eingabe- und -Ausgabeeinrichtungen, die entsprechend zum Empfangen über eine erste rD-Signalspur eines Lesedatensignalstromes in Form von Signalframes entsprechend eines festgelegten Protokolls angeordnet sind, die von einem oder mehreren vorangehenden Speicherchip(s) herrühren oder von diesen wieder-angesteuert werden, und zum Übertragen eines Lesedatensignalstroms über eine zweite rD Signalspur, welcher von dem eigenen Speicherkern herrührt und/oder von einem oder mehreren in der Ausbreitungsrichtung des Lesedatenstroms vorangehenden Speicherchips herrührt, oder von diesen wieder angesteuert wird, entweder an den Speichercontroller oder an einen oder mehreren Speicherchips, die in der Ausbreitungsrichtung des Lesesignalstroms nachfolgen, und
  • – RS-Eingabeeinrichtungen, angeordnet für das Empfangen durch separate RS-Signalspur eines Rangauswahlsignals, das von den Speichercontroller generiert wird, und nicht in dem CAwD Signalframe eingebettet ist,
  • – einen Rangauswahlumschalteabschnitt mit einem RS Decoder zum decodieren von Signalzuständen des Rangauswahlsignals und
  • – eine CAwD Signalumschalteeinrichtung, gesteuert durch die decodierten Signalzustände des Rangauswahlsignals, das von dem RS Decoder bereit gestellt wird, so dass die CAwD Signalumschalteeinrichtung einen empfangenen Befehls-, Adress- und Schreibdatenstrom entweder an die CAwD Ausgabeeinrichtung des Speicherkerns oder an das Speicherinterface leitet oder einen Rechenstopp auslöst.

In bestehenden Halbleiterspeicherchips umfasst der Rangauswahlumschalteabschnitt weiterhin eine rD Signalumschalteeinrichtung, die durch einen decodierten Rangauswahlsignalzustand gesteuert wird, der von dem RS Decoder ausgegeben wird, und die angeordnet ist zum Auswählen zwischen einem Lesedatensignalstrom, der von dem eigenen Speicherkern herrührt und einem Lesedatensignalstrom, der an der rD Eingabeeinrichtung empfangen wird von dem einen oder mehreren vorangehenden Speicherchips entsprechend dem decodierten Rangauswahlsignalzustand und zum Leiten des ausgewählten Lesedatensignalstroms an die rD Ausgabeeinrichtung, um über die zweite rD Signalspur an den Speichercontroller oder an den einen oder mehreren nachfolgenden Speicherchip(s) ausgegeben zu werden.

In dem vorliegenden Halbleiterspeicherchip sowie in dem vorliegenden Halbleiterspeichersystem sind der Befehls-, Adress- und Schreibdatenstrom und der Lesedatensignalstrom serielle Signalströme, und

die CAwD-Eingabe- und Ausgabeeinrichtungen und die rD-Eingabe- und Ausgabeeinrichtungen sind entsprechend angepasst zum seriellen Eingeben/Ausgeben der Signalframes.

In einer Ausführungsform umfasst in dem vorliegenden Halbleiterspeicherchip das Speicherinterface weiterhin Registereinrichtungen zum Registrieren einer Speicherchipnummer, die in einer Setup-Prozedur von dem Speichercontroller über die erste CAwD-Signalspur an den Speicherchip gesendet wird, und der RS-Decoder ist angepasst zum Decodieren des Rangauswahlsignals entsprechend der registrierten Speicherchipnummer.

Entsprechend einem ersten Beispiel wird das Rangauswahlsignal durch den Speichercontroller ausgegeben und in den Speicherchip eingegeben als ein Signal, dass kurze Zeit vor der Herausgabe eines Schreib- und eines Lesebefehls durch den Speichercontroller beginnt, und eine Dauer von einem Schreibchercontroller beginnt, und eine Dauer von einem Schreib- oder Lesezyklus besitzt.

Entsprechend einem zweiten alternativen Beispiel wird das Rangauswahlsignal von dem Speichercontroller ausgegeben und in den Speicherchip als ein gepulstes Signal eingegeben, das kurze Zeit vor der Ausgabe eines Schreib- und Lesebefehls durch den Speichercontroller beginnt, und eine wesentlich kürzere Pulsweite besitzt, als die Dauer eines Schreib- oder Lesezyklus, und der RS Decoder umfasst Puffereinrichtungen zum unmittelbaren Speichern und Verzögern des decodierten gepulsten Rangauswahlsignals für eine festgelegte Zeitdauer.

In einer ersten bevorzugten Ausführungsform des vorliegenden Halbleiterspeicherchips kann das vorliegende Rangauswahlsignal von dem Speichercontroller an den Speicherchip als ein 2 Bit-Signal übertragen werden, und der RS Decoder ist angeordnet zum Decodieren des Rangauswahlsignals in drei verschiedene Zustände.

  • – Wieder-Ansteuerung,
  • – Verarbeitung,
  • – keine Operation,
und die decodierten Zustände werden als Kontrollsignale an die rD Signalumschalteeinrichtung bzw. die CAwD Signalumschalteeinrichtung bereit gestellt.

Entsprechend einem zweiten wesentlichen Aspekt und zum Lösen des obigen zweiten Problems bietet die vorliegende Erfindung ein Halbleiterspeichersystem, das einen Speichercontroller sowie eine Vielzahl der dargelegten Halbleiterspeicherchips umfasst, die zusammen mit den CAwD Signalspuren und den rD Signalspuren auf einem Speichermodul in einer festgelegten Topologie angeordnet sind.

Entsprechend einer ersten Ausführungsform des vorliegenden Halbleiterspeichersystems in Übereinstimmung mit dem obigen zweiten Aspekt ist eine erste CAwD-Signalspur in einer Punkt-Zu-Punkt-Kommunikation zwischen dem Speichercontroller und dem ersten Speicherchip auf dem Speichermodul verbunden und eine zweite rD-Signalspur ist in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip verbunden, und die festgelegte Topologie ist eine sternförmige Topologie, in der der erste Speicherchip ein dedizierter Master-Speicherchip ist, der folgendes umfasst

  • – erste Wieder-Ansteuerungseinrichtungen, angeordnet zum Wieder-Ansteuern empfangener Befehls-, Adress- und Schreibdatensignale, ausgestellt für die weiteren Speicherchips auf dem Speichermodul, und
  • – zweite Wieder-Ansteuerungseinrichtungen, angeordnet zum Wiederansteuern empfangener Lesedatensignale, die von einem oder mehreren des (der) weiteren Speicherchip(s) auf dem Speichermodul kommt, und ausgestellt ist (sind) für den Speichercontroller, wobei die weiteren Speicherchips Slave-Speicherchips ohne jegliche Wieder-Ansteuerungseinrichtung sind, und die erste und zweite Wieder-Ansteuerungsfunktion des Master-Speicherchips durch den Rangauswahlumschalteabschnitt den decodierten Rangauswahlsignalzuständen nach gesteuert werden.

Entsprechend einer zweiten Ausführungsform des vorliegenden Halbleiterspeichersystems in Übereinstimmung mit dem oben genannten zweiten Aspekt, ist eine erste CAwD-Signalspur in einer Punkt-Zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip auf dem Speichermodul verbunden, und eine zweite rD Signalspur ist in einer Punkt-Zu-Punkt-Verbindung zwischen dem Speichercontroller und dem letzten Speicherchip auf dem Speichermodul verbunden und dabei ist die festgelegte Topologie eine Loop-Forward-Topologie, in der alle Halbleiterspeicherchips die gleiche Hierarchie besitzen, der erste bis zum vorletzten Halbleiterspeicherchip haben erste Wieder-Ansteuerungseinrichtungen, angeordnet zum Wiederansteuern des Befehls-, Adress- und Schreibdatensignals und der zweite bis letzte Halbleiterspeicherchip haben zweite Wiederansteuerungseinrichtungen, angeordnet zum Wiederansteuern des Lesedatensignals, und die ersten und zweiten Wiederansteuerungseinrichtungen werden von dem Rangauswahlumschalteabschnitt je nach den decodierten Rangauswahlsignalzuständen gesteuert.

Die oben vorgeschlagene Implementierung eines separaten Rangauswahlsignals in dem vorliegenden Halbleiterspeicherchip sowie in dem vorliegenden Halbleiterspeichersystem ermöglichen die folgenden vorteilhaften Eigenschaften:

  • (a) Flexibilität zum Ausführen von Set-up-Ooperationen im Voraus,
  • (b) Flexibilität zum Ausführen bestimmter Operationen, unabhängig vom Befehlsdatenstrom;
  • (c) Ermöglichung von effektiven Leistungsreduktionstechniken durch separate Informationsübertragung;
  • (d) Effiziente Separation zwischen Wieder-Ansteuerungs- und Realdatenverarbeitungsbefehlen in den Speicherchips, wodurch der Verkehr auf der Spur reduziert wird;
  • (e) Ausführung gleichzeitiger Wieder-Ansteuerungen während in der selben Zeit eine Datenverarbeitung in einem bestimmten Speicherchip stattfindet.

Das Blockdiagramm in 1 zeigt eine erste bevorzugte Ausführungsform eines vorliegenden Halbleiterspeichersystems, wobei eine Vielzahl von Halbleiterspeicherchips M0-M3 auf einem Speichermodul MM1 in einer Loop-Forward-Architektur angeordnet sind. Eine erste CAwD-Signalspur verbindet den ersten Speicherchip M0 auf dem Speichermodul MM1 mit dem Speichercontroller MC in einer Punkt-zu-Punkt-Weise und eine zweite rD Signalspur verbindet den letzten Speicherchip M3 in einer Punkt-zu-Punkt-Weise mit dem Speichercontroller MC.

Weiterhin sind die Speicherchips M0-M3 auf dem Speichermodul MM1 zwischenverbunden durch erste und zweite CAwD Signalspuren, jede zum Empfangen eines Befehls-, Adress- und Schreibdatensignalstroms, der aus dem Speichercontroller MC hervorgeht und wieder-angesteuert wird von einem oder mehreren vorangehenden Speicherchip(s) und zum Übertragen eines Befehls-, Adress- und Schreibdatenstroms an einen oder mehreren Speicherchips, die in der Ausbreitungsrichtung des Befehls-, Adress- und Schreibdatenstroms CAwD (von links nach rechts) nachfolgt, und weiterhin durch erste und zweite rD Signalspuren, jede zum Empfangen eines Lesedatensignalstroms, der hervorgeht oder wieder-angesteuert wird von einem oder mehreren vorangehenden Speicherchip(s) und zum Übertragen eines Lesedatensignalstroms, der von dem eigenen Speicherkern hervorgeht und/oder wieder angesteuert wird von einem oder mehreren, in der Ausbreitungsrichtung des Lesesignalstroms vorangehenden Speicherchip(s) entweder an den Speichercontroller MC oder an einen oder mehreren, in der Ausbreitungsrichtung des Lesesignalstroms RD nachfolgenden Speicherchip(s) (ebenfalls von links nach rechts).

Weiterhin verbindet in dem vorliegenden Speichersystem, dass in 1 abgebildet ist, eine separate RS Signalspur den Speichercontroller MC mit der Vielzahl von Speicherchips M0-M3 auf dem Speichermodul MM1 zur Übertragung eines separaten Rangausweissignals RS von dem Speichercontroller MC an einen Rangauswahlumschalteabschnitt (nicht abgebildet in 1), der in jedem der Halbleiterspeicherchips M0-M3 auf dem Speichermodul MM1 enthalten ist.

In dieser Loop-Forward-Architektur nach 1 werden die Befehls-, Adress- und Schreibdatensignalströme CAwD und Lesedatenströme rD separat von MC nach M0, von M0 nach M1, von M1 nach M2, von M2 nach M3 und den Lesedatenstrom rD betreffend von M3 an den Speichercontroller MC übertragen.

Beide Signalströme fließen in derselben Richtung und dadurch sind Kollisionen zwischen CAwD und rD unter normalen Umständen nicht möglich. Die separate Übertragung des Rangauswahlsignals RS über die separate RS Signalspur bietet eine hohe Flexibilität, was die Aufgaben jedes Speicherchips M0-M3 betrifft.

Wie dargelegt werden die CAwD Signale und die rD Signale als serielle Signale in Form von Signalframes auf der Basis eines festgelegten Protokolls übertragen. Eine theoretisch mögliche Lösung nach der das Rangauswahlsignal ebenfalls in das Protokoll eingebettet ist, würde sehr unflexibel sein und viel Überhang produzieren, was Operationen des Speicherchips und Stromverbrauch betrifft. Mit einem in das Protokoll eingebetteten Rangauswahlsignal muss viel Decodierung durchgeführt werden, ob der Speicherchip, auf den aktuell zugegriffen wird, wirklich derjenige ist, der für die Datenverarbeitung adressiert wurde, das bedeutet im Falle eines Speichermoduls MM1, dass vier Speicherchips trägt, dies in drei Vierteln aller Fälle unnötig ist. Mit einem separaten Rangauswahlsignal, wie in der vorliegenden Erfindung vorgeschlagen, ist die Information vor dem Decodieren zugänglich.

Es wird angemerkt, dass in dem vorliegenden Halbleiterspeichersystem, das in 1 abgebildet ist, die CAwD Signale durch die CAwD-Signalspuren übertragen werden, welche z.B. eine 6 × 2 Busbreite besitzen, die rD-Signale werden durch die rD Signalspuren übertragen, die z.B. eine 8 × 2 Busbreite besitzen, und das Rangauswahlsignal wird durch eine RS Signalspur übertragen, die z.B. eine 2 × 2 oder 3 × 2 Busbreite besitzt. In diesem Beispiel wird RS auch als differenziell angenommen. Jedoch soll verstanden werden, dass die Busbreite dieser Signalspuren lediglich Beispiele sind und dass für das Rangauswahlsignal eine beliebige Busbreite möglich ist, wobei die Busbreite von der zu übertragenden Informationsmenge abhängig ist. Jedoch sollten zwei oder drei Bit genug sein.

Wie oben dargelegt besitzt das Speichermodul MM1 eine Anzahl von Speicherchips, die in einer aufeinanderfolgenden Weise angeordnet sind. Die Nr. vier dieser Ausführungsform ist nur ein Beispiel. Auf MM1 wird von MC zugegriffen, wobei der CAwD-Bus Befehls-, Adress- und Schreibdaten in einem protokollbasierten Frame bereitstellt. Jeder Speicherchip M0-M3 hat fünf Interfaceabschnitte, welche den CAwD-Eingabe- und Ausgabeeinrichtungen repräsentieren, bzw. den rD-Eingabe- und Ausgabe-Einrichtungen und die RS-Eingabeeinrichtungen entsprechen:

  • – prd (Primäres Lesedateninterface), z.B. rD Eingabeeinrichtungen zum Eingeben von Lesedaten, also rD Signalstrom;
  • – srd (Sekundäres Lesedateninterface), z.B. rD Ausgabeeinrichtungen zum Ausgeben von Lesedaten, also rD Strom;
  • – pcaw (Primäres Befehls-, Adress- und Schreibdateninterface), z.B. CAwD Eingabeeinrichtungen zum Eingeben des CAwD Stroms;
  • – scaw (Sekundäres Befehls-, Adress- und Schreibdateninterface), z.B. CAwD Ausgabeeinrichtungen zum Ausgeben des CAwD Stroms, und
  • – rs (Rangauswahlsignalinterface), also RS Eingabeeinrichtungen zum Eingeben des Rangauswahlsignals RS.

Das Blockdiagramm aus 2 zeigt eine zweite Ausführungsform eines Halbleiterspeichersystems, wobei die Speicherchips M0*, M1, M2, M3 auf einem Speichermodul MM2 angeordnet sind und mit einem Speichercontroller MC in einer sternförmigen Topologie verbunden sind. In dieser sternförmigen Topologie ist der Speichercontroller MC mit dem ersten Speicherchip M0* in einer Punkt-zu-Punkt-Weise durch eine erste CAwD Signalspur verbunden, zum Übertragen eines Befehls-, Adress- und Schreibdatenstroms an den ersten Halbleiterspeicherchip M0*, der ein Master-Speicherchip ist, und dieser Master-Speicherchip M0* ist durch weitere CAwD-Signalspuren mit einer Anzahl, in diesem Beispiel 3, Slave-Speicherchips M1, M2 und M3 verbunden. Ebenfalls in dieser Ausführungsform ist die Anzahl von vier Speicherchips auf dem Speichermodul nur ein Beispiel und die Anzahl der Speicherchips auf dem Speichermodul MM2 kann von vier verschieden sein.

Wie das in der Loop-Forward-Topologie angeordnete Halbleiterspeichersystem, das oben beschrieben und in 1 dargestellt ist, besitzt jeder Speicherchip M0*, M1 bis M3 in der sternförmigen Topologie nach 2 fünf Interfaceabschnitte, nämlich den primären Lesedateninterfaceabschnitt (die rD-Eingabeeinrichtung) prd, den sekundären Lesedateninterfaceabschnitt (die rD-Ausgabeeinrichtung) srd, den primären Befehls-, Adress- und Schreibdateninterfaceabschnitt (die CAwD-Eingabeeinrichtung) pcaw, den sekundären Befehls-, Adress- und Schreibdateninterfaceabschnitt (die CAwD-Ausgabeeinrichtung) scaw sowie den Rangauswahlinterfaceabschnitt (die rs Eingabeeinrichtung) rs. Wie oben erwähnt, sind CAwD Signalströme und rD Signalströme protokollbasiert und das Rangauswahlsignal RS wird separat an alle Speicherchips M0*, M1, M2, M3 übertragen und nicht in den protokollbasierten CAwD-Frame eingebettet. Nur der Master-Speicherchip M0* verwendet alle fünf Interfaceabschnitte und die Slave-Speicherchips M1-M3 abschnitte und die Slave-Speicherchips M1-M3 verwenden nur drei der Interfaceabschnitte, nämlich den sekundären Lesedateninterfaceabschnitt srd zum Ausgeben von Lesedaten, den primären Befehls-, Adress- und Schreibdateninterfaceabschnitt pcaw zur Eingabe des CAwD-Stroms sowie den Rangauswahlinterfaceabschnitt rs.

Der Master-Speicherchip M0* führt sowohl Datenverarbeitungs- als auch Wiederansteuerungshandlungen durch. Jedoch führen die Slave-Speicherchips M0-M3 lediglich Datenverarbeitungshandlungen durch. Wiederansteuerungsmechanismen von pcaw, scaw, prd und srd Interfaceabschnitten arbeiten unabhängig.

Für ein einfaches Verständnis und als Beispiel wird angenommen, dass in dem Speichersystem in 2 der CAwD Strom 6 × 2 differenzielle Spuren verwendet, der rD Strom 8 × 2 differentielle Spuren separat verwendet, die RS Signalspur eine 2(3 × 2) differentielle Spur verwendet.

Im folgenden werden funktionelle und strukturelle Eigenschaften von Implementierungsbeispielen des Rangauswahlsignals in den Halbleiterspeicherchip diskutiert, zunächst für die erste bevorzugte Ausführungsform eines Halbleiterspeichersystems, das in einer Loop-Forward-Architektur entsprechend 1 angeordnet ist, und anschließend für die zweite bevorzugte Ausführungsform eines Halbleiterspeichersystems, das in einer sternförmigen Topologie entsprechend 2 angeordnet ist.

I. Loop-Forward-Architektur

Das Rangauswahlsignal RS wird in dem rs Interfaceabschnitt des Speicherchips zu einem "Wieder-Ansteuerung" genannten Signal decodiert, wobei die Nummer der Speicherchips berücksichtigt wird. Jeder Speicherchip auf dem Speichermodul MM1 hat seine individuelle Nummer. Das bedeutet, dass ein RS-Decoder in dem Rangauswahlinterfaceabschnitt während einer Setup-Prozedur konfiguriert werden muss, entsprechend einer Nummer der Speicherchips auf dem Speichermodul. Für jede CAwD-Spur muss ein Demultiplexer – gesteuert durch das Wiederansteuerungssignal "Wieder-Ansteuerung" – eingerichtet sein. Für "Wieder-Ansteuerung"=ein werden die CAwD-Signale an den nächsten Speicherchip übertragen und für "Wieder-Ansteuerung"=aus, werden die CAwD-Signale in den Chip geleitet, zum Decodieren und zum Durchführen bestimmter Befehle wie "Lesen" oder "Schreiben", und für "Wieder-Ansteuerung"=keine Operation besteht kein Handlungsbedarf.

Grundsätzlich ist für den rD Strom ein Rangauswahlsignal nicht nötig, da rD Ströme, die von verschiedenen DRAMs herausgegeben werden, nicht kollidieren können. Unter Signalvollständigkeitsüberlegungen ist es jedoch vorteilhaft, auch das Wieder-Ansteuerungssignal zum Multiplexen zwischen rD Strömen zu verwenden -von dem eigenen Speicherkern oder von einem anderen Speicherchip kommend und hier lediglich wieder angesteuert. Andernfalls würden zwei Busse (rD von dem Speicherkern und Eingabe rD_i) auf dem selben einfachen Bus ansteuern.

Für Leseanfragen ist eine andere Signalhandhabung nötig, falls ein solcher Multiplexer für rD Ströme eingesetzt wird, da weitere CAwD von dem Speichercontroller MC gesendet worden sein werden, das Rangauswahlsignal RS muss kurze Zeit bevor die Lesedaten von dem Speicherkern bereit gestellt werden wiederholt werden, um diesen bestimmten Speicherchip in einen Modus „Wieder-Ansteuerung"=aus zurückzusetzen.

Die Loop-Forward-Architektur, in der das Rangauswahlsignal RS separat von dem Speichercontroller an die Speicherchips auf dem Speichermodul MM1 übertragen wird, bietet in Verbindung mit den zuletzt genannten Voraussetzungen:

  • (a) Flexibilität für Setup-Operationen im Voraus;
  • (b) Flexibilität zum Ausführen bestimmter Operationen, unabhängig vom Befehlsdatenstrom;
  • (c) ermöglicht effektive Leistungsreduktionstechniken aufgrund separater Informationsübertragung;
  • (d) erlaubt ein effizientes Trennen von Wieder-Ansteuerung und Realdatenverarbeitungskommandos in den Speicherchips und vermeidet somit Verkehr auf Spuren, und
  • (e) ermöglicht ein gleichzeitiges Wieder-Ansteuern, während Datenverarbeitung in einem bestimmten Speicherchip ausgeführt wird.

Für die folgenden Beispiele der Implementierung wird immer vorausgesetzt, dass eine (kurze) Zeit bevor der CAwD Strom bei dem ersten Speicherchip ankommt, ein Rangauswahlsignal an die Speicherchips bereitgestellt wird, um die Decoder einzurichten. Ohne diese Voraussetzung, wenn beispielsweise zwei Rangauswahlsignale ausgesendet werden, bevor ein CAwD ausgesendet wird, ist es nötig, das Rangauswahlsignal in einem Puffer zwischenzuspeichern, wie unten beschrieben wird.

Es wird ebenfalls angenommen, dass jeder Speicherchip seine Nummer in der Kette von Speicherchips auf dem Speichermodul MM1 kennt. Das bedeutet, dass ein bestimmter Wieder-Ansteuerungsspeicherchip weiß, ob er sich vor oder nach dem Speicherchip befindet, auf den zugegriffen wird. Darüberhinaus kann mit dieser Information über die Speicherchipnummer der Multiplexer/Demultiplexer, der durch das Signal "Wieder-Ansteuerung" gesteuert wird, in drei Modi betrieben werden:

  • – Wieder-Ansteuerung,
  • – Verarbeitung,
  • – keine Operation (dies könnte bedeuten, den Ausgang auf einen erdfreien Hochimpedanzstatus zu setzen).

Für einen einzelnen Speicherchip sind vier verschiedene Fälle von Rangauswahlsignalen in Verbindung mit einem CAwD/rD Strom möglich:

  • 1. CAwD-Wieder-Ansteuerung,
  • 2. an den Speicherkern gesendetes CAwD,
  • 3. rD-Wiederansteuerung,
  • 4. von dem Speicherkern gesendetes rD.

Die folgende Tabelle 1 erklärt das Auftreten dieser möglichen Aktionen unter Betrachtung der DRAM Anordnung:

Es wird nicht definiert, wie viel Information mit dem Rangauswahlsignal bereit gestellt wird, d.h. auch, dass die Busbreite der Rangauswahlsignalspur noch nicht festgelegt ist. Der einfachste Fall ist, nur die Nummer des Speicherchips zu liefern, auf den zugegriffen wird. Dies repräsentiert ein Wiederansteuerungsbefehl an drei von vier Speicherchips und einen Verarbeitungsbefehl an den Speicherchip, auf den zugegriffen wird, wenn vier Speicherchips auf dem Speichermodul sind.

Die folgende Tabelle 2 erklärt die Demultiplexer/Multiplexer-Zustände für die CAwD Signalspuren und rD Signalspuren, unter Betrachtung des Ortes der Speicherchips.

Es sei erwähnt, dass die vorliegende Erfindung auf Basis der generellen Systemvoraussetzungen oben, lediglich verallgemeinerte Funktionen des Rangauswahldecoders bietet. Die detaillierte Schaltkreisstruktur eines solchen Decoders würde von der Breite der Rangauswahlsignalspur abhängen, der Art des Konfigurationssignals und/oder der Art (gepulst oder kontinuierlich) des Rangauswahlsignals.

Die angefügte 3 zeigt eine Implementierung eines Rangauswahlumschalteabschnitts für CAwD Signale in den Speicherchips M0-M3.

"Rang_Auswahl_i" des RS Interfaceabschnitts wird von dem rs-Decoder zu dem Signal "Wieder-Ansteuerung" decodiert. Der RS-Decoder empfängt weiterhin das Konfigurationssignal "Konfiguration Speicherchipnummer". Das Signal "Wieder-Ansteuerung", das die decodierten Zustände von "Rang_Auswahl_i" darstellt, steuert einen 1-2-Demultiplexer 1-2-DEMUX, welcher auswählt, ob die Eingabe CAwD_i vom pcaw an den Speicherkern KERN übertragen werden soll, oder als CAwD_o über den scaw-Interfaceabschnitt als eine einfache Wiederansteuerungshandlung ausgegeben werden soll, oder ob einfach nichts zu tun ist (gilt für Speicherchips hinter dem Speicherchip, der aktuelle Datenverarbeitung betreibt).

4A zeigt eine mögliche Implementierung eines Rangauswahlumschalteabschnitts für rd Signale in dem Speicherchip. Ein Multiplexer wird hier nicht verwendet, da kein Risiko einer Kollision besteht. Deshalb ist die Wiederholung des Rangauswahlsignals, wenn Daten aus dem Speicherkern kommen, hier nicht nötig. Jedoch, wie oben erwähnt, liegt ein Nachteil dieses Ansatzes in der Entstehung von Signalvollständigkeitsproblemen beim Verbinden zweier Busse miteinander ohne Umschalter. Daraus folgt, dass ein Quellbus stets auf den hohen Impedanzzustand umgeschaltet sein muss. Jedoch liegt ein Vorteil dieses Ansatzes darin, dass ein wiederholtes Rangauswahlsignal (erstes Rangauswahlsignal, bevor CAwD an den Speicherkern gesendet wird und zweites Rangauswahlsignal, bevor rD Strom von dem Speicherkern ausgesendet wird) nicht nötig ist.

4B zeigt eine Implementierung des Rangauswahlumschalteabschnitts für rD Signale eines Speicherchips, der einen Multiplexer 2-1MUX einsetzt, der durch das "Wieder-Ansteuerung"-Signal gesteuert wird, das von dem RS-Decoder aus dem Eingangsrangauswahlsignal Rang_Signal_i decodiert wird, gesteuert ist. Die Multiplexerschaltung 2-1MUX wählt aus, ob ein rD-Signal vom KERN an den Speichercontroller MC gesendet werden soll, oder ob ein rD_i Eingabesignal von prd, das von einem vorangehenden Speicherchip kommt, an den Speichercontroller MC wieder-angesteuert werden soll, oder ob einfach nichts zu tun ist, für den Fall eines Speicherchips vor demjenigen, auf den zugegriffen wird. Wie vorher erklärt, muss das Rangauswahlsignal für Leseanfragen wiederholt werden, bevor der rD-Strom von dem Speicherkern aus gesendet wird.

4C zeigt ein weiteres Beispiel einer Implementierung des Rangauswahlumschalteabschnitts für rD-Signale, die einen 2-1-Multiplexer 2-1MUX einsetzt, der von einem internen Kontrollsignal gesteuert wird.

5 zeigt einen vollständigen CAwD- und rD-Strom-Eingabe/Ausgabe-Abschnitt, der eine Kombination des Rangauswahlumschalteabschnitts für die CAwD-Signale entsprechend 3 umfasst, sowie den Rangauswahlumschalteabschnitt für die rD-Signale entsprechend 4B. Für die rD-Stromauswahl wird der 2-1MUX eingesetzt. CAwD- und rD-Signalströme werden hier mit verschiedenen Wiederansteuerungssignalen "Wieder-Ansteuerung" und "Wieder-Ansteuerung2" ausgewählt, basierend auf den decodierten Zuständen von "Rang_Auswahl_i", wie durch den RS-Decoder auf der Basis eines Konfigurationssignals Konfig.Sp.ChipNummer decodiert. Der CAwD- und rD-Strom-Eingabe/Ausgabe-Abschnitt, wie in 5 dargestellt, repräsentiert nur eine Möglichkeit der Implementierung. Es wird auch möglich sein, zwei verschiedene Rangauswahlsignale "Rang_Auswahl_i" von rs für rD bzw. CAwD zu benutzen.

Für bestimmte Zugriffsalgorithmen des Speichercontrollers MC sollte es möglich sein, dass beide Umschalteabschnitte für die rD-Signale und die CAwD-Signale ein einziges Wieder-Ansteuerungssignal teilen. Wie zuvor erwähnt, hängen die Details der Implementierung des Rangauswahlumschalteabschnitts von der Anzahl an Rangauswahlpins und dem Verhalten des Speichercontrollers ab.

Basierend auf der Definition von Form, Dauer, Busbreite und Phasenbeziehung des Rangauswahlsignals, sind verschiedene Strukturen des Rangauswahlumschalteabschnitts möglich. Es könnte notwendig sein, Rangauswahlsignale bis zum Auftreten des nächsten CAwD-Stroms zwischenzuspeichern. Bei einer aufeinander folgenden Reihenfolge von beiden, nämlich Rangauswahl- und rD-/CAwD-Strömen, kann dies durch eine Pufferschaltung durchgeführt werden, welche z.B. eine FIFO-Einheit sein kann.

6 zeigt ein Beispiel für eine einzelne CAwD- Spur. Hier wird vorausgesetzt, dass das Rangauswahlsignal gepulst ist, was zu einem Wieder-Ansteuerungssignal (Wiederansteuerung(t=0)) führt, das eine Pulsform besitzt. Mit dieser Pulsform kann die Wieder-Ansteuerung (t=0) in einem Pufferschaltkreis BUF gespeichert werden. Um den Pufferschaltkreis BUF auszulesen, ist ein weiteres Signal nötig. Dies kann z.B. dadurch gelöst werden, dass zwei aufeinander folgende Bits einer bestimmten CAwD-Spur benutzt werden, wodurch eine Signalform wie oben gezeigt entsteht. Jedoch muss dies in der Protokolldefinition eingeschlossen sein. Verschiedene Kontrollsignalzusammensetzungen scheinen möglich zu sein. Generell sind zu einem späteren Zeitpunkt ein Kontrollsignal zum Speichern der Wieder-Ansteuerung (t=0) in dem Pufferschaltkreis BUF und ein Kontrollsignal zum Auslesen des Wieder-Ansteuerungssignals von dem Pufferschaltkreis BUF als eine "Wieder-Ansteuerung"-(t=n)-Signal nötig.

7 zeigt ein weiteres Beispiel einer Implementierung des Rangauswahlumschalteabschnitts, sowohl für den CAwD-Signalstrom als auch den rD-Signalstrom, wo der rD-Multiplexer 2-1MUX durch ein internes Kontrollsignal gesteuert wird. Hier sind die Rangauswahlumschalteabschnitte aus den 3 und 4C kombiniert.

Unter der Annahme, dass ein Rangauswahlumschalteabschnitt der vorliegenden Erfindung separate Rangauswahlsignale für die CAwD-Signale und die rD-Signale benutzt, erklären die Signalzeitdiagramme A-L der 9A und 9B den Spurverkehr auf einer CAwD-Spur und einer rD-Spur der ersten bevorzugten Ausführungsform eines Halbleiterspeichersystems, das in der Loop-Forward-Architektur entsprechend 1 angeordnet ist. 9A gibt ein Beispiel für aufeinander folgende Leseanfragen RD0, RD1, RD2 und RD3 und 9B gibt ein Beispiel für aufeinander folgende Anfragen WR0, WR1, RD0, WR2 und WR3. In 9A zeigen die Linien A und B das Rangauswahlsignal rscawd für den CAwD-Signalstrom bzw. ein separates Rangauswahlsignal RSrD für den rD-Signalstrom, das intern generiert sein kann oder vom Speichercontroller bereit gestellt werden kann; die Linien C-G zeigen die Ausbreitung der Leseanfragen RD0-RD3 und die Linien H-L zeigen die Ausbreitung der Lesedatensignale RD0 bis RD3 und ihre Eingabe in den Speichercontroller MC.

Ebenso zeigen die Linien A und B von 9B die Herausgabe der Rangauswahlsignale RSCAwD für die CAwD-Einheit und RSrD für die rD-Einheit für aufeinander folgende Anfragen WR0, WR1, RD0, WR2 und WR3 (Linien C-G des Signaldiagramms von 9B) und die Linien H-L die Ausbreitung des Lesedatensignals RD0 von dem Speicherchip M0, bis es am Speichercontroller MC ankommt.

Als ein vergleichendes Beispiel zum Vergleich mit 9B zeigen die Linien A-I von 10A entsprechend die Ausbreitung der aufeinander folgenden Leseanfragen rd0, rd1, rd2, rd3 (Linien a bis e) und Linien F-I die Ausbreitung der Lesedaten RD0, RD1, RD2 und RD3 in einem Halbleiterspeichersystem mit einer Loop-Forward-Architektur, in der ein Rangauswahlsignal nicht separiert ist, also im Protokoll eingebettet ist.

Weiterhin zeigen die Linien A-I von 10B als ein vergleichendes Beispiel die Ausbreitung von aufeinander folgenden Anfragen WR0, WR1, RD0, WR2 und WR3 (Linien A-E) und die Linien F-I die Ausbreitung der Lesedaten RD0 in ein Halbleiterspeichersystem mit einer Loop-Forward-Architektur, wenn das Rangauswahlsignal nicht separat übertragen wird, also im Protokoll eingebettet ist. Die Linien A-I von 10B sollen entsprechend mit den Linien C-L von 9B verglichen werden.

Das Vorangehende beschrieb eine bevorzugte Ausführungsform und Variationen einer Speicherchipimplementierung eines separaten Rangauswahlsignals, das separiert ist von den protokollbasierten CAwD- und rD-Strömen in Halbleiterspeicherchips einer ersten bevorzugten Ausführungsform eines Halbleiterspeichersystems, das in einer Loop-Forward-Architektur angeordnet ist (1).

II. Implementierung eines separaten Rangauswahlsignals in ein Halbleiterspeichersystem mit einer sternförmigen Topologie

Für die folgenden Implementierungsbeispiele des separaten Rangauswahlsignals in den Speicherchips eines Halbleiterspeichersystems, dass in einer sternförmigen Topologie angeordnet ist (2), wird stets angenommen, dass eine (kurze) Zeit bevor der CAwD-Strom an den ersten (Master-) Speicherchip M0* ankommt, ein Rangauswahlsignal rs an diesen Master-Speicherchip M0* bereit gestellt wird, um den RS-Decoder einzurichten.

Es wird ebenso angenommen, dass jeder Speicherchip seine Nummer auf dem Speichermodul MM2 kennt. Dies bedeutet, dass ein bestimmter Speicherchip weiß, ob er der Master M0* oder ein Slave-Speicherchip M1, M2 oder M3 ist. Darüber hinaus können mit dieser Information Multiplexer und Demultiplexer in drei Modi betrieben werden, die durch das "Wieder-Ansteuerung"-Signal gesteuert werden:

  • 1. Wieder-Ansteuerung (nur Master),
  • 2. Verarbeitung (Master und Slave),
  • 3. keine Operation (dies könnte bedeuten, die Ausgänge auf einen erdfreien Hochimpedanzstatus zu setzen; nur Slave).

Soweit ist nicht definiert, wieviel Information mit einem Rangauswahlsignal bereitgestellt wird, dies bedeutet, dass auch die Busbreite der Rangauswahlspur nicht definiert ist. Der einfachste Fall ist es, nur die Nummer des Speicherchips, auf den zugegriffen wird, zu liefern. Die repräsentiert einen Wiederansteuerungsbefehl an drei von vier Speicherchips und ein Verarbeitungsbefehl an den Speicherchip, auf den zugegriffen wird.

Die folgende Tabelle 3 erklärt die Zustände der Multiplexer/Demultiplexer für den CAwD- und rD-Bus unter Berücksichtigung des Ortes des Speicherchips.

Ebenso ist es in diesem Fall nicht möglich, ein detailliertes Schaltdiagramm des Rangauswahldecoders zu bieten, da es von der Breite des Rangauswahlbusses abhängt, von der Art des Konfigurationssignales oder der Art des Rangauswahlsignals.

Der Rangauswahlumschalteabschnitt für die CAwD-Einheit für den Master-DRAM ist vorzugsweise in der gleichen Art implementiert, wie dies oben erklärt ist und in 3 abgebildet ist. In dieser Implementierung des Schaltkreises wird das Rangauswahlsignal Rang_Auswahl_i, das von dem Rangauswahlinterfaceabschnitt rs eingegeben wird, von dem RS-Decoder in das Signal "Wieder-Ansteuerung" decodiert. Letzteres steuert den 1-2-Demultiplexer 1-2DEMUX. 1-2DEMUX wählt aus, ob das CAwD-Signal CAwD_i, das von dem Interfaceabschnitt pcaw eingegeben wird, an den KERN des Speicherchips übertragen werden soll, oder ob es als einfacher Wiederansteuerungsabschnitt als CAwD_o über den scaw-Interfaceabschnitt an den nächsten Speicherchip ausgegeben werden soll, oder ob einfach nichts zu tun ist (für Speicherchips hinter dem aktuell verarbeitenden Speicherchip).

Der Rangauswahlumschalteabschnitt für die CAwD-Einheit eines Slave-Speicherchips kann auf die Implementierung gemäß 3 basieren, die oben beschrieben wird, mit dem einzigen Unterschied, dass der Rangauswahlumschalteabschnitt für den CAwD-Signalstrom eines Slave-Speicherchips nicht den Ausgangspfad vom 1-2DEMUX beinhaltet, also den CAwD_o zu scaw-Interfaceabschnitt, da der scaw-Interfaceabschnitt eines Slave-Speicherchips nicht benutzt wird und deshalb nicht nötig ist.

Im letzteren Fall decodiert der RS-Decoder das eingegebene Rangauswahlsignal Rang_Auswahl_i zu einem Einzelbitsignal, das "Verarbeitungs-Stopp" genannt wird. Dieses "Verarbeitungs-stopp" Signal steuert den 1-2DEMUX, der auswählt, ob das CAwD-Signal an den KERN-Speicher übertragen werden soll, oder ob keine Verarbeitung nötig ist. Diese Implementierung unterscheidet sich von der in dem Master-Speicherchip, aber beide können Ähnlichkeit erlangen, indem die Konfigurationsbits gesetzt werden und der 1-2DEMUX in geeigneter Weise designt wird, unter Berücksichtigung der fehlenden CAwD_o Ausgaben.

Ein Beispiel der Implementierung des Rangauswahlumschalteabschnittes für den rD-Signalstrom innerhalb des Master-Speicherchips M0* ist identisch mit dem in 4A gezeigten, und hat die gleichen Vorteile und Nachteile wie oben bezüglich 4A erklärt.

Eine verbesserte Implementierung des Rangauswahlumschalteabschnittes für den rD-Signalstrom eines Master-Speicherchips M0* setzt einen Multiplexer ein, der durch das "Wieder-Ansteuerung"-Signal gesteuert wird. Dieser Teil des Schaltkreises des Rangauswahlumschalteabschnittes ist funktionell und strukturell identisch mit dem oben erklärten und in 4B dargestellten.

Eine Implementierung des Rangauswahlumschalteabschnittes für den rD-Signalstrom des Master-Speicherchips kann die gleichen baulichen und funktionellen Eigenschaften haben, wie in 4C gezeigt, die für die erste bevorzugte Ausführungsform des Halbleiterspeichersystems mit der Loop-Forward-Architektur beschrieben sind.

Eine weitere mögliche Implementierung des Rangauswahlumschalteabschnittes für den rD-Signalstrom des Slave-Speicherchips benötigt im Gegensatz zu der in dem Master-Speicherchip M0* keine Umschalteeinheit; die einzige Aufgabe ist das Aussenden von Lesedaten.

Der gesamte CAwD- und rD-Stom-Eingabe/Ausgabe-Abschnitt mit Rangauswahlumschaltung für den Master-Speicherchip M0* wird durch 5 dargestellt, die oben für die erste bevorzugte Ausführungsform des Halbleiterspeichersystems, das eine Loop-Forward-Architektur besitzt, erklärt ist. Oben wurde auch erklärt, dass 5 eine Kombination des Rangauswahlumschalteabschnittes entsprechend den 3 und 4B darstellt. Für die rD-Lesedatenstromauswahl wird 2-1MUX Multiplexer eingesetzt. Hier werden auch CAwD- und rD-Signalströme mit verschieden Wieder-Ansteuerungssignalen gesteuert, nämlich "Wieder-Ansteuerung" bzw. "Wieder-Ansteuerung2". Wie oben erwähnt, scheinen zwei Rangauswahlsignale, jeweils für rD-Datenstromauswahl und CAwD-Auswahl, möglich zu sein. Wie bereits erklärt, hängen die Details der Implementierung von der Anzahl der Rangauswahlpins und dem Speichercontrollerverhalten ab.

8 stellt einen kompletten CAwD- und rD-Strom-Eingabe/Ausgabe-Abschnitt mit Rangauswahlumschaltung in jedem Slave-Speicherchip M1-M3 dar. Die Verschaltung stellt eine vereinfachte Verschaltung von der in dem Masterspeicherchip M0* (vgl. 5) dar.

In 8 ist ein Rangauswahlumschalten nur für den CAwD-Signalstrom und nicht für den rD-Signalstrom implementiert, da in den Slave-Speicherchips rD-Signale immer von dem KERN kommen, und den Master-Speicherchip M0* gesteuert werden. Grundsätzlich ist es vorzuziehen, Master- und Slave-Speicherchips mit gleicher Verschaltungsproduktion und Entwicklungsauflagen zu haben. Als Ergebnis werden Multiplexer, Demultiplexer und Decoder einige Verbesserung in der Verschaltung des Master-Speicherchips benötigen, damit sie auch in dem Slave-Speicherchip benutzt werden zu können (z.B. Pins zum Vornehmen einer Voreinstellung zum Einstellen von Master oder Slave). Dennoch wird die prinzipielle Funktion unverändert bleiben.

Zum besseren Verständnis der Funktion des Rangauswahlumschalteabschnittes, das in dem Master-Speicherchip M0* und den Slave-Speicherchips M1-M3 implementiert ist, zeigen die Linien A-K der 11A bzw. 11B den Spurverkehr, also die Signalausbreitung der Rangauswahlsignale, der CAwD-Signale und der Lesedatensignale RD für ein Beispiel aufeinander folgender Leseanfragen RD0, RD1, RD2 und RD3 mit einem separaten Rangauswahlsignal (11A) und als Beispiel für aufeinander folgende Anfragen WR0, WR1, WR0, WR2 und WR3 mit einem separaten Rangauswahlsignal (11B) in einem Halbleiterspeichersystem, das eine sternförmige Topologie besitzt, wie in 2 dargestellt.

Als vergleichende Beispiele, zeigen Linien A-H der 12A bzw. 12B den Spurverkehr eines Beispiels mit aufeinander folgenden Leseanfragen RD0, RD1, RD2 und RD3 und aufeinander folgender Anfragen WR0, WR1, RD0, WR2 und WR3 in einem vergleichenden Beispiel eines Halbleiterspeichersystems mit nicht separiertem, also ins Protokoll eingebetteten Rangauswahlsignal, wobei das System in einer sternförmigen Topologie angeordnet ist. Der Spurverkehr, der in 12A dargestellt ist, soll mit dem in 11A dargestellten verglichen werden, und der Spurverkehr, der in 12B dargestellt ist, soll mit dem in 11B gezeigten verglichen werden.

Die obige Beschreibung beschreibt Beispiele und Ausführungsformen einer Implementierung eines separaten Rangauswahlsignals in Halbleiterspeicherchips zweier bevorzugter Ausführungsformen eines Halbleiterspeichersystems, wobei eines in einer Loop-Forward-Architektur angeordnet ist und in 1 dargestellt ist, und das andere in einer sternförmigen Topologie angeordnet ist, und in 2 abgebildet ist. Zusätzlich zu den erklärten Loop-Forward- und sternförmigen Topologien, sind andere Topologien möglicherweise in der Lage, auch ein separates Rangauswahlsignal zu besitzen. Mit dieser Separation des Rangauswahlsignals von dem protokollbasierten CAwD-Frame und der direkten Verbindung von dem Speichercontroller zu dem DIMM, der separate Pins für dieses Rangauswahlsignal verwendet, kann wesentlich mehr Flexibilität durch die bevorzugten Ausführungsformen des vorliegenden Halbleiterspeichersystems erzielt werden. Das bedeutet, dass die vorliegende Erfindung, angewandt auf die erste und zweite bevorzugte Ausführungsform eines Halbleiterspeichersystems, folgende Vorteile hat.

  • (a) Flexibilität zum Durchführen von Setup-Operationen des Speicherchips durch den Speichercontroller im Vorraus;
  • (b) Flexibilität zum Durchführen bestimmter Operationen, unabhängig von Befehls- und Datenstrom;
  • (c) Möglichkeit effektiver Leistungsreduktionstechniken durch die separate Informationsübertragung;
  • (d) effizientes Unterscheiden zwischen Wieder-Ansteuerungs- und Realdatenverarbeitungsbefehlen in den Speicherchips und dadurch Reduktion von Verkehr auf den Signalübertragungsspuren, und
  • (e) Möglichkeit von gleichzeitigem Wieder-Ansteuern, während Datenverarbeitung in einem bestimmten Speicherchip durchgeführt wird.

Die vorliegende Erfindung kann auf schnelle Halbleiterspeicher zukünftigen Designs angewendet werden, z.B. DRAM Chips.

Obwohl hier spezifische Ausführungsformen abgebildet und beschrieben sind, wird es durch gewöhnliche Fachkenntnisse ersichtlich sein, dass eine Vielzahl von alternativen und/oder gleichwertigen Implementierungen die spezifischen Ausführungsformen, die gezeigt und beschrieben sind, zu ersetzen, ohne von dem Zweck der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der spezifischen Ausführungsformen, die hier diskutiert sind, abdecken. Daher soll diese Erfindung lediglich durch die Ansprüche und ihre Entsprechungen beschränkt sein.

Liste der Referenzzeichen

  • M0, M0*, M1, M2, M3
    Speicherchips
    MM1, MM2
    Speichermodul
    MC
    Speichercontroller
    RS
    Rangauswahlsignal
    CAwD
    Befehls-, Adress und Schreibdatenstrom
    rD
    Lesedatenstrom
    prd
    primärer Lesedateninterfaceabschnitt
    srd
    sekundärer Lesedateninterfaceabschnitt
    pcaw
    primärer Befehls-, Adress- und LesedatenstrominterfaceAbschnitt
    scaw
    sekundärer Befehls-, Adress- und LesedatenstrominterfaceAbschnitt
    rs
    Rangauswahlinterfaceabschnitt
    CAwD_i
    CAwD-Eingabe
    CAwD_o
    CAwD-Ausgabe
    KERN
    Speicherkern
    „Wieder-Ansteuerung"
    Wieder-Ansteuerungs-Signal
    Rechenstopp
    Rechenstoppsignal
    Rang_Auswahl_i
    Rangauswahleingabesignal
    rD_i
    Lesedateneingabe
    rD_o
    Lesedatenausgabe
    1-2DEMUX
    Demultiplexer
    2-1MUX
    Multiplexer


Anspruch[de]
Ein Halbleiterspeichersystem mit einer Loop-Forward-Architektur, einem Befehls-, Adress- und Schreibdatenstrom und dem separaten Lesedatenstrom in Form von protokollbasierten Frames, die an/von Speicherchips in der folgenden Reihenfolge übertragen werden: Speichercontroller an einen ersten Speicherchip, an einen zweiten Speicherchip, an einen dritten Speicherchip und an einen vierten Speicherchip und der Lesedatenstrom wird von dem vierten Speicherchip an den Speichercontroller übermittelt, wobei das Halbleiterspeichersystem folgendes umfasst:

jeder der Halbleiterchips umfasst einen Rangauswahlumschalteabschnitt; und

mit jedem Befehl wird zur Datenverarbeitung auf einen von vier Speicherchips zugegriffen, während drei von vier Speicherchips lediglich eine einfache Wieder-Ansteuerung des Befehls-/Adress-/Schreibdatenstroms und Lesedatenstroms erfüllen müssen; und

ein nicht in dem Frame eingebettetes Rangauswahlsignal von dem Speichercontroller, das an jeden Speicherchip an dem Rangauswahlumschalteabschnitt übertragen wird, der das separat übertragene Rangauswahlsignal empfängt und daraus Signalzustände decodiert, welche dafür benutzt werden, auszuwählen, ob ein Befehls-/Adress-/Schreibdatenstrom-Signalstrom an einen eigenen Speicherkern gesendet werden soll, oder an einen nächsten Speicherchip wieder-angesteuert werden soll.
Das Speichersystem aus Anspruch 1, wobei jeder Speicher konfiguriert ist, zu bestimmen, ob ein Lesedatenstrom von seinem Speicherkern genommen werden soll oder von einem Lesedateneingabeinterface, um an den nächsten Speicherchip wieder-angesteuert zu werden. Ein Halbleiterspeicherchip mit einem Speicherkern und einem Speicherinterface, das operationell mit dem Speicherkern verbunden ist, wobei das Speicherinterface folgendes umfasst:

eine Rangauswahleingabeeinrichtung, angeordnet für das Empfangen eines Rangauswahlsignals über eine separate Rangauswahlsignalspur, welches von einem Speichercontroller generiert wurde und nicht in einem Befehls-/Adress-/Schreibdatenstrom-Signalframe eingebettet ist;

ein Rangauswahl-Umschaltabschnitt mit einem 0Rangauswahldecoder für das Decodieren von Signalzuständen des Rangauswahlsignals; und

eine Befehls-/Adress-/Schreibdatenstrom-Signalumschalteinrichtung, die von den decodierten Signalzuständen des Rangauswahlsignals angesteuert wird, das vom Rangauswahldecoder geliefert wird, so dass die Befehls-/Adress- /Schreibdatenstrom-Signalumschalteinrichtung einen empfangenen Befehls-, Adress- und Schreibdatenstrom entweder an den Speicherkern oder an die Befehls-/Adress-/Schreibdatenstrom-Ausgabeeinrichtung des Speicherinterfaces leitet oder ein Rechenende bewirkt wird.
Der Halbleiterspeicherchip nach Anspruch 1, der weiterhin folgendes umfasst:

Befehls-/Adress-/Schreibdatenstrom-Eingabe- und Ausgabeeinrichtungen, die jeweils zum Empfangen eines Befehls-, Adress- und Schreibdatenstroms in Form von Signalframes entsprechend einem festgelegten Protokoll, über eine erste Befehls-/Adress-/Schreibdatenstrom-Signalspur, welcher von einem externen Speichercontroller angesteuert wird oder von einem oder mehreren vorhergehenden Speicherchip(s) wiederangesteuert wird, sowie zur Übertragung eines Befehls-/Adress- /Schreibdatenstroms über eine zweite Befehls-/Adress- /Schreibdatenstrom-Signalspur an einen oder mehrere in der Ausbreitungsrichtung des Befehls-, Adress- und Schreibdatenstroms folgende(n) Speicherchip(s);

eine Lesedatenstrom-Eingabe- und Ausgabeeinrichtung, entsprechend angeordnet zum Empfangen eines Lesedatensignalstroms in Form von Signalframes entsprechend einem festgelegten Protokoll und herrührend oder wieder-angesteuert von einem oder mehreren vorhergehenden Speicherchip(s) über eine erste Lesedatenstrom-Signalspur, und zum Übertragen über eine zweite Lesedatenstrom-Signalspur eines Lesedatensignalstroms, herrührend von dem eigenen Speicherkern und/oder herrührend oder wiederangesteuert von einem oder mehreren Speicherchips, die in der Ausbreitungsrichtung des Lesesignalstroms entweder dem Speichercontroller oder einem oder mehreren in der Ausbreitungsrichtung des Lesesignalstroms nachfolgenden Speicherchips nachfolgen.
Der Halbleiterspeicherchip nach Anspruch 4, wobei der Rangauswahlumschalteabschnitt weiterhin eine Lesedatenstromsignal-Umschalteeinrichtung umfasst, welche durch einen decodierten Rangauswahlsignalzustand gesteuert wird, der von dem Rangauswahldecoder herausgegeben wird, und der angeordnet ist für das Auswählen zwischen einem Lesedatensignalstrom, der von dem eigenen Speicherkern herrührt und einem Lesedatensignalstrom, der an der Lesedatenstromeingabeeinrichtung von dem einen oder mehreren nachfolgenden Speicherchips entsprechend dem decodierten Rangauswahlsignalstatus empfangen wird und zum Leiten des ausgewählten Lesedatensignalstroms an die Lesedatenstrom-Ausgabeeinrichtung, um über die zweite Lesedatenstrom-Signalspur an den Speichercontroller oder an den einen oder die mehreren nachfolgenden Speicherchips ausgegeben zu werden. Der Halbleiterspeicherchip nach Anspruch 4, wobei der Befehls-, Adress- und Schreibdatenstrom ein serieller Signalstrom ist; und die Befehls-/Adress-/Schreibdatenstrom-Eingabe- und Ausgabeeinrichtungen entsprechend zum seriellen Eingeben/Ausgeben der Signalframes angepasst sind. Der Halbleiterspeicherchip nach Anspruch 4, wobei der Lesedatensignalstrom ein serieller Datenstrom ist; und die Lesedatenstrom-Eingabe- und Ausgabeeinrichtungen entsprechend zum seriellen Eingeben/Ausgeben der Signalframes angepasst sind. Der Halbleiterspeicherchip nach Anspruch 4, wobei das Speicherinterface weiterhin Registereinrichtungen zum Registrieren einer in einer Set-up-Prozedur von dem Speichercontroller über die erste Befehls-/Adress-/Schreibdatenstrom-Signalspur an den Speicherchip gesendeten Speicherchipnummer umfasst; und der Rangauswahldecoder angepasst ist zum Decodieren des Rangauswahlsignals entsprechend der registrierten Speicherchipnummer. Der Halbleiterspeicherchip nach Anspruch 4, wobei das Rangauswahlsignal von dem Speichercontroller herausgegeben wird und an den Speicherchip eingegeben wird als ein Signal, das einen kurze Zeit vor der Herausgabe eines Schreib- und eines Lesebefehls von dem Speichercontroller beginnt und eine Dauer von einem Schreib- oder Lesezyklus hat. Der Halbleiterspeicherchip nach Anspruch 4, wobei das Rangauswahlsignal von dem Speichercontroller ausgegeben wird und an den Speicherchip eingegeben wird als ein gepulstes Signal, das eine kurze Zeit vor der Herausgabe eines Schreib- und Lesebefehls von dem Speichercontroller beginnt und eine wesentlich kürzere Pulsweite hat als die Dauer eines Schreib- oder Lesezyklus; und der Rangauswahldecoder Puffereinrichtungen zur Zwischenspeicherung und Verzögerung des decodierten gepulsten Rangauswahlsignals für eine festgelegte Zeitdauer umfasst. Der Halbleiterspeicherchip nach Anspruch 4, wobei das Rangauswahlsignal von dem Speichercontroller herausgegeben wird als ein zwei-Bit-Signal, und der Rangauswahldecoder angeordnet ist zum Decodieren des Rangauswahlsignals in drei verschiedene Zustände:

wieder-ansteuern;

verarbeiten;

keine Operation; und

die decodierten Zustände als Kontrollsignale von den Lesedatenstrom-Signalumschalteeinrichtungen bzw. den Befehls- /Adress-/Schreibdatenstrom-Signalumschalteeinrichtungen bereitgestellt werden.
Ein Halbleiterspeichersystem, das folgendes umfasst:

einen Speichercontroller; und

eine Vielzahl von Halbleiterspeicherchips nach Anspruch 3, die zusammen mit den Befehls-/Adress-/Schreibdatenstrom-Signalspuren und den Lesedatenstrom-Signalspuren auf einem Speichermodul in einer festgelegten Topologie angeordnet sind.
Ein Halbleiterspeichersystem, das folgendes umfasst:

einen Speichercontroller; und

eine Vielzahl von Halbleiterspeicherchips nach Anspruch 5, die zusammen mit den Befehls-/Adress-/Schreibdatenstrom-Signalspuren und den Lesedatenstrom-Signalspuren auf einem Speichermodul in einer festgelegten Topologie angeordnet sind.
Das Halbleiterspeichersystem nach Anspruch 12, wobei eine erste Befehls-/Adress-/Schreibdatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip auf dem Speichermodul verbunden ist; und

eine zweite Lesedatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip verbunden ist; und

die festgelegte Topologie eine sternförmige Topologie ist, in welcher der erste Speicherchip ein dedizierter Master-Speicherchip ist, der folgendes besitzt:

erste Wieder-Ansteuerungseinrichtungen, angeordnet zum Wiederansteuern empfangener Befehls-, Adress- und Schreibdatensignals für den (die) weiteren Speicherchip(s) auf dem Speichermodul; und

zweite Wieder-Ansteuerungseinrichtungen, angeordnet zum Wiederansteuern empfangener Lesedatensignale, die von einem oder mehreren der weiteren Speicherchips auf dem Speichermodul kommen und für den Speichercontroller bestimmt sind, wobei die weiteren Speicherchips Slave-Speicherchips ohne jegliche Wieder-Ansteuerungsfunktion sind und die ersten und zweiten Wieder-Ansteuerungseinrichtungen des Master-Speicherchips über den Rangauswahlumschalteabschnitt auf Basis der decodierten Rangauswahlsignalzustände gesteuert sind.
Das Halbleiterspeichersystem nach Anspruch 10, wobei eine erste Befehls-/Adress-/Schreibdatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip auf dem Speichermodul verbunden ist; und

eine zweite Lesedatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip verbunden ist; und

die festgelegte Topologie eine sternförmige Topologie ist, in welcher der erste Speicherchip ein dedizierter Master-Speicherchip ist, der folgendes besitzt:

erste Wieder-Ansteuerungseinrichtungen, angeordnet zum Wiederansteuern empfangener Befehls-, Adress- und Schreibdatensignale für die weiteren Speicherchips auf dem Speichermodul; und

zweite Wieder-Ansteuerungseinrichtungen, die angeordnet sind zum Wiederansteuern empfangener Lesedatensignale, die von einem oder mehreren der weiteren Speicherchips auf dem Speichermodul kommen und für den Speichercontroller bestimmt sind, wobei die weiteren Speicherchips Slave-Speicherchips ohne jegliche Wieder-Ansteuerungsfunktion sind, und die ersten und zweiten Wieder-Ansteuerungseinrichtungen des Master-Speicherchips von dem Rangauswahlumschaltegebiet auf der Basis der decodierten Rangauswahlsignalzustände gesteuert sind.
Das Halbleiterspeichersystem nach Anspruch 12, wobei eine erste Befehls-/Adress-/Schreibdatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip auf dem Speichermodul verbunden ist, und eine zweite Lesedatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem letzten Speicherchip auf dem Speichermodul verbunden ist; und

wobei die festgelegte Topologie eine Loop-Forward-Topologie ist, in der alle Halbleiterspeicherchips die gleiche Rangordnung besitzen, wobei der erste bis letzte mit Ausnahme von einem Halbleiterspeicherchip erste Wieder-Ansteuerungseinrichtungen umfassen, die angeordnet sind zum Wiederansteuern von Befehls-, Adress- und Schreibdatensignalen, und der zweite bis letzte Halbleiterspeicherchip zweite Wieder-Ansteuerungseinrichtungen umfassen, die angeordnet sind zum Wiederansteuern von Lesedatensignalen; und

die ersten und zweiten Wieder-Ansteuerungseinrichtungen von dem Rangauswahlumschaltegebiet auf Basis der decodierten Rangauswahlsignalzustände gesteuert sind.
Das Halbleiterspeichersystem nach Anspruch 13, wobei eine erste Befehls-/Adress-/Schreibdatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem ersten Speicherchip auf dem Speichermodul verbunden ist, und eine zweite Lesedatenstrom-Signalspur in einer Punkt-zu-Punkt-Verbindung zwischen dem Speichercontroller und dem letzen Speicherchip auf dem Speichermodul verbunden ist; und

wobei die festgelegte Topologie eine Loop-Forward-Topologie ist, in welcher alle Halbleiterspeicherchips die gleiche Rangordnung besitzen, wobei der erste bis letzte mit Ausnahme von einem Speicherchip erste Wieder-Ansteuerungseinrichtungen besitzen, angeordnet zum Wiederansteuern von Befehls-, Adress- und Schreibdatensignalen und der zweite bis letzte Halbleiterspeicherchip zweite Wieder-Ansteuerungseinrichtungen besitzen, angeordnet zum Wiederansteuern von Lesedatensignalen; und

die ersten und zweiten Wieder-Ansteuerungseinrichtungen durch den Rangauswahlumschalteabschnitt auf Basis der decodierten Rangauswahlsignalzustände gesteuert sind.
Das Halbleiterspeichersystem nach Anspruch 12, wobei der Befehls-, Adress- und Schreibdatenstrom ein serieller Signalstrom ist, und die Befehls-/Adress-/Schreibdatenstrom-Eingabe- und Ausgabeeinrichtungen zum seriellen Eingeben/Ausgeben der Signalframes angepasst sind. Das Halbleiterspeichersystem nach Anspruch 12, wobei der Lesedatensignalstrom ein serieller Strom ist; und die Lesedatenstrom-Eingabe- und Ausgabeeinrichtungen zum seriellen Eingeben/Ausgeben der Signalframes angepasst sind. Ein Halbleiterspeicherchip, der einen Speicherkern und ein Speicherinterface umfasst, das operationell mit dem Speicherkern verbunden ist, wobei das Speicherinterface folgendes umfasst:

eine Rangauswahl-Eingabeeinrichtung, die angeordnet ist zum Empfangen eines Rangauswahlsignals über eine separate RS Signalspur, das von einem Speichercontroller generiert wurde und nicht in einen Befehls-/Adress-/Schreibdatenstrom-Signalframe eingebettet ist;

einen Rangauswahlumschalteabschnitt, der einen Rangauswahldecoder zum Decodieren von Signalzuständen des Rangauswahlsignals umfasst; und

Einrichtungen zum Umschalten eines Befehls-/Adress- /Schreibdatenstromsignals, das durch die decodierten Signalzustände des von dem Rangauswahldecoder bereitgestellten Rangauswahlsignals gesteuert ist, so dass die Befehls-/Adress- /Schreibdatenstrom-Signalumschalteeinrichtung einen empfangenen Befehls-, Adress- und Schreibdatenstrom entweder an den Speicherkern oder an die Befehls-/Adress-/Schreibdatenstrom-Ausgabeeinrichtung des Speicherinterfaces leitet oder einen Rechenstopp auslöst.






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