Warning: fopen(111data/log202004022007.log): failed to open stream: No space left on device in /home/pde321/public_html/header.php on line 107

Warning: flock() expects parameter 1 to be resource, boolean given in /home/pde321/public_html/header.php on line 108

Warning: fclose() expects parameter 1 to be resource, boolean given in /home/pde321/public_html/header.php on line 113
Verfahren zur Abstimmung eines spannungsgesteuerten Oszillators - Dokument DE60124050T2
 
PatentDe  


Dokumentenidentifikation DE60124050T2 29.03.2007
EP-Veröffentlichungsnummer 0001189351
Titel Verfahren zur Abstimmung eines spannungsgesteuerten Oszillators
Anmelder Texas Instruments Inc., Dallas, Tex., US
Erfinder FRIDI, Ahmed R., Dallas, TX 75081, US;
BELLAOUAR, Abdellatif, Dallas, TX 75243, US;
EMBABI, Sherif, Plano, TX 75025, US
Vertreter Prinz und Partner GbR, 80335 München
DE-Aktenzeichen 60124050
Vertragsstaaten AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE, TR
Sprache des Dokument EN
EP-Anmeldetag 17.08.2001
EP-Aktenzeichen 010003887
EP-Offenlegungsdatum 20.03.2002
EP date of grant 25.10.2006
Veröffentlichungstag im Patentblatt 29.03.2007
IPC-Hauptklasse H03L 7/10(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse H03L 7/099(2006.01)A, L, I, 20051017, B, H, EP   H03L 7/00(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
TECHNISCHES GEBIET DER ERFINDUNG

Diese Erfindung betrifft allgemein das Gebiet der Elektronik und insbesondere Phasenregelkreise.

BESCHREIBUNG DES STANDS DER TECHNIK

Bei gerade aufkommenden drahtlosen Kommunikationssystemen in der Art des Breitband-Codegetrenntlage-Vielfachzugriffs (Wideband Code Division Multiple Access – WCDMA) der dritten Generation, des allgemeinen Datenpaket-Funkdiensts (General Packet Radio Services – GPRS) und des globalen Systems für Mobilkommunikation (Global System of Mobile Communications – GSM) usw. machen die Anforderungen eines geringen Kanalabstands und schneller Synchronisationszeiten das Entwickeln eines Phasenregelkreis-(PLL)-Entwurfs immer schwieriger. Bei einem herkömmlichen PLL werden kurze Synchronisationszeiten und ein kleiner Kanalabstand gewöhnlich unter Verwendung eines Bruchzahl-N-PLLs, der eine höhere Referenz-Vergleichsfrequenz ermöglicht, und einer größeren Schleifenfilter-Bandbreite erreicht. Eine Bruchzahl-N-PLL-Implementation weist jedoch einige Beschränkungen auf, weil sie Bruchzahl-Störungen herbeiführt, die die mögliche Breite des Schleifenfilters begrenzen und daher auch die Gesamtsynchronisationszeit begrenzen.

Bei diesen neuen drahtlosen Anwendungen kann ein PLL auch eine hohe Verstärkung benötigen, um eine Temperaturdrift zu kompensieren, welche das Phasenrauschen und Störniveaus des Gesamtentwurfs beeinträchtigen und beeinflussen. Angesichts der erwähnten Probleme besteht auf dem Fachgebiet ein Bedarf an einem PLL mit geringen Störungen, der sehr schnelle Synchronisationszeiten erreichen kann. Es wäre auch vorteilhaft, einen PLL bereitzustellen, der keine Ladungspumpen benötigt und keine Bruchzahl-Störungen erzeugt.

In US-A-5 262 957 ist ein RF-Spektrumanalysator beschrieben, welcher eine PLL-Frequenzsynthesizeranordnung aufweist, die einen VCO nur während der Kalibrierung steuert, um Kalibrierwerte zum Steuern eines Digital-Analog-Wandlers abzuleiten. Während des Normalbetriebs wird der VCO in einer Konfiguration mit offenem Regelkreis unter Verwendung solcher Kalibrierwerte durch Software gesteuert, wodurch nahezu die Genauigkeit des Betriebs bei geschlossenem Regelkreis erreicht wird.

KURZBESCHREIBUNG DER ZEICHNUNG

Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende detaillierte Beschreibung bestimmter erläuternder Ausführungsformen und ihrer Merkmale und Aspekte in Bezug auf die Figuren der anliegenden Zeichnung Bezug genommen, welche nur als Beispiel dienen:

1 zeigt ein Blockdiagramm eines Phasenregelkreises, bei dem eine SAR-Abstimmungstechnik gemäß der Erfindung verwendet wird.

2 zeigt einen PLL, bei dem eine Interpolationsabstimmungstechnik gemäß einer anderen Ausführungsform der Erfindung verwendet wird.

3 zeigt einen PLL, bei dem eine Hybridabstimmungstechnik gemäß einer anderen Ausführungsform der Erfindung verwendet wird.

4 zeigt ein Zeitablaufdiagramm gemäß der Erfindung.

5 zeigt ein Diagramm der Frequenz in Abhängigkeit von der Spannung während der Grobabstimmungsstufe gemäß der Erfindung.

6 zeigt ein Beispiel der Anzahl der bei Verwendung der SAR-Technik erforderlichen Abstimmungszyklen.

7 zeigt ein Zeitablaufdiagramm für die SAR-Technik.

8 zeigt ein Zeitablaufdiagramm, in dem dargestellt ist, wann der VCO-Code unter Verwendung der SAR-Technik inkrementiert bzw. dekrementiert wird.

9 zeigt ein Blockdiagramm einer 7-Bit-SAR-Zelle, die mit der vorliegenden Erfindung verwendet werden kann.

10 zeigt ein Blockdiagramm einer SAR/VCO-Zeitsteuereinrichtung und eines Flankendetektors gemäß der vorliegenden Erfindung.

11 zeigt ein Zeitablaufdiagramm, in dem die Beziehung zwischen einigen der verschiedenen Signalleitungen in der SAR/VCO-Zeitsteuereinrichtung aus 10 dargestellt ist.

12 zeigt eine Graphik, welche hervorhebt, wie die Referenzspannung eine Funktion der Temperatur ist und welche die Beziehung zwischen der Frequenz und der Spannung gemäß der Erfindung darstellt.

DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN

Wenngleich die Beschreibung mit Ansprüchen schließt, welche die Merkmale der Erfindung definieren, die als neu angesehen werden, wird angenommen, dass die Erfindung besser anhand der folgenden Beschreibung in Zusammenhang mit den Figuren der Zeichnung, worin gleiche Bezugszahlen übernommen werden, verstanden werden wird.

Das vorgeschlagene Schema nutzt einen vollständig integrierten PLL, der in einem Kalibrierungsschritt eines spannungsgesteuerten Oszillators (VCO) die VCO-Frequenz so dicht wie möglich an die gewünschte Synchronisationsfrequenz in einer Konfiguration mit offenem Regelkreis bringen kann, bevor zugelassen wird, dass der Kreis in einer Konfiguration mit geschlossenem Regelkreis die Endabstimmung des VCOs dynamisch erreicht. Eine neue Abstimmschaltung ermöglicht es innerhalb von vier Zyklen, den VCO bis innerhalb einiger Megahertz (MHz) von dem gewünschten Kanal zu bringen, während jeglicher Nichtlinearität oder jeglichem Temperaturdrift des VCOs Rechnung getragen wird.

Bei dem neuen Entwurf sind typischerweise nur 10 Mikrosekunden (&mgr;s) erforderlich, um eine Grobabstimmung zu erreichen, während weitere 60 bis 70 &mgr;s erforderlich sind, um den PLL-Synchronisationsprozess dann mit einer Vergleichsfrequenz von lediglich 200 Hz abzuschließen. Die Verwendung eines Ganzzahl-PLLs unter Verwendung der vorliegenden Erfindung ist in Bezug auf die Synchronisationszeit keine Beschränkung mehr und hat den Vorteil, dass er ein besseres Störungsverhalten als andere Bruchzahl-N-PLL-Implementationen aufweist.

Bei der in 3 dargestellten bevorzugten PLL-Ausführungsform werden die digitalen VCO-Grobabstimmungscode-Bits durch Vergleichen einer N-Teilerausgabe mit einem festen Zeitgebertakt gesetzt und korrigiert. Am Ende jedes Zeitgeberzyklus wird der Inhalt des N-Teilers verwendet, um den nächsten VCO-Grobabstimmungscode festzulegen. Der erste Kalibrierzyklus beruht auf einem linearen Interpolationsprinzip zum Festlegen der 4 höchstwertigen Bits (MSBs) des VCO-Codes. Der erste Kalibrierzyklus beruht auf einem linearen Interpolationsprinzip zum Festlegen der 4 MSBs des VCO-Codes. Jedes der restlichen 3 niedrigstwertigen Bits (LSBs) wird dann unter Verwendung eines 3-Bit-Registers zur schrittweisen Näherung (SAR), das einen vollständigen Taktzyklus für jedes Bit benötigt, gesetzt. Die Verwendung eines SARs in der zweiten Phase ermöglicht es, dass der PLL jegliche Nichtlinearitäten im VCO überwindet, und sie garantiert eine viel genauere Abstimmung.

Der Synchronisationsprozess im PLL ist in zwei Phasen unterteilt, nämlich eine Phase bei offenem Regelkreis und eine Phase bei geschlossenem Regelkreis. Sobald ein neuer Kanal durch die den PLL verwendende Vorrichtung ausgewählt wird (beispielsweise ein Mobiltelefon usw.), öffnet ein Steuersignal (CLK_B) in der Art eines Kanalschaltsignals 108 in 1 den Kreis über einen Schalter (SW1) 110 und legt die Analogsteuerleitung des VCOs über einen zweiten Schalter (SW2) 112 auf eine Referenzspannung. Diese Phase bei offenem Regelkreis durchläuft zwei Schritte:

Schritt 1). Es wird der optimale digitale VCO-Code gefunden, der die VCO-Frequenz so weit wie möglich an die gewünschte Synchronisationsfrequenz (beispielsweise innerhalb einiger Megahertz) annähert. Die Abstimmung kann unter Verwendung von drei Implementationen vorgenommen werden. In 1 ist ein PLL 100 dargestellt, bei dem eine SAR-Abstimmungsimplementation verwendet wird, welche ein binärer Suchalgorithmus gemäß der einen Ausführungsform der Erfindung ist. In 2 ist ein PLL 200 dargestellt, bei dem eine interpolierende Abstimmungsimplementation gemäß einer anderen Ausführungsform der Erfindung verwendet wird. Demgegenüber ist in 3 ein PLL 300 dargestellt, bei dem ein Hybridabstimmungsschema verwendet wird, welches sowohl das SAR als auch Interpolationstechniken verwendet, um gemäß einer weiteren Ausführungsform der Erfindung eine robustere optimale Implementation zu erzielen. Eine detailliertere Erklärung dieser drei verschiedenen PLL-Konfigurationen wird später gegeben.

Schritt 2). Nachdem Schritt 1 ausgeführt wurde und bevor der Kreis geschlossen wird, ist eine Phasenabstimmung zwischen PD_R 114 und PD_V 116 erforderlich. Falls die Phasendifferenz zwischen den beiden Signalen am Eingang des Phasendetektors nicht minimiert und gut geregelt wird, wäre der Zeitgeberblock 118 in der zweiten Phase (im geschlossenen Regelkreis) sehr unvorhersehbar und könnte eine sehr lange Zeit in Anspruch nehmen und würde den vorstehend erwähnten ersten Schritt in Bezug auf das Erreichen einer kurzen Synchronisationszeit nutzlos machen. Es ist während dieses Schritts auch erforderlich, zu gewährleisten, dass die Filterspannung gleich der an der analogen VCO-Steuerleitung eingestellten Spannung Vref ist, um zu vermeiden, dass sich die VCO-Frequenz, wenn der Schalter (SW1) 110 geschlossen wird, zu einem Wert ändert, der aus dem verschmälerten Abstimmungsbereich des Phasendetektors (PD) 120 herauskommt. Ein Spannungsvergleicher (Teil des Blocks 118) wird verwendet, wenn das EOT-(Ende-der-Abstimmung)-Signal 104 ausgelöst wird, um zu gewährleisten, dass VH = Vref ist, bevor der Schalter (SW1) 110 geschlossen wird.

Am Ende des zweiten Schritts wird der Kreis in Idealbedingungen versetzt, um zu gewährleisten, dass die feine analoge VCO-Abstimmung in der minimalen Anzahl von Referenzzyklen ausgeführt wird. Der VCO 122 in der Konfiguration mit geschlossenem Regelkreis arbeitet in einem Zustand geringer Verstärkung, was dabei hilft, ein gutes Phasenrauschverhalten und ein niedriges Referenzeinstreuungs-Störniveau zu erreichen.

Der VCO 122 ist bei Vref vorgespannt, welche in etwa Vcc/2 entspricht. Die digitale Abstimmung führt zu der Kennlinie, bei der die Mittelpunktfrequenz so dicht wie möglich bei der gewünschten liegt. Zum Erreichen dieser Codesuche existieren verschiedene Optionen.

5 zeigt ein Frequenz-Spannung-Diagramm, in dem die Grobabstimmungstechnik in einem erläuternden Beispiel hervorgehoben ist, wobei die Frequenz 550 MHz beträgt und die Anzahl der verwendeten Bits sieben ist. Dies ergibt &Dgr;F = 550/27 = 4,29 MHz.

Codesuchoptionen zur Verwendung in Schritt 1 der Phase bei offenem Regelkreis:

Option 1). Ausschließlich SAR einsetzende Technik, die von dem in 1 dargestellten PLL-Synthesizer verwendet wird: Sie beinhaltet einen binären Suchalgorithmus, der die Ausgabe des Referenzzählers mit dem Überlauf des N-Teilers 124 vergleicht. Ein Flankendetektor erfasst, ob die VCO-Frequenz höher oder niedriger als der Programmwert ist, und inkrementiert oder dekrementiert dementsprechend den Abstimmungscodewert. Die Codebits werden, ein Bit pro Zyklus, vom höchstwertigen Bit (MSB) auf das niedrigstwertige Bit (LSB) gesetzt. Demgemäß benötigt ein 7-Bit-SAR beispielsweise 7 Abstimmungszyklen. In 6 ist ein 8-Bit-SAR dargestellt, der 8 Abstimmungszyklen benötigt.

In 1 veranlasst ein Abstimmungsanfangssignal (SOT-Signal) 102 den PLL, mit seiner Abstimmungssequenz zu beginnen, und es wird, sobald die Abstimmung abgeschlossen ist, ein Abstimmungsendesignal (EOT-Signal) 104 von der SAR-Schaltung 106 erzeugt. In 10 ist eine 7-Bit-SAR-Schaltung 1000 dargestellt, die für den SAR-Block 106 verwendet werden kann. Die SAR-Schaltung 1000 beinhaltet einen Flankendetektor 1006, der die Form eines Aufwärts/Abwärts-Detektors annimmt, welcher zum Vergleichen des Referenzsignals (PD_R) 114 des Phasendetektors mit dem VCO-Signal (PD_V) 116 des Phasendetektors verwendet wird.

9 zeigt ein 7-Bit-Blockdiagramm 900 einer SAR-Implementation, beispielsweise für den in 1 dargestellten SAR-Block 106. Eine Drei-Bit-Version wird für den SAR-Block 304 aus 3 verwendet. Das SAR-Blockdiagramm 900 beinhaltet einen Thermometerdecodierer 902, der die MSBs von VCO Code einstellt.

8 zeigt ein Zeitablaufdiagramm, in dem die Beziehung zwischen dem PD_R- und dem PD_V-Signal dargestellt ist. In Abschnitt 802 ist dargestellt, dass das PD_V-Signal langsamer läuft als das PD_R-Signal, was bedeutet, dass der VCO langsamer ist und dass der VCO-Code durch den SAR-Block 106 zum nächsten "aufwärts verlaufenden Zweig" in dem in 6 dargestellten SAR-Entscheidungsbaum inkrementiert werden muss. In Abschnitt 804 des Zeitablaufdiagramms ist dargestellt, dass der VCO schnell läuft, weil die PD_V-Signalübergänge von niedrig zu hoch vor dem PD_R-Signalübergang auftreten. Deshalb ist es erforderlich, dass der SAR-Block den VCO-Code dekrementiert, was dazu führt, dass in dem in 6 dargestellten SAR-Baum einen Zweig nach unten gegangen wird.

10 zeigt die in dem PLL-Synthesizer 300 verwendete Steuerschaltungsanordnung 1000. Die Steuerschaltungsanordnung 1000 beinhaltet einen SAR/VCO-Zeitsteuerblock, der das SAR_CLK-Signal 1010, das Reset_dividers-Signal 1004, ein Enable_SAR-Signal 1012 und ein reset_start-Signal 1014 bereitstellt. Die Schaltungsanordnung 1000 weist auch einen Aufwärts/Abwärts-Flankendetektor 1006 auf, der den SAR-Blöcken 106 in 1 und 304 in 3 ein Aufwärts/Abwärts-Einstellsignal zuführt. Die Aufwärts/Abwärts-Einstellungen werden abhängig von der Phasenbeziehung zwischen PD_R und PD_V ausgeführt, wie in 8 dargestellt ist.

In 11 ist ein Zeitablaufdiagramm dargestellt, in dem die Beziehung zwischen einigen der Signale in 10 hervorgehoben ist. Darin sind der "A"-Knoten 1002, der "B"-Knoten 1014, der "C"-Knoten 1004 sowie das Referenzsignal (REF), das Taktsignal (CLK) und einige andere Signale dargestellt.

Option 2). Kein SAR, der in dem in 2 dargestellten PLL verwendete Interpolationsansatz: Bei dieser Implementation wird das Herunterzählen des N-Teilers durch einen festen Zeitgeber überwacht, der vom Referenzzähler abgeteilt ist. Wenn der Zeitgeber einen Zeitablauf feststellt, liefert der im Zähler verbleibende Wert eine Vorstellung über die tatsächliche VCO-Frequenz. &Dgr;N wird daher in &Dgr;code umgewandelt.

Dabei ist: wobei &Dgr;Ftuning der VCO-Frequenzsprung ist,

Fr der Gesamtbereich des VCOs ist (beispielsweise 550 MHz) und

n die Anzahl der Bits (beispielsweise 7 Bits) ist. &Dgr;Fprgr = &Dgr;N·Fcomp, wobei &Dgr;Fprgr die Differenz in Bezug auf den tatsächlichen Wert ist und N der Restwert in dem Zähler ist. &Dgr;code = &Dgr;N·(2n/Fr)·Fcomp.

Beispielsweise gilt für Fcomp = 200 kHz, n = 7 und Fr = 550 MHz &Dgr;code = &Dgr;N/21·48 = &Dgr;N/K.

Für praktische Implementationen kann "K" auf 16 oder 32 gerundet werden, was einfach bedeuten würde, die 4 oder 5 LSBs von &Dgr;N fallenzulassen, um das Codeinkrement (&Dgr;code) zu erhalten. Bei einem erläuternden Beispiel, bei dem K = 32 ist, gilt:

Bei der ersten Iteration: Falls &Dgr;N = 950 ist, ist &Dgr;code = 950/32 = 29, woraus sich ein Fehler von 19 bis 20 Zählwerten ergibt. Falls die Zielfrequenz (Ftarget) 2,4 GHz ist, N = 12000 ist und Fcomp 200 kHz ist, ist mit &Dgr;N = 950 und Factual 2,210 GHz der neue FVCO = 2,210 + (550/128)·29 = 2334,609 MHz.

Bei der zweiten Iteration: Factual = 2334,609 MHz mit einem tatsächlichen N oder Na = 11673, und falls Ftarget = 2400 MHz mit einem Ziel N oder Nt = 12000 ist, woraus sich &Dgr;N = 32 ergibt, ist &Dgr;code = 327/32 = 10, neuer FVCO = 2,334 + 550/128 = 2,3775 GHz.

Bei der dritten Iteration: Factual = 2,3775 GHz mit einem tatsächlichen N oder Na = 11887, und falls Ftarget = 2,400 GHz mit einem Ziel N oder Nt = 12000 ist, woraus sich &Dgr;N = 123 ergibt, ist &Dgr;code = 123/32 = 3, neuer FVCO = 2377,577 + (550/128)·3 = 2,390 GHz, was nur 10 MHz vom endgültigen Frequenzwert bei nur 3 Iterationen (Zyklen) entfernt ist. Diese Implementation beruht auf einer guten VCO-Linearität, und es ist dabei kein SAR erforderlich, wie gemäß der ersten Ausführungsform.

Option 3). Die in dem in 3 dargestellten PLL verwendete hybride digitale VCO-Grobabstimmungsschaltung: Diese Implementation ist eine Kombination der beiden vorhergehenden Optionen. In dem ersten Kalibrierzyklus wird das Prinzip der linearen Interpolation verwendet, um die 4 MSBs des VCO-Codes festzulegen. Ein einfaches Lesen des B-Zählers (11 Bits) 302 gleicht dem Codeinkrement. Hierfür ist keine zusätzliche Hardware erforderlich. Jedes der 3 LSBs wird dann unter Verwendung einer 3-Bit-SAR-Schaltung 304 gesetzt. Die Verwendung eines SARs in der zweiten Phase hilft dabei, Nichtlinearitäten zu überwinden und zu minimieren, die dem VCO 306 eigen sind, wobei ist.

Gewöhnlich wird die Spannung Vref auf den mittleren Bereich der gewöhnlichen Spannung der Ausgabe des Phasendetektors gelegt. Gemäß der vorliegenden Erfindung ermöglicht die Vref-Temperaturkompensationsschaltung 126 (und die entsprechenden, die in den Synthesizern 200 und 300 vorhanden sind), dass der Pegel als Funktion der Temperatur zwischen zwei Werten verschoben wird, um die kleine VCO-Temperaturdrift zu kompensieren. Die Temperaturdrift des VCOs beträgt etwa 1 %, so dass bei 2 GHz die Gesamtdrift von Tminimum = –40 °C bis Tmax = 100 °C etwa 20 MHz beträgt. Der Ausgangsbereich des Phasendetektors und der analoge Varaktor müssen diesen Bereich abdecken, um die Synchronisation abzuschließen.

Falls Vref stets auf den Nennwert Vref gelegt ist, muss der analoge Varaktor fast das Doppelte des Bereichs abdecken, wenn sich die Temperatur von Tmin auf Tmax ändert. Um dieses Problem zu überwinden, ist gemäß der bevorzugten Ausführungsform die Spannung Vref eine Funktion der Temperatur und ermöglicht einen ausreichenden Bereich (TR), um die Temperaturdrift des VCOs abzudecken. In 12 ist eine Graphik dargestellt, welche die Temperaturbereiche (TR) zeigt, die für eine minimale Spannung (Vmin), eine mittlere Spannung (Vmid) und eine maximale Spannung (Vmax) bereitgestellt sind. Die Graphik hebt auch die umgekehrte Beziehung zwischen der Frequenz und der Referenzspannung hervor. Beispielsweise wird für T = TL (minimale Temperatur) 1202 Vref unter Verwendung der Temperaturkompensationsschaltung 126 (und der entsprechenden für die Synthesizer 200 und 300) in die Nähe von Vmin 1204 gelegt, wobei ein ausreichender Spielraum gelassen wird, um den kleinen Frequenzsprung nach der Abstimmung zuzulassen.

Die vorliegende Erfindung ermöglicht einen PLL, der eine Grobabstimmung in einer minimalen Anzahl von Kalibrierzyklen und mit einer guten Unempfindlichkeit gegenüber einer Nichtlinearität des VCOs und Parameterschwankungen erreicht. Der PLL gemäß der vorliegenden Erfindung stellt ein vollständig digitales Grobabstimmungsschema bereit, das die Verwendung einer niedrigen VCO-Verstärkung während der Synchronisationsbedingungen ermöglicht, was dabei hilft, das Phasenrauschverhalten und das Referenzeinstreuungs-Störungsniveau zu verbessern. Die vorliegende Erfindung benötigt sehr wenig zusätzliche Schaltungen und ist eine Architektur mit geringer Leistungsaufnahme.


Anspruch[de]
Verfahren zum Abstimmen eines spannungsgesteuerten Oszillators (VCO) von einer ersten Kanalfrequenz zu einer zweiten Kanalfrequenz unter Verwendung eines Phasenregelkreises (PLL) zum Synchronisieren des VCOs (306) mit der zweiten Kanalfrequenz unter Verwendung eines VCO-Codes mit mehreren Bits, welches die folgenden Schritte aufweist:

(a) Versetzen des PLLs (300) in eine Phase bei offenem Regelkreis, wobei, während er sich in der Phase bei offenem Regelkreis befindet, die folgenden Schritte ausgeführt werden:

(a1) Verwenden einer linearen Interpolation, um einige der mehreren Bits des VCO-Codes festzulegen, und

(a2) Verwenden eines Registers (SAR)(304) zur schrittweisen Näherung, um die restlichen Bits unter den mehreren Bits in dem VCO-Code festzulegen, und

(b) Versetzen des PLLs (300) in eine Phase bei geschlossenem Regelkreis, wobei in der Phase bei geschlossenem Regelkreis ausgeführt wird:

(b1) Abschließen des Frequenzsynchronisationsprozesses des VCOs durch Feinabstimmen des VCOs (306) zu der zweiten Kanalfrequenz.
Verfahren nach Anspruch 1, wobei in Schritt (a1) die lineare Interpolation eines oder mehrere der höchstwertigen Bits (MSBs) der mehreren Bits des VCO-Codes festlegt. Verfahren nach Anspruch 1, wobei nach Schritt (a) und vor dem Ausführen von Schritt (b) eine Phasenausrichtung zwischen einem Referenzsignal (PD_R) des Phasendetektors und einem VCO-Signal (PD_V) des Phasendetektors ausgeführt wird. Verfahren nach Anspruch 1, wobei nach der Ausführung von Schritt (a) und vor der Ausführung von Schritt (b) ausgeführt wird:

Gewährleisten, dass die PLL-Filterspannung gleich der an der VCO-Steuerleitung eingestellten Referenzspannung (Vref) ist, um zu verhindern, dass sich die VCO-Frequenz ändert, wenn der PLL (300) in Schritt (b) in die Phase bei geschlossenem Regelkreis versetzt wird, wobei die Referenzspannung (Vref) eine Funktion der Temperatur der Schaltung ist.
Verfahren nach Anspruch 1, wobei in Schritt (a1) ein Zählwert eines N-Teilers durch einen festen Zeitgeber überwacht wird, der von einem Referenzzähler abgeteilt ist, und, wenn der Zeitgeber einen Zeitablauf feststellt, der in dem Referenzzähler verbleibende Wert Informationen über die tatsächliche VCO-Frequenz bereitstellt. Verfahren nach Anspruch 5, wobei in Schritt (a2) ein binärer Suchalgorithmus die Ausgabe des Referenzzählers mit dem Übertrag des N-Teilers vergleicht und ein Flankendetektor feststellt, ob die VCO-Frequenz höher oder niedriger als ein Programmwert ist und den VCO-Code dementsprechend inkrementiert oder dekrementiert. Verfahren zum Abstimmen eines spannungsgesteuerten Oszillators (VCO) von einer ersten Kanalfrequenz zu einer zweiten Kanalfrequenz unter Verwendung eines Phasenregelkreises (PLL) zum Synchronisieren des VCOs (122) mit der zweiten Kanalfrequenz unter Verwendung eines VCO-Codes mit mehreren Bits, welches die folgenden Schritte aufweist:

(a) Versetzen des PLLs (100) in eine Phase bei offenem Regelkreis, wobei bei der Phase im offenen Regelkreis die folgenden Schritte ausgeführt werden:

(a1) Verwenden eines Registers (SAR)(106) zur schrittweisen Näherung, um die mehreren Bits in dem VCO-Code festzulegen, und

(b) Versetzen des PLLs (100) in eine Phase bei geschlossenem Regelkreis, wobei in der Phase bei geschlossenem Regelkreis ausgeführt wird:

(b1) Abschließen des Frequenzsynchronisationsprozesses des VCOs durch Feinabstimmen des VCOs (122) zu der zweiten Kanalfrequenz.
Verfahren nach Anspruch 7, wobei die mehreren Bits in dem VCO-Code vom höchstwertigen Bit (MSB) zum niedrigstwertigen Bit (LSB), jeweils ein Bit je Taktzyklus, festgelegt werden. Verfahren nach Anspruch 8, wobei in Schritt (a1) ein binärer Suchalgorithmus die Ausgabe des Referenzzählers mit dem Übertrag des N-Teilers vergleicht und ein Flankendetektor feststellt, ob die VCO-Frequenz höher oder niedriger als ein Programmwert ist und den VCO-Code dementsprechend inkrementiert oder dekrementiert. Verfahren nach Anspruch 7, wobei nach Schritt (a) und vor der Ausführung von Schritt (b) ausgeführt wird:

Gewährleisten, dass die PLL-Filterspannung gleich der an der VCO-Steuerleitung eingestellten Referenzspannung (Vref) ist, um zu verhindern, dass sich die VCO-Frequenz ändert, wenn der PLL in Schritt (b) in die Phase bei geschlossenem Regelkreis versetzt wird, wobei die Referenzspannung (Vref) eine Funktion der Temperatur der Schaltung ist.
Verfahren zum Abstimmen eines spannungsgesteuerten Oszillators (VCO) von einer ersten Kanalfrequenz zu einer zweiten Kanalfrequenz unter Verwendung eines Phasenregelkreises (PLL) zum Synchronisieren des VCOs mit der zweiten Kanalfrequenz unter Verwendung eines VCO-Codes mit mehreren Bits, welches die folgenden Schritte aufweist:

(a) Versetzen des PLLs (200) in eine Phase bei offenem Regelkreis, wobei bei der Phase im offenen Regelkreis die folgenden Schritte ausgeführt werden:

(a1) Verwenden einer linearen Interpolation zum Festlegen der mehreren Bits des VCO-Codes und

(b) Versetzen des PLLs (200) in eine Phase bei geschlossenem Regelkreis, wobei in der Phase bei geschlossenem Regelkreis ausgeführt wird:

(b1) Abschließen des Frequenzsynchronisationsprozesses des VCOs durch Feinabstimmen des VCOs (200) zu der zweiten Kanalfrequenz.
Verfahren nach Anspruch 11, wobei in Schritt (a1) ein Zählwert eines N-Teilers durch einen festen Zeitgeber überwacht wird, der von einem Referenzzähler abgeteilt ist, und, wenn der Zeitgeber einen Zeitablauf feststellt, der in dem Referenzzähler verbleibende Wert Informationen über die tatsächliche VCO-Frequenz bereitstellt. Verfahren nach Anspruch 12, wobei nach Schritt (a) und vor der Ausführung von Schritt (b) ausgeführt wird:

Gewährleisten, dass die PLL-Filterspannung gleich der an der VCO-Steuerleitung eingestellten Referenzspannung (Vref) ist, um zu verhindern, dass sich die VCO-Frequenz ändert, wenn der PLL in Schritt (b) in die Phase bei geschlossenem Regelkreis versetzt wird, wobei die Referenzspannung (Vref) eine Funktion der Temperatur der Schaltung ist.
Verfahren nach Anspruch 12, wobei nach Schritt (a) und vor dem Ausführen von Schritt (b) eine Phasenausrichtung zwischen einem Referenzsignal (PD_R) des Phasendetektors und einem VCO-Signal (PD_V) des Phasendetektors ausgeführt wird.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com