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Dokumentenidentifikation DE102006050865A1 03.05.2007
Titel Verfahren zum Betreiben einer Speichervorrichtung, entsprechendes Speichermodul und entsprechende Speichervorrichtung
Anmelder Qimonda AG, 81739 München, DE
Erfinder Gregorius, Peter, 81476 München, DE
Vertreter Patent- und Rechtsanwälte Kraus & Weisert, 80539 München
DE-Anmeldedatum 27.10.2006
DE-Aktenzeichen 102006050865
Offenlegungstag 03.05.2007
Veröffentlichungstag im Patentblatt 03.05.2007
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20061204, B, H, DE
Zusammenfassung Bei einer Speichervorrichtung mit Sterntyp-Architektur wird ein Befehls- und Schreibdatensignal (CA, WD) von einem Speicher-Controller (200) in einem ersten Speichermodul (100a) der Reihenanordnung empfangen und von dem ersten Speichermodul (100a) an die weiteren Speichermodule (100b, 100c, 100d) der Reihenanordnung übertragen. Ein Lesedatensignal (RD) wird von einem der Speichermodule (100a, 100b, 100c, 100d) an ein vorhergehendes Speichermodul (100a, 100b, 100c) der Reihenanordnung übertragen, bis das Lesedatensignal (RD) in dem ersten Speichermodul (100a) der Reihenanordnung empfangen wird, von wo es an den Speicher-Controller (200) übertragen wird. Es wird vorgeschlagen, ein Eingangstaktsignal (CLK) in jedem der Speichermodule (100a, 100b, 100c, 100d) zu empfangen und das Eingangstaktsignal (CLK) in einer Taktgeneratoreinheit (150) des Speichermoduls (100a, 100b, 100c, 100d) zu regenerieren, um ein regeneriertes Taktsignal des Speichermoduls zu erzeugen, und ein Lesedatensignal (RD), welches aus dem Speichermodul (100a, 100b, 100c, 100d) übertragen wird, mit dem regenerierten Taktsignal zu synchronisieren. Vorzugsweise wird auch aus dem ersten Speichermodul (100a) übertragene Befehls- und Schreibdatensignal (CA, WD) mit dem regenerierten Taktsignal synchronisiert.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren zum Betreiben einer Speichervorrichtung mit einer so genannten Sterntyp-Architektur, eine entsprechende Speichervorrichtung und ein Speichermodul zur Verwendung in einer solchen Speichervorrichtung. Insbesondere betrifft die Erfindung die Verteilung und Übertragung von Steuer-, Daten- und Taktsignalen in einer solchen Speichervorrichtung.

In derzeitigen Computersystemen sind Speichervorrichtungen zum sowohl Lesen als auch Schreiben von Daten, d.h. als RAM (Random Access Memory, Wahlzugriffsspeicher) bezeichnete Speicher, gewöhnlich auf Basis von Speichermodulen vom so genannten DDR-Typ (Double-Data-Rate-Typ) realisiert. Auf diese Speichermodule kann bei Lese- und Schreibvorgängen mit einer sehr hohen Geschwindigkeit zugegriffen werden, wodurch eine hohe Datenbandbreite geboten wird. Bei diesen Speichervorrichtungen ist die Übertragung von Steuer- und Datensignalen zwischen den Speichermodulen der Speichervorrichtung und einem Speicher-Controller auf einer Systemebene mit einem Referenztakt synchronisiert, welcher durch den Speicher-Controller bereitgestellt wird. Dies bedeutet, dass die Datenübertragungen aller Speichermodule gleichzeitig mit demselben Taktsignal synchronisiert sein müssen. Zum Erhöhen der Speichergeschwindigkeiten, d.h. für höhere Frequenzen des Taktsignals, und größere Anzahlen von Speichermodulen nehmen die Schwierigkeiten beim Gewährleisten der Datenübertragung zwischen dem Speicher-Controller und den Speichermodulen zu, und letztendlich wird eine zuverlässige Datenübertragung unmöglich.

Angesichts dieser Probleme wurde ein neuer Typ von Architektur von Speichervorrichtungen vorgeschlagen, welcher von einem so genannten Sterntyp ist. Hierbei sind eine Vielzahl von Speichermodulen in einer Reihenanordnung mit dem Speicher-Controller verbunden. Ein Befehls- und Adresssignal und/oder ein Schreibdatensignal wird ausgehend von dem Speicher-Controller in einem ersten Speichermodul der Reihenanordnung empfangen. Ausgehend von dem ersten Speichermodul der Reihenanordnung wird das Befehls- und Adresssignal und/oder das Schreibdatensignal an weitere Speichermodule der Speichervorrichtung weitergeleitet. Ein Lesedatensignal wird von einem der Speichermodule der Reihenanordnung zurück zu einem vorhergehenden Speichermodul der Reihenanordnung gesendet, bis das Lesedatensignal in dem ersten Speichermodul der Reihenanordnung empfangen wird. Von dem ersten Speichermodul der Reihenanordnung wird das Lesedatensignal an den Speicher-Controller gesendet.

Der Aufbau einer Speichervorrichtung 100', welche der Sterntyp-Architektur entspricht, ist in 10 veranschaulicht. Wie zu erkennen ist, umfasst die Speichervorrichtung 100' eine Vielzahl von Speichermodulen 100a', 100b', 100c' und 100d' mit einer im Wesentlichen identischen Konfiguration. Die Speichervorrichtung 100' ist mit einem Speicher-Controller 200' verbunden. Der Speicher-Controller 200' gewährleistet die Verbindung mit Komponenten eines Computersystems, wie zum Beispiel einem Hauptprozessor oder einer CPU (Central Processing Unit) und anderen Vorrichtungen, welche mit einem Systembus verbunden sind (nicht dargestellt).

Der Speicher-Controller 200' liefert ein Befehls- und Adresssignal CA und ein Schreibdatensignal WD an die Speichervorrichtung 100'. Das Befehls- und Adresssignal CA und das Schreibdatensignal WD werden über einen digitalen Bus übertragen, welcher eine geeignete Breite aufweist, um die Signale zu übertragen. Im Folgenden werden das Befehls- und Adresssignal CA und das Schreibdatensignal WD in Kombination als Befehls- und Schreibdatensignal CA, WD bezeichnet. Ferner liefert der Speicher-Controller 200' ein Taktsignal CLK an die Speichervorrichtung 100'. Der Speicher-Controller 200' empfängt von der Speichervorrichtung 100' ein Lesedatensignal RD und ein zugehöriges Taktsignal TxPCK.

Jedes der Speichermodule 100a', 100b', 100c', 100d' umfasst einen Speicherkern 110' und eine Kernschnittstelle 120'. Über die Kernschnittstelle 120' ist der Speicherkern 110' mit einer Schaltungsanordnung zum Empfangen und Aussenden von Daten verbunden.

Die Schaltungsanordnung zum Empfangen und Aussenden von Daten umfasst für jedes der Speichermodule 100a', 100b', 100c', 100d' einen primären Empfänger RxP, um das Befehls- und Schreibdatensignal CA, WD in dem Speichermodul 100a', 100b', 100c', 100d' zu empfangen, und einen primären Sender TxP, um das Lesedatensignal RD aus dem Speichermodul 100a', 100b', 100c', 100d' auszusenden. Ferner umfasst jedes der Speichermodule 100a', 100b', 100c', 100d' einen sekundären Sender TxS, um das Befehls- und Schreibdatensignal CA, WD aus dem Speichermodul 100a', 100b', 100c', 100d' auszusenden, und einen sekundären Empfänger RxS, um das Lesedatensignal RD in dem Speichermodul 100a', 100b', 100c', 100d' zu empfangen. Der primäre Empfänger RxP, der sekundäre Empfänger RxS, der primäre Sender TxP und der sekundäre Sender TxS ermöglichen es, die Speichermodule 100a', 100b', 100c', 100d' wie in 1 veranschaulicht in einer Reihenanordnung anzuordnen. Jeder von den primären und sekundären Empfänger RxP, RxS und dem primären und sekundären Sender TxP, TxS ist dazu ausgestaltet, das empfangene oder ausgesendete Signal mit einem entsprechenden Eingangstaktsignal zu synchronisieren, wodurch eine Übertragung des Befehls- und Schreibdatensignal CA, WD und des Lesedatensignal RD zwischen unterschiedlichen Taktdomänen ermöglicht wird.

Im Folgenden wird die Verteilung des Befehls- und Schreibdatensignals CA, WD, des Lesedatensignals RD und des Taktsignals gemäß der Sterntyp-Architektur beschrieben.

In einem ersten Speichermodul 100a' der Speichervorrichtung 100' wird das Befehls- und Schreibdatensignal CA, WD ausgehend von dem Speicher-Controller 200' empfangen. Das Befehls- und Schreibdatensignal CA, WD wird über den primären Empfänger RxP empfangen. Das von dem Speicher-Controller 200' bereitgestellte Taktsignal CLK wird als das Eingangstaktsignal des primären Empfängers RxP verwendet. Dasselbe Taktsignal wird auch als das Eingangstaktsignal des primären Senders TxP und des sekundären Senders TxS verwendet. Weiterhin wird das von dem Speicher-Controller 200' bereitgestellte Taktsignal CLK in eine Verzögerungsregelschleife (Delay Locked Loop, DLL) 150' des Speichermoduls 100a' eingespeist. Die DLL 150' erzeugt aus ihrem Eingangstaktsignal ein verzögertes Taktsignal, welches zur Steuerung von Lese- und Schreibvorgängen des Speicherkerns 110' über die Kernschnittstelle 120' verwendet wird.

Das Eingangstaktsignal des primären Senders TxP wird an einen entsprechenden Signalausgang des ersten Speichermoduls 100a'weitergeleitet und dann als das zugehörige Taktsignal TxPCK des aus dem Speichermodul 100a' an den Speicher-Controller 200' ausgesendeten Lesedatensignals RD an den Speicher-Controller 200' übertragen. Das Eingangstaktsignal des sekundären Senders TxS wird an einen entsprechenden Signalausgang des ersten Speichermoduls 100a' und von dort an ein zweites Speichermodul 100b' der Reihenanordnung weitergeleitet. Weiterhin wird auch das Eingangstaktsignal der DLL 150' an einen entsprechenden Signalsausgang des ersten Speichermoduls 100a' und von dort an das zweite Speichermodul 100b' weitergeleitet.

Über den sekundären Sender TxS wird das Befehls- und Schreibdatensignal CA, WD von dem ersten Speichermodul 100a' an die weiteren Speichermodule 100b', 100c', 100d' der Speichervorrichtung 100' übertragen. Das heißt, das Befehls- und Schreibdatensignal CA, WD wird innerhalb der Speichervorrichtung 100' sternartig verteilt. Taktsignale und die Lesedatensignale RD werden jedoch zwischen den Speichermodulen 100a', 100b', 100c', 100d' in einer seriellen Weise übertragen, d.h. in einer Downstream- oder Abwärtsrichtung von einem Speichermodul zu dem nächsten Speichermodul der Reihenanordnung in einer Upstream- oder Aufwärtsrichtung von einem Speichermodul zu dem vorhergehenden Speichermodul der Reihenanordnung.

Speziell empfängt das zweite Speichermodul 100b' an entsprechenden Signaleingängen das Eingangstaktsignal der DLL 150' des ersten Speichermoduls 100a', d.h. das von dem Speicher-Controller 200' bereitgestellte Taktsignal CLK, und das Eingangstaktsignal des sekundären Senders TxS des ersten Speichermoduls 100a'.

In dem zweiten Speichermodul 100b' kann über einen Multiplexer 140' ausgewählt werden, welches der empfangenen Taktsignale als das Eingangstaktsignal der DLL 150' des zweiten Speichermoduls 100b' verwendet wird. Allgemein wurden alle diese Taktsignale aus dem von dem Speicher-Controller 200' bereitgestellten Taktsignal CLK abgeleitet, wurden jedoch über verschiedene Signalpfade übertragen, und daher kann die Signalqualität unterschiedlich sein.

In dem zweiten Speichermodul 100b' wird das Eingangstaktsignal des sekundären Senders TxS des ersten Speichermoduls 100a', welches ausgehend von dem ersten Speichermodul 100a' empfangen wird, als das Eingangstaktsignal des primären Empfängers RxP, des primären Senders TxP und des sekundären Senders TxS verwendet. Das Eingangstaktsignal des sekundären Senders TxS des zweiten Speichermoduls 100b' wird an einen entsprechenden Signalausgang des zweiten Speichermoduls 100b' und von dort an das dritte Speichermodul 100c' weitergeleitet. In dem dritten Speichermodul 100c' wird dieses ausgehend von dem zweiten Speichermodul 100b' empfangene Eingangstaktsignal wiederum als das Eingangstaktsignal des primären Empfängers RxP des primären Senders TxP und des sekundären Senders TxS verwendet. Das Eingangstaktsignal des sekundären Senders TxS des dritten Speichermoduls wird an einen entsprechenden Signalausgang des dritten Speichermoduls 100c' und von dort an das vierte Speichermodul 100d' weitergeleitet. In dem vierten Speichermodul 100d' wird dieses ausgehend von dem dritten Speichermodul 100c' empfangene Eingangstaktsignal als das Eingangstaktsignal des primären Empfängers RxP, des primären Senders TxP und des sekundären Senders TxS verwendet. Auf diese Weise wird ein zu dem Befehls- und Schreibdatensignal CA, WD gehörendes Taktsignal von einem Speichermodul an das nächste Speichermodul der Reihenanordnung weitergeleitet.

Weiterhin wird das Eingangstaktsignal der DLL 150' des ersten Speichermoduls 100a', welches von dem ersten Speichermodul 100a' an das zweite Speichermodul 100b' weitergeleitet wird, auch direkt an das dritte Speichermodul 100c' und an das vierte Speichermodul 100d' weitergeleitet, wo es in einem entsprechenden Signaleingang empfangen wird. In dem dritten Speichermodul 100c' und in dem vierten Speichermodul 100d' kann über den Multiplexer 140 ausgewählt werden, welches der Eingangstaktsignale des Speichermoduls 100c', 100d' als das Eingangstaktsignal der DLL 150' verwendet wird, d.h. das ausgehend von dem vorhergehenden Speichermodul der Reihenanordnung empfangene Eingangstaktsignal oder das ausgehend von dem ersten Speichermodul 100a' empfangene Eingangstaktsignal.

Das Lesedatensignal RD wird ebenfalls von einem Speichermodul an ein weiteres Speichermodul der Reihenanordnung übertragen, jedoch in einer umgekehrten Richtung, d.h. in der Upstream-Richtung. Wie in 10 veranschaulicht, wird das Lesedatensignal RD über den primären Sender TxP ausgehend von dem vierten Speichermodul 100d' zurück an das dritte Speichermodul 100c' übertragen, wo es über den sekundären Empfänger RxS empfangen wird. Ausgehend von dem dritten Speichermodul 100c' wird das Lesedatensignal RD über den primären Sender TxP an das zweite Speichermodul 100b' übertragen, wo es über den sekundären Empfänger RxS empfangen wird. Ausgehend von dem zweiten Speichermodul 100b' wird das Lesedatensignal RD über den primären Sender TxP an das erste Speichermodul 100a' übertragen, wo es über den sekundären Empfänger empfangen wird. Wie bereits oben erwähnt, wird das Lesedatensignal RD über den primären Sender TxP ausgehend von dem ersten Speichermodul 100a' an den Speicher-Controller 200' übertragen. Folglich wird das Lesedatensignal RD von einem Speichermodul an das vorhergehende Speichermodul übertragen, bis es in dem ersten Speichermodul 100a' empfangen wird, und dann an den Speicher-Controller 200' übertragen. Parallel zu dem Lesedatensignal RD wird das zugehörige Taktsignal TxPCK, d.h. das Eingangstaktsignal des primären Senders TxP, von einem Speichermodul an das vorhergehende Speichermodul übertragen, wo es als das Eingangstaktsignal des sekundären Empfängers RxS verwendet wird.

Wie dargestellt, weisen die Speichermodule 100a', 100b', 100c', 100d' allgemein denselben Aufbau auf, und die interne Signalverarbeitung wird auf die gleiche Weise bewerkstelligt.

Ein Vorteil dieser Sterntyp-Architektur ist, dass eine verringerte Latenz bezüglich der Übertragung des Befehls- und Schreibdatensignals CA, WD an die Speichermodule erhalten wird. Dies trifft besonders auf die Speichermodule zu, welche sich weiter entfernt von dem Speicher-Controller 200' befinden, d.h. auf das dritte Speichermodul 100c' und das vierte Speichermodul 100d'.

Jedoch bestehen bei der Speichervorrichtung wie in 10 dargestellt Probleme bezüglich der Qualität der Eingangssignale, welche von den Speichermodulen 100a', 100b', 100c', 100d' und von dem Speicher-Controller 200' empfangen werden. Insbesondere ist das von dem Speicher-Controller 200' gelieferte Taktsignal CLK, bevor es das vierte Speichermodul 100d' erreicht, bereits durch alle anderen Speichermodule 100a', 100b' und 100c' gelaufen oder wurde innerhalb der Speichervorrichtung 100' über große Distanzen übertragen. Darüber hinaus kann das von dem Speicher-Controller 200' gelieferte Taktsignal CLK bereits eine erhebliche Verschlechterung erfahren haben, wenn es ausgehend von dem Speicher-Controller 200' in dem ersten Speichermodul 100a' empfangen wird, wodurch die Übertragung des Befehls- und Schreibdatensignals CA, WD von dem ersten Speichermodul 100a' an die weiteren Speichermodule 100b', 100c' und 100d' nachteilig beeinflusst wird. Auf ähnliche Weise entstehen Probleme bezüglich der Übertragung des Lesedatensignals RD von einem Speichermodul an das vorhergehende Speichermodul der Reihenanordnung, insbesondere wenn das Lesedatensignal RD ausgehend von einem Speichermodul übertragen wird, welches sich weiter entfernt von dem Speicher-Controller 200' befindet. Im Ergebnis wird es allgemein schwierig oder sogar unmöglich sein, das Lesedatensignal RD mit einer erstrebenswerten Geschwindigkeit in dem Speicher-Controller 200' zu empfangen, d.h. für das Taktsignal CLK eine hohe Frequenz zu verwenden.

Daher besteht ein Bedarf für Verbesserungen einer Speichervorrichtung, welche die oben genannte Sterntyp-Architektur aufweist. Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, eine Möglichkeit zu schaffen, wenigstens das Lesedatensignal auf Basis eines Taktsignals mit hoher Qualität von einem Speichermodul an ein vorhergehendes Speichermodul einer Reihenanordnung oder an den Speicher-Controller einer Speichervorrichtung zu übertragen, wodurch ermöglicht wird, die Speichervorrichtung mit einer erhöhten Datenrate zu betreiben.

Diese Aufgabe wird gelöst durch ein Verfahren gemäß Anspruch 1, ein Speichermodul gemäß Anspruch 10 und eine Speichervorrichtung gemäß Anspruch 21. Die abhängigen Patentansprüche definieren vorteilhafte oder bevorzugte Ausführungsformen der Erfindung.

Angesichts der obigen Probleme bei bekannten Speichervorrichtungen stellt ein Ausführungsbeispiel der vorliegenden Erfindung ein Verfahren zum Betreiben einer Speichervorrichtung bereit, welche eine Vielzahl von Speichermodulen beinhaltet, die in einer Reihenanordnung angeordnet sind. Das Verfahren beinhaltet: Empfangen eines Befehls- und Schreibdatensignals ausgehend von einem Speicher-Controller in einem ersten Speichermodul der Reihenanordnung, Übertragen des Befehls- und Schreibdatensignals ausgehend von dem ersten Speichermodul der Reihenanordnung an weitere Speichermodule der Reihenanordnung, Übertragen eines Lesedatensignals ausgehend von einem der Speichermodule der Reihenanordnung an ein vorhergehendes Speichermodul der Reihenanordnung, bis das Lesedatensignal in dem ersten Speichermodul der Reihenanordnung empfangen wird, und Übertragen des Lesedatensignals ausgehend von dem ersten Speichermodul der Reihenanordnung an einen Speicher-Controller.

Das Verfahren beinhaltet weiterhin ein Empfangen eines Eingangstaktsignals in jedem der Speichermodule, Regenerieren des Eingangstaktsignals in jeweils einer Taktgeneratoreinheit des Speichermoduls, um ein regeneriertes Taktsignal des Speichermoduls zu erzeugen, und Synchronisieren des Lesedatensignals, welches ausgehend von dem Speichermodul übertragen wird, mit dem jeweiligen regenerierten Taktsignal des Speichermoduls. Vorzugsweise umfasst das Verfahren auch ein Synchronisieren des Befehls- und Schreibdatensignals, welches ausgehend von dem ersten Speichermodul übertragen wird, mit dem regenerierten Taktsignal des ersten Speichermoduls.

Um das Eingangstaktsignal des Speichermoduls zu regenerieren, umfasst die Taktgeneratoreinheit des Speichermoduls vorzugsweise eine Phasenregelschleife, welche das Eingangstaktsignal aufnimmt und als ein Ausgangssignal das regenerierte Taktsignal erzeugt. Die Taktgeneratoreinheit wird vorzugsweise auch verwendet, um ein Taktsignal zum Steuern eines Speicherkerns des Speichermoduls bereitzustellen, wobei dieses Taktsignal bezüglich des Eingangstaktsignals der Taktgeneratoreinheit verzögert oder phasenverschoben ist. Auf diese Weise bewerkstelligt die Taktgeneratoreinheit gleichzeitig die Funktion eines Taktsignalverzögerungsmittels oder eines Taktsignalphaseneinstellungsmittels, welche beim eingangs beschriebenen Stand der Technik durch die DLL bewerkstelligt wird. Zusätzlich oder als eine Alternative zu der Phasenregelschleife, kann die Taktgeneratoreinheit auch eine DLL umfassen, welche verwendet wird, um das Eingangstaktsignal des Speichermoduls aufzunehmen und als ein Ausgangssignal das regenerierte Taktsignal zu erzeugen.

Vorzugsweise umfasst das Verfahren auch ein Erzeugen des Eingangstaktsignals der Speichermoduls mittels einer Phasenregelschleife. Auf diese Weise kann das Eingangstaktsignal der Speichermodule bereits mit einer höheren Qualität bereitgestellt werden, und die Anforderungen bezüglich des Regenerierens des Eingangstaktsignals in der Taktsgeneratoreinheit des Speichermoduls können verringert werden.

Die Phasenregelschleife zum Bereitstellen des Eingangstaktsignals des Speichermoduls und/oder die Phasenregelschleife der Taktgeneratoreinheit ist vorzugsweise digital implementiert.

Es versteht sich, dass das Weiterleiten des Lesedatensignals von einem Speichermodul an das vorhergehende Speichermodul der Reihenanordnung entweder ein Erzeugen des Lesedatensignals in dem Speichermodul gemäß in einem Speicherkern des Speichermoduls gespeicherten Daten und Übertragen des Lesedatensignals aus dem Speichermodul oder ein Empfangen des Lesedatensignals in dem Speichermodul ausgehend von dem nächsten Speichermodul der Reihenanordnung und Übertragen des Lesedatensignals aus dem Speichermodul umfassen kann, abhängig von dem speziellen Typ von Vorgang, welcher durch das Befehls- und Schreibdatensignal veranlasst wird, z.B. ein Lesevorgang an einem Speichermodul, welches sich bezüglich der Übertragungsrichtung des Lesedatensignals dem Speichermodul nachgelagert befindet, ein Lesevorgang an demselben Speichermodul oder ein Schreibvorgang.

Gemäß einem weiteren Ausführungsbeispiel der Erfindung wird eine Speichervorrichtung bereitgestellt, welche eine Vielzahl von Speichermodulen umfasst, die in einer Reihenanordnung angeordnet sind. Bei der Speichervorrichtung umfasst jedes der Speichermodule eine Taktgeneratoreinheit, um ein Eingangstaktsignal des Speichermoduls zu regenerieren und ein regeneriertes Taktsignal zu erzeugen, einen ersten Empfänger, um ein Befehls- und Schreibdatensignal in dem Speichermodul zu empfangen, und einen ersten Sender, um das Lesedatensignal aus dem Speichermodul übertragen. Der erste Sender ist dazu ausgestaltet, das aus dem Speichermodul übertragene Lesedatensignal mit dem regenerierten Eingangstaktsignal des Speichermoduls zu synchronisieren. Weiterhin ist in jedem der Speichermodule ein zweiter Empfänger vorgesehen, um das Lesedatensignal ausgehend von einem nächsten Speichermodul der Reihenanordnung zu empfangen. Wenigstens ein erstes Speichermodul der Speichervorrichtung umfasst einen zweiten Sender, um das Befehls- und Schreibdatensignal an weitere Speichermodule einer Reihenanordnung zu übertragen. Der zweite Sender ist dazu ausgestaltet, ein aus dem Speichermodul übertragenes Lesedatensignal mit dem regenerierten Eingangstaktsignal des Speichermoduls zu synchronisieren.

Wie zu erkennen ist, entspricht die Architektur der Speichervorrichtung gemäß diesem Ausführungsbeispiel allgemein der oben erwähnten Sterntyp-Architektur, d.h. das Befehls- und Schreibdatensignal wird in einer Downstream-Richtung sternartig ausgehend von dem ersten Speichermodul der Reihenanordnung an andere Speichermodule der Reihenanordnung übertragen, und das Lesedatensignal wird in einer Upstream-Richtung ausgehend von einem Speichermodul der Reihenanordnung an ein vorhergehendes Speichermodul der Reihenanordnung übertragen, bis das erste Speichermodul der Reihenanordnung erreicht wird. Ausgehend von dem ersten Speichermodul der Reihenanordnung wird das Lesesignal vorzugsweise an einen Speicher-Controller übertragen, welcher auch das Befehls- und Schreibdatensignal an das erste Speichermodul der Reihenanordnung liefert.

Die Taktgeneratoreinheit in den Speichermodulen umfasst vorzugsweise eine Phasenregelschleife. Insbesondere kann die Phasenregelschleife digital implementiert sein.

Wie hierin beschrieben, umfasst die digital implementierte Phasenregelschleife vorzugsweise einen Phasendetektor, welcher dazu ausgestaltet ist, ein digitales Phasendifferenzsignal abhängig von dem Eingangstaktsignal und einem Rückkopplungstaktsignal zu erzeugen, ein digitales Filter, welches dazu ausgestaltet ist, das Phasendifferenzsignal aufzunehmen und ein digital gefiltertes Phasendifferenzsignal zu erzeugen, und einen digital gesteuerten Oszillator, welcher abhängig von dem gefilterten Phasendifferenzsignal gesteuert wird. Vorzugsweise umfasst die Phasenregelschleife auch einen digitalen Frequenzdifferenzdetektor, welcher das Eingangstaktsignal und das Rückkopplungstaktsignal aufnimmt und ein digitales Frequenzdifferenzsignal erzeugt.

Zusätzlich zum Regenerieren des Eingangstaktsignals des Speichermoduls ist die Taktgeneratoreinheit vorzugsweise auch dazu ausgestaltet, ein Taktsignal für einen Speicherkern des Speichermoduls mit einer geeignet eingestellten und gesteuerten Verzögerung oder Phasenverschiebung bezüglich des Eingangstaktsignals des Speichermoduls bereitzustellen. Dies ist wichtig, um die gewünschten Phasenbeziehungen zwischen Steuersignalen zur Durchführung von Lese- und Schreibvorgängen an dem Speicherkern zu erreichen.

Bei der oben genannten Speichervorrichtung können die Taktgeneratoreinheiten derart ausgestaltet sein, dass die Taktgeneratoreinheit eines Speichermoduls der Reihenanordnung das Eingangstaktsignal für die Taktgeneratoreinheit des nächsten Speichermoduls der Reihenanordnung bereitstellt. Diesbezüglich ist es bevorzugt, dass nicht mehr als drei der Taktgeneratoreinheiten in Reihe verbunden sind.

Gemäß noch einem weiteren Ausführungsbeispiel stellt die vorliegende Erfindung ein Speichermodul bereit, welches dazu ausgestaltet ist, in der oben beschriebenen Speichervorrichtung verwendet zu werden. Zu diesem Zweck umfasst das Speichermodul eine Taktgeneratoreinheit, um ein Eingangstaktsignal des Speichermoduls zu regenerieren und ein regeneriertes Taktsignal des Speichermoduls zu erzeugen, einen ersten Empfänger, um ein Befehls- und Schreibdatensignal ausgehend von einem Speicher-Controller oder ausgehend von einem weiteren Speichermodul, welches sich in einer Reihenanordnung vorgelagert befindet, zu empfangen, und einen ersten Sender, um ein Lesedatensignal aus dem Speichermodul an den Speicher-Controller oder ein vorhergehendes Speichermodul der Reihenanordnung zu übertragen. Das Speichermodul umfasst weiterhin einen zweiten Empfänger, um das Lesedatensignal ausgehend von einem nächsten Speichermodul der Reihenanordnung zu empfangen, und einen zweiten Sender, um das Befehls- und Schreibdatensignal an weitere Speichermodule zu übertragen, welche sich in der Reihenanordnung nachgelagert befinden. Der erste Sender ist dazu ausgestaltet, das aus dem Speichermodul übertragene Lesedatensignal mit dem regenerierten Taktsignal zu synchronisieren, und der zweite Sender ist dazu ausgestaltet, das aus dem Speichermodul ausgesendete Befehls- und Schreibdatensignal mit dem regenerierten Taktsignal zu synchronisieren.

Im Folgenden werden Ausführungsbeispiele der vorliegenden Erfindung genauer mit Bezug auf die beigefügten Zeichnungen beschrieben, in welchen:

1 schematisch eine Speichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht,

2 schematisch die Speichervorrichtung von 1 mit einer modifizierten Taktbereitstellungsanordnung veranschaulicht,

3 schematisch eine Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht,

4 schematisch eine Speichervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht,

5 schematisch eine Speichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung veranschaulicht,

6 schematisch die Speichervorrichtung von 5 mit einer modifizierten Taktbereitstellungsanordnung veranschaulicht,

7 schematisch eine vollständig digital implementierte Phasenregelschleife zur Verwendung in einem Speichermodul gemäß einem Ausführungsbeispiel der Erfindung veranschaulicht,

8 schematisch ein weiteres Ausführungsbeispiel einer vollständig digital implementierten Phasenregelschleife veranschaulicht,

9 schematisch einen digital gesteuerten Oszillator zur Verwendung in der Phasenregelschleife gemäß 7 oder 8 veranschaulicht, und

10 schematisch eine bekannte Speichervorrichtung veranschaulicht.

Die folgende Beschreibung bezieht sich auf eine Speichervorrichtung zur Verwendung in einem Computersystem, wie zum Beispiel eine Speichervorrichtung vom DDR-Typ, welche Speichermodule mit einem DRAM-Kern (Dynamic Random Access Memory Core) umfasst. Die beschriebenen Konzepte sind jedoch nicht darauf beschränkt und können auch auf andere Arten von Wahlzugriffsspeicher angewendet werden. In der gesamten Beschreibung und den Figuren sind ähnliche Komponenten mit denselben Bezugszeichen bezeichnet.

1 veranschaulicht eine Speichervorrichtung 100, welche eine Vielzahl von Speichermodulen 100a, 100b, 100c, 100d umfasst, welche in einer Reihenanordnung entsprechend der Sterntyp-Architektur verbunden sind. Ein Speicher-Controller 200 ist vorgesehen, um die Speichervorrichtung 100 mit weiteren Komponenten eines Computersystems, wie zum Beispiel einem Hauptprozessor oder einer CPU und weiteren mit einem Systembus verbundenen Vorrichtungen (nicht dargestellt) zu verbinden. Der Speicher-Controller 200 liefert ein Befehls- und Adresssignal CA, ein Schreibdatensignal WD und ein Taktsignal CLK an die Speichervorrichtung 100. Der Speicher-Controller 200 empfängt von der Speichervorrichtung 100 ein Lesedatensignal RD und ein zugehöriges Taktsignal TxPCK. Das Befehls- und Adresssignal CA und das Schreibdatensignal WD werden über einen gemeinsamen digitalen Bus übertragen. Daher werden im Folgenden diese Signale als Befehls- und Schreibdatensignal CA, WD bezeichnet.

Jedes der Speichermodule 100a, 100b, 100c, 100d umfasst einen DRAM-Speicherkern 110, eine Kernschnittstelle 120 und eine Schaltungsanordnung für die Übertragung der Signale. Die Kernschnittstelle 120 dient der Verbindung des Speicherkerns 110 mit der Schaltungsanordnung für die Übertragung von Signalen und der Steuerung des Speicherkerns 110. Die Kernschnittstelle 120 kann tatsächlich weitere Signalverbindungen mit dem Speicherkern 110 und der Schaltungsanordnung für die Übertragung von Daten aufweisen, welche aus Gründen der Übersichtlich in 1 nicht dargestellt sind.

In jedem der Speichermodule 100a, 100b, 100c, 100d umfasst die Schaltungsanordnung für die Übertragung von Signalen einen ersten oder primären Empfänger RxP zum Empfangen des Befehls- und Schreibdatensignals CA, WD in dem Speichermodul 100a, 100b, 100c, 100d und einen ersten oder primären Sender TxP zum Aussenden eines Lesedatensignals RD aus dem Speichermodul 100a, 100b, 100c, 100d. Zusätzlich ist ein zweiter oder sekundärer Empfänger RxS vorgesehen, um ein Lesedatensignal RD in dem Speichermodul 100a, 100b, 100c, 100d zu empfangen, und ein zweiter oder sekundärer Sender TxS ist vorgesehen, um das Befehls- und Schreibdatensignal CA, WD aus dem Speichermodul 100a, 100b, 100c, 100d auszusenden.

Jeder von dem primären Empfänger und Sender RxP, TxP und dem sekundären Empfänger und Sender RxS, TxS ist dazu ausgestaltet, das empfangene oder ausgesendete Signal mit einem entsprechenden Eingangstaktsignal zu synchronisieren.

Ferner umfasst jedes der Speichermodule eine Taktgeneratoreinheit (Clock Synthesizer Unit, CSU) 150, um ein Eingangstaktsignal des Speichermoduls 100a, 100b, 100c, 100d aufzunehmen und als ein Ausgangssignal ein regeneriertes Taktsignal zu erzeugen. Das regenerierte Taktsignal hat eine vordefinierte Phasenbeziehung zu dem Eingangstaktsignal und dieselbe Frequenz. Jedoch sind in dem regenerierten Taktsignal Dämpfung, Verzerrungen und Jitter des Eingangstaktsignals kompensiert. Dies wird vorzugsweise mittels einer Phasenregelschleife (Phase Locked Loop, PLL) der CSU 150 bewerkstelligt, wie es unten genauer beschrieben wird.

In der Speichervorrichtung 100 von 1 sind die Speichermodule 100a, 100b, 100c, 100d in einer Reihenanordnung entsprechend der Sterntyp-Architektur angeordnet. Das erste Speichermodul 100a der Reihenanordnung empfängt das Befehls- und Schreibdatensignal CA, WD und das von dem Speicher-Controller 200 bereitgestellte Taktsignal CLK. Der primäre Empfänger RxP synchronisiert das empfangene Befehls- und Schreibdatensignal CA, WD mit dem Taktsignal CLK. Zu diesem Zweck wird das von dem Speicher-Controller 200 bereitgestellte Taktsignal CLK als das Eingangstaktsignal des primären Empfängers RxP verwendet. In dem Speichermodul 100a wird das empfangene Befehls- und Schreibdatensignal CA, WD an den sekundären Sender TxS weitergeleitet, um weiter an die weiteren Speichermodule 100b, 100c, 100d der Reihenanordnung ausgesendet zu werden. Weiterhin kann bei einem Lesevorgang das erste Speichermodul 100a das Lesedatensignal RD gemäß in dem Speicherkern 110 des ersten Speichermoduls 100a gespeicherten Daten erzeugen. Das Lesedatensignal RD wird dann über den primären Sender TxP des ersten Speichermoduls 100a an den Speicher-Controller 200 ausgesendet.

Der primäre Sender TxP und der sekundäre Sender TxS des ersten Speichermoduls 100a nehmen als ihr Eingangstaktsignal das regenerierte Eingangstaktsignal auf, welches von der CSU 150 des Speichermoduls 100a bereitgestellt wird. Daher wird die Übertragung des Befehls- und Schreibdatensignals CA, WD ausgehend von dem ersten Speichermodul 100a an die weiteren Speichermodule 100b, 100c, 100d auf Basis eines Taktsignals mit hoher Qualität bewerkstelligt. Auf ähnliche Weise wird die Übertragung des Lesedatensignals RD ausgehend von dem ersten Speichermodul 100a an den Speicher-Controller 200 auf Basis eines Taktsignals mit hoher Qualität bewerkstelligt.

Das Eingangstaktsignal des primären Senders TxP wird an einen entsprechenden Signalausgang des ersten Speichermoduls 100a weitergeleitet, von wo es als das zugehörige Taktsignal des Lesedatensignals RD an den Speicher-Controller 200 ausgesendet wird. Das Eingangstaktsignal des sekundären Senders TxS wird an einen entsprechenden Signalausgang des ersten Speichermoduls 100a weitergeleitet, von wo es als ein zugehöriges Taktsignal des Befehls- und Schreibdatensignals CA, WD an das zweite Speichermodul 100b der Reihenanordnung ausgesendet wird. In 1 ist das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD, welches zwischen dem Speicher-Controller 200 und dem ersten Speichermodul 100a übertragen wird, mit RxPCK bezeichnet. Das zugehörige Taktsignal des Lesedatensignals RD, welches zwischen dem ersten Speichermodul 100a und dem Speicher-Controller 200 übertragen wird, ist mit TxPCK bezeichnet. Das zugehörige Taktsignal RxPCK des Befehls- und Schreibdatensignals CA, WD wird auch ausgehend von dem Speicher-Controller 200 an das Speichermodul 100a ausgesendet. In dem ersten Speichermodul 100a kann das Eingangstaktsignal der CSU 150 über einen Multiplexer 140 ausgewählt werden zwischen dem zugehörigen Taktsignal RxPCK des Befehls- und Schreibdatensignals CA, WD und dem von dem Speicher-Controller 200 bereitgestellten Taktsignal CLK. Über einen Multiplexer 130 kann das Eingangstaktsignal des primären Empfängers RxP ausgewählt werden zwischen dem zugehörigen Taktsignal RxPCK des Befehls- und Schreibdatensignals CA, WD und dem von der CSU 150 bereitgestellten regenerierten Taktsignal.

Ferner ist das erste Speichermodul 100a dazu ausgestaltet, über den sekundären Empfänger RxS das Lesedatensignal RD ausgehend von dem nächsten Speichermodul der Reihenanordnung zu empfangen. Zusammen mit dem Lesedatensignal RD empfängt das erste Speichermodul 100a ausgehend von dem zweiten Speichermodul 100b das zugehörige Taktsignal des Lesedatensignals RD. Das ausgehend von dem zweiten Speichermodul 100b empfangene zugehörige Taktsignal des Lesedatensignals RD wird als das Eingangstaktsignal des sekundären Empfängers RxS verwendet.

Wie in 1 dargestellt, weisen das zweite Speichermodul 100b, das dritte Speichermodul 100c und das vierte Speichermodul 100d denselben Aufbau auf wie das erste Speichermodul 100a. Jedoch werden die Eingangssignale dieser Speichermodule allgemein aus unterschiedlichen Quellen empfangen und die Ausgangssignale dieser Speichermodule werden an unterschiedliche Zielpunkte ausgesendet. In jedem von dem zweiten Speichermodul 100b, dem dritten Speichermodul 100c und dem vierten Speichermodul 100d wird das Befehls- und Schreibdatensignal CA, WD über den primären Empfänger RxP ausgehend von dem ersten Speichermodul 100a empfangen. Folglich wird das Befehls- und Schreibdatensignal CA, WD ausgehend von dem ersten Speichermodul 100a sternartig an die weiteren Speichermodule 100b, 100c, 100d der Reihenanordnung verteilt. Auf diese Wiese wird eine kurze Latenz beim Zugriff auf das dritte Speichermodul 100c und das vierte Speichermodul 100d über das Befehls- und Schreibdatensignal CA, WD erreicht. Weiterhin empfängt jedes der Speichermodule 100b, 100c, 100d das von dem Speicher-Controller 200 bereitgestellte Taktsignal CLK.

Das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD wird ausgehend von einem Speichermodul an das nächste Speichermodul der Reihenanordnung ausgesendet, d.h. das zweite Speichermodul 100b empfängt das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD ausgehend von dem ersten Speichermodul 100a, das dritte Speichermodul 100c empfängt das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD ausgehend von dem zweiten Speichermodul 100b, und das vierte Speichermodul 100d empfängt das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD ausgehend von dem dritten Speichermodul 100c. In jedem Fall ist das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD, welches in dem Speichermodul empfangen wird, durch das Eingangstaktsignal des sekundären Senders TxS des vorhergehenden Speichermoduls in der Reihenanordnung gebildet. Folglich wird das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD durch die CSU 150 des vorhergehenden Speichermoduls erzeugt und weist somit eine hohe Signalqualität auf.

Das Lesedatensignal RD wird ausgehend von einem Speichermodul an vorhergehende Speichermodul der Reihenanordnung ausgesendet, d.h. das dritte Speichermodul 100c empfängt ein Lesedatensignal RD von dem vierten Speichermodul 100d, das zweite Speichermodul 100b empfängt das Lesedatensignal RD ausgehend von dem dritten Speichermodul 100c, und das erste Speichermodul 100a empfängt wie bereits erwähnt das Lesedatensignal RD ausgehend von dem zweiten Speichermodul 100b. In jedem Fall wird die Datenübertragung auf dieselbe Weise bewerkstelligt wie bereits für das erste Speichermodul 100a und das zweite Speichermodul 100b beschrieben.

Wie hierin beschrieben, wird das Befehls- und Schreibdatensignal CA, WD in einer Downstream-Richtung und das Lesedatensignal RD in einer Upstream-Richtung durch die Speichervorrichtung 100 übertragen.

Die Auswahl des Eingangstaktsignals für den primären Empfänger RxP und für die CSU 150 über die Multiplexer 130 bzw. 140 wird vorzugsweise auf Basis der Qualität der empfangenen Taktsignale bewerkstelligt. Beispielsweise wird das zugehörige Taktsignal des Befehls- und Schreibdatensignals CA, WD, welches in dem dritten Speichermodul 100c empfangen wird, durch die CSU 150 des zweiten Speichermoduls 100b erzeugt und kann daher eine höhere Signalqualität aufweisen als das von dem Speicher-Controller 200 bereitgestellte Taktsignal CLK, welches einen größere Distanz durchlaufen hat.

Wie dargestellt, haben alle Speichermodule 100a, 100b, 100c, 100d denselben Aufbau. Dies hat den Vorteil, dass die Speichermodule nicht auf eine spezifische Position in der Reihenanordnung beschränkt sind. Jedoch ist dies nicht notwendig, um die oben genannten Funktionalitäten zu erhalten. Beispielsweise ist der sekundäre Sender TxS in dem zweiten Speichermodul 100b, in dem dritten Speichermodul 100c und dem vierten Speichermodul 100d nicht unbedingt erforderlich. Außerdem ist der sekundäre Sender RxS in dem vierten Speichermodul 100d nicht erforderlich.

Bezüglich der Übertragung des Lesedatensignals RD basiert die Datenübertragung in der Speichervorrichtung 100 im Wesentlichen auf Punkt-zu-Punkt-Verbindungen. Die Übertragung des Befehls- und Schreibdatensignals CA, WD basiert hingegen auf einer Punkt-zu-Multipunkt-Verbindung zwischen dem ersten Speichermodul 100a und den anderen Speichermodulen 100b, 100c, 100d. Auf diese Weise wird die Latenz bezüglich eines Zugriffs auf das dritte Speichermodul 100c und das vierte Speichermodul 100d über das Befehls- und Schreibdatensignal CA, WD verringert im Vergleich zu dem Fall, in welchem das Befehls- und Schreibdatensignal CA, WD von einem Speichermodul an das nächste Speichermodul der Reihenanordnung übertragen wird. Jedoch erfordert eine Übertragung des Befehls- und Schreibdatensignals CA, WD in der dargestellten sternartigen Weise, dass die übertragenen Signale eine höhere Qualität aufweisen. Gemäß der Anordnung von 1 wird dies mittels der CSU 150 in jedem der Speichermodule 100a, 100b, 100c, 100d bewerkstelligt, was es ermöglicht, das Befehls- und Schreibdatensignal CA, WD und das Lesedatensignal RD auf Basis eines Taktsignals mit hoher Qualität zu übertragen. Mittels der CSU 150 wird eine Verschlechterung der Taktsignale, welche zum Aussenden der Signale aus den Speichermodulen 100a, 100b, 100c, 100d verwendet werden, im Vergleich zu dem von dem Speicher-Controller 200 bereitgestellten Taktsignal CLK kompensiert.

Bei der in 1 dargestellten Taktbereitstellungsanordnung wird das von dem Speicher-Controller 200 bereitgestellte Taktsignal an jedes der Speichermodule 100a, 100b, 100c, 100d verteilt. Daher kann die Anordnung wie in 1 dargestellt als ein Source-synchrones System angesehen werden, bei welchem der Speicher-Controller 200 sowohl die Quelle des Befehls- und Schreibdatensignals CA, WD als auch des Taktsignals CLK ist.

2 zeigt die Speichervorrichtung 100 mit einer modifizierten Taktbereitstellungsanordnung. Allgemein entspricht die Anordnung von 2 derjenigen von 1. In 2 dargestellte Komponenten, welche denjenigen von 1 entsprechen, sind mit denselben Bezugszeichen bezeichnet, und im Folgenden wird auf ihre genauere Beschreibung verzichtet.

Im Vergleich zu der in 1 dargestellten Taktbereitstellungsanordnung wird bei der Anordnung von 2 das Taktsignal CLK ausgehend von einer PLL 250, welche bezüglich des Speicher-Controllers 200 extern angeordnet ist, an die Speichervorrichtung 100 geliefert. Weiterhin liefert die PLL 250 das Taktsignal CLK an den Speicher-Controller 200. Dies ermöglicht es, interne Taktsignale des Speicher-Controllers 200 mit dem Taktsignal CLK zu synchronisieren. Insbesondere werden das Befehls- und Schreibdatensignal CA, WD, welches ausgehend von dem Speicher-Controller 200 an die Speichervorrichtung 100 ausgesendet wird, und sein zugehöriges Taktsignal RxPCK auf Basis des von der PLL 250 bereitgestellten Taktsignals CKL erzeugt.

Die PLL 250 kann eine separate Komponente sein, welche auf der Hauptplatine eines Computersystems vorgesehen ist, und ist vorzugsweise vollständig digital implementiert, um das Taktsignal CLK mit einer hohen Qualität und ohne übermäßigen Aufwand zu erzeugen. Die in 2 dargestellte Taktbereitstellungsanordnung wird auch als ein mesosynchrones System bezeichnet.

3 zeigt eine weitere Speichervorrichtung 101, bei welcher Speichermodule 101a, 101b, 101c und 101d gemäß einer Reihenanordnung entsprechend der Sterntyp-Architektur angeordnet sind. Die Speichermodule 101a, 101b, 101c und 101d entsprechen allgemein den Speichermodulen 100a, 100b, 100c, 100d der in 1 dargestellten Speichervorrichtung 100. Die Übertragung von Signalen zwischen den Speichermodulen 101a, 101b, 101c und 101d und zwischen der Speichervorrichtung 101 und dem Speicher-Controller 200 wird auf dieselbe Weise bewerkstelligt wie oben für die Speichervorrichtung 100 beschrieben. Jedoch weisen die Speichervorrichtungen 101a, 101b, 101c, 101d eine modifizierte Struktur bezüglich der Erzeugung des Eingangstaktsignals des sekundären Empfängers RxS auf.

Insbesondere umfassen die Speichermodule 101a, 101b, 101c, 101d jeweils einen weiteren Multiplexer 160, welcher mit dem Taktsignaleingang des sekundären Empfängers RxS verbunden ist. Der Multiplexer 160 empfängt als seine Eingangssignale das zugehörige Taktsignal des Lesedatensignals RD, welches ausgehend von dem nächsten Speichermodul der Reihenanordnung empfangen wird, und ein regeneriertes Taktsignal ausgehend von der CSU 150. Daher kann bei der Speichervorrichtung 101 von 3 das Eingangstaktsignal des sekundären Empfängers RxS zwischen dem zugehörigen Taktsignal des Lesedatensignals RD und dem von der CSU 150 bereitgestellten regenerierten Taktsignal ausgewählt werden. Während der erstgenannte Fall der in 1 dargestellten Situation entspricht, wird in dem letztgenannten Fall das Eingangssignal des sekundären Empfängers RxS innerhalb des Speichermoduls 101a, 101b, 101c, 101d erzeugt. Auf diese Weise ist es möglich, eine höhere Signalqualität auch für das Eingangstaktsignal des sekundären Empfängers RxS bereitzustellen. Wiederum wird die Auswahl vorzugsweise basierend auf der Signalqualität der eingehenden Taktsignale bewerkstelligt.

Die Speichervorrichtung 101 von 3 könnte auch mit einer mesosynchronen Taktbereitstellungsanordnung wie in 3 veranschaulicht kombiniert werden, d.h. das Taktsignal CLK könnte von einer PLL bereitgestellt werden, welche bezüglich des Speicher-Controllers 200 extern angeordnet ist.

4 veranschaulicht eine weitere Speichervorrichtung 102, bei welcher eine Vielzahl von Speichermodulen 102a, 102b, 102c und 102d in einer Reihenanordnung gemäß der Sterntyp-Architektur angeordnet sind. Der allgemeine Aufbau der Speichervorrichtung 102 entspricht demjenigen der in 13 dargestellten Speichervorrichtungen 100 und 101. Komponenten, welche denjenigen entsprechen, die bereits im Zusammenhang mit 13 erläutert wurden, sind mit denselben Bezugszeichen bezeichnet, und auf ihre weitere Beschreibung wird verzichtet.

Wie bei den Speichervorrichtungen 100 und 101 von 13 wird bei der Speichervorrichtung 102 das Befehls- und Schreibdatensignal CA, WD ausgehend von dem Speicher-Controller 200 an das erste Speichermodul 102a der Speichervorrichtung 102 ausgesendet. Ausgehend von dem ersten Speichermodul 102a wird das Befehls- und Schreibdatensignal CA, WD an die weiteren Speichermodule der Speichervorrichtung 102, d.h. an das zweite Speichermodul 102b, an das dritte Speichermodul 102c und an das vierte Speichermodul 102d ausgesendet. Jedoch wird in dem Fall des vierten Speichermoduls 102d das Befehls- und Schreibdatensignal CA, WD nicht direkt von dem ersten Speichermodul 102a empfangen, sondern über das dritte Speichermodul 102c. Dies bedeutet speziell, dass das Befehls- und Schreibdatensignal CA, WD in dem dritten Speichermodul 102c über den primären Empfänger RxP empfangen wird und dann über den sekundären Sender TxS an das vierte Speichermodul weitergeleitet wird. Folglich ist die Verteilung des Befehls- und Schreibdatensignals CA, WD auf die sternartige Weise um eine weitere Verteilung des Befehls- und Schreibdatensignals CA, WD auf Basis einer Punkt-zu-Punkt-Verbindung ergänzt. Indem dieses Konzept verwendet wird, ist es möglich, auf eine größere Anzahl von Speichermodulen zuzugreifen, ohne die Anzahl von Verbindungen in der Punkt-zu-Multipunkt-Verbindung zu erhöhen.

Die Übertragung des Lesedatensignals RD wird auf dieselbe Weise bewerkstelligt wie für die Speichervorrichtungen 100 und 101 beschrieben. Insbesondere wird das Lesedatensignal RD ausgehend von einem Speichermodul an das vorhergehende Speichermodul der Reihenanordnung übertragen, bis das erste Speichermodul 102a erreicht ist. Ausgehend von dem ersten Speichermodul 102a wird das Lesedatensignal RD an den Speicher-Controller 200 übertragen.

In den Speichermodulen 102a, 102b, 102c und 102d der Speichervorrichtung 102 sind die Eingangstaktsignale des primären Empfängers RxP, des sekundären Empfängers RxS, des primären Senders TxP und des sekundären Senders TxS alle durch das von der CSU 150 bereitgestellte regenerierte Taktsignal gebildet. Folglich ist es nicht länger erforderlich, die zugehörigen Taktsignale des Befehls- und Schreibdatensignals CA, WD und des Lesedatensignals RD zwischen den Speichermodulen zu übertragen, da auch die Eingangstaktsignale des primären Empfängers RxP und des sekundären Empfängers RxS intern innerhalb der Speichermodule 102a, 102b, 102c, 102d erzeugt werden. Das zugehörige Taktsignal RxPCK des Befehls- und Schreibdatensignals CA, WD und das zugehörige Taktsignal des Lesedatensignals RD werden nur zwischen dem Speicher-Controller 200 und dem ersten Speichermodul 102a übertragen. Das in dem ersten Speichermodul 102a empfangene zugehörige Taktsignal RxPCK bildet das Eingangstaktsignal der CSU 150 des ersten Speichermoduls 102a. Im Fall des zweiten Speichermoduls 102b, des dritten Speichermoduls 102c und des vierten Speichermoduls 102d ist das Eingangstaktsignal der CSU 150 durch das von dem Speicher-Controller 200 an jedes der Speichermodule 102b, 102c, 102d gelieferte Taktsignal CLK gebildet.

Bei der Speichervorrichtung 102 erzeugt jedes der Speichermodule 102a, 102b, 102c, 102d intern Taktsignale mit hoher Qualität für den primären und sekundären Empfänger RxP, RxS und für den primären und sekundären Sender TxP, TxS, wodurch eine zuverlässige Kommunikation zwischen den Speichermodulen 102a, 102b, 102c, 102d und dem Speicher-Controller 200 ermöglicht wird. Weiterhin wird die Struktur der Speichervorrichtung 102 vereinfacht, da es nicht länger erforderlich ist, die zugehörigen Taktsignale des Befehls- und Schreibdatensignals CA, WD und des Lesedatensignals RD zwischen den Speichermodulen 102a, 102b, 102c, 102d zu übertragen.

Die Speichervorrichtung 102 von 4 könnte auch mit einer mesosynchronen Taktbereitstellungsanordnung wie in 2 dargestellt kombiniert werden, d.h. das Taktsignal CLK könnte aus einer PLL bereitgestellt werden, welche bezüglich des Speicher-Controllers 200 extern angeordnet ist. Außerdem wäre es möglich, das Befehls- und Schreibdatensignal CA, WD auf dieselbe Weise zu verteilen wie bei den Speichervorrichtungen 100 und 101, wie durch den gestrichelten Pfeil in dem Signalpfad des Befehls- und Schreibdatensignals CA, WD veranschaulicht.

5 zeigt eine weitere Speichervorrichtung 103, bei welcher eine Vielzahl von Speichermodulen 103a, 103b, 103c und 103d in einer Reihenanordnung gemäß der Sterntyp-Architektur angeordnet sind. Die Anordnung von 5 entspricht allgemein derjenigen von 4. Komponenten, welche denjenigen entsprechen, die bereits im Zusammenhang mit 14 erläutert wurden, sind mit denselben Bezugszeichen bezeichnet, und auf ihre weitere Beschreibung wird verzichtet.

Bei der Speichervorrichtung 103 von 5 werden das Befehls- und Schreibdatensignal CA, WD und das Lesedatensignal RD zwischen den Speichermodulen und zwischen dem Speicher-Controller 200 und der Speichervorrichtung 103 auf dieselbe Weise übertragen wie für die Speichervorrichtung 102 von 4 beschrieben. Jedoch wird die Verteilung des Taktsignals CLK an die Speichermodule 103a, 103b, 103c, 103d auf eine abweichende Weise bewerkstelligt. Insbesondere liefert der Speicher-Controller 200 ein Taktsignal CLK an die CSU 150 des ersten Speichermoduls 103a. Die CSU 150 erzeugt ein regeneriertes Eingangstaktsignal, welches an einen entsprechenden Signalausgang des ersten Speichermoduls 103a weitergeleitet wird. In dem nächsten Speichermodul der Reihenanordnung, d.h. in dem zweiten Speichermodul 103b, wird das ausgehend von dem ersten Speichermodul 103a empfangene regenerierte Taktsignal als Eingangstaktsignal der CSU 150 zugeführt. Außerdem wird das regenerierte Taktsignal ausgehend von dem ersten Speichermodul 103a an das dritte Speichermodul 103c übertragen. In dem dritten Speichermodul 103c wird das ausgehend von dem ersten Speichermodul 103a empfangene regenerierte Taktsignal als Eingangstaktsignal der CSU 150 zugeführt. Das von der CSU 150 des dritten Speichermoduls 103c erzeugte regenerierte Taktsignal wird an einen entsprechenden Signalausgang des dritten Speichermoduls 103c und von dort an das vierte Speichermodul 103d weitergeleitet. Das in dem vierten Speichermodul 103d empfangene regenerierte Taktsignal wird als Eingangstaktsignal der CSU 150 des vierten Speichermoduls 103d verwendet.

Auf diese Weise kann ein Eingangstaktsignal für jedes der Speichermodule 103a, 103b, 103c, 103d bereitgestellt werden, ohne das von dem Speicher-Controller 200 bereitgestellte Taktsignal CLK direkt an jedes der Speichermodule verteilen zu müssen. Da das Taktsignal CLK nur über kurze Distanzen verteilt wird und in jedem der Speichermodule regeneriert wird, kann für jedes der Speichermodule 103a, 103b, 103c, 103d ein Eingangstaktsignal mit hoher Qualität bereitgestellt werden.

Wie in 5 dargestellt, sind höchstens drei der CSU 150 in Reihe angeordnet. Dies ist insbesondere vorteilhaft, wenn die CSU 150 der Speichermodule 103a, 103b, 103c, 103d wie oben erwähnt auf Basis einer PLL implementiert ist. Es wird nämlich vermieden, dass aufgrund von Effekten höherer Ordnung beim Verbinden einer Vielzahl von PLL in Reihe in dem von einer PLL an die nächste PLL übertragenen Taktsignal Instabilitäten entstehen.

6 zeigt die Speichervorrichtung 103 mit einer modifizierten Taktbereitstellungsanordnung vom mesosynchronen Typ wie in 2 veranschaulicht. Allgemein entspricht die Anordnung wie in 6 dargestellt derjenigen von 5. In 6 dargestellte Komponenten, welche denjenigen von 5 entsprechen, sind mit denselben Bezugszeichen bezeichnet, und im Folgenden wird auf ihre genauere Beschreibung verzichtet.

Im Vergleich zu der in 5 dargestellten Anordnung wird bei der Anordnung von 6 das Taktsignal CLK der Speichervorrichtung 103 aus einer PLL 250 zugeführt, welche bezüglich des Speicher-Controllers 200 extern angeordnet ist. Weiterhin liefert die PLL 250 das Taktsignal CLK an den Speicher-Controller 200. Dies ermöglicht es, interne Taktsignale des Speicher-Controllers 200 mit dem Taktsignal CLK zu synchronisieren. Insbesondere wird das Befehls- und Schreibdatensignal CA, WD, welches von dem Speicher-Controller 200 an die Speichervorrichtung 103 übertragen wird, auf Basis des von der PLL 250 bereitgestellten Taktsignals CLK erzeugt.

Die PLL 250 kann eine separate Komponente sein, welche auf der Hauptplatine eines Computersystems vorgesehen ist, und ist vorzugsweise vollständig digital implementiert, um das Taktsignal CLK mit einer hohen Qualität und ohne übermäßigen Aufwand bereitzustellen.

Wie bereits oben erwähnt, umfasst die CSU 150 der Speichermodule 100a100d, 101a101d, 102a102d, 103a103d vorzugsweise eine PLL, um das regenerierte Taktsignal zu erzeugen. Vorzugsweise ist die PLL vollständig digital implementiert, wodurch eine hohe Signalqualität des regenerierten Taktsignals erreicht wird, ohne ein übermäßiges Ausmaß an analogen Komponenten zu erfordern, welche mitunter schwierig in die digitale Struktur des Speichermoduls zu integrieren sind.

Ein Beispiel einer vollständig digital implementierten PLL zur Verwendung innerhalb der CSU 150 der Speichermodule in den Speichervorrichtungen 100, 101, 102, 103 ist in 7 dargestellt.

Bei der dargestellten PLL ist ein Eingangstaktsignal CLKIN einem digitalen Frequenzdifferenzdetektor 1 und einem digitalen Phasendetektor 3 zugeführt. Ferner ist ein Rückkopplungstaktsignal CLKfb dem Frequenzdifferenzdetektor 1 und dem Phasendetektor 3 zugeführt.

Der Frequenzdifferenzdetektor 1 erzeugt ein digitales Frequenzdifferenzsignal V, welches eine Frequenzdifferenz zwischen der Frequenz des Eingangstaktsignals CLKIN und der Frequenz des Rückkopplungstaktsignals CLKfb darstellt. Entsprechend erzeugt der Phasendetektor 3 ein digitales Phasendifferenzsignal X, welches eine Phasendifferenz zwischen dem Eingangstaktsignal CLKIN und dem Rückkopplungstaktsignal CLKfb darstellt.

Das Frequenzdifferenzsignal V ist einem ersten Steuereingang eines digital gesteuerten Oszillator 5 zugeführt.

Das Phasendifferenzsignal X ist einem digitalen Schleifenfilter 4, z.B. einem proportional-integral-Filter (PI-Filter) zugeführt. Das gefilterte Phasendifferenzsignal U ist einem Steuereingang des digital gesteuerten Oszillators 5 zugeführt. Der digital gesteuerte Oszillator 5 erzeugt ein Ausgangstaktsignal CLKOUT mit einer Frequenz, welche durch das Frequenzdifferenzsignal V und das gefilterte Phasendifferenzsignal U bestimmt ist.

Da das gefilterte Phasendifferenzsignal U und das Frequenzdifferenzsignal V direkt verwendet werden, um den digital gesteuerten Oszillator 5 zu steuern, ist kein Digital-Analog-Wandler erforderlich. Dadurch werden eine kürzere Latenz in der PLL und ein verringertes Rauschen des Ausgangstaktsignals CLKOUT erreicht. Allgemein ist eine sehr schnelle Regelung der PLL möglich.

8 zeigt schematisch ein zweites Beispiel einer PLL zur Verwendung innerhalb der CSU 150. Die in 8 dargestellte PLL entspricht in vielerlei Hinsicht der PLL von 7, und entsprechende Komponenten wurden mit denselben Bezugszeichen bezeichnet. Im Folgenden werden nur die Unterschiede im Vergleich zu der PLL von 7 erläutert.

Zusätzlich zu den bereits mit Bezug auf 7 beschriebenen Komponenten umfasst die PLL von 8 einen Dezimator 7 und einen Multiplexer 8, welche zwischen dem Phasendetektor 3 und dem digitalen Schleifenfilter 4 angeordnet sind, wie in 8 dargestellt. Der Dezimator 7 wird von dem Phasendifferenzsignal X gespeist und erzeugt daraus ein dezimiertes Phasendifferenzsignal X1. Das dezimierte Phasendifferenzsignal X1 hat im Vergleich zu dem Phasendifferenzsignal X eine niedrigere Abtastungsrate. Mittels des Multiplexers 8 kann ausgewählt werden, ob das digitale Filter 4 mit dem Phasendifferenzsignal X oder mit dem dezimierten Phasendifferenzsignal X1 als Phasendifferenzsignal Z gespeist wird. Eine Auswahl des dezimierten Phasendifferenzsignals X1 als das Phasendifferenzsignal Z ist insbesondere nützlich, wenn die Frequenz des Eingangstaktsignals CLKIN sehr hoch ist. In diesem Fall muss das Schleifenfilter 4 nur bei einer niedrigeren Taktfrequenz arbeiten, was die Realisierung vereinfacht. Bei niedrigeren Frequenzen des Eingangstaktsignals CLKIN kann das Phasendifferenzsignal X als das Phasendifferenzsignal Z verwendet werden.

Gemäß einer weiteren Modifikation mit Bezug auf 7 ist das Frequenzdifferenzsignal V auch dem digitalen Schleifenfilter 4 zugeführt, und das Signal U wird abhängig von dem Phasendifferenzsignal Z und dem Frequenzdifferenzsignal V erzeugt. In diesem Fall benötigt der digital gesteuerte Oszillator 5 nur einen Steuereingang.

Die obigen zwei Modifikationen mit Bezug auf die PLL von 8 können unabhängig voneinander realisiert werden.

9 zeigt schematisch den Aufbau eines digital gesteuerten Oszillators 5 wie in 7 und 8 verwendet. Für die Darstellung von 9 wurde angenommen, dass ein einziges Steuersignal U dem digital gesteuerten Oszillator 5 zugeführt ist, wie mit Bezug auf 8 beschrieben. Das Steuersignal U hat beispielsweise eine Breite von 12 Bit. Bei dem dargestellten Beispiel sind die Bits von 0 bis 11 nummeriert, wobei 0 die Nummer des Bits mit dem niedrigsten Wert ist und 11 die Nummer des Bits mit dem höchsten Wert ist.

Um das Ausgangstaktsignal CLKOUT zu erzeugen, ist ein Schwingkreis vorgesehen, welcher im Wesentlichen aus einer Induktivität 12 und Kapazitäten 11 und 13 besteht. Der Schwingkreis wird aus einer Stromquelle 14 gespeist.

Bei dem dargestellten Beispiel sind die Bits 2 bis 6 und die Bits 7 bis 11 jeweils separat Thermometercodierern 9 zugeführt, welche entsprechend dem zugeführten Binärcode einen Thermometercode erzeugen. Dieser Thermometercode wird jeweils in einem Signalspeicher bzw. Latch-Register 10 gespeichert, um Unterschiede in den Signallaufzeiten innerhalb der Thermometercodierer 9 zu kompensieren. Entsprechend dem Ausgangssignal der Signalspeicher 10 wird eine Matrix 11 von Varaktordioden 11A angesteuert, d.h. die Varaktordioden werden abhängig von den von den Signalspeichern 10 bereitgestellten Signalen aktiviert oder deaktiviert, wodurch die Gesamtkapazität des Schwingkreises verändert wird. Eine mögliche Realisierung der Varaktordioden 11A aus Transistoren ist in einem vergrößerten Teil von 9 dargestellt, wobei die Ausgänge a1, a2 der Varaktordioden mit den entsprechenden Leitungen a1, a2 des Schwingkreises verbunden sind. Es kann jedoch ohne Einschränkung auf den in 9 dargestellten Aufbau jeder Typ von schaltbarer Kapazität verwendet werden.

Die zwei untersten Bits 0 und 1 des Signals U werden verwendet, um direkt binär gewichtete Varaktordioden 13 zu steuern.

Es ist folglich möglich, die Kapazität des Schwingkreises des digital gesteuerten Oszillators 5 zu modifizieren, indem das Signal U verändert wird, wodurch die Frequenz des Ausgangstaktsignals CLKOUT verändert wird.

Ferner können Initialisierungssignale A und B dem digital gesteuerten Oszillator 5 von 9 zugeführt sein. Hierbei steuert das Initialisierungssignal B weitere Varaktordioden 13, während das Initialisierungssignal A dazu dient, die Induktivität 12 zu steuern. Mittels der Initialisierungssignale A und B kann ein Frequenzbereich ausgewählt werden, in welchem der digital gesteuerte Oszillator 5 arbeitet. Dies kann beispielsweise abhängig von der Frequenz des Eingangstaktsignals CLKIN bewerkstelligt werden.

Ein weiterer vergrößerter Teil von 9 zeigt den Aufbau der Induktivität 12. Bei dem dargestellten Beispiel umfasst die Induktivität 12 sechs separate Induktivitäten 12A und zwei Schalter 12B, welche durch Transistoren realisiert sind, welche abhängig von dem Initialisierungssignal A geschaltet werden, wodurch die Gesamtinduktivität der Anordnung verändert wird.

Eine vollständig digital implementierte PLL wie mit Bezug auf 79 beschrieben wird vorzugsweise in der CSU 150 der Speichermodule der oben beschriebenen Speichervorrichtungen 100, 101, 102 und 103 eingesetzt. In diesem Fall ist das Eingangstaktsignal CLKIN der PLL durch das Eingangstaktsignal der CSU 150 gebildet, und das Ausgangstaktsignal CLKOUT der PLL bildet das regenerierte Taktsignal.

Da mittels der PLL das Eingangstaktsignal der CSU 150 neu generiert wird, weist es eine sehr hohe Qualität auf, d.h. niedriges Rauschen, einen niedrigen Jitter und einen niedrigen Verzerrungsgrad.

Als eine Alternative zu der PLL kann die CSU 150 auch eine DLL umfassen. Im Vergleich zu einer PLL generiert eine DLL ihr Eingangstaktsignal nicht vollständig neu. Jedoch kann auch eine DLL dabei helfen, einige Störungen in dem Eingangstaktsignal zu verringern, wodurch ein Ausgangstaktsignal bereitgestellt wird, welches eine verbesserte Signalqualität aufweist.

Ferner kann die PLL wie im Zusammenhang mit 79 beschrieben als die PLL 250 zum Bereitstellen des Taktsignals CLK an die Speichervorrichtung 101, 102 und 103 wie in 2 und 6 dargestellt eingesetzt werden. In diesem Fall kann das Eingangstaktsignal der PLL durch einen Quarzoszillator bereitgestellt werden und kann eine niedrigere Frequenz aufweisen als das Taktsignal CLK, welche in der PLL intern multipliziert wird.

Bei den oben beschriebenen Speichervorrichtungen sind die Speichermodule vorzugsweise jeweils auf einem einzigen Halbleiterchip implementiert. Die Speichermodule können dann auf einer Leiterplatte bzw. einem PCB (Printed Circuit Board) kombiniert werden, um die Speichervorrichtung auszubilden. Typsicherweise befindet sich jedes Speichermodul auf einem einzigen Leiterplattenstück, welches in einen entsprechenden Einschub eines Computersystems eingesetzt wird. Jedoch ist es auch möglich, zwei oder mehr der Speichermodule oder sogar alle von ihnen auf einem einzigen Halbleiterchip zu implementieren.


Anspruch[de]
Verfahren zum Betreiben einer Speichervorrichtung mit einer Vielzahl von Speichermodulen (100a100d; 101a101d; 102a102d; 103a103d), welche in einer Reihenanordnung angeordnet sind,

gekennzeichnet durch:

Empfangen eines Befehls- und Schreibdatensignals (CA, WD) von einem Speicher-Controller (200) in einem ersten Speichermodul (100a; 101a; 102a; 103a) der Reihenanordnung,

Übertragen des Befehls- und Schreibdatensignals (CA, WD) von dem ersten Speichermodul (100a; 101a; 102a; 103a) der Reihenanordnung an weitere Speichermodule (100b100d; 101b101d; 102b102d; 103b103d) der Reihenanordnung,

Übertragen eines Lesedatensignals (RD) von einem der Speichermodule (100a100d; 101a101d; 102a102d; 103a103d) der Reihenanordnung an ein vorhergehendes Speichermodul (100a100c; 101a101c; 102a102c; 103a103c) der Reihenanordnung, bis das Lesedatensignal (RD) in dem ersten Speichermodul (100a; 101a; 102a; 103a) der Reihenanordnung empfangen wird,

Übertragen des Lesedatensignals (RD) von dem ersten Speichermodul (100a; 101a; 102a; 103a) der Reihenanordnung an den Speicher-Controller (200),

Empfangen eines Eingangstaktsignals (CLK) in jedem der Speichermodule (100a100d; 101a101d; 102a102d; 103a103d),

Regenerieren des Eingangstaktsignals (CLK) in einer Taktgeneratoreinheit (150) des jeweiligen Speichermoduls (100a100d; 101a101d; 102a102d; 103a103d), um ein regeneriertes Taktsignal zu erzeugen, und

Synchronisieren des Lesedatensignals (RD), welches aus dem Speichermodul (100a100c; 101a101d; 102a102d; 103a103d) übertragen wird, mit dem jeweiligen regenerierten Taktsignal des Speichermoduls.
Verfahren nach Anspruch 1,

gekennzeichnet durch:

Synchronisieren des Befehls- und Schreibdatensignals (CA, WD), welches aus dem ersten Speichermodul (100a; 101a; 102a; 103a) übertragen wird, mit dem regenerierten Taktsignal des ersten Speichermoduls (100a; 101a; 102a; 103a).
Verfahren nach Anspruch 1 oder 2,

gekennzeichnet durch:

Erzeugen des Eingangstaktsignals (CLK) der Speichermodule (100a100d; 101a101d; 102a102d; 103a103d) mittels einer Phasenregelschleife (250).
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Phasenregelschleife (250) digital implementiert ist. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Taktgeneratoreinheit (150) der Speichermodule (100a100d; 101a101d; 102a102d; 103a103d) eine Phasenregelschleife umfasst. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Phasenregelschleife digital implementiert ist. Verfahren nach einem der vorhergehenden Ansprüche,

dadurch gekennzeichnet,

dass die Speichermodule (100a100d; 101a101d; 102a102d; 103a103d) jeweils einen Speicherkern (110) umfassen, wobei das Verfahren darüber hinaus umfasst:

Erzeugen eines Taktsignals für den Speicherkern (110) als ein Ausgangssignal der Taktgeneratoreinheit (150).
Verfahren nach einem der vorhergehenden Ansprüche,

gekennzeichnet durch:

Zuführen eines Ausgangssignals der Taktgeneratoreinheit (150) von einem der Speichermodule (103a, 103c) als das Eingangstaktsignal an wenigstens eines der weiteren Speichermodule (103b, 103c, 103d).
Verfahren nach einem der vorhergehenden Ansprüche,

gekennzeichnet durch:

Erzeugen des Lesedatensignals (RD) gemäß Daten, welche in einem Speicherkern (110) von einem der Speichermodule (100a100d; 101a101d; 102a102d; 103a103d) gespeichert sind.
Speichermodul (100a100d; 101a101d; 102a102d; 103a103d), welches dazu ausgestaltet ist, in einer Reihenanordnung von Speichermodulen angeordnet zu werden,

gekennzeichnet durch:

eine Taktgeneratoreinheit (150), um ein Eingangstaktsignal des Speichermoduls (100a100d; 101a101d; 102a102d; 103a103d) zu regenerieren, um ein regeneriertes Taktsignal zu erzeugen,

einen ersten Empfänger (RxP), um ein Befehls- und Schreibdatensignal (CA, WD) von einem Speicher-Controller (200) oder von einem weiteren Speichermodul, welches sich in der Reihenanordnung vorgelagert befindet, zu empfangen,

einen ersten Sender (TxP), um ein Lesedatensignal (RD) aus dem Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) an den Speicher-Controller (200) oder an ein vorhergehendes Speichermodul der Reihenanordnung zu übertragen, wobei der erste Sender (TxP) dazu ausgestaltet ist, das aus dem Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) übertragene Lesedatensignal (RD) mit dem regenerierten Taktsignal des Speichermoduls zu synchronisieren,

einen zweiten Empfänger (RxS), um das Lesedatensignal (RD) von einem nächsten Speichermodul (100b100d; 101b101d; 102b102d; 103b103d) der Reihenanordnung zu empfangen,

einen zweiten Sender (TxS), um das Befehls- und Schreibdatensignal (CA, WD) an weitere Speichermodule (100b100d; 101b101d; 102b102d; 103b103d) zu übertragen, welche sich in der Reihenanordnung nachgelagert befinden, wobei der zweite Sender (TxS) dazu ausgestaltet ist, das aus dem Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) übertragene Befehls- und Schreibdatensignal (CA, WD) mit dem regenerierten Taktsignal des Speichermoduls zu synchronisieren.
Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach Anspruch 10,

gekennzeichnet durch:

einen Speicherkern (110) zum Speichern von Daten,

wobei die Taktgeneratoreinheit (150) des Speichermoduls (100a100d; 101a101d; 102a102d; 103a103d) dazu ausgestaltet ist, ein Taktsignal für den Speicherkern (110) bereitzustellen.
Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach Anspruch 11,

dadurch gekennzeichnet,

dass das für den Speicherkern (110) bereitgestellte Taktsignal bezüglich des Eingangstaktsignals der Taktgeneratoreinheit (150) phasenverschoben ist.
Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) dazu ausgestaltet ist, das Lesedatensignal (RD) gemäß Daten, welche in einem Speicherkern (110) des Speichermoduls gespeichert sind, zu erzeugen. Speichermodul (101a101d; 102a102d; 103a103d) nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die Taktgeneratoreinheit (150) dazu ausgestaltet ist, ein Eingangstaktsignal für den ersten Empfänger (RxP) zu erzeugen. Speichermodul (101a101d; 102a102d; 103a103d) nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass die Taktgeneratoreinheit (150) dazu ausgestaltet ist, ein Eingangtaktsignal für den zweiten Empfänger (RxS) zu erzeugen. Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die Taktgeneratoreinheit (150) eine Phasenregelschleife umfasst. Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach Anspruch 16, dadurch gekennzeichnet, dass die Phasenregelschleife der Taktgeneratoreinheit (150) digital implementiert ist. Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach Anspruch 17,

dadurch gekennzeichnet,

dass die Phasenregelschleife umfasst:

einen Phasendetektor (3), welcher dazu ausgestaltet ist, ein digitales Phasendifferenzsignal (X) abhängig von einem Eingangstaktsignal (CLKIN) der Phasenregelschleife und einem Rückkopplungstaktsignal (CLKfb) zu erzeugen,

ein digitales Filter (4), welches dazu ausgestaltet ist, das Phasendifferenzsignal (X) aufzunehmen und ein digitales gefiltertes Phasendifferenzsignal (U) zu erzeugen, und

einen digital gesteuerten Oszillator (5), welcher abhängig von dem gefilterten Phasendifferenzsignal (U) gesteuert wird.
Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach Anspruch 18,

dadurch gekennzeichnet,

dass die Phasenregelschleife darüber hinaus umfasst

einen Frequenzdifferenzdetektor (1), welcher dazu ausgestaltet ist, ein digitales Frequenzdifferenzsignal (V) abhängig von dem Eingangstaktsignal (CLKIN) der Phasenregelschleife und dem Rückkopplungstaktsignal (CLKfb) zu erzeugen,

wobei die Phasenregelschleife dazu ausgestaltet ist, den digital gesteuerten Oszillator (5) auch abhängig von dem digitalen Frequenzdifferenzsignal (V) zu steuern.
Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) nach einem der Ansprüche 10 bis 19, dadurch gekennzeichnet, dass das Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) auf einem einzigen Halbleiterchip implementiert ist. Speichervorrichtung mit einer Vielzahl von Speichermodulen (100a100d; 101a101d; 102a102d; 103a103d), welche in einer Reihenanordnung angeordnet sind,

dadurch gekennzeichnet,

dass jedes der Speichermodule umfasst:

eine Taktgeneratoreinheit (150), um ein Eingangstaktsignal des Speichermoduls (100a100d; 101a101d; 102a102d; 103a103d) zu regenerieren, um ein regeneriertes Taktsignal zu erzeugen,

einen ersten Empfänger (RxP), um ein Befehls- und Schreibdatensignal (CA, WD) in dem Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) zu empfangen,

einen ersten Sender (TxP), um ein Lesedatensignal (RD) aus dem Speichermodul (100a100d; 101a 101d; 102a102d; 103a103d) zu übertragen, wobei der erste Sender (TxP) dazu ausgestaltet ist, das aus dem Speichermodul (100a100d; 101a101d; 102a102d; 103a103d) übertragene Lesedatensignal (RD) mit dem regenerierten Taktsignal des Speichermoduls zu synchronisieren, und

einen zweiten Empfänger (RxS), um das Lesedatensignal (RD) von einem nächsten Speichermodul (100b100d; 101b101d; 102b102d; 103b103d) der Reihenanordnung zu empfangen,

wobei wenigstens ein erstes Speichermodul (100a; 101a; 102a; 103a) der Speichervorrichtung einen zweiten Sender (TxS) umfasst, um das Befehls- und Schreibdatensignal (CA, WD) an weitere Speichermodule (100b100d; 101b101d; 102b102d; 103b103d) der Reihenanordnung zu übertragen, wobei der zweite Sender (TxS) dazu ausgestaltet ist, das aus dem Speichermodul (100a; 101a; 102a; 103a) übertragene Befehls- und Schreibdatensignal (CA, WD) mit dem regenerierten Taktsignal des Speichermoduls zu synchronisieren.
Speichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass die Speichermodule (100a100d; 101a101d; 102a102d; 103a103d) nach einem der Ansprüche 10 bis 20 ausgestaltet sind. Speichervorrichtung nach Anspruch 21 oder 22, wobei das erste Speichermodul (100a; 101a; 102a; 103a) dazu ausgestaltet ist, das Befehls- und Schreibdatensignal (CA, WD) von einem Speicher-Controller (200) zu empfangen und das Lesedatensignal (RD) an den Speicher-Controller (200) zu übertragen. Speichervorrichtung nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass die Taktgeneratoreinheit (150) von wenigstens einem der Speichermodule (103a, 103c) dazu ausgestaltet ist, das Eingangstaktsignal (CLK) von wenigstens einem der weiteren Speichermodule (103b, 103c, 103d) der Reihenanordnung zu erzeugen. Speichervorrichtung nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, dass die Speichervorrichtung als eine DRAM-Speichervorrichtung zur Verwendung in einem Computersystem ausgestaltet ist. Speichervorrichtung nach einem der Ansprüche 21 bis 25, gekennzeichnet durch: eine Phasenregelschleife (250) zur Erzeugung des Eingangstaktsignals für wenigstens eines der Speichermodule (100a100d; 101a101d; 102a102d; 103a103d).






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