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Dokumentenidentifikation DE60308870T2 16.05.2007
EP-Veröffentlichungsnummer 0001523686
Titel KOMPENSATION VON TESTSIGNALVERSCHLECHTERUNG AUFGRUND EINER FEHLFUNKTION DES ZU TESTENDEN BAUELEMENTS
Anmelder Formfactor, Inc., Livermore, Calif., US
Erfinder MILLER, A., Charles, Fremont, CA 94539, US
Vertreter Kahler, Käck & Mollekopf, 86899 Landsberg
DE-Aktenzeichen 60308870
Vertragsstaaten DE, FR, IE, IT
Sprache des Dokument EN
EP-Anmeldetag 09.07.2003
EP-Aktenzeichen 037644820
WO-Anmeldetag 09.07.2003
PCT-Aktenzeichen PCT/US03/21678
WO-Veröffentlichungsnummer 2004008162
WO-Veröffentlichungsdatum 22.01.2004
EP-Offenlegungsdatum 20.04.2005
EP date of grant 04.10.2006
Veröffentlichungstag im Patentblatt 16.05.2007
IPC-Hauptklasse G01R 31/319(2006.01)A, F, I, 20051224, B, H, EP
IPC-Nebenklasse G06F 11/273(2006.01)A, L, I, 20051224, B, H, EP   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung betrifft im Allgemeinen ein Testgerät für elektronische Bauelemente, das ein Testsignal zu mehreren Anschlüssen von zu testenden Bauelementen (DUTs) überträgt, und insbesondere ein System zum Kompensieren einer Testsignalverschlechterung.

Beschreibung des Standes der Technik

Wie in 1 und 2 dargestellt, testet ein Testgerät 10 für integrierte Schaltungen (ICs) des Standes der Technik einen Satz von digitalen IC-DUTs 12, bevor sie vom Halbleiterwafer 16, auf dem sie ausgebildet sind, getrennt werden, unter Verwendung eines Verbindungssystems 18, das das Testgerät 10 mit einem Satz von Sonden 20 verbindet, die einen Signalzugang zu den Anschlüssen 22 auf den Oberflächen der ICs vorsehen. Das IC-Testgerät 10 umfasst einen Satz von Testgerätkanälen 14, die jeweils in der Lage sind, ein digitales Testsignal zu einem IC-Anschluss zu übertragen oder ein digitales Reaktionssignal, das am IC-Anschluss erzeugt wird, abzutasten, um seinen Zustand festzustellen. Das Verbindungssystem 18 umfasst einen Satz von Pogostiften 11 oder eine andere Art von Verbindungselementen zum Verbinden von Eingangs/Ausgangs-Anschlüssen von jedem Testgerätkanal 14 mit einer Sondenplatinenanordnung 13. Die Sondenplatinenanordnung 13 umfasst eine oder mehrere Substratschichten, die Leiterbahnen und Kontaktlöcher enthalten, die Signalwege zwischen den Pogostiften 11 und den Sonden 20 bilden.

Da ein Halbleiterwafer 16 eine große Anzahl von ICs halten kann und da jede IC eine große Anzahl von Anschlusskontaktstellen aufweisen kann, würde ein IC-Testgerät 10, das einen separaten Kanal verwendet, um auf jeden IC-Anschluss zuzugreifen, eine sehr große Anzahl von Kanälen 14 erfordern, um gleichzeitig alle ICs auf einem Wafer zu testen. Daher testet ein IC-Testgerät 10 gewöhnlich nur einen Teil der ICs auf einem Wafer 16 gleichzeitig. Der Wafer 16 wird typischerweise an einer Vakuumansaugvorrichtung 15 angebracht, die den Wafer 16 so positioniert, dass die Sonden 20 die Anschlüsse 22 eines speziellen Satzes von zu testenden ICs 12 kontaktieren. Nachdem das Testgerät 10 diesen Satz von ICs 12 getestet hat, positioniert die Vakuumansaugvorrichtung 15 den Wafer 16 um, so dass die Sonden 20 die Anschlüsse 22 eines nächsten Satzes von zu testenden ICs kontaktieren.

Um den Testprozess zu beschleunigen, ist es hilfreich, die Anzahl von gleichzeitig getesteten ICs 22 zu maximieren. Wie in US 6 784 674 A (US-Patentanmeldung Nr. 10/142 549) mit dem Titel "Test Signal Distribution System for IC Tester", eingereicht am 8. Mai 2002, beschrieben, besteht eine Weise zum Erhöhen der Anzahl von ICs, die ein Testgerät gleichzeitig testen kann, darin, das aus einem Kanal ausgegebene Testsignal an mehr als einen IC-Eingangsanschluss anzulegen. Wenn beispielsweise jede zu testende IC ein Direktzugriffsspeicher (RAM) ist, der durch ein 8-Bit-Wort adressiert wird, dann kann jeder eines Satzes von acht Testgerätkanälen gleichzeitig Adressen zu mehreren RAMs senden, da alle RAMs dieselbe Adressenfolge während des Tests empfangen sollen.

Obwohl das Verbindungssystem 18 Wege zum Übertragen von Signalen in beiden Richtungen zwischen vielen Testgerätkanälen 14 und IC-Anschlüssen 22 bereitstellt, stellt 2 nur einen Teil von einem Testgerätkanal 14 dar, der durch das Verbindungssystem 18 mit mehreren Anschlüssen 22 von ICs 12 auf dem Wafer 16 verbunden ist. Ein Treiber 24, der auf Steuerschaltungen (nicht dargestellt) innerhalb des Kanals 14 reagiert, erzeugt ein Ausgangssignal mit der Spannung V1. Ein Widerstand 26 mit einem Betrag R1 verbindet das Ausgangssignal V1 des Treibers mit einem Knoten 30 des Verbindungssystems 18, um ein Testsignal am Knoten 30 mit der Spannung V2 zu erzeugen. Der Widerstand 26 umfasst den Ausgangswiderstand des Treibers 24 und irgendeinen Widerstand im Weg zwischen dem Treiberausgang und dem Knoten 30.

Das Verbindungssystem 18 verteilt das am Knoten 30 erzeugte Testsignal zu einem Satz von Sonden 20 über ein Netzwerk von Isolationswiderständen 28 jeweils mit dem Widerstandswert R2. Wenn sie ausreichend groß gemacht sind, isolieren die Isolationswiderstände 28 die Anschlüsse 22 durch Widerstand voneinander, um zu verhindern, dass ein Fehler 32 zur Erdung oder zu irgendeiner anderen Potentialquelle am Anschluss 22 an irgendeiner von einer oder mehreren der ICs 12 die anderen IC-Anschlüsse 22 ungeachtet der Spannung V1 am Ausgang des Treibers 24 auf das Fehlerpotential steuert. Die Isolationswiderstände 28 ermöglichen, dass das Testgerät 10 ICs 12 ohne Fehler an ihren Anschlüssen testet, wenn die ICs, die dasselbe Testsignal empfangen, Fehler an ihren Anschlüssen aufweisen. Obwohl 2 Isolationswiderstände 28 als ein einfaches paralleles Netzwerk bildend zeigt, wie in der vorher erwähnten US 6 784 674 A (US-Patentanmeldung Nr. 10/142 549) erörtert, können die Widerstände 28 in anderen Netzwerktopologien angeordnet sein. Andere nicht-begrenzende Beispiele sind in US 6 603 323 A (US-Patentanmeldung Nr. 09/613 531, eingereicht am 10. Juli 2000) gezeigt.

Die Anzahl von IC-Anschlüssen 22, die ein einzelner Testgerätkanal 14 ansteuern kann, ist teilweise durch die Fähigkeit des Treibers 24, eine angemessene Testsignalspannung an den IC-Anschlüssen 22, die keine Fehler erleiden, wenn einer oder mehrere andere IC-Anschlüsse 22 Fehler erleiden, aufrechtzuerhalten, begrenzt. Die Eingangsimpedanz an den IC-Anschlüssen 22 ist hauptsächlich kapazitiv und sie entnehmen normalerweise einen geringen stationären Strom, nachdem das Testsignal Zeit hatte, die IC-Anschluss-Kapazität nach einer Testsignal-Zustandsänderung aufzuladen oder zu entladen. Unter stationären Bedingungen ist folglich die Spannung, die an jedem IC-Anschluss 22 erscheint, der keinen Fehler erleidet, im Wesentlichen gleich V2. Wenn der Treiber 24 seine Ausgangsspannung V1 auf einen hohen oder niedrigen Logikpegel in Reaktion auf eine Zustandsänderung in einem Eingangs-"Ansteuer"-Steuersignal D ändert, steigt oder fällt die Testsignalspannung V2 am Knoten 30 am Übergang der Isolationswiderstände 28 auf einen stationären hohen oder niedrigen Logikspannungspegel, der im Wesentlichen gleich V2 ist, nachdem der Testsignalstrom die Kapazität an den IC-Anschlüssen 22 vollständig aufgeladen oder entladen hat. Die Ausgangsspannungsänderung des Testsignals stellt eine Funktion der IC-Anschluss-Kapazität und der Widerstände in den Signalwegen zwischen dem Treiber 24 und den Anschlüssen 22 dar.

Wenn ein Fehler 32 vorliegt, der den Anschluss 22 von einer der ICs 12 beispielsweise mit einer Quelle für ein niedriges Logikpotential VL verbindet, dann steigt, wenn der Treiber 24 V1 von einem niedrigen Logikpegel VL auf einen hohen Logikpegel VH steuert, die Spannung V2 am Knoten 30 und an den Anschlüssen 22, die keine Fehler erleiden, auf V2 = VH – I·R1 V2 = VH – (VL – VH)·R1/(R1 + R2) an, wobei I der vom Fehler 32 gezogene stationäre Fehlerstrom ist. In einer Situation des "schlimmsten Falls", in der der Treiber 24 mit N + 1 IC-Anschlüssen 22 verbunden ist, könnten N von diesen Anschlüssen durch Fehler mit einer Quelle für einen niedrigen Logikpegel VL verbunden sein. In einem solchen Fall ist die stationäre Testsignalspannung V2 bei 30 und am einzelnen restlichen Anschluss 22, der keinen Fehler erleidet, V2 = VH – (VL – VH)·R1/(R1 + (R2/N))[1]

Es soll angenommen werden, dass die Fehler N der N + 1 Anschlüsse 22 mit einer Quelle für einen hohen Logikpegel VH zu einem Zeitpunkt, zu dem der Treiber 24 V1 auf den niedrigen Logikpegel VL setzt, in Verbindung stehen. In diesem Fall ist die stationäre Testsignalspannung V2 am Knoten 30 und am einzelnen IC-Anschluss 22, der keinem Fehler unterliegt, V2 = VL + (VH – VL)·R1/(R1 + (R2/N))[2]

Die Gleichungen [1] und [2] zeigen, dass Fehler an irgendeinem Satz von N IC-Anschlüssen 22 einen IC-Anschluss, der keinen Fehlern unterliegt, über den niedrigen Logikpegel VL oder unter den hohen Logikpegel VH gemäß dem Verhältnis R1/(R1 + (R2/N)) setzen können. Wenn Fehler die Testsignalspannung an den Anschlüssen 22 zu weit über VL oder zu weit unter VH setzen, erkennt die IC 12ohne Fehler an ihrem Anschluss 22 nicht den Logikzustand des Testsignals und ist daher nicht testbar.

Das Testsystem kann jedoch fehlertolerant gemacht werden, wenn der Widerstandswert R2 der Isolationswiderstände 28 ausreichend groß gemacht wird. Die Gleichungen [1] und [2] zeigen, dass das Erhöhen der Größe von R2 den Einfluss von Fehlern an der Testsignalspannung auf die Spannung V2 verringert, so dass sie näher zu VH oder VL ansteigen oder fallen kann. Wenn die Anzahl N + 1 von IC-Anschlüssen 22, die durch dasselbe Testsignal angesteuert werden, und die maximale Anzahl N von Fehlern, die toleriert werden müssen, zunehmen, so muss auch der Betrag R2 der Isolationswiderstände 28 zunehmen, um das Testsystem fehlertolerant zu machen.

Das Erhöhen des Betrages des Isolationswiderstandes R2 verringert jedoch die Rate, mit der der Treiber 24 die Kapazität an den IC-Anschlüssen 22 aufladen oder entladen kann, wenn das Testsignal den Zustand ändert. Dies erhöht wiederum die Menge an Zeit, die das Testsignal benötigt, um den Zustand zu ändern, und verringert daher die maximale Frequenz, mit der das Testsignal arbeiten kann. Wenn wir R2 folglich erhöhen, um die Anzahl von Anschlüssen 22 zu erhöhen, die durch ein einzelnes Testsignal angesteuert werden können, erreichen wir eine Grenze, die eine Funktion der maximalen Betriebsfrequenz des Testsignals ist. Daher steht die Anzahl von IC-Anschlüssen, die gleichzeitig durch dasselbe Testsignal auf eine fehlertolerante Weise angesteuert werden können, mit der maximalen Frequenz des Testsignals umgekehrt in Beziehung.

US 5 889 392 A offenbart einen Schaltmodusregler, der eine konstante Ausgangsspannung aufrechterhält, selbst wenn eine Last mit schnellen Lastübergängen durch den Schaltmodusregler gespeist wird.

Die Testschaltung von US 6 107 815 A ist zum Durchführen von Funktionstests an elektronischen Schaltungen vorgesehen. Die Testschaltung wird zwischen die elektronischen Schaltungen und eine Testgerätmatrix gekoppelt. Zwei Leitungen der Testschaltung werden mit zwei Ausgangsleitungen der elektronischen Schaltungen verbunden. Die zwei Leitungen sind zusammen mit einem gemeinsamen Schaltungsknoten über ein Widerstandselement pro Leitung verbunden.

Die automatische Testanlage von US 5 794 175 A ermöglicht ein paralleles Testen von Halbleiterspeichern. Auf gleiche Zellen eines Speichers der getesteten Bauelemente wird durch eine Matrix von Spalten- und Zeilenleitungen, die mit Multiplexern bzw. Vergleichern verbunden sind, zugegriffen.

Was erforderlich ist, ist eine Weise, um die Anzahl von IC-Anschlüssen, die durch ein einzelnes Testsignal angesteuert werden können, weiter zu erhöhen, ohne die maximale Betriebsfrequenz des Testsignals zu verringern.

Die Erfindung ist in den Ansprüchen 1 bzw. 16 definiert.

Spezielle Ausführungsbeispiele sind in den abhängigen Ansprüchen dargelegt.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Ein Ausgangssignal eines Treibers innerhalb eines Testgerätkanals ist mit einem Schaltungsknoten eines Verbindungssystems widerstandsverbunden, um ein Testsignal an der Schaltung zu erzeugen. Das Verbindungssystem verteilt das Testsignal zu Anschlüssen eines Satzes von zu testenden ICs über ein Netzwerk von Isolationswiderständen, so dass alle IC-Anschlüsse gleichzeitig durch dasselbe Testsignal angesteuert werden.

Bei einem Ausführungsbeispiel überwacht ein Rückkopplungssystem die Testsignalspannung und stellt die Treiber-Ausgangssignalspannung nach Bedarf ein, um Änderungen der Testsignalspannung, die sich aus Fehlern an einem oder mehreren der IC-Anschlüsse ergeben, zu kompensieren. Wenn das Testsignal den IC-Anschluss auf einen hohen Logikpegel steuern soll, wird das Testsignal anfänglich auf eine Spannung gesetzt, die wesentlich höher ist als der hohe Logikpegel, um die Kapazität an den IC-Anschlüssen schnell aufzuladen. Wenn sich die IC-Anschluss-Spannung dem gewünschten hohen Logikpegel nähert, wird die Testsignalspannung auf den Pegel verringert, der erforderlich ist, um einen stationären hohen Logikpegel an den IC-Anschlüssen aufrechtzuerhalten. Wenn im Gegenteil das Testsignal den IC-Anschluss auf einen niedrigen Logikpegel steuern soll, wird die Testsignalspannung anfänglich wesentlich niedriger gesteuert als der gewünschte niedrige Logikpegel, um die Kapazität an den IC-Anschlüssen schnell zu entladen, und dann auf einen geeigneten stationären Pegel erhöht, der erforderlich ist, um die IC-Anschluss-Spannung auf dem gewünschten niedrigen Logikpegel zu halten. Ein Testsignal, das auf eine solche Weise geformt wird, ermöglicht, dass das Testsignal mit höheren Frequenzen für einen gegebenen Isolationswiderstand arbeitet als es ansonsten für ein herkömmliches Rechteckwellen-Testsignal möglich wäre.

Die dieser Patentbeschreibung beigefügten Ansprüche weisen besonders auf den Gegenstand der Erfindung hin und beanspruchen diesen deutlich. Fachleute werden jedoch am besten sowohl die Organisation als auch das Betriebsverfahren dessen, was der (die) Anmelder als beste Art(en) zur Ausführung der Erfindung betrachtet (betrachten), zusammen mit weiteren Vorteilen und Aufgaben der Erfindung verstehen, indem sie die restlichen Teile der Patentbeschreibung unter Bezug auf die zugehörige(n) Zeichnung(en) lesen, in der (denen) sich gleiche Bezugszeichen auf gleiche Elemente beziehen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

1 ist eine vereinfachte Seitenaufrissansicht eines früheren Testgeräts für integrierte Schaltungen (ICs), das auf einen Satz von ICs, die auf einem Wafer ausgebildet sind, über ein Verbindungssystem zugreift,

2 ist ein schematisches Diagramm, das einen Teil von einem Kanal des Testgeräts von 1 darstellt, der ein Testsignal zu einem Satz von IC-Anschlüssen auf dem Wafer von 1 über Signalwege, die durch das Verbindungssystem von 1 bereitgestellt werden, überträgt,

3 ist ein schematisches Diagramm, das einen Teil eines Kanals des Testgeräts gemäß einem ersten beispielhaften Ausführungsbeispiel der Erfindung zum Übertragen eines Testsignals zu einem Satz von IC-Anschlüssen auf einem Wafer über Signalwege, die durch ein Verbindungssystem bereitgestellt werden, darstellt,

4 ist ein Ablaufdiagramm, das das Verhalten von Signalen V2 und D von 3 darstellt,

57 sind Ablaufdiagramme, die das Verhalten des Signals V1 von 3 unter verschiedenen Fehlerbedingungen an den IC-Anschlüssen darstellen,

8 ist ein schematisches Diagramm, das einen Teil von einem Kanal des Testgeräts gemäß einem zweiten beispielhaften Ausführungsbeispiel der Erfindung zum Übertragen eines Testsignals zu einem Satz von IC-Anschlüssen auf einem Wafer über Signalwege, die durch ein Verbindungssystem bereitgestellt werden, darstellt,

9 ist ein Ablaufplan, der das Verhalten des Formatierers von 8 darstellt, wenn die VHIGH- und VLOW-Datenwerte, die von den Abtast- und Halteschaltungen von 8 erzeugt werden, kalibriert werden,

10 ist ein schematisches Diagramm, das ein alternatives System gemäß einem dritten beispielhaften Ausführungsbeispiel der Erfindung zum Steuern der Werte von VHIGH und VLOW des Testgerätkanals von 8 darstellt,

1114 sind Ablaufdiagramme, die das Verhalten des Signals V1 von 8 unter verschiedenen Fehlerbedingungen an den IC-Anschlüssen darstellen,

15 ist ein schematisches Diagramm, das einen Teil eines Kanals des Testgeräts gemäß einem vierten beispielhaften Ausführungsbeispiel der Erfindung zum Übertragen eines Testsignals zu einem Satz von IC-Anschlüssen auf einem Wafer über Signalwege, die von einem Verbindungssystem bereitgestellt werden, darstellt,

1619 sind Ablaufdiagramme, die das Verhalten des Signals V1 von 15 unter verschiedenen Fehlerbedingungen an den IC-Anschlüssen darstellen, und

20 ist ein schematisches Diagramm, das einen Teil von einem Kanal des Testgeräts gemäß einem fünften beispielhaften Ausführungsbeispiel der Erfindung zum Übertragen eines Testsignals zu und zum Empfangen von Reaktionssignalen von einem Satz von IC-Anschlüssen auf einem Wafer über Signalwege, die von einem Verbindungssystem bereitgestellt werden, darstellt.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung ist auf ein System zum gleichzeitigen Verteilen eines einzelnen Testsignals zu mehr als einem Anschluss eines Satzes von zu testenden elektronischen Bauelementen (DUTs), wie beispielsweise integrierten Schaltungen (ICs), gerichtet. Die folgende Patentbeschreibung beschreibt eine oder mehrere beispielhafte Ausführungsbeispiele und/oder Anwendungen der Erfindung, die von dem (den) Anmelder(n) als beste Arten zur Ausführung der Erfindung betrachtet werden. Obwohl die hierin beschriebenen Ausführungsbeispiele ein oder mehrere Beispiele der Erfindung darstellen, ist nicht beabsichtigt, dass die Erfindung auf (ein) solche(s) beispielhaftes (beispielhaften) Ausführungsbeispiel(e) oder auf die Weise, auf die die Ausführungsbeispiele funktionieren, begrenzt ist.

3 stellt einen einzelnen Kanal 34 eines Mehrkanal-IC-Testgeräts dar, der über ein Verbindungssystem 36 mit mehreren ähnlichen Anschlüssen 38 eines Satzes von ICs 40, die auf einem Halbleiterwafer 42 ausgebildet sind, verbunden ist, so dass dasselbe Testsignal gleichzeitig jeden der IC-Anschlüsse 38 ansteuern kann. Ein Treiber 54 innerhalb des Testgerätkanals 34 liefert das Testsignal über eine Ausgangsimpedanz und eine Wegimpedanz, die durch einen Widerstand 56 mit dem Widerstandswert R1 dargestellt sind, zu einem Knoten 50 innerhalb des Verbindungssystems 36. Das Verbindungssystem 36 umfasst einen Satz von Isolationswiderständen 44 mit einem ähnlichen Widerstandswert R2, die jeweils den Knoten 50 mit einer separaten Sonde 48 verbinden, wobei jede Sonde auf einen separaten der IC-Anschlüsse 38 zugreift.

Ein Test wird in eine Folge von Testzyklen organisiert, während jedes von denen der Treiber 54 das Testsignal auf einen hohen Logikpegel VH oder einen niedrigen Logikpegel VL in Reaktion auf ein Ansteuersignal D, das von einer herkömmlichen Formatiererschaltung 60 erzeugt wird, steuern kann. Vor dem Start jedes Testzyklus, wie durch ein Signal von einer Zeitsteuerschaltung 62 angegeben, erhält der Formatierer 60 Daten von einem Speicher 64, die angeben, ob das Testsignal während des nächsten Testzyklus hoch oder niedrig gesteuert werden soll. Der Formatierer 60 setzt dann sein Ausgangsansteuersignal D während des folgenden Testzyklus auf den geeigneten Zustand und der Treiber 54 reagiert entsprechend, indem er das Testsignal hoch oder niedrig steuert.

Die Isolationswiderstände 44 innerhalb des Verbindungssystems 36 verhindern, dass ein Fehler 58 mit niedriger Impedanz, der irgendeinen IC-Anschluss 38 mit der Erdung oder irgendeiner anderen Potentialquelle verbindet, ungeachtet des Betrags der Ausgangssignalspannung V1 des Treibers 54 jeden anderen IC-Anschluss 38 auf dieses Potential steuert. Wenn R2 nicht ausreichend hoch ist, können Fehler an den Anschlüssen 38 von einer oder mehreren der ICs 40 die Testsignalspannung, die an den IC-Anschlüssen 38 von anderen ICs ankommt, außerhalb annehmbare Bereiche für die hohen oder niedrigen Logikpegel der Testsignale setzen, wodurch Tests, die an den ICs 40, die keine Fehler erleiden, durchgeführt werden, ungültig gemacht werden.

Der minimale Widerstandswert R2 der Isolationswiderstände, der erforderlich ist, um das Testsystem fehlertolerant zu machen, ist eine Funktion der Anzahl von IC-Anschlüssen 38, die gleichzeitig durch das Testsignal angesteuert werden sollen. Wenn die Anzahl von IC-Anschlüssen 38, die durch die Testsignale angesteuert werden, zunimmt, so muss der Betrag des Isolationswiderstandes R2, der erforderlich ist, um Fehlertoleranz bereitzustellen, auch zunehmen. Die hohen Werte des Isolationswiderstandes R2, die erforderlich sind, um Fehlertoleranz bereitzustellen, wenn das Testsignal gleichzeitig viele IC-Anschlüsse 30 ansteuert, verringert jedoch gewöhnlich den Testsignalstrom, der erforderlich ist, um die IC-Anschluss-Kapazität aufzuladen und zu entladen, wenn das Testsignal den Zustand ändert. Eine Verringerung des Aufladestroms senkt die Rate, mit der das Testsignal den Zustand ändern kann, wodurch die maximale Frequenz, mit der das Testsignal arbeiten kann, gesenkt wird.

Um die Verringerung des Testsignal-Aufladestroms, die durch große Werte des Isolationswiderstandes R2 verursacht wird, zu kompensieren, umfasst der Testgerätkanal 34 eine Rückkopplungssteuerschaltung 66, die sowohl die Testsignalspannung V2 am Knoten 50 als auch das D-Eingangssignal in den Treiber 54 überwacht. Wenn das D-Eingangssignal angibt, dass die Testsignalspannung V2 auf ihren hohen Logikpegel VH gesteuert werden soll, vergleicht die Rückkopplungsschaltung 66 V2 mit einer VH-Pegel-Bezugsspannung und stellt eine Ausgangsspannung VHIGH, die zum Treiber 54 als Bezug zum Steuern des hohen Logikpegels des Treiberausgangssignals V1 geliefert wird, ein. Die Rückkopplungssteuerschaltung 66 stellt VHIGH ein, um die Testsignalspannung V2 auf den gewünschten hohen Logikpegel VH zu steuern. Wenn das D-Eingangssignal angibt, dass die Testsignalspannung V2 auf dem niedrigen Logikpegel VL liegen soll, vergleicht ebenso die Rückkopplungssteuerschaltung 66 die Testsignalspannung V2 mit einer VL-Pegel-Bezugsspannung und stellt eine Ausgangsspannung VLOW ein, die der Treiber 54 als Bezug verwendet, wenn er die Spannung seines Ausgangssignals V1 festlegt. Die Rückkopplungsschaltung 66 legt VLOW fest, um die Testsignalspannung V2 auf den gewünschten niedrigen Logikpegel VL zu steuern.

4 stellt dar, wie die Testsignalspannung V2 auf Änderungen des in den Treiber 54 von 3 eingegebenen D-Steuersignals reagiert. Wenn das D-Signal auf einen 0-Logikzustand umschaltet, fällt die V2-Signalspannung auf einen stationären niedrigen Logikpegel VL, und wenn das D-Signal auf einen 1-Logikzustand umschaltet, steigt das V2-Signal auf einen stationären hohen Logikpegel VH an.

5 stellt dar, wie sich die Ausgangsspannung V1 des Signals des Treibers 54 verhält, wenn das Testsignal V2 von 4 bei Abwesenheit irgendwelcher Fehler an den IC-Anschlüssen 38 erzeugt wird. Wenn das D-Signal von einer 1 auf eine 0 übergeht, stellt die Rückkopplungssteuerschaltung 66 fest, dass V2 wesentlich höher ist als der gewünschte niedrige Logikpegel VL, so dass sie anfänglich VLOW für den Signaltreiber 54 setzt, um V1 schnell auf seinen niedrigstmöglichen Spannungspegel VMIN zu steuern, wodurch die Ladung von der IC-Anschluss-Kapazität schnell entfernt wird und die Testsignalspannung V2 herabgesetzt wird. Wenn sich V2 VL nähert, erhöht die Rückkopplungssteuereinheit 66 die Bezugsspannung VLOW, um zu ermöglichen, dass V2 auf seinen stationären niedrigen Logikpegel VL einschwingt. Wenn das D-Steuersignal von einer 0 auf eine 1 übergeht, stellt die Rückkopplungssteuerschaltung 66 ebenso fest, dass die Testsignalspannung V1 wesentlich niedriger ist als der gewünschte hohe Logikpegel VH, und setzt daher VHIGH für den Signaltreiber 54, um V1 schnell auf seinen höchsten Spannungspegel VMAX hochzusetzen, um die IC-Anschluss-Kapazität schnell aufzuladen, wodurch die Testsignalspannung V2 schnell hochgesetzt wird. Wenn sich die Testsignalspannung V2 dem gewünschten hohen Logikpegel VH nähert, verringert die Rückkopplungssteuereinheit 66 VHIGH, um zu ermöglichen, dass V2 auf seinen gewünschten stationären Pegel VH einschwingt.

6 stellt das Verhalten des Treiberausgangssignals V1 dar, wenn ein Fehler mit hohem Logikpegel an einem IC-Anschluss 38 vorliegt, der gewöhnlich den Knoten 50 in Richtung von VH setzt. Das Verhalten des Treiberausgangssignals V1, das in 6 dargestellt ist, ist ähnlich zum V1-Signalverhalten, das in 5 dargestellt ist, außer dass, wenn das Steuersignal D auf eine 0 übergeht, die Rückkopplungssteuereinheit 66 den stationären Wert von VLOW setzt, so dass der Treiber 54 V1 auf einen stationären Betrag steuert, der etwas niedriger ist als VL, um V2 auf dem geeigneten niedrigen Logikpegel VL zu halten. Dieser niedrigere Betrag von V1 kompensiert die Auswirkungen des Fehlers mit hohem Pegel auf die Testsignalspannung V2.

7 stellt das Verhalten des V1-Signals dar, wenn ein Fehler an einem oder mehreren an den IC-Anschlüssen 38 besteht, der gewöhnlich die Testsignalspannung V2 am Knoten 50 in Richtung von VL setzt. Das Verhalten des Treiberausgangssignals V1, das in 7 dargestellt ist, ist ähnlich zum Verhalten des V1-Signals, das in 5 dargestellt ist, außer dass, wenn das Steuersignal D auf eine 1 gesteuert wird, die Rückkopplungssteuereinheit 66 den stationären Wert von VHIGH setzt, so dass der Treiber 54 V1 auf einen stationären Betrag steuert, der etwas höher ist als VH, um die Testsignalspannung V2 auf dem gewünschten hohen Logikpegel VH zu halten. Der erhöhte Betrag von V1 kompensiert die Auswirkungen des Fehlers mit niedrigem Pegel auf die Testsignalspannung V2.

Die maximale zulässige Testsignalfrequenz ist eine Funktion des Betrags des Isolationswiderstandes R2, der erforderlich ist, um einen Fehlerschutz bereitzustellen, und der Beträge der VMAX- und VMIN-Spannungsgrenzen des Treibers 54. Wenn VMAX und VMIN wesentlich höher (positiver) bzw. niedriger (negativer) als VH und VL sind, kann das Testsignal schnell Ladung in die und aus der IC-Anschlusskapazität bewegen, unmittelbar nachdem D den Zustand ändert, selbst wenn R2 groß gemacht ist, um einen Fehlerschutz für eine große Anzahl von IC-Anschlüssen bereitzustellen. Eine solche Verwendung einer Rückkopplung, um Fehler zu kompensieren, ermöglicht eine Erhöhung der Anzahl von IC-Anschlüssen 38, die durch dasselbe Testsignal angesteuert werden können, ohne die maximale zulässige Frequenz des Testsignals verringern zu müssen.

In einigen Hochfrequenzanwendungen kann die Reaktion der Rückkopplungsschleife, die durch die Steuereinheit 66 von 3 bereitgestellt wird, zu langsam oder instabil sein, oder die Rückkopplungsschleife, die durch die Steuereinheit 66 bereitgestellt wird, kann unannehmbares Rauschen in das Testsignal einführen. 8 stellt dar, wie der Testgerätkanal 34 von 3 für einen Betrieb mit höherer Frequenz ausgelegt werden kann. Wie in 8 dargestellt, sind Abtast- und Halteschaltungen (S/H) 68, die durch den Formatierer 60 gesteuert werden, in die VHIGH- und VLOW-Bezugssignalwege zwischen der Steuereinheit 66 und dem Treiber 54 eingefügt.

9 stellt eine Kalibrierungsprozedur dar, die der Formatierer 60 vor dem Testen der ICs 40 durchführt. Mit Bezug auf 8 und 9 stellt der Formatierer 60 die Abtast- und Halteschaltungen 68 anfänglich so ein, dass sie die VLOW- und VHIGH-Ausgangssignale der Rückkopplungssteuereinheit 66 direkt zum Treiber 54 leiten (Schritt 90). Während der Formatierer 60 das Steuersignal D auf eine 0 setzt (Schritt 92), steuert die Rückkopplungssteuereinheit 66 VLOW auf einen stationären Pegel, der erforderlich ist, um Fehlerbedingungen, falls vorhanden, an irgendeinem oder mehreren der IC-Anschlüsse 38 zu beseitigen. Der Formatierer 60 signalisiert dann einer der Abtast- und Halteschaltungen 68, diesen Wert von VLOW abzutasten und zu halten (Schritt 94). Als nächstes steuert der Formatierer 60 das Steuersignal D auf eine 1 lange genug, um zu ermöglichen, dass die Rückkopplungssteuereinheit 66 VHIGH auf einen stationären Pegel steuert, der erforderlich ist, um irgendwelche Fehlerbedingungen an den IC-Anschlüssen 38 zu beseitigen (Schritt 96). Der Formatierer 60 signalisiert dann einer anderen der Abtast- und Halteschaltungen 68, diesen VHIGH-Spannungspegel beizubehalten (Schritt 98).

Während des Tests von ICs 40 halten anschließend die Abtast- und Halteschaltungen 68 VHIGH und VLOW auf den Pegeln, die während der Kalibrierungsprozedur festgelegt werden, und ignorieren die Ausgangssignale der Rückkopplungssteuereinheit 66. Während des Tests wird folglich die Testsignalspannung V2 nicht durch Rückkopplung gesteuert, sondern die stationären Werte des Treiberausgangssignals V1 werden trotzdem geeignet eingestellt, um Fehler an den IC-Anschlüssen 38 an der Testsignalspannung V2 zu kompensieren.

10 stellt eine alternative Implementierung des Rückkopplungssteuersystems für den Treiber 54 von 8 dar. Hier liefert die Rückkopplungssteuerschaltung 66 vielmehr digitale als analoge Ausgangsdaten, die Werte des VHIGH- und des VLOW-Signals angeben. Während des Kalibrierungsprozesses setzt der Formatierer anfänglich ein Paar von Zwischenspeichern 57, um die aus der Rückkopplungssteuereinheit 66 ausgegebenen Daten zu Eingängen eines Paars von Digital-Analog-Wandlern (DACs) 55 zu leiten, die die VHIGH- und VLOW-Signale erzeugen. Nachdem die Datenausgaben der Rückkopplungssteuereinheit 66 während des Kalibrierungsprozesses den stationären Zustand erreichen, signalisiert jedoch der Formatierer den Zwischenspeichern 57, die aktuellen Datenwerte zu halten, so dass VHIGH und VLOW während des anschließenden Testprozesses fest bleiben.

11 stellt das Verhalten des V1-Signals während des Tests dar, wenn Fehler mit hohem Logikpegel an einem oder mehreren an den IC-Anschlüssen 38 versuchen, die Testsignalspannung V2 in Richtung von VH zu setzen. Wenn das D-Signal auf eine 0 übergeht, steuert der Treiber 54 seine Ausgangssignalspannung V1 so schnell wie möglich auf den Betrag des VLOW-Bezugssignals, das aus den Abtast- und Halteschaltungen 58 ausgegeben wird und das wesentlich niedriger als VL vorgegeben wurde, um die Auswirkungen der Fehler auf die Testsignalspannung V2 zu kompensieren.

12 stellt das Verhalten des V1-Signals während des Tests dar, wenn Fehler mit niedrigem Pegel an einem oder mehreren an den IC-Anschlüssen 38 versuchen, die Testsignalspannung V2 in Richtung von VL zu setzen. Wenn das D-Signal auf eine 1 übergeht, steigt das V1-Signal auf den Wert des VHIGH-Bezugssignals an, das aus den Abtast- und Halteschaltungen 58 ausgegeben wird und das höher als VH vorgegeben wurde, um die Auswirkungen der Fehler auf die Testsignalspannung V2 zu kompensieren.

13 stellt das Verhalten des V1-Signals während des Tests dar, wenn Fehler mit hohem und niedrigen Pegel an verschiedenen der IC-Anschlüsse 38 versuchen, die Testsignalspannung V2 irgendwohin zwischen VH und VL zu setzen. Wenn das D-Signal auf eine 0 übergeht, fällt das V1-Signal auf den Wert des VLOW-Bezugssignals, das aus den Abtast- und Halteschaltungen 58 ausgegeben wird und das niedriger als VL vorgegeben wurde, und wenn das D-Signal auf eine 1 übergeht, steigt das V1-Signal auf den Wert von VHIGH an, der höher als VH vorgegeben wurde.

14 stellt das Verhalten des V1-Signals während des Tests dar, wenn Fehler an einem oder mehreren der IC-Anschlüsse 38 versuchen, den Knoten 50 unter VL zu setzen. Wenn das D-Signal auf eine 0 übergeht, fällt das V1-Signal auf den Wert des VLOW-Bezugssignals, das aus den Abtast- und Halteschaltungen 58 ausgegeben wird und das wesentlich höher als VL vorgegeben wurde, und wenn das D-Signal auf eine 1 übergeht, steigt das V2-Signal auf den Wert von VHIGH, der wesentlich höher als VH vorgegeben wurde.

Ein Vorteil der Verwendung des Rückkopplungssteuersystems während des Tests, wie in 3 dargestellt, besteht darin, dass es das V1-Signal unmittelbar nach einer Zustandsänderung vorübergehend auf seine VMAX- oder VMIN-Spannung des vollen Bereichs steuern kann, um die IC-Anschluss-Kapazität schnell aufzuladen oder zu entladen. Dies hilft, die maximale zulässige Testsignalfrequenz zu erhöhen. Da die Rückkopplungssteuerung von V1 während eines Tests im System von 8 nicht stattfindet, kann der Treiber 54 nur das V1-Signal auf die VHIGH- oder VLOW-Pegel steuern, die erforderlich sind, um V1 auf dem geeigneten stationären Pegel zu halten. Das System von 8 macht keinen vorübergehenden Gebrauch von der Spannung des vollen Bereichs des Treibers 54, um das Aufladen und Entladen der IC-Anschluss-Kapazität zu beschleunigen.

15 stellt ein weiteres beispielhaftes Ausführungsbeispiel der Erfindung dar, bei dem der Treiber 54 von 8 gegen eine Impulsformungseinrichtung 70 ausgetauscht ist. Eine Impulsformungseinrichtung erzeugt Ausgangssignalimpulse mit einer gewünschten Form in Reaktion auf Zustandsübertragungen an seinem Eingangssignal und die gewünschte Impulsform muss nicht notwendigerweise ein Rechteckwellensignal wie z.B. das vom Treiber 54 von 8 erzeugte sein. In dieser Anwendung liefert die Impulsformungsvorrichtung 70 geeigneterweise V1-Signalimpulse, die bei VMAX oder VMIN unmittelbar nach Zustandsänderungen in ihrem D-Signaleingang den Maximalwert erreichen, um einen beträchtlichen IC-Anschluss-Kapazitäts-Aufladestrom zu liefern, und anschließend auf geeignete stationäre Pegel einschwingen.

Für das Testsystem von 15 gibt eine Vortest-Kalibrierungsprozedur ähnlich der für das Testsystem von 8 verwendeten die VHIGH- und VLOW-Ausgangssignale der Abtast- und Halteschaltungen 68 auf Pegel vor, die erforderlich sind, um die stationäre Testsignalspannung V2 trotz irgendwelcher Fehler an den IC-Anschlüssen 38 auf den geeigneten hohen und niedrigen Logikpegeln zu halten. Wenn die ICs 40 getestet werden und der D-Signaleingang von 0 auf 1 übergeht, steuert die Impulsformungseinrichtung 70 danach unmittelbar V1 auf VMAX, um schnell Ladung zu den IC-Anschlüssen 38 zu liefern, und steuert anschließend V1 über ein vorbestimmtes Zeitintervall auf einen stationären Wert, der VHIGH entspricht. Wenn ihr D-Signaleingang von 1 auf 0 übergeht, steuert die Impulsformungseinrichtung 70 unmittelbar V1 auf VMIN, um schnell Ladung von der IC-Anschluss-Kapazität zu entfernen, und setzt anschließend V1 über ein vorbestimmte Zeitintervall auf einen stationären Wert, der VLOW entspricht.

16 stellt das Verhalten des V1-Signals, wenn das D-Signal Zustandsänderungen unterzogen wird, dar. In diesem Beispiel verbinden Fehler die IC-Anschlüsse 38 mit einer Quelle für einen niedrigen Logikpegel (VL), so dass während der Kalibrierungsprozedur die Rückkopplungssteuereinheit 66 VHIGH über VH setzt, aber VLOW gleich VL setzt. Anschließend, wenn ICs 40 getestet werden und das Steuersignal D auf eine 0 übergeht, steuert die Impulsformungseinrichtung 70 anfänglich V1 auf VMIN, um schnell Ladung von der IC-Anschluss-Kapazität zu entfernen, erhöht jedoch danach V1 linear wieder auf VLOW = VL, um V2 während des stationären Teils des Testzyklus auf VL zu halten. Wenn das D-Signal wieder auf eine 1 übergeht, steuert die Impulsformungseinrichtung 70 unmittelbar V1 bis auf VMAX, um schnell die IC-Anschluss-Kapazität aufzuladen, und verringert anschließend V1 linear wieder auf einen stationären Pegel VHIGH, der höher als VH vorgegeben wurde, um die IC-Anschluss-Fehler zu kompensieren.

17 stellt das Verhalten des V1-Signals dar, wenn einer oder mehrere Anschlüsse 38 mit einer Quelle für den hohen Logikpegel VH kurzgeschlossen werden, und 18 stellt das Verhalten des V1-Signals dar, wenn Fehler an den Anschlüssen 38 versuchen, V2 auf einen Pegel irgendwo zwischen VL und VH zu steuern.

Die in 1618 dargestellten Impulsformen sind beispielhaft; Fachleute werden erkennen, dass eine Impulsformungseinrichtung 70 vorgesehen sein kann, um das V1-Signal auf irgendeine einer Vielzahl von Weisen zu formen, um die Gesamtzeit, die erforderlich ist, um die IC-Anschluss-Kapazität vollständig aufzuladen oder zu entladen, zu minimieren, wodurch die maximale zulässige Frequenz des Testsignals erhöht wird. Wie in 19 dargestellt, kann beispielsweise die Impulsformungseinrichtung 70 das V1-Signal auf VMAX oder VMIN für einen Zeitraum nach jedem D-Zustandsübergang halten, bevor das V1-Signal auf VHIGH oder VLOW gesteuert wird. Die schrägen Teile des V1-Signals können linear oder nicht-linear sein.

Obwohl sich die Rückkopplungssteuerschaltung 66 bei den beispielhaften Ausführungsbeispielen der Erfindung, die in 3, 8 und 15 dargestellt sind, im Testgerätkanal 34 befindet, kann sie sich außerhalb des Kanals 34 befinden, wobei Zuleitungen vorgesehen sind, um das VHIGH- und VLOW-Signal zum Kanal zu übertragen.

Der Einfachheit halber zeigen 3, 8 und 15 Isolationswiderstände 44 als ein relativ einfaches Netzwerk bildend. Die Erfindung kann jedoch in Verbindungssystemen ausgeführt werden, die andere Isolationswiderstand-Netzwerktopologien verwenden, wie beispielsweise in US 6 784 674 A (US-Patentanmeldung Nr. 10/142 549, mit dem Titel "Test Signal Distribution System For IC tester", eingereicht am 8. Mai 2002) beschrieben.

Es ist nicht erforderlich, dass alle Isolationswiderstände 44 denselben Wert aufweisen. 20 stellt beispielsweise eine Version eines Testgerätkanals 34 von 8 dar, die nützlich ist, wenn die Anschlüsse 38 der ICs 40 bidirektional sind. Die IC-Anschlüsse 38 empfangen das Testsignal während einiger Testzyklen, während sie während anderer Testzyklen ein IC-Reaktionssignal zum Testgerätkanal 34 zurückleiten. Der Treiber 54 von 20 ist ein Treiber mit drei Ausgangzuständen, der nicht nur ein Steuersignal D, das vom Formatierer 60 eingegeben wird und das angibt, ob sein Ausgangssignal V1 hoch oder niedrig gesteuert werden soll, sondern auch ein Z-Eingangssignal vom Formatierer 60, das angibt, ob er sein Ausgangssignal auf drei Zustände setzen soll, empfängt, so dass er am Knoten 50 weder hoch- noch heruntersetzt. Während Testzyklen, in denen ICs 40 Reaktionssignale zum Testgerätkanal 34 zurücksenden sollen, signalisiert der Formatierer 60 den Treiber 54, sein Ausgangssignal V1 auf drei Zustände zu setzen. Eine Datenerfassungsschaltung 65 tastet die Spannung des Reaktionssignals in Erwiderung auf ein Steuersignal C vom Formatierer 60 ab und bestimmt den Zustand des Ausgangssignals, das von jeder IC 40 erzeugt wird, aus dieser Reaktionssignalspannung.

Das Verbindungssystem 36 von 20 unterscheidet sich vom Verbindungssystem 36 von 8 darin, dass jeder Isolationswiderstand 44 einen anderen Widerstandswert aufweist. Insbesondere ist der Widerstandswert von jedem aufeinander folgenden Isolationswiderstand 44 das Doppelte von jenem seines vorangehenden Isolationswiderstandes.

Wenn alle ICs 40 korrekt arbeiten, dann erzeugen normalerweise während Testzyklen, in denen sie Ausgangssignale erzeugen sollen, alle ICs 40 gleichzeitig Ausgangssignale an den Anschlüssen 38 mit demselben hohen oder niedrigen Logikpegel VH oder VL und die Isolationswiderstände 44 steuern das am Knoten 50 erscheinende Reaktionssignal im Wesentlichen auf diesen hohen oder niedrigen Logikpegel. Wenn jedoch eine oder mehrere der ICs 40 fehlerhaft sind, dann können zu irgendeiner gegebenen Zeit einige von ihnen Ausgangssignale mit hohem Logikpegel (VH) erzeugen, während andere Ausgangssignale mit niedrigem Logikpegel (VL) erzeugen. In einem solchen Fall liegt die Reaktionssignalspannung, die von der Datenerfassungsschaltung 65 gesehen wird, auf irgendeinem Pegel zwischen VH und VL. Mit der Anordnung der Isolationswiderstandswerte, die in 20 gezeigt ist, kann die Datenerfassungsschaltung 65 separat den Logikzustand des Ausgangssignals am Anschluss 38 von jeder IC 40 aus der Spannung des Reaktionssignals bestimmen.

Während irgendeines Testzyklus, in dem der Treiber 54 das Testsignal zum IC-Anschluss 38 überträgt, arbeitet der Testgerätkanal von 20 auf dieselbe Weise wie der Testgerätkanal von 8, um Fehler an irgendeinem IC-Anschluss zu kompensieren. Das Verfahren (9), das zum Kalibrieren der VHIGH- und VLOW-Bezugsspannungen des Testgerätkanals von 8 verwendet wird, kann auch verwendet werden, um die VHIGH- und VLOW-Bezugsspannung in 20 zu kalibrieren. Der Treiber 54 von 20 kann auch gegen eine Impulsformungseinrichtung der in 15 verwendeten Art ausgetauscht werden, wenn die Impulsformungseinrichtung dazu ausgelegt ist, ein Ausgangssignal mit drei Zuständen zu liefern.

Obwohl verschiedene Versionen der Erfindung zur Verwendung in Verbindung mit einem IC-Testgerät der Art, die eine Nadelkarte verwendet, um auf Anschlüsse von ICs zuzugreifen, die auf Halbleiterwafern ausgebildet sind, beschrieben wurden, werden Fachleute erkennen, dass die Erfindung in Verbindung mit Testgeräten verwendet werden kann, die andere Arten einer Schnittstellenanlage verwenden, die einen Zugriff auf DUT-Anschlüsse von ICs vorsieht, die sich immer noch auf der Waferebene befinden können oder die vom Wafer, auf dem sie ausgebildet wurden, getrennt wurden und die zu dem Zeitpunkt, zu dem sie getestet werden, in IC-Bausteine integriert sein können oder nicht. Eine solche Schnittstellenanlage umfasst, ist jedoch nicht begrenzt auf Bestückungsplatinen, Voralterungsplatinen und Endtestplatinen. Die Erfindung soll in ihren breitesten Aspekten nicht auf Anwendungen begrenzt sein, die irgendeine spezielle Art von IC-Testgerät, irgendeine spezielle Art von Testgerät-DUT-Verbindungssystem oder irgendeine spezielle Art von IC-DUT beinhalten. Es sollte für Fachleute auch selbstverständlich sein, dass, obwohl die Erfindung vorstehend als in Verbindung mit dem Testen von integrierten Schaltungen verwendet beschrieben ist, sie auch verwendet werden kann, wenn eine beliebige Art von elektronischem Bauelement, einschließlich beispielsweise Flip-Chip-Anordnungen, Leiterplatten und dergleichen, getestet wird.

Die vorangehende Patentbeschreibung und die Zeichnungen stellen beispielhafte Ausführungsbeispiele der besten Art(en) zur Ausführung der Erfindung dar und Elemente oder Schritte der dargestellten besten Art(en) veranschaulichen die Elemente oder Schritte der Erfindung, wie in den beigefügten Ansprüchen angeführt. Die beigefügten Ansprüche sollen jedoch für eine beliebige Art zur Ausführung der Erfindung gelten, die die Kombination von Elementen oder Schritten umfasst, wie in irgendeinem der Ansprüche beschrieben, einschließlich Elementen oder Schritten, die funktionale Äquivalente der Beispielelemente oder -schritte des (der) beispielhaften Ausführungsbeispiels (Ausführungsbeispiele) der Erfindung sind, die in der Patentbeschreibung und den Zeichnungen dargestellt sind.


Anspruch[de]
Testvorrichtung für elektronische Bauelemente zum gleichzeitigen Liefern eines Testsignals zu einer Vielzahl von Anschlüssen (38) von integrierten Schaltungen "ICs" während eines Tests der ICs (40), wobei das Testsignal wiederholt zwischen einem ersten und einem zweiten Testsignal-Spannungspegel übergeht, welcher einen ersten und einen zweiten Logikpegel darstellt, wenn ein Steuersignal (D) wiederholt zwischen einem ersten und einem zweiten Zustand übergeht, wobei die Vorrichtung umfasst:

einen Schaltungsknoten (50); und

ein Verteilungsmittel (36) zum gleichzeitigen Verteilen des Testsignals vom Schaltungsknoten (50) zu der Vielzahl von IC-Anschlüssen (38) über ein Netzwerk (44) mit einem Widerstand, der die IC-Anschlüsse voneinander isoliert;

gekennzeichnet durch

ein Ansteuermittel (54) zum Steuern eines Ausgangssignals zwischen einem ersten und einem zweiten Ausgangssignal-Spannungspegel, wenn das Steuersignal (D) zwischen dem ersten und dem zweiten Zustand übergeht, wobei das Ausgangssignal mit dem Schaltungsknoten (50) widerstandsgekoppelt ist, um das Testsignal am Schaltungsknoten zu erzeugen; und

ein Steuermittel (66) zum Reagieren auf das Steuersignal (D) und das Testsignal durch Einstellen des ersten und des zweiten Ausgangssignal-Spannungspegels derart, dass das Testsignal zwischen dem ersten und dem zweiten Testsignal-Spannungspegel übergeht, wenn das Steuersignal (D) zwischen dem ersten und dem zweiten Zustand übergeht.
Vorrichtung nach Anspruch 1, wobei das Steuermittel (66) auf das Steuersignal (D) und das Testsignal durch Einstellen des ersten und des zweiten Ausgangssignal-Spannungspegels während des Tests reagiert. Vorrichtung nach Anspruch 1,

wobei das Steuermittel (66) auf das Steuersignal (D) und das Testsignal reagiert und den ersten und den zweiten Ausgangssignal-Spannungspegel vor dem Test einstellt, und

wobei das Steuermittel (66) das Einstellen des ersten und des zweiten Ausgangssignal-Spannungspegels während des Tests unterlässt.
Vorrichtung nach Anspruch 1,

wobei das Steuermittel (66) den ersten Ausgangssignal-Spannungspegel in Reaktion auf einen ersten Vergleich zwischen der Testsignalspannung und einer ersten Bezugsspannung einstellt, wenn sich das Steuersignal (D) im ersten Zustand befindet, und

wobei das Steuermittel (66) den zweiten Ausgangssignal-Spannungspegel in Reaktion auf einen zweiten Vergleich zwischen der Testsignalspannung und einer zweiten Bezugsspannung einstellt, wenn sich das Steuersignal (D) im zweiten Zustand befindet.
Vorrichtung nach Anspruch 1,

wobei der zweite Ausgangssignal-Spannungspegel höher ist als der erste Ausgangssignal-Spannungspegel,

wobei in Reaktion auf eine Änderung des Steuersignals (D) vom ersten Zustand auf den zweiten Zustand das Ansteuermittel (54) anfänglich das Ausgangssignal höher steuert als den zweiten Ausgangssignal-Spannungspegel und anschließend das Ausgangssignal auf den zweiten Ausgangssignal-Spannungspegel steuert, und

wobei in Reaktion auf eine Änderung des Steuersignals (D) vom zweiten Zustand auf den ersten Zustand das Ansteuermittel (54) anfänglich das Ausgangssignal niedriger steuert als den ersten Ausgangssignal-Spannungspegel und anschließend das Ausgangssignal auf die erste Ausgangssignalspannung steuert.
Vorrichtung nach Anspruch 1, wobei die ICs (40) auf einem Halbleiterwafer (42) ausgebildet sind, wobei sich die IC-Anschlüsse (38) auf einer Oberfläche des Halbleiterwafers befinden und wobei das Verteilungsmittel aufweist:

eine Vielzahl von leitenden Sonden (48), die jeweils einen separaten der IC-Anschlüsse (38) kontaktieren, und

ein Mittel (R2) zum Ohmschen Verbinden des Schaltungsknotens (50) mit jeder der Sonden (48).
Vorrichtung nach Anspruch 1, wobei die ICs (40) auf einem Halbleiterwafer (42) ausgebildet sind, wobei sich die IC-Anschlüsse (38) auf einer Oberfläche des Halbleiterwafers befinden und wobei das Verteilungsmittel aufweist:

eine Vielzahl von leitenden Sonden, die jeweils einen separaten der IC-Anschlüsse kontaktieren, und

eine Vielzahl von Widerständen (42), die jeweils den Schaltungsknoten (50) mit einer separaten der Sonden verbinden.
Vorrichtung nach Anspruch 1, wobei das Steuermittel (66) aufweist:

ein viertes Mittel zum Durchführen eines ersten Vergleichs zwischen der Testsignalspannung und einer ersten Bezugsspannung, wenn sich das Steuersignal (D) im ersten Zustand befindet, und zum Ändern von ersten Daten in Reaktion auf den ersten Vergleich,

ein fünftes Mittel zum Durchführen eines zweiten Vergleichs zwischen der Testsignalspannung und einer zweiten Bezugsspannung, wenn sich das Steuersignal (D) im zweiten Zustand befindet, und zum Ändern von zweiten Daten in Reaktion auf den zweiten Vergleich,

ein sechstes Mittel zum Speichern der ersten und der zweiten Daten, die durch das vierte und das fünfte Mittel geändert wurden, und

ein siebtes Mittel zum Einstellen des ersten und des zweiten Ausgangssignal-Spannungspegels in Reaktion auf die durch das sechste Mittel gespeicherten ersten und zweiten Daten.
Vorrichtung nach Anspruch 8, wobei das sechste Mittel die ersten und zweiten Daten vor dem Test speichert, so dass der erste und der zweite Ausgangssignal-Spannungspegel während des Tests konstant bleiben. Vorrichtung nach Anspruch 1,

wobei während des Tests das Steuermittel (66) einen ersten Vergleich zwischen der Testsignalspannung und einer ersten Bezugsspannung durchführt und den ersten Ausgangssignal-Spannungspegel gemäß dem ersten Vergleich einstellt, wenn sich das Steuersignal (D) im ersten Zustand befindet, und

wobei während des Tests das Steuermittel (66) einen zweiten Vergleich zwischen der Testsignalspannung und einer zweiten Bezugsspannung durchführt und den zweiten Ausgangssignal-Spannungspegel gemäß dem zweiten Vergleich einstellt, wenn sich das Steuersignal (D) im zweiten Zustand befindet.
Vorrichtung nach Anspruch 10, wobei das Verteilungsmittel umfasst:

eine Vielzahl von leitenden Sonden (48), die jeweils einen separaten der IC-Anschlüsse (38) kontaktieren, und

ein Mittel (R2) zum Ohmschen Verbinden des Schaltungsknotens mit jeder der Sonden.
Vorrichtung nach Anspruch 1,

wobei vor dem Test das Steuermittel (66) einen ersten Vergleich zwischen der Testsignalspannung und einer ersten Bezugsspannung durchführt, wenn sich das Steuersignal (D) im ersten Zustand befindet, und den ersten Ausgangssignal-Spannungspegel gemäß dem ersten Vergleich einstellt, und

wobei vor dem Test das Steuermittel (66) einen zweiten Vergleich zwischen der Testsignalspannung und einer zweiten Bezugsspannung durchführt, wenn sich das Steuersignal (D) im zweiten Zustand befindet, und den zweiten Ausgangssignal-Spannungspegel gemäß dem zweiten Vergleich einstellt, und

wobei während des Tests das Steuermittel die weitere Einstellung des ersten und des zweiten Ausgangssignal-Spannungspegels unterlässt.
Vorrichtung nach Anspruch 12,

wobei der zweite Ausgangssignal-Spannungspegel höher ist als der erste Ausgangssignal-Spannungspegel,

wobei in Reaktion auf eine Änderung des Steuersignals (D) vom ersten Zustand auf den zweiten Zustand das Ansteuermittel anfänglich die Ausgangssignalspannung höher steuert als den zweiten Ausgangssignal-Spannungspegel und anschließend die Ausgangssignalspannung auf die zweite Ausgangssignalspannung steuert, und

wobei in Reaktion auf eine Änderung des Steuersignals (D) vom zweiten Zustand auf den ersten Zustand das Ansteuermittel anfänglich die Ausgangssignalspannung niedriger steuert als den ersten Ausgangssignal-Spannungspegel und anschließend die Ausgangssignalspannung auf die erste Ausgangssignalspannung steuert.
Vorrichtung nach Anspruch 12, wobei das Steuermittel aufweist:

ein viertes Mittel zum Durchführen eines ersten Vergleichs zwischen der Testsignalspannung und einer ersten Bezugsspannung, wenn sich das Steuersignal (D) im ersten Zustand befindet, und zum Erzeugen von ersten Daten mit einem in Reaktion auf den ersten Vergleich festgelegten Wert,

ein fünftes Mittel zum Durchführen eines zweiten Vergleichs zwischen der Testsignalspannung und einer zweiten Bezugsspannung, wenn sich das Steuersignal (D) im zweiten Zustand befindet, und zum Erzeugen von zweiten Daten mit einem gemäß dem zweiten Vergleich festgelegten Wert,

ein sechstes Mittel zum Speichern der ersten und der zweiten Daten, die durch das vierte und das fünfte Mittel erzeugt wurden, und

ein siebtes Mittel zum Einstellen des ersten und des zweiten Ausgangssignal-Spannungspegels in Reaktion auf die durch das sechste Mittel gespeicherten ersten und zweiten Daten.
Vorrichtung nach Anspruch 14, wobei das sechste Mittel die vor dem Test erzeugten ersten und zweiten Daten speichert, so dass der erste und der zweite Ausgangssignal-Spannungspegel während des Tests konstant bleiben. Testverfahren zum gleichzeitigen Übertragen eines Testsignals zu einer Vielzahl von Anschlüssen (38) von integrierten Schaltungen "ICs" während eines Tests der ICs (40), wobei eine Spannung des Testsignals wiederholt zwischen einem ersten und einem zweiten Testsignal-Spannungspegel übergeht, der einen ersten und einen zweiten Logikpegel darstellt, wenn ein Steuersignal (D) wiederholt zwischen einem ersten und einem zweiten Zustand übergeht, wobei das Verfahren die Schritte aufweist:

a. Steuern eines Ausgangssignals zwischen einem ersten und einem zweiten Ausgangssignal-Spannungspegel, wenn das Steuersignal (D) zwischen dem ersten und dem zweiten Zustand übergeht,

b. Ohmsches Koppeln des Ausgangssignals mit einem Schaltungsknoten (50), um das Testsignal am Schaltungsknoten zu erzeugen; und

c. gleichzeitiges Verteilen des Testsignals vom Schaltungsknoten (50) zur Vielzahl von IC-Anschlüssen (38) über Wege, die die IC-Anschlüsse durch Widerstand voneinander isolieren;

gekennzeichnet durch

d. Einstellen des ersten und des zweiten Ausgangssignal-Spannungspegels unter Verwendung eines Steuermittels (66), so dass das Testsignal zwischen dem ersten und dem zweiten Testsignal-Spannungspegel übergeht, wenn das Steuersignal (D) zwischen dem ersten und dem zweiten Zustand übergeht.
Verfahren nach Anspruch 16, wobei der erste und der zweite Testsignal-Spannungspegel in Schritt d während des Tests eingestellt werden. Verfahren nach Anspruch 16, wobei der erste und der zweite Testsignal-Spannungspegel in Schritt d vor dem Test eingestellt werden und während des Tests konstant gehalten werden. Verfahren nach Anspruch 18, wobei der zweite Ausgangssignal-Spannungspegel höher ist als der erste Ausgangssignal-Spannungspegel und wobei Schritt a die Unterschritte aufweist:

a1. Reagieren auf eine Änderung des Steuersignals (D) vom ersten Zustand auf den zweiten Zustand, indem anfänglich die Ausgangssignalsspannung höher als der zweite Ausgangssignal-Spannungspegel und anschließend die Ausgangssignalspannung auf die zweite Ausgangssignalspannung gesteuert wird, und

a2. Reagieren auf eine Änderung des Steuersignals vom zweiten Zustand auf den ersten Zustand, indem anfänglich die Ausgangssignalsspannung niedriger als der erste Ausgangssignal-Spannungspegel und anschließend die Ausgangssignalspannung auf die erste Ausgangssignalspannung gesteuert wird.
Verfahren nach Anspruch 16, wobei Schritt d die Unterschritte aufweist:

d1. Durchführen eines ersten Vergleichs zwischen der Testsignalspannung und einer ersten Bezugsspannung, wenn sich das Steuersignal (D) im ersten Zustand befindet,

d2. Einstellen von ersten Daten in Reaktion auf den ersten Vergleich,

d3. Durchführen eines zweiten Vergleichs zwischen der Testsignalspannung und einer zweiten Bezugsspannung, wenn sich das Steuersignal (D) im zweiten Zustand befindet,

d4. Einstellen von zweiten Daten in Reaktion auf den zweiten Vergleich,

d5. Speichern der in den Schritten d1 und d3 eingestellten ersten und zweiten Daten, und

d6. Steuern des ersten und des zweiten Ausgangssignal-Spannungspegels in Reaktion auf die gespeicherten ersten und zweiten Daten.
Verfahren nach Anspruch 20,

wobei Schritt d5 vor dem Test stattfindet, und

wobei der erste und der zweite Ausgangssignal-Spannungspegel während des Tests konstant bleiben.
Verfahren nach Anspruch 16, wobei Schritt d die Unterschritte aufweist:

d1. während des Tests, Durchführen eines ersten Vergleichs zwischen der Testsignalspannung und einer ersten Bezugsspannung und Einstellen des ersten Ausgangssignal-Spannungspegels gemäß dem ersten Vergleich, wenn sich das Steuersignal (D) im ersten Zustand befindet, und

d2. während des Tests, Durchführen eines zweiten Vergleichs zwischen der Testsignalspannung und einer zweiten Bezugsspannung und Einstellen des zweiten Ausgangssignal-Spannungspegels gemäß dem zweiten Vergleich, wenn sich das Steuersignal (D) im zweiten Zustand befindet.
Verfahren nach Anspruch 16, wobei Schritt d die Unterschritte aufweist:

d1. vor dem Test, Durchführen eines ersten Vergleichs zwischen der Testsignalspannung und einer ersten Bezugsspannung, wenn sich das Steuersignal (D) im ersten Zustand befindet;

d2. vor dem Test, Einstellen des ersten Ausgangssignal-Spannungspegels gemäß dem ersten Vergleich;

d3. vor dem Test, Durchführen eines zweiten Vergleichs zwischen der Testsignalspannung und einer zweiten Bezugsspannung, wenn sich das Steuersignal (D) im zweiten Zustand befindet;

d4. vor dem Test, Einstellen des zweiten Ausgangssignal-Spannungspegels gemäß dem zweiten Vergleich; und

d5. während des Tests, Unterlassen einer weiteren Einstellung des ersten und des zweiten Ausgangssignal-Spannungspegels.






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