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Dokumentenidentifikation DE69735805T2 16.05.2007
EP-Veröffentlichungsnummer 0000913868
Titel Speicherredundanzschaltung in einem Speicher hoher Dichte
Anmelder Macronix International Co. Ltd., Hsinchu, TW
Erfinder Yang, Nien Chao, Hsinchu, TW;
Chen, Chung Ju, Baoshan Village, Hsinchu, TW;
Lin, Chun Jung, Hsinchu, TW
Vertreter Dr. Weber, Dipl.-Phys. Seiffert, Dr. Lieke, 65183 Wiesbaden
DE-Aktenzeichen 69735805
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument EN
EP-Anmeldetag 31.10.1997
EP-Aktenzeichen 973087661
EP-Offenlegungsdatum 06.05.1999
EP date of grant 03.05.2006
Veröffentlichungstag im Patentblatt 16.05.2007
IPC-Hauptklasse H01L 27/112(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf die Ausgestaltung integrierter Speicherschaltkreise, und genauer gesagt auf eine Schaltung zum Bereitstellen einer Chipredundanz für Speicherarrays hoher Dichte, wie zum Beispiel einen nur lesbaren Masken-ROM.

Beschreibung des verwandten Standes der Technik

Bei der Herstellung integrierter Speicherschaltkreiseinrichtungen ist es üblich, ein redundantes Speichersegment zusätzlich zu dem Hauptarray vorzusehen, welches als Ersatz für fehlerhafte Segmente des Arrays verwendet werden kann. Es werden also zusätzliche Reihen oder Spalten von Speicherzellen auf einer integrierten Speicherschaltkreiseinrichtung bereitgestellt. Nach dem Herstellen der Einrichtung wird sie getestet um festzustellen, ob alle Segmente des Hauptarrays in einem guten Zustand sind. Wenn irgendein Segment des Arrays bei dem Test durchfällt, so kann es durch das redundante Segment ersetzt werden, indem eine Adresse auf dem Chip gespeichert wird, welche das fehlerhafte Segment charakterisiert und indem eine Schaltung verwendet wird, die auf die gespeicherte Adresse in der Weise reagiert, daß sie anstelle auf das fehlerhafte auf das zusätzliche Segment zugreift. Dieser Vorgang verbessert die Herstellungsausbeute für Speicherschaltkreise beträchtlich.

Wesentlicher Stand der Technik auf diesem Gebiet ist beispielsweise durch das US-Patent Nr. 3,753,244, das US-Patent 4,047,163, das US-Patent Nr. 4,250,570 und Veröffentlichungen, wie zum Beispiel die von McKinney, "A 5V 64 K EPROM Utilizing Redundant Circuitry", 1980 IEEE International Solid-State Circuits Conference, Seiten 146-147 gegeben.

Ein Gebiet, auf welchem Redundanz noch nicht in breitem Umfang angewendet wurde, ist das Gebiet der nur lesbaren ROM-Speichereinrichtungen hoher Dichte, wie zum Beispiel bei den Masken-ROMs. Da die ROM-Zellen in einem Masken-ROM unter Verwendung eines Herstellungsschrittes programmiert werden, ist es unmöglich, andere Masken-ROM-Zellen als ein zusätzliches Ersatzsegment zu verwenden. Dies liegt daran, daß das zusätzliche Segment von ROM-Zellen nach dem Testen nicht mit den Daten aus dem fehlerhaften Segment programmiert werden kann. Im Gegensatz zu programmierbaren Speichereinrichtungen, in welchen die Speicherelemente des Arrays dafür ausgelegt sind, nach der Herstellung programmiert zu werden und in welchen redundante Elemente einfach verwendet werden können, ermöglichen also nur lesbare Speicher-Schaltkreise nicht in einfacher Weise die Verwendung von Redundanz.

Es ist bereits vorgeschlagen worden, einzelne Polysilicium-Transistoren mit Floating-Gate als Redundanzelemente für Masken-ROMs zu verwenden. Siehe beispielsweise die gleichzeitig anhängige US-Patentanmeldung mit dem Titel "MEMORY REDUNDANCY CIRCUIT USING SINGLE POLYSILICON FLOATING GATE TRANSISTORS AS REDUNDANCY ELEMENTS" mit dem Erfinder Yiu, et al., eingereicht am 02. April 1997 und der Anmeldenummer 08/825,873 (PCT-Anmeldenummer PCT/US96/17300, veröffentlicht als WO 9819343 am 07. Mai 1998), oder die US-A-5,383,162. Ein Problem, welches mit dem Layout von Floating-Gate-Transistoren als Redundanzelemente für einen Masken-ROM zusammenhängt, liegt darin, daß der Masken-ROM eine sehr dichte Speicherstruktur ist. Um also in die Arraystruktur eines Masken-ROM-Arrays hineinzupassen, müssen die Redundanzelemente mit Floating-Gate in einer sehr kompakten Art und Weise angeordnet werden. Dies hat im Stand der Technik effiziente Implementierungen von Masken-ROM-Arrays mit Floating-Gate-Redundanzelementen verhindert. Eine EPROM-Zelle auf der Basis eines einschichtigen Polysilicium-Floating-Gate-Transistors, der durch Injektion heißer Elektronen programmiert wird, ist jedoch eine gute Art, anomale Speicherzellen in einem Masken-ROM-Array zu ersetzen.

Mit zunehmender Dichte von Speicherarrays und da das Bedürfnis, die Ausbeute zu verbessern, wächst, ist die Anwendung von Redundanzelementen auf nur lesbare Speichereinrichtungen zunehmend erwünscht. Die Redundanzelemente müssen jedoch kompakt und mit dem ROM-Herstellungsverfahren kompatibel sein, so daß die Kosten der Implementierung der Redundanzelemente nicht irgendwelche Gewinne in der Herstellungsausbeute überwiegen, die durch die Redundanz erzielt werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Besondere und bevorzugte Aspekte der vorliegenden Erfindung sind in den beigefügten unabhängigen und abhängigen Ansprüchen dargelegt. Merkmale der abhängigen Ansprüche können mit denen der unabhängigen Ansprüche, wie in den Ansprüchen dargelegt, kombiniert werden.

Gemäß einem Aspekt der Erfindung können Speicherzellen mit Floating-Gate in einem integrierten Speicherschaltkreis als eine redundante Reihe oder Spalte vorgesehen sein, um Speicherzellen in einer bestimmten Reihe oder Spalte des Speichers zu ersetzen.

Ausführungsformen der vorliegenden Erfindung stellen eine Redundanz-Architektur bereit, die für einen hochdichten, integrierten Speicherschaltkreis, wie zum Beispiel für einen Masken-ROM, geeignet ist. Die Redundanz-Architektur beruht auf einer Redundanzzelle mit zwei Transistoren, die im Vergleich zum Stand der Technik ein sehr kleines Layout hat. Sowohl Ausfälle bzw. Betriebsarten mit dem Ausfall von Zeilen als auch von Spalten können unter Verwendung der Redundanzarchitektur bevorzugter Ausführungsformen der vorliegenden Erfindung repariert werden. Weiterhin kann die Redundanzarchitektur bevorzugter Ausführungsformen der vorliegenden Erfindung hergestellt werden unter Verwendung typischer Masken-ROM Prozesse mit einem einzelnen Metall und einem einzelnen Polysilizium.

Gemäß einem anderem Aspekt bevorzugter Ausführungsformen der vorliegenden Erfindung ist der Speicher, der verwendet wird, um die fehlerhafte Reihe oder Spalte zu charakterisieren, unter Verwendung einer zusätzlichen Spalte bzw. Reihe implementiert, die in einem kompakten Layout neben dem Array hergestellt ist. Dies erspart beträchtlichen Platz auf dem integrierten Schaltkreis, da es das Erfordernis eines zusätzlichen, inhaltadressierbaren Speicherarrays in der Einrichtung zum Registrieren der Adressen fehlerhafter Reihen oder Spalten beseitigt. In einem bevorzugten System sind sowohl eine zusätzliche Spalte als auch eine zusätzliche Reihe neben dem Array angeordnet, und zwar unter Verwendung von neuen Floating-Gate-Zellen mit zwei Transistoren. Eine Betriebsauswahllogik ist enthalten, durch welche der Ersatz einer Reihe oder Spalte für die Einrichtung ausgewählt wird. In der Betriebsart einer Ersatzreihe wird eine Speicherzelle in der zusätzlichen Spalte verwendet, um die Reihe, die ersetzt werden soll, anzuzeigen, und um das Lesen der Daten aus der Ersatzwortleitung an Stelle der fehlerhaften Reihe zu ermöglichen. In der Betriebsart mit der Ersatzspalte wird eine Speicherzelle in der zusätzlichen Reihe verwendet, um die zu ersetzende Spalte anzuzeigen und um das Abfragen von Daten aus der Ersatzspalte an Stelle der fehlerhaften Spalte in dem Array freizuschalten.

Bevorzugte Ausführungsformen der vorliegenden Erfindung stellen demnach einen integrierten Speicherschaltkreis bereit, der ein Array aus nur lesbaren Speicherzellen aufweist, welches einen Satz von Bitleitungen und einen Satz von Wortleitungen hat, die mit dem Array verbunden sind. Eine Mehrzahl von Abfrageverstärkern ist mit dem Satz von Bitleitungen verbunden, welche dann in Reaktion auf Adressen Datenwerte abfragen bzw. erfassen, die in dem Array in ausgewählten Spalten angeordnet sind. Eine Mehrzahl von Wortleitungstreibern ist mit dem Satz von Wortleitungen verbunden und treiben in Reaktion auf Adressen ein Lesepotential auf Reihen von Speicherzellen in dem Array. Eine Spalte aus elektrisch programmierbaren Speicherzellen ist mit dem Satz von Wortleitungen verbunden und sie enthalten eine zusätzliche Bitleitung, die mit der Spalte elektrisch programmierbarer Speicherzellen verbunden ist, sowie einen zusätzlichen Abfrageverstärker, der mit der zusätzlichen Bitleitung verbunden ist. Eine Reihe von elektrisch programmierbaren Speicherzellen ist darin enthalten und mit dem Satz von Bitleitungen verbunden. Die Reihe enthält eine zusätzliche Wortleitung, die mit der Reihe elektrisch programmierbarer Speicherzellen verbunden ist, und einen zusätzlichen Wortleitungstreiber, der mit der zusätzlichen Wortleitung verbunden ist. Eine Logik ist enthalten, die mit dem zusätzlichen Abfrageverstärker und dem zusätzlichen Wortleitungstreiber verbunden ist, der auf die Daten, die in einer elektrisch programmierbaren Speicherzelle in der zusätzlichen Spalte gespeichert sind, reagiert und mit einer bestimmten Wortleitung in dem Satz von Wortleitungen verbunden ist, wie es durch den Ausgang des zusätzlichen Abfrageverstärkers angezeigt wird, um zu ermöglichen, daß die Mehrzahl von Abfrageverstärkern Daten aus der zusätzlichen Reihe als Ersatz für die bestimmte Reihe in dem Array ausgibt. Alternativ ist die Logik mit dem zusätzlichen Abfrageverstärker und dem zusätzlichen Wortleitungstreiber verbunden, der auf Daten reagiert, die in der elektrisch programmierbaren Speicherzelle in der zusätzlichen Reihe gespeichert sind, und der mit einer bestimmten Bitleitung in dem Satz von Bitleitungen verbunden ist, wie es durch den Ausgangswert eines Abfrageverstärkers in der Mehrzahl von Abfrageverstärkern angezeigt wird, sowie mit dem Ausgang des zusätzlichen Abfrageverstärkers verbunden ist, um Daten aus der zusätzlichen Spalte als Ersatz für die bestimmte Spalte in dem Array auszugeben. Wie oben erwähnt, sind in einer bevorzugten Ausführungsform Betriebsartauswahlschaltkreise enthalten, um entweder die Betriebsart des Spaltenersatzes oder des Reihenersatzes auszuwählen.

Bevorzugte Ausführungsformen der vorliegenden Erfindung sehen auch die Verwendung neuartiger Speicherzellen mit Floating-Gate in einer redundanten Reihe oder einer redundanten Spalte in dem Array vor. Demnach stellen die bevorzugten Ausführungsformen der vorliegenden Erfindung auch einen integrierten Speicherschaltkreis bereit, der ein Array aus Speicherzellen, einen Satz von Bitleitungen, die mit dem Array verbunden sind und einen Satz von Wortleitungen, die mit dem Array verbunden sind, aufweist. Eine eingegrabene Diffusionswortleitung ist implementiert durch Implantationsmittel, die in das Substrat neben dem Array und parallel zu den Wortleitungen in dem Satz von Wortleitungen diffundiert sind. Eine redundante Wortleitung ist dafür ausgelegt, eine Wortleitung in dem Satz von Wortleitungen, welche mit einer anomalen Kernzelle verbunden ist, zu ersetzen. Die redundante Wortleitung ist von der eingegrabenen Diffusionswortleitung beabstandet. Erste und zweite eingegrabene Diffusionsbereiche zwischen der eingegrabenen Diffusionswortleitung und der redundanten Wortleitung, sowie ein Kanalbereich zwischen dem ersten eingegrabenen Diffusionsbereich und einem zweiten eingegrabenen Diffusionsbereich bilden eine Teil der redundanten Zelle. Ein Floating-Gate Teil ist so angeordnet, daß es über einem Segment der eingegrabenen Diffusionswortleitung liegt und sich zwischen der eingegrabenen Diffusionswortleitung und einer redundanten Wortleitung um den ersten eingegrabenen Diffusionsbereich herum und über den Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten eingegrabenen Diffusionsbereich erstreckt. Ein dritter eingegrabener Diffusionsbereich neben der redundanten Wortleitung gegenüber von dem zweiten eingegrabenen Diffusionsbereich ist so angeordnet, daß der zweite eingegrabene Diffusionsbereich als ein Source-Anschluss wirkt, der dritte eingegrabene Diffusionsbereich als ein Drain-Anschluss wirkt und die redundante Wortleitung als ein Gate eines Transistors wirkt. Ein erster Kontakt wird zwischen dem ersten eingegrabenen Diffusionsbereich und einer ersten Bitleitung in dem Satz von Bitleitungen hergestellt, und ein zweiter Kontakt wird zwischen einem dritten eingegrabenen Diffusionsbereich und einer zweiten Bitleitung in dem Satz von Bitleitungen hergestellt.

In einem bevorzugten System weisen die Wortleitungen in dem Satz von Wortleitungen leitfähige Materialien, wie zum Beispiel Polysilizium, auf, und die redundante Wortleitung weist dasselbe leitfähige Material auf, und kann mit denselben Maskenschritten implementiert werden. Der Satz von Bitleitungen weist Metalleitungen auf, die in einer Metallschicht ausgebildet sind, welche über der Polysiliziumschicht liegt. Die ersten und zweiten Kontakte weisen Kontakte zwischen den ersten und dritten eingegrabenen Diffusionsbereichen und den ersten und zweiten Bitleitungen in der Metallschicht auf. Gemäß einem anderen Aspekt der Erfindung weisen die Bitleitungen in dem Satz von Bitleitungen im wesentlichen geradlinige Leiter auf, die über dem Array von Speicherzellen und dem Satz von Wortleitungen liegen. Die ersten und zweiten Bitleitungen enthalten im wesentlichen geradlinige Verlängerungen der Bitleitungen zu den ersten bzw. zweiten Kontakten in der Redundanzzelle.

In einem integrierten Speicherschaltkreis ist eine Mehrzahl von Speicherzellen implementiert, wie oben erläutert, die allesamt in den horizontalen Wiederholabstand des Speicherarrays passen, da das Layout geradlinige Verlängerungen der Bitleitungen über den Redundanzzellen unterstützt bzw. erlaubt. Es kann mehr als eine Reihe von Redundanzzellen erforderlich sein, um eine vollständige Reihe von Masken-ROM-Zellen zu ersetzen, wenn beispielsweise zwei Masken-ROM-Zellen für jede metallische Bitleitung vorhanden sind.

Gemäß einer alternativen Ausführungsform sind die Redundanzzellen derart ausgelegt, daß sie eine Ersatzspalte bereitstellen. Gemäß dieser Ausführungsform ist die eingegrabene Diffusionswortleitung im wesentlichen parallel zu Verlängerungen der Wortleitungen des Arrays angeordnet. Wortleitungen in dem Array haben im wesentlichen geradlinige Verlängerungen über den Kanalbereich der Transistoren in der Redundanzzelle.

Gemäß einer noch weiteren Ausführungsform der vorliegenden Erfindung sind sowohl eine redundante Spalte als auch eine redundante Reihe in Verbindung mit einem einzelnen Array von Speicherzellen implementiert.

Die Redundanzarchitektur bevorzugter Ausführungsformen der vorliegenden Erfindung ist kompakt und in ihrem Layout in hohem Maße effizient für die Erleichterung der Herstellung mit Masken-ROM-Einrichtungen hoher Dichte. Indem eine effiziente Redundanz bereitgestellt wird, wird die Herstellungsausbeute für Masken-ROMs in hohem Maße verbessert.

Andere Aspekte und Vorteile der vorliegenden Erfindung kann man bei Betrachtung der Figuren, der genauen Beschreibung und der folgenden Ansprüche erkennen.

KURZE BESCHREIBUNG DER FIGUREN

1 ist ein vereinfachtes Blockdiagramm eines integrierten ROM-Speicherschaltkreises, der eine Ersatz-Reihe und eine Ersatz-Spalte elektrisch programmierbarer Speicherzellen gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung mit einem wählbaren Reihenersatzbetrieb oder Spaltenersatzbetrieb aufweist.

2 veranschaulicht die Ausgestaltung einer Redundanzzelle mit Floating-Gate nach dem Stand der Technik,

3 veranschaulicht das Layout der Redundanzzelle mit Floating-Gate nach dem Stand der Technik gemäß 2 in einem beispielhaften System,

4 veranschaulicht die Floating-Gate-Zelle mit zwei Transistoren bevorzugter Ausführungsformen der vorliegenden Erfindung.

5 veranschaulicht das Layout der Floating-Gate-Zelle bevorzugter zwei Transistoren gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung.

6 ist ein schematisches Diagramm eines integrierten Masken-ROM-Schaltkreises, bei welchem eine Ersatzreihe gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung implementiert ist.

7 ist ein schematisches Diagramm eines integrierten Masken-ROM-Schaltkreises, welcher eine Ersatzspalte gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung hat.

8 ist ein schematisches Diagramm, welches die Betriebsweise bevorzugter Ausführungsformen der vorliegenden Erfindung in einem Reihenersatzbetrieb zeigt.

9 ist ein Zeitablaufdiagramm, welches die Betriebsweise des Reihenersatzbetriebs nach 8 zeigt.

10 ist ein schematisches Diagramm, welches die Betriebsweise bevorzugter Ausführungsformen der vorliegenden Erfindung in einem Spaltenersatzbetrieb zeigt.

11 ist ein Zeitablaufdiagramm, welches die Arbeitsweise des Schaltkreises nach 10 für den Spaltenersatzbetrieb veranschaulicht.

GENAUE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM

Eine genaue Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung wird in Bezug auf die Figuren gegeben, wobei 1 eine grundlegende Architektur bevorzugter Ausführungsformen der vorliegenden Erfindung veranschaulicht.

1 zeigt eine Nur-Lese-Speichereinrichtung, welche Reihen- und Spaltenredundanz unter Verwendung elektrisch programmierbarer Zellen gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung hat. Die Einrichtung enthält demnach ein Masken-ROM-Array 10, wie es in dem US-Patent Nr. 5,117,389 beschrieben wird, welches den Titel hat "FLAT CELL READ-ONLY INTEGRATED CIRCUIT", mit dem Erfinder Tom D.H. Yiu. Andere, nur lesbare Speicher-Architekturen könnten ebenso verwendet werden, einschließlich von Nur-Lese-Speichereinrichtungen, welche unter Techniken programmiert werden, die keine Maskenprogrammierung sind.

Gemäß der in 1 dargestellten Redundanzarchitektur weist der Array einen Satz von Wortleitungen 11 und einen Satz von Bitleitungen 12 auf, durch welche auf individuelle Zellen in dem Array zugegriffen wird. Eine zusätzliche Spalte 13 und eine zusätzliche Reihe 14 sind auf der Einrichtung neben dem Array 10 implementiert. Die zusätzliche Spalte 13 enthält eine Spalte elektrisch programmierbarer Speicherzellen, die durch Verlängerungen 11A der Wortleitungen mit dem Satz von Bitleitungen 11 verbunden sind. Die Verlängerungen 11A der Wortleitungen sind mit einem Reihen-Deodierer 15 verbunden, der auf Adressen auf Leitung 16 reagiert, um Wortleitungen in dem Satz 11 von Wortleitungen in dem Array anzusteuern. In der Darstellung werden die Wortleitungen in dem Satz 11 durch die Verlängerungen 11A von Wortleitungen angesteuert, welche mit der zusätzlichen Spalte 13 verbunden sind.

Die zusätzliche Reihe 14 ist mit Verlängerungen 12A des Satzes 12 von Bitleitungen in dem Array verbunden, so daß zumindest eine elektrisch programmierbare Speicherzelle mit jeder Bitleitung in dem Satz 12 von Bitleitungen verbunden ist. Die Verlängerungen 12A der Bitleitungen sind mit einem Spalten-Decodierer 17 verbunden, welcher auf Adressen auf Leitung 18 reagiert, um eine bestimmte Spalte in dem Array auszuwählen. Eine Mehrzahl von Abfrageverstärkern 19 ist mit dem Spaltendecodierer 17 verbunden, um auf Leitung 20 Daten als Ausgangsgrößen zuzuführen.

Gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung ist eine Steuerlogik 21 darin enthalten, welche für den Reihenersatz einen zusätzlichen Abfrageverstärker für die zusätzliche Spalte 13 und einen zusätzlichen Wortleitungstreiber für die zusätzliche Reihe 14 umfaßt. Die Logik reagiert auf Daten, die in einer Speicherzelle in der zusätzlichen Spalte 13 gespeichert sind,, wie es durch den Ausgangswert des zusätzlichen Abfrageverstärkers angezeigt wird, um die Mehrzahl von Abfrageverstärker freizuschalten, damit sie Ausgangsdaten aus der zusätzlichen Reihe 14 als Ersatz für die bestimmte Reihe in dem Array ausgibt, wobei die Speicherzelle mit einer bestimmten Wortleitung in dem Satz 11 von Wortleitungen verbunden ist. In dem Spaltenersatzbetrieb reagiert die Logik auf Daten, die einer Speicherzelle in der zusätzlichen Reihe gespeichert sind und die mit einer bestimmten Bitleitung in dem Satz von Bitleitungen 12 verbunden ist, wie es durch den Ausgangswert eines Abfrageverstärkers in der Mehrzahl von Abfrageverstärkern 19 angezeigt wird, und reagiert so auf den Ausgangswert des zusätzlichen Abfrageverstärkers in der Steuerlogik 21, daß sie Daten aus der zusätzlichen Spalte 13 als Ersatz für die bestimmte Spalte in dem Array ausgibt. Außerdem enthält in einem bevorzugten System die Steuerlogik 21 einen Betriebsartauswählschaltkreis, wie zum Beispiel eine inhaltsadressierbare Speicherzelle, die während der Herstellung so eingestellt wird, daß sie entweder den Reihenersatz- oder den Spaltenersatzbetrieb für die Einrichtung frei schaltet.

Während des Testens einer ROM-Einrichtung, wie sie in 1 dargestellt ist, wird also möglicherweise eine fehlerhafte Reihe in dem ROM-Array 10 erfaßt. Die fehlerhafte Reihenadresse oder Spaltenadresse wird in dem programmierbaren Speicher (in dem bevorzugten System der Extraspalte 13 bzw. der Extrareihe 14), und die Daten aus der fehlerhaften Reihe werden nun in die Ersatzreihe 14 programmiert mit Hilfe eines Zugriffs, der durch den Programmiersteuerschaltkreis (nicht dargestellt), bereitgestellt wird. Dieser Zugriff kann unter Verwendung spezieller Anschlüsse (PINs) für die Bereitstellung von Programmierpotentialen für die Floating-Gate Zellen vorgesehen werden, wobei On-Chip-Ladungspumpen verwendet werden, die die Erzeugung von Programmierspannungen auf der Basis von Standardversorgungsspannungen ermöglichen oder mit anderen im Stand der Technik bekannten Techniken verwendet werden.

Die Redundanzschaltung, die in 1 dargestellt ist, beruht auf der Speicherung von fehlerhaften Reihen- oder Spaltenadressen in der Extraspalte bzw. -reihe. Alternative Systeme verwenden fehlerhafte Adreßspeicherelemente, Adressvergleicher und einen Adreßeingangspuffer. Alternative Logikschaltkreise, die so arbeiten, daß sie die Ersatzreihe oder -spalte an Stelle einer fehlerhaften Reihe oder Spalte in dem Array verwenden, können implementiert werden, wie es im Stand der Technik bekannt ist.

Die 2 und 3 veranschaulichen den Schaltkreis und das Layout zweier Redundanzzellen, die auf flachen einzelnen Floating-Gate-Transistoren nach dem Stand der Technik beruhen. Die in 2 dargestellten Redundanzzellen sind mit einer ersten Bitleitung 100 und einer zweiten Bitleitung 101 aus dem Speicherarray verbunden, zu welchem sie gehören. Die Drain eines ersten Floating-Gate Transistors M1 und die Drain eines zweiten Floating Gate Transistors M2 sind mit der ersten Bitleitung 100 verbunden. Die Source des Floating Gate Transistors M1 und die Source des Floating Gate Transistors M2 sind mit der zweiten Bitleitung 101 verbunden. Redundante Wortleitungen 102 und 103 sind jeweils mit den Steuergates der Transistoren M1 bzw. M2 verbunden. Das Floating Gate wird durch eine einzige Schicht aus Polysilizium gebildet. Das Steuergate enthält ein eingegrabenes Diffusionssteuergate, welches mit den redundanten Wortleitungen über einen Knopfkontakt verbunden ist, wie nachstehend erläutert wird.

3 veranschaulicht das Layout der Zelle nach 2. Wie man in 3 erkennen kann, ist eine redundante Wortleitung 102 durch eine Polysiliziumleitung implementiert, die über dem Array liegt. Eine eingegrabene Diffusionsleitung 105, die im wesentlichen parallel zu der redundanten Wortleitung 102 liegt, verläuft über das Array hinweg. Die eingegrabene Diffusionsleitung 105 ist eine isolierte Diffusionsleitung vom p-Typ, die in einem Well 106 vom n-Typ implementiert ist. Ein "T-förmiges" Floating-Gate 107 hat einen ersten Bereich, der über dem eingegrabenen Diffusionsbereich 105 liegt und einen zweiten Bereich, der sich herab über den Kanalbereich der Speicherzelle mit Floating-Gate erstreckt. Ein eingegrabener Diffusionsbereich 108 stellt die Source für die Speicherzelle mit Floating-Gate bereit und ein eingegrabener Diffusionsbereich 109 stellt die Drain der Speicherzelle mit Floating-Gate bereit. Ein Kanalbereich liegt unter dem Floating-Gate 107. Metallische Kontakte 110 und 111 stellen einen Kontakt zwischen den eingegrabenen Diffusionsbereichen 108 und 109 und den metallischen Bitleitungen 100 und 101 her.

Der eingegrabene Diffusionsbereich 105 steht in Kontakt mit der redundanten Wortleitung 102 durch einen Knopfkontakt 112, der durch einen Metallstopfen bereitgestellt wird, der sich von dem eingegrabenen Diffusionsbereich zu der redundanten Wortleitung aus Polysilizium erstreckt. In dieser Redundanzzelle nach dem Stand der Technik werden zusätzlich zu dem Knopfkontakt, der durch einen metallischen Bereich 112 bereitgestellt wird, die metallischen Kontakte 110 und 111 verwendet, um einen Kontakt zu den metallischen Bitleitungen herzustellen. Während diese Zelle zwischen die Bitleitungen 100 und 101 paßt, ist sie jedoch in ihrem Layout relativ groß.

Die Fläche der Zelle nach diesem Modell des Standes der Technik beträgt etwa 5,4 &mgr;m in der Höhe und etwa 6,4 &mgr;m in der Breite.

Es ist wünschenswert eine noch kompaktere Floating-Gate Redundanzzelle bereitzustellen. Zusätzlich ist es wünschenswert, einen Redundanzzellarchitektur bereitzustellen, die für die Verwendung bei der Implementierung einer Redundanzspalte geeignet ist.

4 zeigt die Redundanzzelle bevorzugter Ausführungsformen der vorliegenden Erfindung. In 4 sind zwei Zellen zwischen einer ersten Bitleitung 200 und einer zweiten Bitleitung 201 dargestellt. In der dargestellten Ausführungsform ist die Bitleitung 200 eine Masseleitung und die zweite Bitleitung 201 ist eine Datenleitung. Die erste Redundanzzelle besteht aus dem Floating-Gate Transistor M2 und dem Durchlassgate-Transistor M1. Die Drain des Transistors M2 ist mit der ersten Bitleitung 200 verbunden. Die Source des Transistors M2 ist mit der Source des Transistors M1 verbunden. Die Drain des Transistors M1 ist mit der zweiten Bitleitung 201 verbunden. Eine eingegrabene Diffusionswortleitung 202 wirkt als das Steuergate der Floating-Gate Zelle M2.

Eine spiegelbildliche Zelle ist ebenfalls in 4 dargestellt, welche aus einer Floating-Gate-Zelle M4 und einem Passtransistor M3 besteht. Die Drain des Floating-Gate-Transistors M4 ist mit der ersten Bitleitung 200 verbunden. Die Source des Floating-Gate-Transistors M4 und die Source des Floating-Gate-Transistors M3 sind miteinander verbunden. Die Drain des Passtransistors M3 ist mit der zweiten Bitleitung 201 verbunden. Das Steuergate des Floating-Gate-Transistors M4 ist mit einer zweiten eingegrabenen Diffusionsleitung 203 verbunden. Redundante Wortleitungen 204 und 205 sind mit den Gates von Passtransistoren M1 bzw. M3 verbunden.

Die Passtransistoren M1 und M3 werden durch die redundanten Wortleitungen gesteuert. Um auf eine Zelle zuzugreifen, werden die redundanten Wortleitungen erregt bzw. angesteuert, ebenso wie die eingegrabenen Diffusionswortleitungen.

Das Layout der in 4 dargestellten Redundanzzelle ist in 5 dargestellt. 5 zeigt vier Zellen, die mit einem Satz von vier Bitleitungen einschließlich der Bitleitung 200, der Bitleitung 201, der Bitleitung 210 und der Bitleitung 211 verbunden sind. Diese Bitleitungen liegen über der Oberseite des Arrays und weisen im wesentlichen geradlinige Verlängerungen heraus aus dem Masken-ROM Array der Bitleitungen auf. Kontakte 220 und 221 stellen einen Kontakt zu einer ersten Zelle zwischen der Bitleitung 200 und der Bitleitung 201 bereit. Der Kontakt 220 ist mit einem eingegrabenen Diffusionsbereich 222 verbunden. Ein zweiter eingegrabener Diffusionsbereich 223 liegt zwischen dem Kontakt 220 und dem Kontakt 221. Ein dritter eingegrabener Diffusionsbereich 224 ist über den Kontakt 221 mit der metallischen Leitung 201 verbunden. Ein Kanalbereich trennt den eingegrabenen Diffusionsbereich 224 von dem eingegrabenen Diffusionsbereich 223. Die redundante Wortleitung 204 liegt über dem Kanalbereich zwischen dem eingegrabenen Diffusionsbereich 224 und dem eingegrabenen Diffusionsbereich 223. Dies stellt einen Transistor bereit, welcher dem Transistor M1 nach 4 entspricht. Außerdem trennt ein Kanalbereich den eingegrabenen Diffusionsbereich 223 von dem eingegrabenen Diffusionsbereich 222. Eine Polysilizium-Floating-Gate-Struktur 225 liegt als eine Verlängerung über dem Kanalbereich zwischen dem eingegrabenen Diffusionsbereich 222 und dem eingegrabenen Diffusionsbereich 223. Sie erstreckt sich um den eingegrabenen Diffusionsbereich 222 herum zu der eingegrabenen Diffusionswortleitung 202. Der Floating-Gate-Bereich 225 enthält ein Segment, welches sich über die eingegrabene Diffusionswortleitung 222 zwischen der ersten Bitleitung 200 und der zweiten Bitleitung 201 erstreckt. Die eingegrabene Diffusionswortleitung 202 wirkt als ein Steuergate für die flache Floating-Gate Zelle aufgrund von kapazitiver Kopplung durch das Floating-Gate Element 225 zu dem Kanalbereich zwischen dem eingegrabenen Diffusionsbereich 222 und dem eingegrabenen Diffusionsbereich 223. Der Transistor M3 und der Floating Gate Transistor M4 sind um den Kontakt 221 herum spiegelbildlich zueinander ausgelegt.

Eine ähnliche Spalte von Zellen ist auch zwischen den Bitleitungen 210 und 211 dargestellt. Die Redundanzzelle gemäß dem in 5 dargestellten Layout für einen Masken-ROM-Prozess von 0,4 &mgr;m hat eine Höhe von etwa 5,3 &mgr;m und eine Breite von etwa 2,96 &mgr;m. Die Breite beträgt weniger als die Hälfte der Breite der Zelle nach dem Stand der Technik in 3.

Die Redundanzzelle nach 5 hat nicht den Knopfkontakt der Zelle nach dem Stand der Technik, die in 3 dargestellt ist. Dies ermöglicht ein viel kompakteres Layout, so daß die Zelle unter das derzeitige, flache Bitleitungsmetall des Nur-Lesespeichers passen kann, ohne irgendeine Modifikation der Decodierer-Strukturen. Weiterhin beträgt die Layoutfläche nur etwa die Hälfte derjenigen nach dem Stand der Technik, für einen flachen ROM-Prozess mt 0,4 &mgr;m (Strukturgröße). Die Zelle nach 5 verbraucht einen etwas größeren Strom als die Zelle nach dem Stand der Technik gemäß 3. Der Unterschied ist jedoch nicht hinreichend groß, um einen normalen Zeitablauf zu verschlechtern.

6 zeigt die Implementierung einer Ersatzreihe gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung. 6 zeigt einen Bereich eines Arrays 300 von Masken-ROM-Zellen. Das Array 300 enthält einen Satz von Wortleitungen WL0, WL1 und einen Satz von Bitleitungen GL0, BL0, GL1, BL1, GL2, ... Zwischen jedem Paar von Bitleitungen, beispielsweise GL0 und BL0, befinden sich zwei flache ROM-Zellen 301 und 302. Die flachen ROM-Zellen sind so implementiert, wie es beispielsweise in dem US-Patent Nr. 5,117,389 beschrieben ist. In dem Array 300 gibt es lokale Bitleitungen 350, 351, 352 und 535, auf welche unter Verwendung rechter und linker Bankauswahltransistoren zugegriffen wird, wie es in dem erwähnten US-Patent US-Nr. 5,117,389 beschrieben ist.

Die Bitleitungen enthalten jeweils geradlinige Verlängerungen von dem Array 300 zu dem Ersatzsegment des integrierten Schaltkreises. Das Ersatzsegment enthält eine Mehrzahl eingegrabener Diffusionswortleitungen, einschließlich eingegrabener Diffusionswortleitungen 310, 311, 12, 313 und 314. Die eingegrabenen Diffusionswortleitungen sind im wesentlichen parallel zu den Wortleitungen WL0 und WL1 in dem Array 300 ausgelegt. Von den eingegrabenen Diffusionswortleitungen beabstandet und parallel zueinander ausgelegt sind eine Mehrzahl redundanter Wortleitungen RWL0–RWL7. Die redundanten Wortleitungen sind in Polysilizium implementiert, ebenso wie die Wortleitungen WL0 und WL1 in dem Array 300. Redundanzzellen sind implementiert, wie oben unter Bezug auf die 3 und 4 beschrieben wurde. Demnach gibt es eine Redundanzzelle 320 und eine Redundanzzelle 321 zwischen der eingegrabenen Diffusionswortleitung 310 und der redundanten Wortleitung RWL0. Die Redundanzzelle 322 und die Redundanzzelle 323 sind zwischen der eingegrabenen Diffusionswortleitung 311 und der redundanten Wortleitung RWL1 ausgelegt.

Redundanzzellen 324 und 325 liegen zwischen der eingegrabenen Diffusionswortleitung 311 und der redundanten Wortleitung RWL2. Redundanzzellen 326 und 327 sind zwischen der redundanten Wortleitung RWL3 und der eingegrabenen Diffusionswortleitung 312 angeordnet. Redundanzzellen 328 und 329 befinden sich zwischen der eingegrabenen Diffusionswortleitung 312 und der redundanten Wortleitung RWL4. Redundanzzellen 330 und 331 sind zwischen der redundanten Wortleitung RWL5 und der eingegrabenen Diffusionswortleitung 313 angeordnet. Redundante Zellen 332 und 333 sind zwischen der eingegrabenen Diffusionswortleitung 313 und der redundanten Wortleitung RWL6 angeordnet. Redundanzzellen 334 und 335 sind zwischen der redundanten Wortleitung RWL7 und der eingegrabenen Diffusionswortleitung 314 angeordnet. Demnach befinden sich in dem Array 16 redundante Zellen, die mit acht redundanten Wortleitungen verbunden sind. Dies stellt Ressourcen für den Ersatz zweier fehlerhafter Reihen in dem Array 300 bereit.

Um das Array zu steuern, werden alle eingegrabenen Diffusionswortleitungen 310314 zusammengeschaltet oder parallel angesteuert. Die redundanten Wortleitungen RWL0-RWL8 steuern acht Redundanzarrays für den Ersatz zweier normaler Wortleitungen. Die redundanten Wortleitungen RWL0 und RWL2 werden im Lesebetrieb gemeinsam angesteuert, wodurch auch die redundanten Wortleitungen RWL1 und RWL3 gemeinsam angesteuert werden. Redundante Wortleitungen RWL4 und RWL6 werden gemeinsam angesteuert, wobei auch die redundanten Wortleitungen RWL5 und RWL7 gemeinsam gesteuert werden. In dem Hauptarray 300 sind, da zwei Zellen für jede Bitleitung vorhanden sind, eine Decodierstruktur für eine linke Bank und eine für eine rechte Bank implementiert, wie es im Stand der Technik bekannt ist. Die linke und rechte Decodierung gemäß der Implementierung nach 7 wird verwendet, um die redundanten Wortleitungen RWL0 oder RWL2 anzusteuern, um die Zelle 320 auf der linken oder die Zelle 324 auf der rechten Seite der Bitleitung BL0 auszuwählen.

Wie man also in 5 sehen kann, paßt der horizontale Wiederholabstand der Redundanzzellen ohne weiteres in das Layout des Satzes von Bitleitungen, die in dem Array 300 verwendet werden. Die Bitleitungen sind mit geradlinigen Verlängerungen durch die Redundanzspalte versehen und die Spalte ist für eine einfache Decodierung zum Ersatz der anomalen Reihen in dem Array 300 ausgelegt.

7 zeigt das Layout der Einrichtung unter Verwendung einer Ersatzspalte. Gemäß dieser Ausführungsform ist das Array 400 implementiert, wie es in dem US-Patent Nr. 5,117,389 beschrieben ist. Es gibt eine Mehrzahl von Wortleitungen. Wortleitungstreiber werden von acht Wortleitungen, zum Beispiel Reihen, gemeinsam verwendet. Die Wortleitung WL0 ist also, wie angezeigt, bei der Leitung bzw. Linie 401 mit Reihen von Zellen in sieben weiteren Bänken verbunden. Der vertikale Wiederholabstand der Redundanzzellen paßt also zwischen die Treiber, wenn er kleiner ist als der vertikale Wiederholabstand von acht Reihen in dem Array, wie es mit der Zelle nach der bevorzugten Ausführungsform der vorliegenden Erfindung erreicht wird. Die Wortleitung WL1 ist, wie bei dem Pfeil 402 angezeigt, mit Wortleitungen in sieben weiteren Bänken von Zellen verbunden. Auch die Wortleitung WL2 ist, wie dargestellt, bei dem Pfeil 403 mit sieben anderen Bänken von Zellen verbunden. Die Wortleitung WL0 enthält eine gerade Verlängerung 404 in die Ersatzspalte hinein. Auch die Wortleitung WL1 enthält eine gerade Verlängerung 405. Die Wortleitung WL2 enthält eine gerade Verlängerung 406. Redundante Bitleitungen, welche eine erste redundante Datenleitung 407, eine zweite redundante Datenleitung 408 und eine Masseleitung 421 umfassen, sind auf der Einrichtung implementiert. Die redundanten Bitleitungen weisen Metalleitungen auf, ebenso wie die Bitleitungen in dem Hauptarray. Die eingegrabenen Diffusionswortleitungen sind in dem Array im wesentlichen parallel zu den Wortleitungen WL0–WL2 ausgelegt und stellen Steuergates für die Floating-Gate Transistoren in den Redundanzzellen 410415 bereit. Alle eingegrabenen Diffusionswortleitungen BDWLs sind über die Leitung 409 zusammengeschaltet. Die Redundanzzellen 410 und 411 verwenden einen Kontakt 420 zu einer Masseleitung 412 gemeinsam. Die redundanten Zellen 412 und 413 verwenden einen Kontakt 422 zu der Masseleitung 421 gemeinsam. Die redundanten Zellen 414 und 415 verwenden einen Kontakt 423 zu der Masseleitung 421 gemeinsam. Die redundanten Bitleitungen 407 und 408 sind mit der Redundanzsteuerung für die Verwendung beim Implementieren von Ersatzspalten verbunden. Gemäß dem Layout nach 7 werden, wenn eine Spalte in dem Hauptarray ersetzt werden soll, acht Sätze redundanter Spalten benötigt. Nur zwei Spalten sind in 7 dargestellt.

Die 8, 9 und 10 zeigen die Steuerlogik, welche für den Reihen- und Spaltenersatz gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung verwendet werden, wobei für den Reihenersatz die Extraspalte verwendet wird, um die fehlerhafte Reihe zu identifizieren bzw. zu kennzeichnen, und für den Spaltenersatz die Extrareihe verwendet wird, um die fehlerhafte Spalte zu identifizieren bzw. zu kennzeichnen.

Zunächst wird auf die 8 und 9 Bezug genommen, um die Arbeitsweise beim Reihenersatz zu veranschaulichen. In 8 sind die Zellen für den Spaltenersatz in Block 800 angezeigt und die Zellen für den Reihenersatz sind im Block 801 dargestellt. In dem Ersatz- bzw. Austauschspaltenblock 800 sind eine redundante Bitleitung RBL0, eine Massebitleitung 802 und eine redundante Bitleitung RBL1 dargestellt. Wortleitungen WL0 und WL1 in dem Array sind mit Verlängerungen 803 und 804 durch den redundanten Spaltenblock 800 dargestellt. Eine erste Zelle 805 und eine zweite Zelle 806 sind zwischen die Masseleitung 802 und die Bitleitung RB0 geschaltet. Eine dritte Zelle 807 und eine vierte Zelle 808 sind zwischen die Masseleitung 802 und die Bitleitung RBL1 geschaltet. In diesem Beispiel ist die Zelle 805 mit einem hohen Schwellwert programmiert, während die Zellen 806, 807 und 808 einen niedrigen Schwellwert haben.

In dem Block 801 für die Ersatzreihe sind die redundante Wortleitung RWL0 und die redundante Wortleitung RWL1 mit einem Ersatzwortleitungstreiber 810 verbunden. Außerdem sind die Zellen in der Ersatzreihe 801 mit Bitleitungen, einschließlich der Masseleitung GL0, der Datenleitung BL0 und der Masseleitung GL1 in dem Hauptarray verbunden, und zwar durch Erweiterungen bzw. Verlängerungen 811, 812 und 813. In dem redundanten Reihenblock 801 sind also die Zellen 814 und 815 zwischen die Bitleitungen GL0 und BL0 geschaltet und mit entsprechenden redundanten Wortleitungen RWL0 bzw. RWL1 verbunden. Die Zellen 816 und 817 sind zwischen die Bitleitung BL0 und die Bitleitung GL1 geschaltet und mit den redundanten Wortleitungen RWL0 bzw. RWL1 verbunden. Die Bitleitungen einschließlich der Bitleitung BL0 sind mit Abfrageverstärkern verbunden, die schematisch durch den Block 820 wiedergegeben sind. Selbstverständlich sind in dem tatsächlichen System Spaltenauswahlschaltungen und andere Schaltungen zwischen dem Array und dem Abfrageverstärker enthalten, welche für dieses Beispiel die abgefragten Daten auf Leitung 821 zuführen.

Die Steuerlogik gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung zusätzlich zu dem redundanten Wortleitungstreiber 810 enthält zusätzliche Abfrageverstärker 831 und einen Betriebsartauswahlschaltkreis 832. Die zusätzlichen Abfrageverstärker 831 sind mit den redundanten Bitleitungen RBL0 und RBL1 verbunden.

Der Zeitablauf in der Arbeitsweise des Schaltkreises im Reihenbetrieb ist in 9 dargestellt. In 9 wird eine Adresse für den Zugriff auf das Hauptarray während eines Zeitintervalls 850 gültig. Die eingegrabenen Diffusionswortleitungen für die redundante Reihe und die redundante Spalte werden auf einem hohen Potential gehalten, wie es in der Bahn bzw. Kurve 851 angezeigt wird. Die Reihendecodierung führt in diesem Beispiel dazu, daß die Wortleitung WL0 zu einem Zeitpunkt 852 auf ein Lesepotential getrieben wird, während die Wortleitung WL1 auf Masse bleibt, wie es durch die Kurve bzw. Linie 853 angezeigt wird. Zum Zeitpunkt 854 wird die Bitleitung GL0 auf Masse getrieben, während die Bitleitung BL0 auf dem Vorladepotential für das Lesen bleibt, um die Spalte zwischen den Bitleitungen GL0 und BL0 auszuwählen. Für den Reihenersatz wird der Zustand der Zelle 805, die mit der Ersatzbitleitung RBL0 und mit der Wortleitung WL0 verbunden ist, am Punkt 855 abgefragt. Da die Zelle 805 einen hohen Schwellwert hat, bewirkt der Abfrageverstärker 821, daß die redundante Wortleitung RWL0 bei Punkt 857 auf ein Lesepotential getrieben wird.

Die redundante Bitleitung RBL1 bleibt auf Massepotential, wie es durch die Kurve 856 angezeigt wird. Die redundante Wortleitung RWL1 bleibt auf Massepotential, wie es durch die Kurve 858 angezeigt wird.

Zur selben Zeit, wie das Treiben der redundanten Wortleitungen wird der Reihendecodierer für die Wortleitungen WL0 und WL1 abgeschaltet. Dies bewirkt, daß die Abfrageverstärkerschaltung 820 die Daten auf Bitleitung BL0 an Punkt 859 abfragt, wobei die sich daraus ergebenden Daten, die zu einem Zeitpunkt 860 ausgegeben werden, aus der Ersatzreihe 801 gelesen werden. In diesem Fall ist die Ersatzzelle 814 auf der redundanten Wortleitung RWL0 ausgewählt als Ersatz für die ROM-Zelle, welche durch die Wortleitung WL0 adressiert wird und die man zwischen den Bitleitungen GL0 und BL0 findet.

Die mit den Abfrageverstärkern 831 verbundene Logik erzeugt auch ein Signal auf Leitung 833, um den Reihendecodierer für das normale Array abzuschalten, wenn festgestellt wird, daß eine bestimmte Reihe durch die Extrareihe 801 ersetzt werden muß.

In dieser Ausführungsform der vorliegenden Erfindung muß für jede Ersatzreihe eine Ersatzspalte vorhanden sein, welche mit einem Bit programmiert werden kann, um die bestimmte Reihe in dem Array anzuzeigen, für welche die Ersatzreihe verwendet werden muß.

Den Spaltenersatz bzw. -austausch kann man unter Bezug auf die 10 und 11 verstehen, in welchen die gleichen Bezugszahlen verwendet wurden, wie in 8, soweit dies für gleichartige Komponenten zweckmäßig war. Demnach ist die Ersatzspalte 800 dargestellt und die Ersatzreihe 801 ist dargestellt. Ein Y-Auswahltransistor 870 ist vorgesehen, welcher eingeschaltet wird, um ein Abfragen der Ersatzreihe als eine Kennung für eine zu ersetzende Spalte frei zuschalten. Außerdem wird der Ausgang der Abfrageverstärkerschaltung 820 auf Leitung 821 einem "Flip"-Schaltkreis 871 zugeführt. Der Ausgang des "Flip"-Schaltkreises 871 wird auf Leitung 872 zugeführt, um den Wert der Daten bereitzustellen, die in der Ersatzspalte 800 gespeichert sind. Der normale Abfrageverstärker 820 führt seinen Ausgangswert auch auf Leitung 873 zu, und zwar als Signal REDS an eine Redundanzsteuerlogik 874 des Abfrageverstärkers. Die Redundanzsteuerlogik 874 des Abfrageverstärkers reagiert auf den Ausgangswert des zusätzlichen Abfrageverstärkers 831 und das Signal REDS auf Leitung 873 in der Weise, daß sie ein Steuersignal DAF auf Leitung 875 erzeugt, welches den Flip-Schaltkreis 871 steuert, um sicherzustellen, daß die richtigen Daten auf Leitung 872 zugeführt werden, wie sie durch den Inhalt der Ersatzspalte 800 angezeigt werden. In ähnlicher Weise ist ein Betriebsartauswahlschaltkreis, wie zum Beispiel ein inhaltsadressierbarer Speicher, der den Spaltenersatzbetrieb 876 anzeigt, mit der Steuerlogik 874 verbunden, um einen Spaltenersatz zu ermöglichen bzw. freizuschalten.

Der Zeitablauf für den Spaltenersatz ist in 11 dargestellt. Eine Adresse für den Spaltenersatzbetrieb wird zu einem Zeitpunkt 880 gültig, wie es in 11 angezeigt wird. Die eingegrabenen Diffusionswortleitungen werden, wie es auf der Kurve 881 angezeigt wird, auf das Versorgungspotential geladen. Die Reihendecodierung bewirkt, daß die Wortleitung in dem Array zum Zeitpunkt 872, in diesem Beispiel für Wortleitung WL0, auf ein Lesepotential getrieben wird. Die Wortleitung WL1 bleibt auf Massepotential, wie es auf Kurve 883 angezeigt wird. Die Bitleitung GL0 wird zum Zeitpunkt 884 auf Massepotential getrieben, um die Spalte zwischen der Bitleitung GL0 und der Bitleitung BL0 in dem Array auszuwählen. Um die Ersatzspalte frei zuschalten, wird der Auswahltransistor 870 durch das Steuersignal YRP zum Zeitpunkt 885 auf Massepotential getrieben. Außerdem wird die Ersatzwortleitung RWL0 zum Zeitpunkt 886 auf ein Lesepotential getrieben. Die Ersatzreihe RWL1 bleibt auf Massepotential, wie es auf Kurve 887 angezeigt wird, wenn die mit der redundanten RWL0 verbundene Reihe verwendet wird, um eine Ersatzspalte auszuwählen. Wenn die Ersatzwortleitung RWL0 und die Bitleitung BL0 in dem redundanten Array auf Lesepotential geladen sind, erzeugt der Abfrageverstärker 820 zum Zeitpunkt 890 in Reaktion auf Daten 891 auf der Bitleitung BL0 den Ausgangswert REDS. Der redundante Abfrageverstärker 831 und der Abfrageverstärkersteuerschaltkreis 874 erzeugen das Signal DAF zu einem Zeitpunkt 892 in Reaktion auf die Daten 893, die durch die redundante Bitleitung RBL0 angezeigt werden. Die redundante Bitleitung RBL1 bleibt auf Massepotential, wie es durch die Linie 894 angezeigt wird.

Zum Zeitpunkt 895 werden das Steuersignal YRP und die Ersatzwortleitung RWL0 auf entgegengesetzte Zustände getrieben. Dies verbindet das Hauptarray mit der Abfrageverstärkerschaltung 820 und schaltet den zusätzlichen Reihenschaltkreis 801 ab.

Die Bitleitung BL0 gibt daher zum Zeitpunkt 896 die aktuellen Daten wieder, die in dem Array gespeichert sind, und zwar in der Reihe, welche durch die Wortleitung WL0 in der fehlerhaften Spalte angezeigt wird. Das Signal DAF zeigt jedoch zum Zeitpunkt 892 die aktuell auszugebenden Daten. Der Abfrageverstärker 820 führt das Signal auf Leitung 821 zu, was wegen der fehlerhaften Spalte während des Zeitintervalls 897 zu falschen Daten führen kann. Das DAF-Signal bewirkt jedoch, daß der Flip-Schaltkreis 871 veranlaßt, daß die Daten während des Intervalls 898 die richtigen Daten anzeigen.

Die Ersatzspalte wird also mit Daten programmiert, um zu bewirken, daß eine Zelle in dem Array, welche eine Null speichert, jedoch eine Eins speichern sollte, durch den Flip-Schaltkreis 871 invertiert wird, oder daß Daten in dem Array, welche eine Eins speichern, welche aber eine Null speichern sollten, durch den Flip-Schaltkreis 871 invertiert werden. Wenn die Daten in dem Array korrekt sind, so können sie durch den Flip-Schaltkreis 871 nicht invertiert werden und die Ersatzspalte speichert einen Wert, welcher anzeigt, daß die aktuellen Arraydaten für diese Reihe korrekt sind. Wenn beispielsweise vier Datenbits in einer bestimmten Spalte 1111 lauten, jedoch die korrekten Daten 1010 sind, so speichert die redundante Spalte 0101. Dies bewirkt, daß der Flip-Schaltkreis, die in der zweiten und vierten Reihe gespeicherten Daten auf die korrekten Werte invertiert. Wenn alternativ die Daten in dem Array 0000 lauten, jedoch die korrekten Daten 1010 sind, so lauten die Daten in der redundanten Spalte ebenfalls 1010. Dies bewirkt, daß die ersten und dritten Bits in dem Array von Eins auf Null invertiert werden.

Dementsprechend ermöglicht die bevorzugte Ausführungsform der vorliegenden Erfindung die Verwendung der zusätzlichen Spalte und der zusätzlichen Reihe anstelle zusätzlicher Adressregister zum Speichern der Adresse für fehlerhafter Reihen und fehlerhafte Spalten, wie sie im Stand der Technik verwendet wurden. Die einzigartigen Redundanzzellen bevorzugter Ausführungsformen der vorliegenden Erfindung sind jedoch auch geeignet für die Verwendung eher traditioneller Fehlerbehandlungstechniken.

Dementsprechend ist eine Redundanzarchitektur bereitgestellt worden, die auf einer Redundanzzelle mit zwei Transistoren beruht, welche ein Layout von etwa der Hälfte der Fläche des Layouts hat, wie es im Stand der Technik typisch ist. Sowohl Reihen- als auch Spalten-Fehler können unter Verwendung der Redundanzarchitektur bevorzugter Ausführungsformen der vorliegenden Erfindung repariert werden. Außerdem kann das redundante Array nicht nur für den Ersatz von Code verwendet werden, sondern auch für die Implementierung der Fehleradreßregister.

Die vorstehende Beschreibung einer bevorzugten Ausführungsform der Erfindung ist für Zwecke der veranschaulichten Beschreibung gegeben worden. Sie soll weder erschöpfend sein noch die Erfindung auf die speziell darauf offenbarten Form beschränken. Offensichtlich liegen viele Modifikationen und Variationen für Fachleute auf diesem Gebiet auf der Hand.


Anspruch[de]
Integrierter Speicherschaltkreis, welcher aufweist:

ein Array aus Speicherzellen (10), einen Satz von Bitleitungen (12), welche mit dem Array verbunden sind, und einen Satz von Wortleitungen (11), die mit dem Array verbunden sind,

eine Diffusionswortleitung,

eine redundante Wortleitung (204), die dafür ausgelegt ist, eine Wortleitung in dem Satz von Wortleitungen zu ersetzen und welche von der Diffusionswortleitung beabstandet ist,

erste und zweite Diffusionsbereiche zwischen der Diffusionswortleitung und der redundanten Wortleitung, und einen Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich,

einen dritten Diffusionsbereich neben der redundanten Wortleitung und gegenüber von dem zweiten Diffusionsbereich, welche derart angeordnet sind, daß der zweite Diffusionsbereich als ein Sourceanschluß wirkt, wobei der dritte Diffusionsbereich als ein Drainanschluß wirkt und wobei die redundante Wortleitung als ein Gate eines Transistors wirkt,

ein Floating-Gate-Teil, welches so angeordnet ist, daß es über einem Segment der Diffusionswortleitung liegt und sich zwischen der Diffusionswortleitung und der redundanten Wortleitung um den ersten Diffusionsbereich und über den Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich erstreckt, und

einen ersten Kontakt zwischen dem ersten Diffusionsbereich und einer ersten Bitleitung in dem Satz von Bitleitungen und einen zweiten Kontakt zwischen dem dritten Diffusionsbereich und einer zweiten Bitleitung in dem Satz von Bitleitungen.
Integrierter Speicherschaltkreis nach Anspruch 1, wobei die Bitleitungen in dem Satz von Bitleitungen (12) im wesentlichen geradlinige Leiter aufweist, die über dem Array aus Speicherzellen (10) und dem Satz von Wortleitungen (11) liegen, und wobei die ersten und zweiten Bitleitungen im wesentlichen geradlinige Verlängerungen ihrer ersten bzw. zweiten Kontakte aufweisen. Integrierter Speicherschaltkreis nach Anspruch 1, welcher weiterhin aufweist:

einen mit dem Satz von Wortleitungen (11) verbundenen Reihendecoder,

einen mit dem Satz von Bitleitungen (12) verbundenen Spaltendecoder,

einen Satz von Abfrageschaltkreisen, die mit dem Spaltendecoder verbunden sind, um in den Speicherzellen, welche mit dem Satz von Bitleitungen verbunden sind, gespeicherte Daten abzufragen bzw. zu erfassen,

eine Mehrzahl von Speicherzellen mit Floating-Gate, die solche Speicherzellen mit Floating-Gate umfassen, welche umfassen:

die ersten und zweiten Diffusionsbereiche zwischen der Diffusionswortleitung und der redundanten Wortleitung (204) und den Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich,

den dritten Diffusionsbereich neben der redundanten Wortleitung gegenüber von dem zweiten Diffusionsbereich,

das Floating-Gate-Teil, welches so angeordnet ist, daß es über einem Segment der Diffusionswortleitung liegt, und

den ersten Kontakt zwischen dem ersten Diffusionsbereich und der ersten Bitleitung in dem Satz von Bitleitungen und den zweiten Kontakt zwischen dem dritten Diffusionsbereich und der zweiten Bitleitung in dem Satz von Bitleitungen, und

eine Redundanzsteuerlogik, die mit dem Reihendecoder, der redundanten Wortleitung und der Diffusionswortleitung verbunden ist, um die Speicherzellen des Arrays (10) in einer bestimmten Reihe in dem Array zu ersetzen, wobei die Speicherzellen mit Floating-Gate mit der redundanten Wortleitung verbunden sind.
Integrierter Speicherschaltkreis nach Anspruch 3, wobei die Bitleitungen in dem Satz von Bitleitungen (12) im wesentlichen geradliniger Leiter aufweisen, welche über dem Array aus Speicherzellen (10) und dem Satz von Wortleitungen (11) liegen, und wobei die ersten und zweiten Bitleitungen im wesentlichen geradlinige Verlängerungen zu den ersten bzw. zweiten Kontakten aufweisen. Integrierter Speicherschaltkreis nach Anspruch 3 oder 4, wobei der Satz von Bitleitungen (12) abwechselnde Masseleitungen und Datenleitungen aufweist. Integrierter Speicherschaltkreis nach einem der Ansprüche 3 bis 5, wobei das Array (10) zwei Speicherzellen in jeder Reihe für jede Bitleitung in dem Satz von Bitleitungen (12) aufweist. Integrierter Speicherschaltkreis nach einem der Ansprüche 3 bis 6, wobei das Array (10) zwei Speicherzellen in jeder Reihe für jede Bitleitung in dem Satz von Bitleitungen (12) aufweist, und wobei die Bitleitungen in dem Satz von Bitleitungen im wesentlichen geradlinige Leiter aufweist, die über dem Array von Speicherzellen und dem Satz von Wortleitungen (11) liegen, und wobei die ersten und zweiten Bitleitungen im wesentlichen geradlinige Verlängerungen der ersten bzw. zweiten Kontakte aufweisen. Integrierter Speicherschaltkreis nach einem der vorstehenden Ansprüche, wobei die Wortleitungen in dem Satz von Wortleitungen (11) in dem Array (10) ein leitfähiges Material aufweisen, und wobei die redundante Wortleitung (204) dieses leitfähige Material aufweist. Integrierter Speicherschaltkreis nach Anspruch 8, wobei das leitfähige Material Polysilizium aufweist. Integrierter Speicherschaltkreis nach einem der vorstehenden Ansprüche, wobei die redundante Wortleitung (204) Polysilizium aufweist. Integrierter Speicherschaltkreis nach einem der vorstehenden Ansprüche, wobei der Satz von Bitleitungen (12) Metalleitungen aufweist, die in einer Metallschicht ausgebildet sind, und wobei die ersten und zweiten Kontakte Kontakte zwischen den ersten und dritten Diffusionsbereichen und der Metallschicht aufweisen. Integrierter Speicherschaltkreis nach einem der vorstehenden Ansprüche, wobei die redundante Wortleitung (204) einen elektrischen Leiter aufweist, der im wesentlichen parallel zu den Wortleitungen in dem Satz von Wortleitungen (11) in dem Array (10) verläuft. Integrierter Speicherschaltkreis, welcher aufweist:

ein Array aus Speicherzellen (10), einen Satz von Bitleitungen (12), die mit dem Array verbunden sind, und einen Satz von Wortleitungen (11), die mit dem Array verbunden sind,

eine Diffusionswortleitung, die neben dem Array angeordnet ist,

erste und zweite Diffusionsbereiche zwischen der Diffusionswortleitung und einer bestimmten Wortleitung (404) des Satzes von Wortleitungen, wobei der erste Diffusionsbereich von dem zweiten Diffusionsbereich beabstandet ist und wobei dazwischen ein Kanalbereich vorgesehen ist,

einen dritten Diffusionsbereich neben der bestimmten Wortleitung und gegenüber von dem zweiten Diffusionsbereich, welche derart angeordnet sind, daß der zweite Diffusionsbereich als ein Sourceanschluß wirkt, der dritte Diffusionsbereich als ein Drainanschluß wirkt, und die bestimmte Wortleitung als ein Gate eines Transistors wirkt,

ein Floating-Gate-Teil, welches so angeordnet ist, daß es über einem Segment der Diffusionswortleitung liegt und sich zwischen der Diffusionswortleitung und der bestimmten Wortleitung um den ersten Diffusiorsbereich und über den Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich erstreckt,

eine erste redundante Bitleitung und eine zweite redundante Bitleitung (407, 421), die so angeordnet sind, daß sie Bitleitungen in dem Satz von Bitleitungen ersetzen, welche zu einer Spalte von Speicherzellen in dem Array (10) gehören, und

einen ersten Kontakt zwischen dem ersten Diffusionsbereich und der ersten redundanten Bitleitung, und einen zweiten Kontakt zwischen dem dritten Diffusionsbereich und der zweiten redundanten Bitleitung.
Integrierter Speicherschaltkreis nach Anspruch 13, wobei die Bitleitungen in dem Satz von Bitleitungen (12) Metalleitungen aufweisen, die in einer Metallschicht ausgebildet sind, und wobei die ersten und zweiten redundanten Bitleitungen (407, 421) Metalleitungen in der Metallschicht aufweisen. Integrierter Speicherschaltkreis nach Anspruch 13, welcher weiterhin aufweist:

einen Reihendecoder, der mit dem Satz von Wortleitungen (11) verbunden ist,

einen Spaltendecoder, der mit dem Satz von Bitleitungen (12) verbunden ist,

einen Satz von Abfrageschaltkreisen, die mit dem Spaltendecoder verbunden sind, um in den Speicherzellen, welche mit dem Satz von Bitleitungen verbunden sind, gespeicherte Daten abzufragen bzw. zu erfassen,

eine Mehrzahl von Speicherzellen mit Floating-Gate, wobei Zellen von dieser Mehrzahl von Speicherzellen mit Floating-Gate umfassen:

die ersten und zweiten Diffusionsbereiche zwischen der Diffusionswortleitung und der bestimmten Wortleitung (404) und den Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich,

den dritten Diffusionsbereich neben der bestimmten Wortleitung und gegenüber von dem zweiten Diffusionsbereich,

das Floating-Gate-Teil, welches in der Weise angeordnet ist, daß es über einem Segment der Diffusionswortleitung liegt, und

den ersten Kontakt zwischen dem ersten Diffusionsbereich und der ersten redundanten Bitleitung und den zweiten Kontakt zwischen dem dritten Diffusionsbereich und der zweiten redundanten Bitleitung, und

eine Redundanzsteuerlogik, die mit dem Spaltendecoder, den redundanten Bitleitungen und der Diffusionswortleitung verbunden ist, um die Speicherzellen in einer Spalte in dem Array (10) durch die Floating-Gate-Speicherzellen zu ersetzen, die mit den redundanten Bitleitungen (407, 421) verbunden sind.
Integrierter Speicherschaltkreis nach Anspruch 15, wobei die Wortleitungen in dem Satz von Wortleitungen (11) in dem Array (10) ein leitfähiges Material aufweisen, und wobei die bestimmte Wortleitung (404) das leitfähige Material aufweist. Integrierter Speicherschaltkreis nach Anspruch 16, wobei das leitfähige Material Polysilizium aufweist. Integrierter Speicherschaltkreis nach einem der Ansprüche 15 bis 17, wobei die ersten und zweiten redundanten Bitleitungen (407, 421) Metalleitungen aufweisen, die in einer Metallschicht ausgebildet sind, und wobei die ersten und zweiten Kontakte Kontakte zwischen den ersten und dritten Diffusionsbereichen und der Metallschicht aufweisen. Integrierter Speicherschaltkreis nach einem der Ansprüche 15 bis 18, wobei die Wortleitungen in dem Satz von Wortleitungen (11) im wesentlichen geradlinige Leiter aufweisen, die über dem Array von Speicherzellen (10) und unter dem Satz von Bitleitungen (12) liegen, und wobei die bestimmte Wortleitung (404) eine im wesentlichen geradlinige Verlängerung unter den ersten und zweiten redundanten Bitleitungen (407, 421) zu den Speicherzellen mit Floating-Gate aufweist. Integrierter Speicherschaltkreis nach einem der Ansprüche 15 bis 19, wobei die ersten und zweiten redundanten Bitleitungen (407, 421) eine Masseleitung bzw. eine Datenleitung aufweisen.






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