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Dokumentenidentifikation DE102006049212A1 24.05.2007
Titel Halbleitervorrichtung und Verfahren zur Herstellung derselben
Anmelder Mitsubishi Electric Corp., Tokyo, JP
Erfinder Takahashi, Hideki, Tokyo, JP
Vertreter PRÜFER & PARTNER GbR, 81479 München
DE-Anmeldedatum 18.10.2006
DE-Aktenzeichen 102006049212
Offenlegungstag 24.05.2007
Veröffentlichungstag im Patentblatt 24.05.2007
IPC-Hauptklasse H01L 29/739(2006.01)A, F, I, 20061018, B, H, DE
IPC-Nebenklasse H01L 21/331(2006.01)A, L, I, 20061018, B, H, DE   H01L 21/336(2006.01)A, L, I, 20061018, B, H, DE   
Zusammenfassung Eine Halbleitervorrichtung beinhaltet: ein Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten und zweiten Hauptoberfläche; eine Halbleiterschicht eines ersten Leitungstyps (4), die auf der ersten Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist; eine Basisschicht (2) eines zweitten Leitungstyps, die auf der ersten Hauptoberfläche der Halbleiterschicht (1) ausgebildet ist und durch die Halbleiterschicht (4) von dem Halbleitersubstrat (1) getrennt ist; ein Paar von Vertiefungsabschnitten (7), das die Basisschicht (2), ausgehend von der ersten Hauptoberfläche, durchdringt und zumindest die Halbleiterschicht (1) erreicht; eine Isolationsschicht (8), die innerhalb des Vertiefungsabschnitts (8) angeordnet ist, und eine Gateelektrode (9), die innerhalb des Vertiefungsabschnitts (7) über die Isolationsschicht (8) ausgebildet ist; eine Halbleiterschicht eines ersten Leitungstyps (5) und eine Halbleiterschicht eines zweiten Leitungstyps (6), die auf der zweiten Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist; und eine Emitterregion (3), die auf der ersten Hauptoberfläche der Basisschicht (2) und entlang der Vertiefungsabschnitte (7) angeordnet ist, wobei eine Transistor, der einen Stromfluß in der Basisschicht (2) mittels der Gateelektrode (9) steuert, und eine Diode aus der Halbleiterschicht (1) und der Basisschicht (2) innerhalb der Halbleitervorrichtung angeordnet sind und die Emitterregion (3) lediglich in einem Bereich angeordnet ist, ...

Beschreibung[de]

Die vorliegende Anmeldung nimmt auf die Offenbarung der japanischen Patentanmeldung Nr. 2005-328541 in ihrer Gesamtheit Bezug, die am 14. November 2005 eingereicht wurde.

Die vorliegende Erfindung ist bezogen auf eine Leistungshalbleitervorrichtung und ein Verfahren zur Herstellung derselben und spezieller auf eine Halbleitervorrichtung, welche einen Bipolartransistor mit isoliertem Gate und eine Freilaufdiode enthält, sowie ein Verfahren zur Herstellung derselben.

33 ist ein Schaltplan eines Inverters, welcher einen Bipolartransistor mit isoliertem Gate (hier im folgenden als ein "IGBT" bezeichnet) und eine Freilaufdiode (hier im folgenden einfach als "Diode" bezeichnet) verwendet. Ein Inverter, der als ein Wandler zum Umwandeln von DC (Gleichspannung) in AC (Wechselspannung) und umgekehrt verwendet wird, wird gebildet durch einen IGBT, der ein Schaltelement ist, und eine Diode. Vier oder sechs IGBT/Dioden-Elemente werden verwendet als ein Satz (sechs Elemente in 33) zum Steuern eines Motors.

Ein DC-Anschluß des Inverters, der in 33 gezeigt ist, ist mit einer Gleichspannungsquelle verbunden und das Umschalten der IGBTs wandelt eine Gleichspannung in eine Wechselspannung um, welche dann einem Motor zugeführt wird, der eine Last darstellt. Bei diesem Inverter sind die Dioden in einer umgekehrt parallelen Anordnung zu den IGBTs geschaltet, so daß die Dioden und die IGBTs entsprechend gepaart sind.

34 ist eine Querschnittsansicht einer Halbleitervorrichtung, die allgemein mit 1000 bezeichnet wird, bei der ein IGBT und eine Diode innerhalb eines Elementes vereinigt sind, welches ein Aufbau ist, der IGBTs und die Dioden enthält (JP 2005-57235 A).

Die Halbleitervorrichtung 1000 beinhaltet ein N--Substrat 1. Auf dem N--Substrat 1 ist über einer N-Schicht 4 eine P-Basisschicht 2 selektiv ausgebildet. Auf der P-Basisschicht 2 sind Emitterregionen 3, die eine hohe Konzentration an n-Typ-Verunreinigungen enthalten, selektiv ausgebildet.

Es gibt Vertiefungen 7, welche sich von den Emitterregionen 3 zu dem N--Substrat 1 erstrecken. Auf den Innenwänden der Vertiefungen 7 sind Gateisolationsschichten 8 ausgebildet, und weiter innen sind Gateelektroden 9 aus Polysilizium angeordnet. Die P-Basisschicht 2, die zwischen den Emitterregionen 3 und der N-Schicht 4 angeordnet ist, dient als eine Kanalregion.

Auf den Emitterregionen 3 sind Zwischenlagen-Isolationsschichten 10 angeordnet. Eine Emitterelektrode 11 ist so ausgebildet, daß sie Teile der Emitterregionen 3 und der P-Basisschicht 2 kontaktiert.

Die Rückseitenoberfläche des N--Substrates 1 weist eine N+-Kathodenschicht 5 und eine P+-Kollektorschicht 6 auf. Auf den rückseitigen Oberflächen der N+-Kathodenschicht 5 und der P+-Kollektorschicht 6 ist eine Kollektorelektrode 13 ausgebildet.

Ein Betrieb des IGBT 1000 ist im wesentlichen der gleiche wie jener eines bekannten IGBT. Es ist jedoch die N-Schicht 4 vorhanden, die als eine Barriere gegen Löcher von der P+-Kollektorschicht 6 dient, wenn der IGBT AN ist, was es für die Löcher schwierig macht, sich zu der P-Basisschicht 2 zu bewegen. Dies führt zu einer Akkumulation von Ladungsträgern nahe der N-Schicht 4 und verringert die AN-Spannung des IGBT 1000. Wenn der IGBT AUS ist, wird die N-Schicht 4 bei einer Kollektorspannung verarmt, und der Einfluß der N-Schicht 4 verschwindet.

Es gibt jedoch bei der Halbleitervorrichtung 1000 trotzdem das Problem, daß VF (Durchbruchsspannung in Vorwärtsrichtung) der Dioden anwächst, wenn die Gates der IGBTs angeschaltet werden, da die Halbleitervorrichtung 1000 intern die Dioden beinhaltet.

Es gibt das weitere Problem, daß, wenn Helium-Ionen (Lebensdauerkiller) in die N-Schicht 4 implantiert werden in einem Versuch, die Lebensdauer der Ladungsträger innerhalb der N-Schicht 4 zu verkürzen und einen Erholungsstrom (in 35 mit Irr bezeichnet) zu verringern, ein VF-Anstieg bei den Dioden, der durch ein Anschalten der Gates der IGBTs verursacht wird, größer wird als ein VF-Anstieg, wie er in dem AUS-Zustand vorhanden ist.

Folglich ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche IGBTs und Dioden beinhaltet und welche einen Erholungsstrom verringert, ohne VF der Dioden zu erhöhen.

Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13.

Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Die vorliegende Erfindung ist auf eine Halbleitervorrichtung gerichtet, welche aufweist: ein Halbleitersubstrat eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche; eine Halbleiterschicht eines ersten Leitungstyps, die auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildet ist; eine Basisschicht eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der Halbleiterschicht ausgebildet ist und durch die Halbleiterschicht von dem Halbleitersubstrat getrennt ist; ein Paar von Vertiefungsabschnitten, die die Basisschicht ausgehend von der ersten Hauptoberfläche durchdringen und zumindest die Halbleiterschicht erreichen; eine Isolationsschicht, die innerhalb des Vertiefungsabschnitts angeordnet ist, und eine innerhalb des Vertiefungsabschnitts über der Isolationsschicht ausgebildete Gateelektrode; eine Halbleiterschicht eines ersten Leitungstyps und eine Halbleiterschicht eines zweiten Leitungstyps, die auf der zweiten Hauptoberfläche des Halbleitersubstrates ausgebildet sind; und eine Emitterregion, die auf der ersten Hauptoberfläche der Basisschicht und entlang der Vertiefungsabschnitte angeordnet ist, wobei ein Transistor, der einen in der Basisschicht fließenden Strom mittels der Gateelektrode steuert, und eine aus der Halbleiterschicht und der Basisschicht gebildete Diode innerhalb der Halbleitervorrichtung angeordnet sind und die Emitterregion lediglich in einem Bereich zwischen dem Paar von Vertiefungsabschnitten angeordnet ist.

Die vorliegende Erfindung ist ebenfalls auf ein Verfahren zum Herstellen einer Halbleitervorrichtung gerichtet, welche einen Transistor, der einen Stromfluß in einer Basisschicht über eine Gateelektrode steuert, und eine Diode aufweist, welches die Schritte aufweist: Vorbereiten eines Halbleitersubstrates eines ersten Leitungstyps mit einer ersten und zweiten Hauptoberfläche; Ausbilden einer Halbleiterschicht eines ersten Leitungstyps auf der ersten Hauptoberfläche des Halbleitersubstrates; Ausbilden einer Basisschicht eines zweiten Leitungstyps auf der Oberfläche der Halbleiterschicht; Ausbilden eines Paares von Vertiefungsabschnitten, die die Basisschicht ausgehend von der ersten Hauptoberfläche durchdringen und zumindest die Halbleiterschicht erreichen; Anordnen einer Isolationsschicht innerhalb der Vertiefungsabschnitte und Ausbilden einer Gateelektrode innerhalb der Vertiefungsabschnitte über der Isolationsschicht; Ausbilden einer Halbleiterschicht eines ersten Leitungstyps und einer Halbleiterschicht eines zweiten Leitungstyps auf der zweiten Hauptoberfläche des Halbleitersubstrates; und Anordnen einer Emitterregion entlang der Vertiefungsabschnitte lediglich in einem Bereich der Basisschicht auf der ersten Hauptoberfläche zwischen dem Paar von Vertiefungsabschnitten.

Wie oben beschrieben, steigt bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung VF einer Diode nicht an, sogar wenn ein IGBT AN ist, und ein Erholungsstrom ist ebenfalls verringert.

1 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung.

2 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

3 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

4 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

5 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

6 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

7 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

8 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

9 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

10 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

11 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.

12 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung.

13 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

14 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

15 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

16 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

17 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

18 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

19 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

20 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

21 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

22 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung.

23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung.

24 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß der Ausführungsform 3 der vorliegenden Erfindung.

25 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer Ausführungsform 4 der vorliegenden Erfindung.

26 ist eine Draufsicht der Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung.

27 ist eine Draufsicht der Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung.

28 ist eine Draufsicht einer Halbleitervorrichtung gemäß der Ausführungsform 5 der vorliegenden Erfindung.

29 ist eine Draufsicht einer Halbleitervorrichtung gemäß der Ausführungsform 5 der vorliegenden Erfindung.

30 ist eine Draufsicht einer Halbleitervorrichtung gemäß der Ausführungsform 5 der vorliegenden Erfindung.

31 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 6 der vorliegenden Erfindung.

32 ist eine Querschnittsansicht eines Schrittes der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 6 der vorliegenden Erfindung.

33 ist ein Schaltplan eines Inverters, der einen Bipolartransistor mit isoliertem Gate und eine Freilaufdiode verwendet.

34 ist eine Querschnittsansicht einer bekannten Halbleitervorrichtung.

35 zeigt den Kurvenverlauf eines Stroms während einer Sperrerholung, wie er vorliegt, wenn eine Diode von dem AUS-Zustand in den AN-Zustand wechselt.

36 ist eine Querschnittsansicht einer Halbleitervorrichtung, die versuchsweise hergestellt wurde.

Es wird nun eine Beschreibung gegeben, wie die VF (Durchbruchsspannung in Flußrichtung) einer Diode ansteigt, wenn das Gate eines IGBT innerhalb einer Halbleitervorrichtung 1000 (34) einschaltet.

Die Diode wird angeschaltet, wenn ein Potential zwischen einer P-Basisschicht 2 und einer N-Schicht 4 ein eingebautes Potential an einem PN-Übergang übersteigt. Wenn das Gate den IGBT anschaltet, fangen die N-Schicht 4 und die Emitterregionen (N+-Schicht) 3 jedoch an zu leiten. Da die Emitterregionen 3 einen gemeinsamen Kontakt zu der P-Basisschicht 2 aufweisen, macht das Anschalten des Gates es schwierig, eine Spannung an dem PN-Übergang zwischen die P-Basisschicht 2 und die N-Schicht 4 anzulegen. Es gilt deshalb zu bedenken, daß die Löcherinjektion in der Umgebung der P-Basisschicht 2 nicht bereitwillig auftritt und VF entsprechend ansteigt.

Es wird weiter berücksichtigt, daß, wenn die Ausstrahlung der Heliumionen als Lebensdauerkiller die Lebensdauer nahe der P-Basisschicht 2 verkürzt, wenn Löcher, die in einem verminderten Ausmaß injiziert werden, weiter mit dem Lebensdauerkiller in dieser Region zusammengebracht werden, wie oben beschrieben, VF beachtlich ansteigt.

Im Lichte dieser Erwägungen hat der Erfinder für die Verringerung eines Erholungsstroms in einer Diode und ein herabgedrücktes Anwachsen von VF der Diode während des Anschaltens des Gates eines IGBT eine Halbleitervorrichtung 1100 vorgeschlagen, wie sie in 36 gezeigt ist (JP 2005-101514 A). In der Halbleitervorrichtung 1100 sind (zwei) Paare von Vertiefungen 7ausgebildet, die sich von der Oberfläche ausgehend erstrecken (in 36 gibt es zwei Paare von Vertiefungen 7). Ein Paar von Vertiefungen 7 erstreckt sich annähernd parallel zu der Richtung, die senkrecht zu der Ebene der Zeichnung ist.

Zwischen den paarweisen Vertiefungen 7 gibt es die N-Schicht 4, die P-Basisschicht 2 und die Emitterregionen 3, wodurch ein IGBT ausgebildet wird. In einem Bereich außerhalb der paarweisen Vertiefungen 7, in dem es keine Emitterregion 3 gibt, sind eine seitliche Diffusionsregion der P-Basisschicht 2 und eine MPS-Diode (gemischte PiN-Diode und Schottky-Barrierendiode) ausgebildet.

Wenn der Bereich des IGBT und jener der Diode durch die Vertiefungen 7 unterteilt werden, ist es möglich, ein Anwachsen von VF der Diode während des Anschaltens des Gates des IGBT herabzudrücken. Da der Diodenbereich ein MPS ist, ist es weiterhin möglich, einen Erholungsstrom herabzudrücken.

Dies läßt jedoch das Problem entstehen, daß die AN-Spannung des IGBT anwächst, wenn von der rückseitigen Oberfläche injizierte Löcher sich durch den MPS-Bereich zu der Emitterelektrode 11 bewegen, während der IGBT arbeitet.

Es gibt das weitere Problem, daß, da die Diode eine MPS-Diode ist, der Bereich, in dem die Diode ausgebildet ist, groß ist, die Breite des zwischen den paarweisen Vertiefungen 7 angeordneten Bereichs, in dem die Emitterregionen 3 ausgebildet sind, klein ist und deshalb es nicht möglich ist, ein Anwachsen von VF der Diode während des Anschaltens des Gates des IGBT hinreichend herabzudrücken.

Dies führt zu dem weiteren Problem, daß die Abstände zwischen den ersten Vertiefungen 7 und einer zweiten Vertiefung 7 nicht hinreichend sein können trotz einer Bemühung zum Herabdrücken eines Abfalls der Durchbruchsspannung mittels der zweiten Vertiefung, die außerhalb der Vertiefung (erste Vertiefung) 7 ausgebildet ist, wo keine Emitterregion 3 ausgebildet ist. Deshalb ist es nicht möglich, einen VF-Anstieg hinreichend herabzudrücken.

Aufgrund dieser Erkenntnisse hat der Erfinder Halbleitervorrichtungen gemäß den folgenden Ausführungsformen vorgeschlagen.

Ausführungsform 1

1 ist eine Querschnittsansicht einer Halbleitervorrichtung, die allgemein mit 100 bezeichnet wird, gemäß der Ausführungsform 1 der vorliegenden Erfindung.

Die Halbleitervorrichtung 100 beinhaltet ein N--Substrat 1 aus beispielsweise Silizium Auf dem N+-Substrat 1 sind eine N-Schicht 4 und eine P-Basisschicht 2 jeweils mittels Diffusion ausgebildet.

Es gibt paarweise Vertiefungen (ein Satz enthält zwei) 7, die sich von der Oberfläche der P-Basisschicht 2 ausgehend erstrecken und das N--Substrat 1 erreichen. Die paarweisen Vertiefungen 7 erstrecken sich annähernd parallel zu der Richtung, die senkrecht zu der Ebene von 1 ist. Innerhalb der P-Basisschicht 2 zwischen den paarweisen Vertiefungen 7 gibt es Emitterregionen 3, die erhalten werden durch selektives Diffundieren einer hohen Konzentration von n-Typ-Verunreinigungen.

In der Halbleitervorrichtung 100 ist die Breite des Bereichs ohne irgendeine Emitterregion 3, der zwischen benachbarten paarweisen Vertiefungen 7 angeordnet ist, größer als die Breite des Bereichs zwischen den paarweisen Vertiefungen 7.

Gateoxidschichten 8 aus beispielsweise Siliziumoxid sind auf den Innenwänden der Vertiefungen 7 ausgebildet. Weiterhin sind Gateelektroden 9 aus beispielsweise Polysilizium innerhalb der Gateoxidschichten 8 angeordnet. Die P-Basisschicht 2, die die Gateelektroden 9 mittels der Gateoidschichten 8 berührt, dient als eine Kanalregion eines IGBT.

Auf den Gateelektroden 9 sind Zwischenlagen-Isolationsschichten 10 beispielsweise aus Siliziumoxid angeordnet, teilweise die Emitterregionen 3 bedeckend. Es gibt eine Emitterelektrode 11 aus beispielsweise Aluminium, die teilweise auf den Emitterregionen 3 und auf der P-Basisschicht 2 angeordnet ist.

Eine P+-Kollektorschicht 6 und eine N+-Kathodenschicht 5 sind getrennt auf der rückseitigen Oberfläche des N--Substrates 1 ausgebildet. Weiterhin gibt es eine Kollektorelektrode 12, die sowohl mit der P+-Kollektorschicht 6 als auch der N+-Kathodenschicht 5 verbunden ist.

Ein Betrieb der Halbleitervorrichtung 100 wird im folgenden beschrieben.

Eine bevorzugte Kollektorspannung VCE wird bei der Halbleitervorrichtung 100, die in 1 gezeigt ist, zwischen die Emitterelektrode 11 und die Kollektorelektrode 12 angelegt. Wenn in diesem Zustand eine bevorzugte Gatespannung VDE zwischen der Emitterelektrode 11 und den Gateelektroden 9 angelegt wird, wechselt die P-Basisschicht 2 in den N-Typ über, und ein Kanal wird geschaffen. Durch diesen Kanal werden von der Emitterelektrode 11 Elektronen in das N--Substrat 1 injiziert. Dadurch legen die injizierten Elektronen zwischen die P+-Kollektorschicht 6 und das N--Substrat 1 eine Spannung in Flußrichtung an, und Löcher werden von der P+-Kollektorschicht 6 in das N--Substrat 1 injiziert. Dies verringert stark den Widerstand des N--Substrates 1, erhöht jedoch die Stromkapazität des IGBT.

Auf dieser Stufe arbeitet der zwischen den paarweisen Vertiefungen 7 angesiedelte Bereich als der IGBT. Im Gegensatz dazu arbeitet der Bereich zwischen den Vertiefungen 7, in dem keine Emitterregion 3 ausgebildet ist, nicht als der IGBT. Die N-Schicht 4 ist unmittelbar unter der P-Basisschicht 2 ausgebildet und wirkt als eine Barriere gegen von der rückseitigen Oberfläche der N-Schicht 4 injizierte Löcher, wodurch Löcher sich unmittelbar unterhalb der P-Basisschicht 2 anreichern und der Widerstand des N--Substrates 1 abnimmt. Kurz gesagt, da die N-Schicht 4 auf der gesamten Oberfläche unter der P-Basisschicht 2 ausgebildet ist, werden ungleich zu 36 von der P+-Kollektorschicht 6 injizierte Löcher nicht auf einfache Weise die P-Basisschicht 2 erreichen, sondern sich unter der P-Basisschicht 2 anreichern. Dies drückt einen Anstieg der AN-Spannung des IGBT herab.

Im folgenden wird eine Beschreibung des Betriebs gegeben, der durchgeführt wird, wenn die in der Halbleitervorrichtung 100 enthaltenen IGBTs von dem AN-Zustand in den AUS-Zustand wechseln.

Wenn bei der in 1 gezeigten Halbleitervorrichtung 100 die zwischen die Emitterelektrode 11 und die Gateelektroden 9 angelegte Gatespannung VGE auf Null verringert oder umgekehrt wird (d.h. wenn das Gate abgeschaltet wird), kehrt der in den N-Typ invertierte Kanalbereich zurück zu dem P-Typ, und die Ladungsträgerinjektion von der Emitterelektrode 11 endet. Wenn die Elektroneninjektion endet, endet die Injektion von Löchern von der P+-Kollektorschicht 6 ebenfalls. Hierauf folgend werden in dem N--Substrat 1 akkumulierte Elektronen und Löcher sich entweder den gesamten Weg entlang zu der Kollektorelektrode 12 bzw. Emitterelektrode 11 bewegen oder miteinander rekombinieren und verschwinden. Da die unmittelbar unter der P-Basisschicht 2 ausgebildete N-Schicht 4 verarmt wird, wenn dies auftritt, wird eine Abschalt-Charakteristik des IGBT nicht nachteilig beeinflußt. Zusätzlich bleibt der Bereich zwischen den Vertiefungen 7, in dem keine Emitterregion 3 ausgebildet ist, frei von irgendeinem parasitären Betrieb.

Nun wird der AN-Zustand der in der Halbleitervorrichtung 100 enthaltenen Dioden beschrieben. In der Halbleitervorrichtung 100 ist die N+-Kathodenschicht 5 auf der rückseitigen Oberfläche des N--Substrats 1 ausgebildet. Wenn aufgrund dessen die in einer Last L sich entwickelnde Energie beispielsweise eine Spannung VEC an die in der Halbleitervorrichtung 100 enthaltenen IGBTs anlegt, schalten die zwischen der N+-Kathodenschicht 5 und der P-Basisschicht 2 ausgebildeten Dioden ein und tragen einen Strom. Die Dioden funktionieren wie die Dioden, welche in 34 beispielsweise antiparallel geschaltet sind.

Gemäß der vorliegenden Erfindung sind die IGBT-Bereiche und die Diodenbereiche durch die Vertiefungen 7 getrennt. Mit anderen Worten, die Vertiefungen 7 trennen jene Bereiche, in denen die Emitterregionen 3 ausgebildet sind und die hauptsächlich als die IGBTs arbeiten, von jenen Bereichen, in denen keine Emitterregion 3 ausgebildet ist und die hauptsächlich als die Dioden arbeiten. Insbesondere die Breiten der Bereiche, in denen keine Emitterregion 3 ausgebildet ist, sind größer als bei der Halbleitervorrichtung 1100, welche in 36 gezeigt ist.

Innerhalb der Bereiche, in denen die Emitterregionen 3 ausgebildet sind und die hauptsächlich als die IGBTs arbeiten, verbindet das Anschalten der Gates der IGBTs die N-Schicht 4 elektrisch mit den Emitterregionen 3 in den Kanälen. Aufgrund des Potentials an der Emitterelektrode 11 werden als Folge die Emitterregionen 3 und die P-Basisschicht 2 auf diesem Potential festgehalten. Dies bedeutet, die P-Basisschicht 2 und die N-Schicht 4 ebenfalls erreichen das gleiche Potential, was den Diodenbetrieb verhindert.

In den Bereichen, in denen keine Emitterregion 3 ausgebildet ist, wird jedoch, ungleich zu den Bereichen mit den Emitterregionen 3, das Anschalten der Gates nicht die N-Schicht 4 elektrisch mit der P-Basisschicht 2 in den Kanälen verbinden und nicht den Diodenbetrieb sehr stark beeinflussen.

Verglichen zu dem Fall, in dem die Emitterregionen 3 nicht über die gesamten Bereiche hinweg ausgebildet sind (36), wird zur Zeit des Anschaltens der Gates ein VF-Anstieg bei den Dioden stärker verhindert. Da die Bereiche ohne die Emitterregionen 3 breit sind, wächst weiterhin der Betriebsspielraum der Dioden, was VF der Dioden verringert.

Ein Verfahren zum Herstellen der Halbleitervorrichtung 100 wird nun beschrieben unter Bezugnahme auf 2 bis 11. Dieses Herstellungsverfahrens beinhaltet die folgenden Schritte (1) bis (10). 2 bis 11 sind Querschnittsansichten der entsprechenden Herstellungsschritte. In 2 bis 11 sind die gleichen Bezugszeichen wie jene, die in 1 verwendet werden, gleiche oder entsprechende Abschnitte.

Schritt (1): Wie in 2 gezeigt, wird das N--Substrat 1 mit einer vorderseitigen Oberfläche und einer rückseitigen Oberfläche vorbereitet. Das N--Substrat 1 besteht beispielsweise aus N-Typ-Silizium.

Schritt (2): Wie in 3 gezeigt, werden beispielsweise mittels eines Diffusionsverfahrens N-Typ-Verunreinigungen in die vorderseitige Oberfläche des N--Substrates 1 eingebracht, wodurch die N-Schicht 4 ausgebildet wird.

Schritt (3): Wie in 4 gezeigt, werden beispielsweise mittels eines Diffusionsverfahrens P-Typ-Verunreinigungen in die in dem N--Substrat 1 ausgebildete N-Schicht 4 eingebracht, wodurch die P-Basisschicht 2 ausgebildet wird.

Schritt (4): Wie in 5 gezeigt, werden beispielsweise mittels eines Diffusionsverfahrens N-Typ-Verunreinigungen selektiv in die Oberfläche der P-Basisschicht 2 eingebracht, wodurch die Emitterregionen 3 ausgebildet werden.

Schritt (5): Wie in 6 gezeigt, werden Vertiefungen 7 (erste Vertiefungen) 7 ausgebildet, welche sich von der Oberfläche der P-Basisschicht 2 ausgehend erstrecken, die N-Schicht 4 durchdringen und das N--Substrat 1 erreichen. Die Vertiefungen 7 sind so ausgebildet, daß zwei Vertiefungen gepaart sind und die Emitterregionen 3 in den Bereichen zwischen den Vertiefungen 7 angeordnet sind. Die Vertiefungen 7 werden beispielsweise durch Trockenätzen ausgebildet. In 6 sind zwei Sätze von Vertiefungspaaren 7 ausgebildet.

Schritt (6): Wie in 7 gezeigt, werden die Oberflächen der Innenwände der Vertiefungen 7, die P-Basisschicht 2 und die Emitterregionen 3 beispielsweise durch thermische Oxidation oxidiert, wodurch die Gateisolationsschichten (Siliziumoxidschichten) 8 ausgebildet werden.

Schritt (7): Wie in 8 gezeigt, wird über der gesamten vorderseitigen Oberfläche des N--Substrates 1 eine Polysiliziumschicht abgeschieden (nicht gezeigt), und ein Ätzen, Polieren oder dergleichen wird durchgeführt unter Zurücklassung des Polysiliziums lediglich in den Vertiefungen 7. Polysilizium, das in den Vertiefungen 7 zurückbleibt, wird zu den Gateelektroden 9.

Schritt (8): Wie in 9 gezeigt, werden die Zwischenlagen-Isolationsschichten 10 so ausgebildet, daß sie die Vertiefungen 7 bedecken, in denen Polysilizium vergraben ist, und teilweise die Emitterregionen 3 bedecken. Die Zwischenlagen-Isolationsschichten 10 bestehen beispielsweise aus Siliziumoxid.

Schritt (9): Wie in 10 gezeigt, werden unter Verwendung der Zwischenlagen-Isolationsschichten 10 als eine Maske die Siliziumoxidschichten (Gateoxidschichten 8) auf den Oberflächen der P-Basisschicht 2 und den Emitterregionen 3 entfernt, und die Oberflächen der P-Basisschicht 2 und der Emitterregionen 3 werden entsprechend freigelegt. Hierauf folgt eine Gasphasenabscheidung von beispielsweise Aluminium, wodurch die Emitterelektrode 11 ausgebildet wird. Auf diese Weise werden die P-Basisschicht 2 und die Emitterregionen 3 elektrisch mit der Emitterelektrode 11 verbunden.

Schritt (10): Wie in 11 gezeigt, werden Phosphor und Bor in die rückseitige Oberfläche des N--Substrates 1 implantiert und aktiviert. Als ein Ergebnis sind die N+-Kathodenschicht 5und die P+-Kollektorschicht 6 ausgebildet. Schließlich wird eine Gasphasenabscheidung von beispielsweise Aluminium auf der rückseitigen Oberfläche des N--Substrates 1 durchgeführt, wodurch die Kollektorelektrode 12 ausgebildet wird.

Durch diese Schritte wird die Halbleitervorrichtung 100, die in 1 gezeigt ist, fertiggestellt.

Was die auf der rückseitigen Oberfläche auszubildende P+-Kollektorschicht 6 und die N+-Kathodenschicht 5 anbelangt, so kann die eine früher als die andere ausgebildet werden.

Weiterhin können die auf der rückseitigen Oberfläche auszubildende P+-Kollektorschicht 6 und die N+-Kathodenschicht 5 vor oder nach dem Ausbilden der Emitterelektrode 11 in der vorderseitigen Oberfläche oder in irgendeinem anderen Schritt ausgebildet werden.

Ausführungsform 2

12 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung, die allgemein mit 200 bezeichnet wird. In 12 sind die gleichen Bezugszeichen wie jene, die in 1 verwendet werden, gleiche oder entsprechende Abschnitte.

In der Halbleitervorrichtung 200 sind wie in der Halbleitervorrichtung 100 zwei Sätze von Vertiefungspaaren 7 ausgebildet, und weiterhin sind in den Bereichen zwischen den Vertiefungen 7, in denen keine Emitterregion 3 ausgebildet ist, zweite Vertiefungen 13 ausgebildet. Auch die Innenwände der zweiten Vertiefungen 13 tragen Siliziumoxidschichten, innerhalb derer Polysilizium abgeschieden ist. Das Polysilizium innerhalb der zweiten Vertiefungen 13 ist elektrisch mit der Emitterelektrode 11 verbunden. Der Aufbau ist ansonsten ähnlich zu jenem der Halbleitervorrichtung 100.

Ein Betrieb der Halbleitervorrichtung 200 ist ebenfalls im wesentlichen der gleiche wie jener der Halbleitervorrichtung 100, der oben beschrieben wurde.

Wenn bei der Halbleitervorrichtung 100 in einem Versuch des Herabsetzens von VF der Dioden die Breiten der Bereiche ohne die Emitterregionen 3 (die Abstände zwischen den benachbarten ersten Vertiefungen 7) groß sind, wird das elektrische Feld an den vorderen Enden der ersten Vertiefungen 7 erhöht, und die Durchbruchsspannung könnte abfallen.

Bei der Halbleitervorrichtung 200 gemäß der Ausführungsform 2 gibt es die zweiten Vertiefungen 13 in den Bereichen zwischen den benachbarten ersten Vertiefungen 7, in denen keine Emitterregion 3 ausgebildet ist. Die in den Vertiefungen 13 ausgebildeten Polysiliziumschichten sind annähernd auf dem gleichen Potential wie die Emitterelektrode 11. Deshalb mäßigen die zweiten Vertiefungen 13 ein elektrisches Feld nahe den vorderen Endabschnitten der ersten Vertiefungen 7.

Es ist deshalb möglich, größere Bereiche zwischen den ersten Vertiefungen 7, in denen keine Emitterregion 3 ausgebildet ist, sicherzustellen als bei der Halbleitervorrichtung 100, die P-Basisschicht 2 zu verbreitern, die nicht das gleiche Potential erreichen wird wie die N-Schicht 4 während des Anschaltens der Gates, und besser einen Anstieg von VF der Dioden herabzudrükken. Daher ist der Entwurfsspielraum größer als bei der Halbleitervorrichtung 100.

Ungleich der Halbleitervorrichtung 1100, die in 36 gezeigt ist, ist weiterhin kein Schottky-Bereich zwischen den ersten Vertiefungen 7 ausgebildet, weshalb die zweiten Vertiefungen 13 niemals einen Abfall der Durchbruchsspannung der Halbleitervorrichtung 200 hervorrufen werden.

In Anbetracht der Abschwächung des elektrischen Feldes ist es wünschenswert, daß die Abstände zwischen den ersten Vertiefungen 7 und den zweiten Vertiefungen 13 kleiner oder gleich den Abständen zwischen den ersten Vertiefungen 7 sind.

Ein Verfahren zum Herstellen der Halbleitervorrichtung 200 wird nun unter Bezugnahme auf 13 bis 21 beschrieben. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte (1) bis (10). 13 bis 21 sind Querschnittsansichten der entsprechenden Herstellungsschritte. In 13 bis 21 sind die gleichen Bezugszeichen wie jene, die in 12 verwendet werden, die gleichen oder entsprechende Abschnitte.

Schritt (1)–(4): Wie in 13 bis 16 gezeigt, werden durch die gleichen Schritte wie jene des Verfahrens zum Herstellen der Halbleitervorrichtung 100 gemäß der Ausführungsform 1 die N-Schicht 4, die P-Basisschicht 2 und die Emitterregionen 3 auf der vorderseitigen Oberfläche des N--Substrates 1 ausgebildet.

Schritt (5): Wie in 17 gezeigt, werden Vertiefungen (erste Vertiefungen) 7 ausgebildet, die sich von der Oberfläche der P-Basisschicht 2 ausgehend erstrecken, die N-Schicht 4 durchdringen und das N--Substrat 1 erreichen. Die Vertiefungen 7 werden so ausgebildet, daß zwei Vertiefungen 7 gepaart sind und die Emitterregionen 3 in den Bereichen zwischen den Vertiefungen 7 angeordnet sind. Bei diesem Schritt werden weiterhin getrennt von den Vertiefungen 7 benachbart den Emitterregionen 3 zwischen den zwei Sätzen der Vertiefungspaare 7 (d.h. ungefähr in der Mitte) die zweiten Vertiefungen 13 mit der gleichen Gestalt ausgebildet.

Schritt (6): Wie in 18 gezeigt, werden die Oberflächen der Innenwände der Vertiefungen 7 und der zweiten Vertiefungen 13, die P-Basisschicht 2 und die Emitterregionen 3 beispielsweise mittels thermischer Oxidation oxidiert, wodurch die Gateisolationsschichten (Siliziumoxidschichten) 8 ausgebildet werden.

Schritt (7): Wie in 19 gezeigt, wird über der gesamten vorderseitigen Oberfläche des N--Substrates 1 eine Polysiliziumschicht abgeschieden (nicht gezeigt), und durch eine Ätzung oder dergleichen bleibt Polysiliziums lediglich in den Vertiefungen 7 zurück. Das in den Vertiefungen 7 zurückbleibende Polysilizium wird zu den Gateelektroden 9.

Schritt (8): Wie in 20 gezeigt, werden die Zwischenlagen-Isolationsschichten 10 so ausgebildet, daß sie die Vertiefungen 7 bedecken, in denen Polysilizium vergraben ist, und teilweise die Emitterregionen 3 bedecken. Die Zwischenlagen-Isolationsschichten 10 werden nicht auf den zweiten Vertiefungen 13 ausgebildet. Die Zwischenlagen-Isolationsschichten 10 bestehen beispielsweise aus Siliziumoxid.

Schritt (9): Wie in 21 gezeigt, werden unter Verwendung der Zwischenlagen-Isolationsschichten 10 als eine Maske die Siliziumoxidschichten (Gateoxidschichten 8) auf der P-Basisschicht 2 und den Emitterregionen 3 sowie den Oberflächen des in den zweiten Vertiefungen 13 vergrabenen. Polysiliziums entfernt, und die Oberflächen der P-Basisschicht 2, der Emitterregionen 3 und des Polysiliziums werden entsprechend freigelegt. Hierauf folgt eine Gasphasenabscheidung von beispielsweise Aluminium, wodurch die Emitterelektrode 11 ausgebildet wird. Auf diese Weise werden die P-Basisschicht 2, die Emitterregionen 3 und das Polysilizium im Inneren der zweiten Vertiefungen 13 elektrisch mit der Emitterelektrode 11 verbunden.

Schritt (10): Phosphor und Bor werden in die rückseitige Oberfläche des N--Substrates 1 implantiert und aktiviert. Als ein Ergebnis sind die N+-Kathodenschicht 5 und die P-Kollektorschicht 6 ausgebildet. Schließlich wird eine Gasphasenabscheidung von beispielsweise Aluminium auf der rückseitigen Oberfläche des N--Substrates 1 durchgeführt, wodurch die Kollektorelektrode 12 ausgebildet wird.

Durch diese Schritte wird die Halbleitervorrichtung 200, die in 12 gezeigt ist, vervollständigt.

22 ist eine Querschnittsansicht einer weiteren Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung, die allgemein mit 300 bezeichnet ist. In 22 entsprechen die gleichen Bezugszeichen wie jene, die in 1 verwendet werden, den gleichen oder entsprechenden Abschnitten. Wenn eine Verbreiterung der Bereiche zwischen den ersten Vertiefungen 7, in denen keine Emitterregion 3 ausgebildet ist, gewünscht ist, ist es vorzuziehen, zur Abschwächung des elektrischen Feldes die Mehrzahl der zweiten Vertiefungen 13 auszubilden, wie bei der in 22 gezeigten Halbleitervorrichtung 300. Zum Abschwächen des elektrischen Feldes sind die Abstände zwischen den zweiten Vertiefungen 13 kleiner oder gleich den Abständen zwischen den ersten Vertiefungen 7.

Insbesondere in der P-Basisschicht 2, die zwischen den benachbarten zweiten Vertiefungen 13 angeordnet ist, wo keine Emitterregion 3 ausgebildet ist, ist es möglich, einen VF-Anstieg bei den Dioden herabzudrücken gegenüber der P-Basisschicht 2, die zwischen den ersten Vertiefungen 7 angeordnet ist, wo keine Emitterregion 3 in der Halbleitervorrichtung 100 ausgebildet ist.

Ausführungsform 3

23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß der Ausführungsform 3 der vorliegenden Erfindung, die allgemein mit 400 bezeichnet wird. In 23 sind die gleichen Bezugszeichen wie jene, die in 1 verwendet werden, die gleichen oder entsprechende Abschnitte.

Bei der Halbleitervorrichtung 400 sind die Abstände zwischen den benachbarten zweiten Vertiefungen 13 größer als die Abstände zwischen den ersten Vertiefungen 7 und den zweiten Vertiefungen 13. Der Aufbau ist ansonsten ähnlich zu jenem der Halbleitervorrichtung 300.

Wenn bei der Halbleitervorrichtung 400 die Gates der ersten Vertiefungen 7 anschalten, wechselt die P-Basisschicht 2 in der Umgebung der Gateelektroden 9 in den N-Typ. Aufgrund der zweiten Vertiefungen 13 mit Polysilizium, welches ungefähr auf dem gleichen Potential wie die Emitterelektrode 11 ist, beeinflussen die ersten Vertiefungen 7 die P-Basisschicht 2 zwischen den zweiten Vertiefungen 13, wo keine Emitterregion 3 ausgebildet ist, weniger.

Kurz gesagt, die P-Basisschicht 2 zwischen den zweiten Vertiefungen 13, wo keine Emitterregion 3 ausgebildet ist, ist schmaler als die P-Basisschicht 2 zwischen den ersten Vertiefungen 7, wo keine Emitterregion 3 ausgebildet ist innerhalb der Halbleitervorrichtung 100. Da die Abstände zwischen den ersten Vertiefungen 7 und den zweiten Vertiefungen 13 kleiner sind als bei der Halbleitervorrichtung 300, die in 22 gezeigt ist, sind die Bereiche, welche durch ein sich in den ersten Vertiefungen 7 ausbildendes elektrisches Feld beeinflußt werden, schmal. Die P-Basisschicht 2 zwischen den zweiten Vertiefungen 13, wo keine Emitterregion 3 ausgebildet ist, wirkt als die Anode der Diode, ohne durch ein sich in den ersten Vertiefungen 7 ausbildendes elektrisches Feld beeinflußt zu werden.

Die Abstände zwischen den ersten Vertiefungen 7 und den zweiten Vertiefungen 13 sind vorzugsweise kleiner oder gleich den Abständen zwischen den ersten Vertiefungen 7. Weiterhin sind die Abstände zwischen den zweiten Vertiefungen 13 vorzugsweise ungefähr gleich den Abständen zwischen den ersten Vertiefungen 7.

Sogar wenn die Bereiche der P-Basisschicht 2 ohne Emitterregion 3 groß sind, drückt zusätzlich bei der Halbleitervorrichtung 400 die N-Schicht 4 unter der P-Basisschicht 2 einen Anstieg der AN-Spannung des IGBT herab.

24 ist eine Querschnittsansicht einer weiteren Halbleitervorrichtung gemäß der Ausführungsform 3, die allgemein mit 500 bezeichnet wird, welche eine Diodencharakteristik verbessert. In 24 ist der Aufbau annähernd der gleiche wie jener der Halbleitervorrichtung 400, mit der Ausnahme, daß es mehr zweite Vertiefungen 13 gibt. In 24 entsprechen die gleichen Bezugszeichen wie jene, die in 23 verwendet werden, den gleichen oder entsprechenden Abschnitten.

Da es mehr zweite Vertiefungen 13 innerhalb der P-Basisschicht 2 ohne Emitterregion 3 gibt, kann die P-Basisschicht 2 ohne Emitterregion 3, die frei von dem Einfluß der ersten Vertiefungen 7 ist, breiter sein. Dies macht es möglich, einen VF-Anstieg während des Anschaltens des Gates weiter herabzudrükken.

Ausführungsform 4

25 und 26 sind Draufsichten auf eine Einheitszelle innerhalb einer Halbleitervorrichtung gemäß der Ausführungsform 4, die allgemein mit 600 bezeichnet wird (die Emitterelektrode 11 ist weggelassen). In 25 und 26 sind die Bereiche 14 der P-Basisschicht 2, in denen die Emitterregionen 3 ausgebildet sind, und die Bereiche 15 der P-Basisschicht 2 ohne Emitterregion 3 abwechselnd mit den zwischen ihnen angesiedelten ersten Vertiefungen 7 angeordnet.

Wo das N--Substrat 1 (nicht gezeigt) die Bereiche 14 der P-Basisschicht 2, in denen die Emitterregionen 3 ausgebildet sind, und die Bereiche 15 der P-Basisschicht 2 ohne Emitterregion 3 trägt, die jeweils gleich einem Streifen abwechselnd zu den zwischen ihnen angesiedelten ersten Vertiefungen 7 angeordnet sind, können die IGBTs und die Dioden während ihres Betriebs annähernd gleichförmig zueinander innerhalb des N--Substrates 1 arbeiten.

Wie in 25 und 26 gezeigt, können die Größen der Bereiche 14 und der Bereiche 15 frei gewählt werden.

In dem Fall, in dem die P-Kollektorschicht 6 und die N-Kathodenschicht 5, die auf der rückseitigen Oberfläche ausgebildet sind, jeweils wie ein Streifen geformt sind und die streifenartigen Bereiche 14 und 15, welche auf der vorderseitigen Oberfläche ausgebildet sind, schneiden (vorzugsweise so, daß sie senkrecht zueinander sind), können alternativ die IGBTs und die Dioden gleichförmig arbeiten.

27 ist eine Draufsicht einer weiteren Halbleitervorrichtung gemäß der Ausführungsform 4, die allgemein mit 650 bezeichnet wird. In der Halbleitervorrichtung 650 sind die ersten Vertiefungen 7 in einer rechteckigen Gestalt (Ringgestalt) ausgebildet, innerhalb derer die Bereiche 14 sind (die P-Basisschicht 2, in der die Emitterregionen 3 ausgebildet sind), und außerhalb derer die Bereiche 15 vorhanden sind (die P-Basisschicht 2, in der die Emitterregionen 3 nicht ausgebildet sind).

Bei diesem Layout ist das Größenverhältnis der Bereiche 15 zu den Bereichen 14 größer als bei der oben beschriebenen Halbleitervorrichtung 600. Dies gewährleistet weite Bereiche, die als die Dioden arbeiten, und drückt einen VF-Anstieg während des Anschaltens der Gates herab.

Ausführungsform 5

28, 29 und 30 sind Draufsichten auf Halbleitervorrichtungen entsprechend der Ausführungsform 5, die allgemein mit 700, 710 bzw. 720 bezeichnet werden (die Emitterelektrode 11 ist weggelassen).

Bei den in 28 und 29 gezeigten Halbleitervorrichtungen 700 und 710 sind die ersten Vertiefungen 7 als Streifen (die sich vertikal erstrecken) ausgebildet. Dieses Merkmal entspricht dem Aufbau der Halbleitervorrichtung 600 (25). Unterdessen sind bei der in 30 gezeigten Halbleitervorrichtung 720 die ersten Vertiefungen 7 rechteckig ausgebildet. Dieses Merkmal entspricht dem Aufbau der Halbleitervorrichtung 650 (27).

Bei den Halbleitervorrichtungen 700, 710 und 720 sind die zweiten Vertiefungen 13 zusätzlich zu den ersten Vertiefungen 7 ausgebildet. Die zweiten Vertiefungen 13, die auf dem gleichen Potential wie die Emitterelektrode 11 (nicht gezeigt) sind, verhindern, daß von der P+-Kollektorschicht 6 injizierte Löcher (nicht gezeigt) sich in die P-Basisschicht 2 bewegen, wodurch sich Ladungsträger unter der P-Basisschicht 2 anreichern. Dies macht es möglich, die AN-Spannung der IGBTs zu verringern. Da die Flächengröße der P-Basisschicht 2, die als die Anode der Dioden wirkt, verringert ist, ist es möglich, einen Erholungsstrom bei den Dioden zu verringern.

Ausführungsform 6

31 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß der Ausführungsform 6, die allgemein mit 800 bezeichnet wird. In 31 entsprechen die gleichen Bezugszeichen wie jene, die in 1 verwendet werden, den gleichen oder entsprechenden Abschnitten.

Bei der Halbleitervorrichtung 800 werden beispielsweise Heliumionen von der vorderseitigen Oberfläche implantiert, wodurch ein Bereich niedriger Lebensdauer (Lebensdauerkiller) 16 nahe der Grenzfläche zwischen der N-Schicht 4 und der N--Schicht 1 ausgebildet wird. Der Aufbau ist ansonsten ähnlich zu jenem der Halbleitervorrichtung 100.

Da bei der Halbleitervorrichtung 800 der Bereich niedriger Lebensdauer 16 nahe der Grenzfläche zwischen der N-Schicht 4 und der N--Schicht 1 ausgebildet ist, ist es möglich, eine Ladungsträgerdichte unmittelbar unterhalb der P-Basisschicht 2 zu verringern. Während des Diodenbetriebs nimmt daher die Ladungsträgerdichte in der Umgebung der P-Basisschicht 2, welche als Anode wirkt, ab. Es ist deshalb möglich, einen Erholungsstrom während eines Erholungsvorgangs zu verringern, bei dem die Dioden von dem AN-Zustand in den AUS-Zustand wechseln. Da bei der Halbleitervorrichtung 800 insbesondere der Einfluß auf die Dioden zu der Zeit des Anschaltens der Gates verringert ist, ist es trotz des nahe der Grenzfläche zwischen der N-Schicht 4 und der N--Schicht 1 ausgebildeten Bereichs niedriger Lebensdauer 16 möglich, einen VF-Anstieg bei den Dioden herabzudrücken.

Der Bereich niedriger Lebensdauer 16 kann durch Implantation von Heliumionen von der vorderseitigen Oberfläche her (32) und Ausheilen nach dem Herstellungsschritt (10) gemäß der Ausführungsform 1 ausgebildet werden.

Obwohl in den Ausführungsformen 1 bis 6 die IGBTs N-Kanal-Transistoren sind, ist die vorliegende Erfindung ebenfalls auf P-Kanal-IGBTs anwendbar.


Anspruch[de]
Halbleitervorrichtung (100) mit:

einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;

einer Halbleiterschicht eines ersten Leitungstyps (4), die auf der ersten Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist;

einer Basisschicht (2) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der Halbleiterschicht (1) ausgebildet ist und mittels der Halbleiterschicht (4) von dem Halbleitersubstrat (1) getrennt ist;

einem Paar von Vertiefungsabschnitten (7), die ausgehend von der ersten Hauptoberfläche die Basisschicht (2) durchdringen und mindestens die Halbleiterschicht (1) erreichen;

einer Isolationsschicht (8), die innerhalb des Vertiefungsabschnitts (7) angeordnet ist, und einer innerhalb des Vertiefungsabschnitts (7) über die Isolationsschicht (8) ausgebildeten Gateelektrode (9);

einer Halbleiterschicht eines ersten Leitungstyps (5) und einer Halbleiterschicht eines zweiten Leitungstyps (6), die auf der zweiten Hauptoberfläche des Halbleitersubstrats (1) ausgebildet sind, und

einer Emitterregion (3), die auf der ersten Hauptoberfläche der Basisschicht (2) und entlang der Vertiefungsabschnitte (7) angeordnet ist,

wobei ein Transistor, der einen Stromfluß in der Basisschicht (2) durch die Gateelektrode (9) steuert, und eine Diode aus der Halbleiterschicht (1) und der Basisschicht (2) innerhalb der Halbleitervorrichtung angeordnet sind und

die Emitterregion (3) lediglich in einem Bereich angeordnet ist, der zwischen dem Paar von Vertiefungsabschnitten (7) ist.
Halbleitervorrichtung (100) gemäß Anspruch 1, bei der zumindest zwei Sätze von Vertiefungen, jeder durch das Paar von Vertiefungsabschnitten (7) ausgebildet, vorhanden sind und der Abstand zwischen dem Paar von Vertiefungsabschnitten (7) kleiner ist als der Abstand zwischen den Sätzen von Vertiefungen. Halbleitervorrichtung (200) nach Anspruch 1 oder 2, bei der zumindest zwei Sätze von Vertiefungen vorhanden sind, von denen jeder durch das Paar von Vertiefungsabschnitten (7) ausgebildet ist, und ein zweiter Vertiefungsabschnitt (13) zwischen den Sätzen von Vertiefungen, die benachbart zueinander sind, vorgesehen ist, der eine leitende Schicht über der Isolationsschicht trägt. Halbleitervorrichtung (200) nach Anspruch 3, bei der der Abstand zwischen dem Paar von Vertiefungsabschnitten (7) ungefähr gleich dem Abstand zwischen dem Vertiefungsabschnitt (7) und dem zweiten Vertiefungsabschnitt (13) ist. Halbleitervorrichtung (300) nach Anspruch 3, bei der eine Mehrzahl der zweiten Vertiefungsabschnitte (13) zwischen den Sätzen von Vertiefungen, die benachbart zueinander sind, vorgesehen ist. Halbleitervorrichtung (400) nach Anspruch 5, bei der der Abstand zwischen den zweiten Vertiefungsabschnitten (13), die benachbart zueinander sind, kleiner ist als der Abstand zwischen den Paaren von Vertiefungsabschnitten (7). Halbleitervorrichtung (700) nach Anspruch 3, bei der der zweite Vertiefungsabschnitt (13) in der Gestalt eines Gitters vorgesehen ist. Halbleitervorrichtung (200) nach einem der Ansprüche 3 bis 7, bei der die Tiefe des Vertiefungsabschnitts (7) und die Tiefe des zweiten Vertiefungsabschnitts (13) annähernd gleich sind. Halbleitervorrichtung (200) nach einem der Ansprüche 3 bis 8, bei der eine Emitterelektrode (11) auf der ersten Hauptoberfläche des Halbleitersubstrats (1) angeordnet ist und die leitende Schicht innerhalb des zweiten Vertiefungsabschnitts (13) elektrisch mit der Emitterelektrode (11) verbunden ist. Halbleitervorrichtung (600) nach Anspruch 1, bei der die Mehrzahl der Vertiefungsabschnitte (7) wie Streifen geformt ist, welche annähernd parallel zueinander sind, und die Emitterregion (3) in jedem zweiten Bereich vorhanden ist, der zwischen den Vertiefungsabschnitten (7) angeordnet ist. Halbleitervorrichtung (620) nach Anspruch 1, bei der die Vertiefungsabschnitte (7) durch die Basisschicht (2) umgeben sind, welche nicht die Emitterregion (3) beinhaltet. Halbleitervorrichtung (800) nach einem der Ansprüche 1 bis 11, bei der die Halbleiterschicht (1) einen Bereich niedriger Lebensdauer (16) aufweist. Verfahren zum Herstellen einer Halbleitervorrichtung (100) mit einem Transistor, der einen Stromfluß in einer Basisschicht (2) über eine Gateelektrode (9) steuert, und einer Diode, das die Schritte aufweist:

Vorbereiten eines Halbleitersubstrates (1) eines ersten Leitungstyps mit einer ersten und zweiten Hauptoberfläche;

Ausbilden einer Halbleiterschicht eines ersten Leitungstyps (4) auf der ersten Hauptoberfläche des Halbleitersubstrates (1);

Ausbilden einer Basisschicht (2) eines zweiten Leitungstyps auf der Oberfläche der Halbleiterschicht (1);

Ausbilden eines Paares von Vertiefungsabschnitten (7), die die Basisschicht (2) ausgehend von der ersten Hauptoberfläche durchdringen und zumindest die Halbleiterschicht (1) erreichen;

Anordnen einer Isolationsschicht (8) innerhalb des Vertiefungsabschnitts (7) und Ausbilden einer Gateelektrode (9) innerhalb des Vertiefungsabschnitts (7) durch die Isolationsschicht (8);

Ausbilden einer Halbleiterschicht eines ersten Leitungstyps (5) und einer Halbleiterschicht eines zweiten Leitungstyps (6) auf der zweiten Hauptoberfläche des Halbleitersubstrates (1); und

Anordnen einer Emitterregion (3) entlang der Vertiefungsabschnitte (7) lediglich in einem Abschnitt der Basisschicht (2) auf der ersten Hauptoberfläche, der zwischen dem Paar von Vertiefungsabschnitten (7) angeordnet ist.
Herstellungsverfahrens nach Anspruch 13, mit einem Schritt des Ausbildens von zumindest zwei Sätzen von Vertiefungen, von denen jeder durch das Paar von Vertiefungsabschnitten (7) ausgebildet ist, und des weiteren Ausbildens eines zweiten Vertiefungsabschnitts (13) zwischen den Sätzen von Vertiefungen, die benachbart zueinander sind.






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