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Dokumentenidentifikation DE112005001488T5 24.05.2007
Titel Tri-Gate Bauelement mit hoher Beweglichkeit und deren Herstellungsverfahren
Anmelder Intel Corp., Santa Clara, Calif., US
Erfinder Shaheen, Mohamad A., Portland, Oreg., US;
Doyle, Brian, Portland, Oreg., US;
Datta, Suman, Beaverton, Oreg., US;
Chau, Robert S., Beaverton, Oreg., US;
Tolchinsky, Peter, Portland, Oreg., US
Vertreter BOEHMERT & BOEHMERT, 28209 Bremen
DE-Aktenzeichen 112005001488
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM
WO-Anmeldetag 08.06.2005
PCT-Aktenzeichen PCT/US2005/020339
WO-Veröffentlichungsnummer 2006007350
WO-Veröffentlichungsdatum 19.01.2006
Date of publication of WO application in German translation 24.05.2007
Veröffentlichungstag im Patentblatt 24.05.2007
IPC-Hauptklasse H01L 29/786(2006.01)A, F, I, 20070305, B, H, DE
IPC-Nebenklasse H01L 29/04(2006.01)A, L, I, 20070305, B, H, DE   H01L 21/336(2006.01)A, L, I, 20070305, B, H, DE   

Beschreibung[de]
GEBIET

Die vorliegende Erfindung betrifft das Gebiet der Halbleiterfertigung integrierter Schaltkreise und spezieller ein Tri-Gate-Bauelement mit hoher Beweglichkeit, beispielsweise einen Tri-Gate-Transistor mit hoher Beweglichkeit (high mobility tri-gate transistor), und deren Herstellungsverfahren.

DISKUSSION DES STANDS DER TECHNIK

Zur Erhöhung der Leistungsfähigkeit eines Bauelements sind Silizium-auf-Isolator (silicon on insulator, SOI)-Transistoren zur Herstellung moderner integrierter Schaltkreise vorgeschlagen worden. 1 stellt einen üblichen vollständig verarmten Silizium-auf-Isolator (SOI)-Transistor 100 dar. Der SOI-Transistor 100 umfaßt ein einkristallines Siliziumsubstrat 102, welches eine darauf gebildete Isolatorschicht 104, beispielsweise ein vergrabenes Oxid, aufweist. Ein einkristalliner Siliziumkörper 106 ist auf der Isolatorschicht 104 gebildet. Eine Gate-Dielektrikumsschicht 108 ist auf dem einkristallinen Siliziumkörper 106 gebildet, und eine Gate-Elektrode 110 ist auf dem Gate-Dielektrikum 108 gebildet. Source- 112 und Drain-Zonen 114 sind in dem Siliziumkörper 106 entlang lateral einander gegenüberliegenden Seiten der Gate-Elektrode 110 gebildet.

Vollständig verarmte SOI sind als eine Transistorstruktur vorgeschlagen worden, um einen Vorteil aus idealen Subthreshold-Gradienten für optimierte On-/Off-Strom-Verhältnisse zu ziehen. Um mit dem Transistor 100 ideale Subthreshold-Gradienten zu erzielen, muß die Dicke (TSi) des Siliziumkörpers 106 etwa 1/3 der Abmessung der Gate-Länge (Lg) des Transistors oder TSi = Lg/3 sein. Mit skalierenden Gate-Längen, insbesondere bei deren Annäherung an 30 Nanometer, macht jedoch der Bedarf an weiter abnehmenden Siliziumschichtdicken diesen Ansatz zunehmend unpraktikabel. Bei 30 Nanometern Gate-Länge wird die erforderliche Dicke des Siliziumkörpers bei weniger als 10 Nanometern gesehen, und für eine 20 Nanometer Gate-Länge bei etwa 6 Nanometern. Das Herstellen dünner Siliziumschichten mit Dicken von weniger als 10 Nanometern wird als extrem schwierig erachtet. Auf der einen Seite stellt das Erreichen einer Wafer-Gleichmäßigkeit (wafer uniformity) von der Größenordnung von einem Nanometer eine schwierige Herausforderung dar. Andererseits ist es fast unmöglich, zum Kontaktieren dieser dünnen Schichten erhabene Source-/Drain-Zonen zum Verringern des Übergangswiderstandes zu bilden, da die dünne Siliziumschicht in den Source-/Drain-Zonen während des Gate-Ätzens und verschiedener Reinigungsschritte im Anschluß an das Gate-Ätzen und Spacer-Ätzen aufgezehrt wird, wodurch nicht genügend Silizium 106 verbleibt, auf welchem Silizium wachsen könnte.

Ein Doppel-Gate (double gate, DG) Bauelement, wie beispielsweise in den 2A und 2B gezeigt, ist zur Milderung des Problems der Siliziumdicke vorgeschlagen worden. Das Doppel-Gate (DG)-Bauelement 200 umfaßt einen auf einem Isolatorsubstrat 204 gebildeten Siliziumkörper 202. Ein Gate-Dielektrikum 206 ist auf zwei Seiten des Siliziumkörpers 202 ausgebildet, und eine Gate-Elektrode 208 ist anliegend an dem Gate-Dielektrikum 206 auf den zwei Seiten des Siliziumkörpers 202 ausgebildet. Eine ausreichend dicke Isolatorschicht 209, beispielsweise Siliziumnitrid, isoliert die Gate-Elektrode 208 elektrisch von der Oberseite des Siliziumkörpers 202.

Das Doppel-Gate (DG)-Bauelement 200 weist im wesentlichen zwei Gates auf, eins auf jeder Seite des Bauelementkanals. Da das Doppel-Gate-Bauelement 200 ein Gate auf jeder Seite des Kanals aufweist, kann die Dicke (TSi) des Siliziumkörpers das Doppelte der eines Einzel-Gate-Bauelements sein und dennoch einen vollständig verarmten Transistorbetrieb erzielen. Das heißt, daß bei einem Doppel-Gate-Bauelement 200 ein vollständig verarmter Transistor gebildet werden kann, bei dem TSi = (2·Lg)/3 gilt. Die am leichtesten fertigbare Form des Doppel-Gate-(DG)-Bauelements 200 erfordert jedoch, daß die Strukturierung des Körpers 202 mit Photolithographie durchzuführen ist, welche 0,7-fach kleiner als diejenige ist, die zum Strukturieren der Gate-Länge (Lg) des planaren Bauelements (beispielsweise des Transistors 100) verwendet wird. Um integrierte Schaltkreise mit hoher Dichte zu erhalten, ist es allgemein wünschenswert, die aggressivste Lithogaphie bezüglich der Gate-Länge (Lg) der Gate-Elektrode 208 einzusetzen. Obwohl Doppel-Gate-Strukturen die Dicke der Siliziumschicht verdoppeln (da es nun auf jeder Seite des Kanals ein Gate gibt), sind diese Strukturen jedoch extrem schwer herzustellen. Beispielsweise erfordert der Siliziumkörper 202 ein Ätzen des Siliziumkörpers, welches einen Siliziumkörper 202 mit einem Aspektverhältnis (Höhe zu Breite) von etwa 5:1 produzieren kann. Ferner sind, mit weiter zunehmendem Bedarf nach hoher Leistungsfähigkeit des Bauelements, Bauelemente mit hoher Beweglichkeit zum Erhöhen der Leistungsfähigkeit des Bauelements wünschenswert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist eine Darstellung einer Querschnittsansicht eines Transistors mit verarmtem Substrat (depleted substrate transistor).

2A und 2B stellen einen Doppel-Gate-Transistor mit verarmtem Substrat dar.

3 ist eine Darstellung eines Tri-Gate-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung.

4 ist ein veranschaulichender Vergleich von <100>- und <110>-Beweglichkeitscharaktieristiken.

5 ist eine Darstellung eines in einer <100>-Kristallebenenrichtung gewachsenen Silizium-Ingots, welcher eine Referenzorientierung in einer <110>-Kristallebenenlage aufweist.

6 ist eine Darstellung eines von dem in 5 gezeigten Silizium-Ingot geschnittenen Wafers.

7A-7B stellen einen von dem in 5 gezeigten Silizium-Ingot geschnittenen Wafer mit einem darauf gebildeten Bauelement dar.

8A-8B stellen einen Wafer mit einer Referenzkerbe dar, die in einer <100>-Kristallebenenlage gebildet ist.

9 ist eine Darstellung eines Tri-Gate-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung.

10 ist eine Darstellung eines Verfahrens zum Bilden eines Siliziumsubstrats mit hoher Beweglichkeit für ein Tri-Gate-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.

11 bis 13 stellen beispielhafte Verfahren des Bildens eines Siliziumsubstrats mit hoher Beweglichkeit für ein Tri-Gate-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar.

14A stellt einen beispielhaften Silizium-Ingot mit einer <100>-Referenzkerbe dar.

14B stellt das Bonden eines Wafers mit einer <100>-Referenzkerbe an einen Wafer mit einer <110>-Referenzkerbe dar.

15A-15J stellen ein beispielhaftes Verfahren des Herstellens eines Tri-Gate-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung dar.

DETAILLIERTE BESCHREIBUNG

Ausführungsformen der vorliegenden Erfindung betreffen ein neuartiges nicht planares Bauelement mit hoher Beweglichkeit oder ein Tri-Gate-Bauelement, wie beispielsweise eine Tri-Gate-Transistorstruktur, und Verfahren zum Herstellen derselben. In der nachfolgenden Beschreibung werden zahlreiche spezifische Details angegeben, um für ein grundlegendes Verständnis der Ausführungsformen der vorliegenden Erfindung zu sorgen. In anderen Fällen sind wohlbekannte Halbleiterprozeß- und Fertigungstechniken nicht im speziellen Detail beschrieben worden, um die Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verdecken.

Ausführungsformen der vorliegenden Erfindung betreffen ein nicht planares Bauelement mit hoher Beweglichkeit (beispielsweise einen Tri-Gate-Transistor). Die Eigenschaft hoher Beweglichkeit des nicht planaren Bauelements wird durch Drehen oder Verlagern einer Referenzorientierung eines Substratwafers erzielt, welcher zum Bilden des nicht planaren Bauelements mit hoher Beweglichkeit verwendet wird. 3 stellt ein beispielhaftes nicht planares Bauelement 300 (beispielsweise einen Tri-Gate-Transistor) dar.

In einer Ausführungsform der vorliegenden Erfindung ist der Tri-Gate-Transistor 300 ein Silizium-auf-Isolator (SOI) Transistor. Der Tri-Gate-Transistor 300 umfaßt einen auf einem Substrat 302 gebildeten dünnen Halbleiterkörper 308; das Substrat 302 kann ein Isolatorsubstrat (wobei das Substrat 302 beispielsweise eine Oxidschicht umfaßt) oder ein Halbleitersubstrat sein. Der Halbleiterkörper 308 umfaßt ein Gate-Dielektrikum 305, welches auf der Oberseite und den Seitenwänden des Halbleiterkörpers 308 ausgebildet ist, und eine Gate-Elektrode 307, welche auf dem Gate-Dielektrikum 305 auf der Oberseite des Halbleiterkörpers 308 ausgebildet ist und benachbart zu dem auf den Seitenwänden des Halbleiterkörpers 308 ausgebildeten Gate-Dielektrikum 307 ausgebildet ist. Die Source- und Drain-Zonen 330 und 332 sind jeweils in dem Halbleiterkörper 308 auf gegenüberliegenden Seiten der Gate-Elektrode 307 ausgebildet. Da die Gate-Elektrode 307 und das Gate-Dielektrikum 305 den Halbleiterkörper 308 auf drei Seiten umgeben, weist der Transistor 300 im wesentlichen drei getrennte Kanäle und Gates auf. Die „Breite" des Gates eines Transistors ist gleich der Summe der drei Seiten des Halbleiterkörpers.

Der Halbleiterkörper kann vollständig verarmt werden, wenn der Transistor eingeschaltet wird, da drei getrennte Kanäle in dem Halbleiterkörper gebildet sind, wodurch das Bilden eines vollständig verarmten Transistors mit Gate-Längen von weniger als 30 Nanometern ermöglicht wird, ohne daß das Verwenden ultradünner Halbleiterkörper oder das photolithographische Strukturieren der Halbleiterkörper auf Abmessungen von weniger als der Gate-Länge (Lg) des Bauelements nötig wären. Da der Tri-Gate-Transistor der vorliegenden Erfindung in einer vollständig verarmten Weise betrieben werden kann, ist das Bauelement gekennzeichnet durch einen idealen (beispielsweise sehr scharfen) Subthreshold-Anstieg und einen reduzierten Drain-induzierten Barriere-senkenden (drain induced barrier lowering, DIBL) Short-Channel-Effekt von weniger als 100 mV/V und idealerweise etwa 60 mV/V, was zu einem geringeren Leckstrom führt, wenn das Bauelement ausgeschaltet wird, woraus ein geringerer Leistungsverbrauch resultiert.

Es ist zur verbesserten Leistungsfähigkeit des Bauelements wünschenswert, nicht planare Bauelemente, wie beispielsweise den Tri-Gate-Transistor 300, als Bauelemente mit hoher Beweglichkeit zur Verfügung zu haben. In den Ausführungsformen der vorliegenden Erfindung wird die Kristallebenenstruktur des Halbleiterkörpers 308 verändert, um die Beweglichkeit des nicht planaren Bauelements 300 zu verbessern. Wie in 3 gezeigt ist, weist das nicht planare Bauelement 300 ein vertikales Feld an der Oberseite des Halbleiterkörpers 308 auf, welches eine <100>-Kristallebene aufweist. Das vertikale Feld für die Seiten des Halbleiterkörpers 308 weist eine <110>-Kristallebene auf. Es ist gezeigt worden, daß bezüglich der Beweglichkeit es einen signifikanten Unterschied zwischen den <100>- und den <110>-Kristallebenen gibt. Die <110>-Kristallebene weist einen Beweglichkeitswert auf, der etwa halb so groß wie der der <100>-Kristallebene ist, wie in 4 gezeigt ist. Wie in 4 gezeigt, liegt die Takagi-Kurve für die <100>-Kristallebene signifikant höher als die Takagi-Kurve für die <110>-Kristallebene. Ein Weg zum Verbessern der Beweglichkeit des nicht planaren Bauelements besteht darin, daß die vertikalen Felder für alle Seiten des Halbleiterkörpers 308 die <100>-Kristallebene aufweisen.

In den häufigsten Fällen ist das Substrat 302 aus einem Halbleiter-Wafer hergestellt; welcher anschließend bearbeitet wird, wobei Schichten und Strukturen darin gebildet werden, um Halbleiterbauelemente, wie beispielsweise das Tri-Gate-Bauelement 300, zu bilden. In einem Fall ist das Substrat 302 ein Bulk-Siliziumwafer. Über dem Substrat 302 wird eine Isolatorschicht (beispielsweise eine Siliziumdioxidschicht) gebildet, und eine Halbleiterschicht von Bauelementqualität (beispielsweise ein monokristallines Silizium) wird über der Isolatorschicht gebildet. Das Bauelement. 300 wird dann in der Halbleiterschicht von Bauelementqualität gebildet. Es ist Praxis auf dem Gebiet der Halbleiterherstellung auf einem Wafer oder auf Wafern, die zum Bilden von Bauelementen verwendet werden, eine Referenzorientierung zu erzeugen. Die Referenzorientierung ist üblicherweise eine kleine in dem Wafer erzeugte Kerbe (notch). Die Referenzorientierung ist für Ausrichtungszwecke in Apparaturen (beispielsweise Ätzgeräte oder Lithographiegeräte) und insbesondere für die Wiederholbarkeit der Herstellung (beispielsweise Bauelementbearbeitungsschritte, wie Lithographie und Ätzen) nützlich. Die Bearbeitungsgeräte weisen somit einen Ausrichtungspunkt auf, an dem jede Kerbe auf einem speziellen Wafer zur Bearbeitung ausgerichtet wird. Wie bekannt ist, weisen Silizium und andere Halbleitermaterialien unterschiedliche kubische Orientierungen des Kristalls (crystal cubic orientation) in unterschiedlichen Ebenen des Wafers auf. Demnach wird zur Wiederholbarkeit der Kristallorientierung die Referenzorientierung erzeugt, um eine einheitliche Richtung für den Wafer zu markieren. Die Referenzorientierung sorgt auch für eine Wiederholbarkeit von Bearbeitungsschritten von Wafer zu Wafer.

Ein Weg, um die Referenzorientierung in einem Wafer zu erzeugen, besteht darin, an einer speziellen Position auf dem Wafer eine Kerbe zu erzeugen. Man läßt einen Ingot, beispielsweise einen Silizium-Ingot, mit einem Seed-Kristall in der Richtung der <100>-Kristallebene wachsen. Wie in 5 dargestellt ist, läßt man den Ingot 502 in der <100>-Kristallebenenrichtung wachsen. Der Ingot 502 wird dann in ein Röntgenbeugungsgerät gesetzt, um ein Auffinden der <110>-Ebenenrichtung zu ermöglichen. Während des Röntgenbeugungsprozesses wird der Ingot 502 radial gedreht, so daß der Röntgenbeugungsstrahl die <110>-Lage visualisieren und lokalisieren kann. Sobald die <110>-Lage gefunden worden ist, wird der Ingot 502 entlang der Linie 504 derart markiert, daß die Kerbe 506 in jedem Wafer gebildet werden kann, wie in 6 gezeigt ist. Zum Erzeugen der Linie 504 kann ein Schleifvorgang (grinding) verwendet werden. Ein Schneidvorgang wird dann angewendet, um den Ingot 502 zum Erzeugen mehrerer Wafer 508 in Scheiben zu schneiden (slicing). Wie in 6 dargestellt ist, weist der Wafer 508 eine <100>-Kristallebene in der aus der Seite herausweisenden Richtung auf. Die Kerbe 506 weist eine <110>-Kristallebene auf und liegt in der 180°- oder 6-Uhr-Position des Wafers 508.

7A stellt ferner die Kristallstruktureigenschaften des Wafers 508 dar. Die Kreise 510 repräsentieren die Kristallebene der Kristallstruktur des Wafers 508 bezüglich der Ebene der Seite (page). Wie dargestellt, ist die <100>-Kristallebene die Oberfläche des Wafers 508 und weist als solche in der Richtung des Pfeils 512 aus der Seite heraus. Wenn ein nicht planares Bauelement 514 in dem Wafer 508 ausgebildet wird, weisen die Seitenflächen 514-5 des nicht planaren Bauelements 514 die <110>-Kristallebenen auf, wie in 7A dargestellt ist. Die Oberseite 514-T des Bauelements 514 weist die <100>-Kristallebene auf. Ein Weg, die Kristallebenenstrukturen der Seitenflächen des in dem Wafer 508 gebildeten Bauelements 514 zu ändern, besteht darin, die Kerbe 506 zu drehen oder zu versetzen. In einer Ausführungsform der Erfindung ist die Kerbe 506 in einer <100>-Kristallebenenlage auf dem Wafer 508 angeordnet, anstatt daß die Kerbe 506 in der <110>-Kristallebenenlage, wie es üblicherweise vorgesehen ist, angeordnet ist. In einer weiteren Ausführungsform kann die Kerbe 506 in der <110>-Lage, wie üblich vorgesehen, markiert sein, und der Wafer 508 wird so um etwa 45° (oder –45°) in dem Herstellungsgerät gedreht, daß die durch die Kreise 510 dargestellten Kristallebenen um etwa 45° (oder –45°) gedreht werden.

8A stellt einen Wafer 802 dar, welcher eine Kerbe 804 in einer <100>-Kristallebenenlage aufweist. Die in dem Wafer 802 gezeigten Kreise 810 deuten die Kristallebene der Kristallstruktur des Wafer 802 bezüglich der Ebene der Seite (page) an. Die aus der Seite herauszeigende Kristallebene des Wafers 802 ist <100>. Wenn ein nicht planares Bauelement 806 in dem Wafer 802 gebildet wird, weisen alle Seitenflächen der Bauelemente 806 eine <100>-Kristallebene auf. Demnach weist die Oberseite 806-T des Bauelements 806 eine <100>-Kristallebene auf, und alle Seitenflächen 806-S des Bauelements 806 weisen ebenfalls eine <100>-Kristallebene auf.

Alternativ kann, wenn der Wafer die Kerbe in der <110>-Lage aufweist, der Wafer während des Bearbeitens um 45° (oder –45°) gedreht werden. Hierdurch weisen, wenn ein nicht planares Bauelement auf dem Wafer gebildet wird, alle Seitenflächen der Bauelemente eine <100>-Kristallebene auf.

Wenn alle Seitenflächen des nicht planaren Bauelements die <100>-Kristallebenen aufweisen, weist das nicht planare Bauelement die für Bauelemente mit hoher Leistungsfähigkeit wünschenswerte Eigenschaft einer hohen Beweglichkeit auf.

9 stellt ein beispielhaftes nicht planares Bauelement dar, wie beispielsweise ein Tri-Gate-Bauelement (etwa einen Tri-Gate-Transistor 900), welches von der Eigenschaft der hohen Beweglichkeit des Bauelements durch Versetzen oder Drehen der Kerbe des Wafers profitieren kann. Das nicht planare Bauelement ist demnach ein nicht planares Bauelement mit hoher Beweglichkeit, welches ein Tri-Gate-Transistor mit hoher Beweglichkeit sein kann.

Der Tri-Gate-Transistor 900 ist auf einem Substrat 902 gebildet. In einer Ausführungsform der vorliegenden Erfindung ist das Substrat 902 ein Isolatorsubstrat, welches ein unteres monokristallines Siliziumsubstrat 904 umfaßt, auf welchem eine Isolatorschicht 906 gebildet ist, wie beispielsweise eine Siliziumdioxidschicht. Der Tri-Gate-Transistor 900 kann jedoch auf jedem wohlbekannten Isolatorsubstrat gebildet sein, wie beispielsweise Substraten, die aus Siliziumdioxid, Nitriden, Oxiden und Saphiren gebildet sind. In einer Ausführungsform der vorliegenden Erfindung kann das Substrat 902 ein Halbleitersubstrat sein, wie z.B. ein monokristallines Siliziumsubstrat und ein Galliumarsenid-Substrat, worauf es jedoch nicht beschränkt ist.

Der Tri-Gate-Transistor 900 umfaßt einen Halbleiterkörper 908, welcher auf der Isolatorschicht 906 des Isolatorsubstrats 902 gebildet ist. Der Halbleiterkörper 908 kann aus einer Halbleiterschicht gebildet sein. Mit der Halbleiterschicht auf dem Isolatorsubstrat 902 kann der Tri-Gate-Transistor 900 als ein SOI-Transistor angesehen werden. Der Halbleiterkörper 908 kann aus jedem wohlbekannten Halbleitermaterial gebildet sein, wie z.B. Silizium (Si), Germanium (Ge), Siliziumgermanium (SixGey), Galliumarsenid (GaAs), InSb, GaP, GaSb und Kohlenstoffnanoröhrchen. Der Halbleiterkörper 908 ist idealerweise eine einkristalline Schicht, wenn, wie bei einem Mikroprozessor, die beste elektrische Leistung des Transistors 900 erwünscht ist. Der Halbleiterkörper 908 kann jedoch eine polykristalline Schicht sein, wenn der Transistor 900 in Anwendungen verwendet wird, welche weniger strenge Leistungsanforderungen stellen, wie beispielsweise in Flüssigkristallanzeigen. Der zum Bilden des Halbleiterkörpers 908 verwendete Wafer wird so bearbeitet, daß alle Seiten des Halbleiterkörpers 908 eine <100>-Kristallebene aufweisen, wie zuvor beschrieben worden ist.

In einer Ausführungsform ist das zum Bilden des Halbleiterkörpers 908 verwendete Halbleitermaterial ein Wafer (beispielsweise ein Siliziumwafer), welcher mit einer Referenzkerbe bearbeitet oder gebildet ist, die in einer <100>-Kristallebenenlage auf dem Wafer gelegen ist. In einer weiteren Ausführungsform ist das zum Bilden des Halbleiterkörpers 808 verwendete Halbleitermaterial ein Wafer (beispielsweise ein Siliziumwafer), der mit einer Referenzkerbe bearbeitet oder gebildet ist, die in einer <110>-Kristallebenenlage auf dem Wafer gelegen ist. In dieser weiteren Ausführungsform wird der zum Bilden des Halbleiterkörpers 908 verwendete Körper so gedreht, daß die Referenzkerbe um etwa 45° oder um –45° versetzt ist.

Der Halbleiterkörper 908 weist ein Paar von einander lateral gegenüberliegenden Seitenwänden 910 und 912 auf, die durch einen Abstand voneinander getrennt sind, welcher eine Breite 914 des Halbleiterkörpers definiert. Ferner weist der Halbleiterkörper 908 eine Oberseite 916 entgegengesetzt zu einer auf dem Substrat 902 gebildeten Unterseite auf. Der Abstand zwischen der Oberseite 916 und der Unterseite 918 definiert eine Körperhöhe 920 oder die Dicke TSi des Halbleiterkörpers 908. In einer Ausführungsform der vorliegenden Erfindung ist die Körperhöhe 920 im wesentlichen gleich der Körperbreite 914. In einer Ausführungsform der vorliegenden Erfindung weist der Körper 908 eine Breite 914 und Höhe 920 von weniger als 30 Nanometern und idealerweise von weniger als 20 Nanometern auf. In einer Ausführungsform der vorliegenden Erfindung liegt die Körperhöhe 920 zwischen der Hälfte der Körperbreite 914 und dem zweifachen der Körperbreite 914. Die Seitenwände 910 und 912, die Oberseite 916 und die Unterseite 918 weisen alle ein vertikales Feld auf, welches die <100>-Kristallebenenstruktur aufweist.

Der Tri-Gate-Transistor 900 weist eine Gate-Dielektrikumsschicht 922 auf. Die Gate-Dielektrikumsschicht 922 ist auf und um drei Seiten des Halbleiterkörpers 908 gebildet, wie in 9 gezeigt ist. Die Gate-Dielektrikumsschicht 922 ist auf oder anliegend an der Seitenwand 912, auf der Oberseite 916 und auf oder anliegend an der Seitenwand 910 des Körpers 908 gebildet, wie in 9 gezeigt ist. Die Gate-Dielektrikumsschicht 922 kann jede wohlbekannte Gate-Dielektrikumsschicht sein. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikumsschicht eine Dielektrikumsschicht aus Siliziumdioxid (SiO2), Siliziumoxynitrid (SiOxNy) oder Siliziumnitrid (Si3N4). In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikumsschicht 922 eine Siliziumoxynitridschicht, die mit einer Dicke von zwischen 5 Å und 20 Å gebildet ist. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikumsschicht 922 eine High-K Gate-Dielektrikumsschicht, beispielsweise ein Metalloxid-Dielektrikum, wie z.B. Tantalpentaoxid (Ta2O5) und Titanoxid (TiO2), worauf sie jedoch nicht beschränkt ist. Die Gate-Dielektrikumsschicht 922 kann andere Arten von High-K Dielektrika umfassen, beispielsweise PZT (Bleizirkonattitanat), worauf sie jedoch nicht beschränkt ist.

Das Tri-Gate-Bauelement 900 weist eine Gate-Elektrode 924 auf. Die Gate-Elektrode 924 ist auf und um die Gate-Dielektrikumsschicht 922 gebildet, wie in 9 gezeigt ist. Die Gate-Elektrode 924 ist auf oder anliegend an dem auf der Seitenwand 912 des Halbleiterkörpers 908 gebildeten Gate-Dielektrikum 922, auf dem auf der Oberseite der Oberseite 916 des Halbleiterkörpers 908 gebildeten Gate-Dielektrikums 922 und anliegend an oder auf der auf der Seitenwand 910 des Halbleiterkörpers 908 gebildeten Gate-Dielektrikumsschicht 922 gebildet. Die Gate-Elektrode 924 weist ein Paar von lateral gegenüberliegenden Seitenwänden 926 und 928 auf, die durch einen Abstand getrennt sind, welcher die Gate-Länge (Lg) 930 des Transistors 900 definiert. In einer Ausführungsform der vorliegenden Erfindung verlaufen die lateral gegenüberliegenden Seitenwände 926 und 928 der Gate-Elektrode 924 in einer Richtung senkrecht zu den lateral gegenüberliegenden Seitenwänden 910 und 912 des Halbleiterkörpers 908.

Die Gatelektrode 924 kann aus jedem geeigneten Gate-Elektrodenmaterial gebildet sein. In einer Ausführungsform der vorliegenden Erfindung umfaßt die Gate-Elektrode 924 polykristallines Silizium, welches auf eine Konzentrationsdichte von zwischen 1·1019 Atomen/cm3 bis 1·1020 Atomen/cm3 dotiert ist. In einer Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode eine metallische Gate-Elektrode sein, beispielsweise aus Wolfram, Tantal, Titan und deren Nitride, worauf sie jedoch nicht beschränkt ist. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Elektrode aus einem Material gebildet, welches eine Mid-Gap-Austrittsarbeit von zwischen 4,6 und 4,8 eV aufweist. Es ist ersichtlich, daß die Gate-Elektrode 924 nicht notwendigerweise aus einem einzigen Material sein muß und eine zusammengesetzte Schichtung (composite stack) dünner Filme sein kann, beispielsweise eine polykristalline Silizium-/Metallelektrode oder eine Metall-/polykristalline Siliziumelektrode.

Der Tri-Gate-Transistor 900 weist eine Source-Zone 930 und eine Drain-Zone 932 auf. Die Source-Zone 930 und Drain-Zone 932 sind in einem Halbleiterkörper 908 auf gegenüberliegenden Seiten der Gate-Elektrode 924 gebildet, wie in 9 gezeigt ist. Die Source-Zone 930 und die Drain-Zone 932 sind aus dem gleichen Leitfähigkeitstyp gebildet, beispielsweise N-Typ- oder P-Typ-Leitfähigkeit. In einer Ausführungsform der vorliegenden Erfindung weisen die Source-Zone 930 und die Drain-Zone 932 eine Dotierkonzentration von zwischen 1·1019 und 1·1021 Atomen/cm3 auf. Die Source-Zone 930 und die Drain-Zone 932 können mit gleichförmiger Konzentration gebildet sein oder können Sub-Zonen unterschiedlicher Konzentrationen oder Dotierprofile umfassen, wie z.B. Spitzenzonen (beispielsweise Source-/Drain-Erweiterungen). In einer Ausführungsform der vorliegenden Erfindung weisen die Source-Zone 930 und die Drain-Zone 932 die gleiche Dotierkonzentration und das gleiche Profil auf, wenn der Transistor 900 ein symmetrischer Transistor ist. In einer Ausführungsform der vorliegenden Erfindung kann die Dotierkonzentration und das Profil der Source-Zone 930 und der Drain-Zone 932 variieren, um eine spezielle elektrische Eigenschaft zu erzielen, wenn der Tri-Gate-Transistor 900 als ein asymmetrischer Transistor gebildet ist.

Der Abschnitt des Halbleiterkörpers 908, welcher zwischen der Source-Zone 930 und der Drain-Zone 932 liegt, definiert die Kanalzone 950 des Transistors 900. Die Kanalzone 950 kann auch als der Bereich des Halbleiterkörpers 908 definiert werden, welcher von der Gate-Elektrode 924 umgeben ist. In manchen Fällen kann sich jedoch, beispielsweise aufgrund von Diffusion, die Source-/Drain-Zone bis geringfügig unter die Gate-Elektrode erstrecken, um eine Kanalzone zu definieren, welche geringfügig kleiner als die Gate-Elektrodenlänge (Lg) ist. In einer Ausführungsform der vorliegenden Erfindung ist die Kanalzone 950 intrinsisches oder undotiertes monokristallines Silizium. In einer Ausführungsform der vorliegenden Erfindung ist die Kanalzone 950 dotiertes monokristallines Silizium. Wenn die Kanalzone 950 dotiert ist, ist sie typischerweise auf ein Leitfähigkeitsniveau von zwischen 1·1016 und 1·1019 Atomen/cm3 dotiert. In einer Ausführungsform der vorliegenden Erfindung, bei der die Kanalzone 950 dotiert ist, ist diese üblicherweise auf die der Source-Zone 930 und der Drain-Zone 932 entgegengesetzte Leitfähigkeitsart dotiert. Beispielsweise wäre die Kanalzone 950 auf P-Typ-Leitfähigkeit dotiert, wenn die Source- und Drain-Zonen von N-Typ-Leitfähigkeit sind. Gleichermaßen wäre die Kanalzone 950 von N-Typ-Leitfähigkeit, wenn die Source- und Drain-Zonen von P-Typ-Leitfähigkeit sind. In dieser Weise kann der Tri-Gate-Transistor 900 jeweils entweder zu einem NMOS-Transistor oder einem PMOS-Transistor ausgebildet werden. Die Kanalzone 950 kann gleichmäßig dotiert sein oder kann nicht gleichmäßig oder mit unterschiedlichen Konzentrationen dotiert sein, um spezielle elektrische und Leistungseigenschaften bereitzustellen. Beispielsweise können die Kanalzonen 950 wohlbekannte „Halo"-Zonen umfassen, falls erwünscht.

Durch Bereitstellen eines Gate-Dielektrikums und einer Gate-Elektrode, welche den Halbleiterkörper 908 auf drei Seiten umgibt, ist der Tri-Gate-Transistor 900 dadurch gekennzeichnet, daß er drei Kanäle und drei Gates aufweist, wovon eines (g1) sich zwischen der Source- und Drain-Zone auf der Seite 912 des Siliziumkörpers 908 erstreckt, ein zweites (g2) sich zwischen der Source- und Drain-Zone auf der Oberseite 916 des Siliziumkörpers 908 erstreckt und das dritte (g3) sich zwischen der Source- und Drain-Zone an der Seitenwand 910 des Siliziumkörpers 908 erstreckt. Jedes der Gates g1, g2 und g3 weist eine <100>-Kristallebenenstruktur aufgrund der Konstruktion des Halbleiterkörpers 908 auf, wie vorstehend diskutiert worden ist. Die Beweglichkeit wird somit verbessert, wobei drei <100>-Kristallebenen-Gates den Transistor 900 zu einem nicht planaren Bauelement mit hoher Beweglichkeit machen. Die Gate-„Breite" (Gw) des Transistors 900 ist die Summe der Breiten der drei Kanalzonen. Somit ist die Gate-Breite des Transistors 900 gleich der Höhe 920 des Siliziumkörpers 920 an der Seitenwand 910 plus der Breite des Siliziumkörpers 908 auf der Oberseite 916 plus der Höhe 920 des Siliziumkörpers 908 an der Seitenwand 912. Transistoren mit größeren „Breiten" können durch Einsetzen mehrerer, miteinander gekoppelter Bauelemente erzielt werden (beispielsweise mehrerer Siliziumkörper 908, die von einer einzelnen Gate-Elektrode 924 umgeben sind).

Da die Kanalzone 950 auf drei Seiten von der Gate-Elektrode 924 und dem Gate-Dielektrikum 922 umgeben ist, kann der Transistor 900 in einer vollständig verarmten Weise betrieben werden. Wenn der Transistor 900 eingeschaltet wird, verarmt die Kanalzone 950 vollständig, so daß die vorteilhaften elektrischen Eigenschaften und die Leistungsfähigkeit eines vollständig verarmten Transistors bereitgestellt werden. Ferner wird, wenn der Transistor 900 eingeschaltet wird, eine Verarmungszone gebildet und eine Kanalzone 950 gemeinsam mit einer Inversionsschicht an den Oberflächen der Kanalzone 950 (beispielsweise wird eine Inversionsschicht auf den Seitenflächen und der Oberseite des Halbleiterkörpers 908 gebildet). Die Inversionsschicht weist den gleichen Leitfähigkeitstyp auf wie die Source- und Drain-Zonen und bildet einen leitfähigen Kanal zwischen der Source- und der Drain-Zone, durch den ein Strom fließen kann. Der Tri-Gate-Transistor 900 ist ein nicht planarer Transistor, da die Kanalzonen in sowohl der horizontalen als auch vertikalen Richtung in dem Halbleiterkörper 908 gebildet sind. Die Verarmungszone entfernt freie Ladungsträger von unterhalb der Inversionsschicht. Die Verarmungszone erstreckt sich bis zur Bodenseite der Kanalzone 950, so daß der Transistor als ein „vollständig verarmter" Transistor bezeichnet werden kann. Vollständig verarmte Transistoren weisen verbesserte elektrische Leistungseigenschaften, verglichen mit nicht vollständig verarmten oder teilweise verarmten Transistoren auf. Beispielsweise weist der Transistor 900 einen idealen oder sehr steilen Subthreshold-Anstieg auf, wenn der Transistor 900 in der vollständig verarmten Weise betrieben wird. Der Tri-Gate-Transistor kann mit einem sehr steilen Subthreshold-Anstieg von weniger als 80 mV/Dekade und idealerweise von etwa 60 mV/Dekade hergestellt werden, selbst wenn er mit Halbleiterkörperdicken von weniger als 30 Nanometern hergestellt wird. Ferner weist der Transistor 900, wenn der Transistor 900 vollständig verarmt ist, einen verbesserten Draininduzierten Barriere-senkenden (DIBL) Effekt auf, welcher für besseren Leckstrom im „OFF"-Zustand sorgt, was zu niedrigerem Leckstrom und demnach niedrigerem Leistungsverbrauch führt. In einer Ausführungsform der vorliegenden Erfindung weist der Tri-Gate-Transistor 900 einen DIBL-Effekt von weniger als 100 mV/V und idealerweise von weniger als 40 mV/V auf.

Da der Transistor 900 Gates mit der Eigenschaft hoher Beweglichkeit aufgrund der <100>-Kristallebene aufweist, ist die elektrische Eigenschaft des Transistors 900 sogar besser als bei Bauelementen, bei welchen nur die Oberseite die <100>-Kristallebene aufweist.

10 stellt ein beispielhaftes Verfahren zum Herstellen eines Substrats für ein nicht planares Bauelement, wie beispielsweise des Tri-Gate-Transistors 900, gemäß einer Ausführungsform der vorliegenden Erfindung dar. In einer Ausführungsform wird ein Substrat 1002 als erstes bereitgestellt. Das Substrat 1002 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Siliziumsubstrat, ein monokristallines Siliziumsubstrat, ein unteres monokristallines Siliziumsubstrat, ein Polysiliziumsubstrat oder ein Galliumarsenidsubstrat oder weiteres geeignetes Halbleitermaterial, worauf es jedoch nicht beschränkt ist. In einer Ausführungsform umfaßt das Substrat 1002 eine Isolatorschicht 1004, beispielsweise eine Siliziumdioxidschicht, eine Siliziumnitridschicht oder weitere geeignete dielektrische Schicht. Die Isolatorschicht 1004 kann eine Dicke von zwischen etwa 200 und 2000 Ångström aufweisen.

Ein Halbleiterbauelementsubstrat 1006 wird an das Substrat 1002 gebondet. In der Ausführungsform, bei der das Substrat 1002 die Isolatorschicht 1004 umfaßt, wird das Bauelementsubstrat 1006 an das Substrat 1002 über die Isolatorschicht 1004 gebondet. Das Halbleiterbauelementsubstrat 1006 ist das Substrat, mit dem ein Halbleiterkörper oder Körper des Tri-Gate-Transistors hergestellt werden. In einer Ausführungsform umfaßt das Halbleiterbauelementsubstrat ein Silizium von hoher Qualität. In weiteren Ausführungsformen kann das Halbleiterbauelementsubstrat 1006 weitere Arten von Halbleiterschichten umfassen, beispielsweise Germanium (Ge), Siliziumgermaniumlegierungen (SiGe), Galliumarsenid (GaAs), Indiumantimonid (InSb), Galliumphosphid (GaP), Galliumantimonid (GaSb) und Kohlenstoffnanoröhrchen, worauf es jedoch nicht beschränkt ist.

In einer Ausführungsform der vorliegenden Erfindung ist das Substrat 1006 eine intrinsische (undotierte) Siliziumschicht. In weiteren Ausführungsformen ist das Halbleiterbauelementsubstrat 1006 auf eine p-Typ oder n-Typ Leitfähigkeit mit einem Konzentrationsniveau von zwischen 1·1016 und 1·1019 Atomen/cm3 dotiert. Das Halbleiterbauelementsubstrat 1006 kann in-situ dotiert werden (beispielsweise während des Abscheidens dotiert werden) oder dotiert werden, nachdem es auf dem Substrat 1002 gebildet worden ist, beispielsweise durch Ionenimplantierung. Ein Dotieren nach dem Bilden ermöglicht es, sowohl PMOS- als auch NMOS-Tri-Gate-Bauelemente herzustellen, was leicht auf dem gleichen Isolatorsubstrat gemacht werden kann. Das Dotierniveau des Halbleiterkörpers bestimmt an diesem Punkt das Dotierniveau der Kanalzone des nicht planaren Bauelements. In einer Ausführungsform umfaßt das Halbleiterbauelementsubstrat 1006 eine Isolatorschicht 1008, welche eine Siliziumdioxidschicht oder eine Siliziumnitridschicht oder eine weitere geeignete Dielektrikumsschicht sein kann. Die Isolatorschicht 1008 kann eine Dicke von zwischen etwa 200 Å bis etwa 2000 Å aufweisen.

Das Halbleiterbauelementsubstrat 1006 weist eine Dicke auf, welche in etwa gleich der Höhe ist, die für den nachfolgend gebildeten Halbleiterkörper oder die Körper des hergestellten Tri-Gate-Transistors erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke oder Höhe 1016 von weniger als 30 Nanometern und idealerweise von weniger als 20 Nanometern auf. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke 1016 von etwa gleich der Gate-„Länge" auf, die für den hergestellten Tri-Gate-Transistor erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke 1016 auf, welche dicker als die gewünschte Gate-Länge des zu bildenden Tri-Gate-Transistors ist. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke 1016 auf, welche es dem hergestellten Tri-Gate-Transistors ermöglicht, in einer vollständig verarmten Weise für seine vorgegebene Gate-Länge (Lg) betrieben zu werden. Nachdem das Bauelementsubstrat 1006 an das Substrat 1002 gebondet oder darauf gebildet wurde, ist ein SOI-Substrat gebildet. Der Halbleiterkörper für ein Tri-Gate-Bauelement wird in dem Bauelementsubstrat 1006 gebildet. Das Bauelementsubstrat 1006 wird derart an das Substrat 1002 gebondet, daß das in dem Bauelementsubstrat 1006 gebildete Tri-Gate-Bauelement eine <100>-Kristallebene in allen Seiten aufweist.

Das Halbleiterbauelementsubstrat 1006 kann auf dem Isolatorsubstrat 1002 mit Hilfe wohlbekannter Verfahren gebildet oder daran gebondet werden. In einem beispielhaften Verfahren umfaßt das Substrat 1002 eine Kerbe 1010, welche in einer <110>-Kristallebenenlage gelegen ist. Das Substrat 1002 kann ein Wafer sein, der als Scheibe von einem Ingot geschnitten ist, welcher eine Referenzkerbe aufweist, die wie zuvor beschrieben, in der <110>-Lage erzeugt worden ist. In einer Ausführungsform umfaßt das Bauelementsubstrat 1006 eine Kerbe 1012, welche ebenfalls in einer <110>-Kristallebenenlage gelegen ist. Ähnlich dem Substrat 1002 kann das Bauelementsubstrat 1006 ein Wafer sein, der als Scheibe von einem Ingot geschnitten ist, welcher eine Referenzkerbe aufweist, die in der <110>-Kristallebenenlage erzeugt worden ist. Das Bauelementsubstrat 1006 kann von einer höheren Qualität als das Substrat 1006 sein. In einer Ausführungsform umfaßt das Substrat 1002 eine Isolatorschicht 1004, und das Bauelementsubstrat 1006 umfaßt eine Isolatorschicht 1008. Das Bauelementsubstrat 1006 und das Substrat 1002 werden über die Isolatorschichten mit Hilfe von Verfahren zusammengebondet, wie beispielsweise SMARTCUT oder Bonded-and-Etch-Back-SOI (BESOI) oder andere Bond-Verfahren. Vor dem Zusammenbonden wird das Bauelementsubstrat 1006 so gedreht, daß die Kerbe 1012 um 45° oder –45° bezüglich der Kerbe 1010 versetzt wird. Die Kristallebenenstruktur des Bauelementsubstrats 1006 wird somit geändert.

In dem SMARTCUT-Verfahren (11) kann das Bauelementsubstrat 1006 oxidiert werden, um die Isolatorschicht 1008 zu erzeugen. Das Substrat 1002 kann ebenfalls oxidiert werden, um die Isolatorschicht 1004 zu erzeugen. Dann wird Ionenimplantierung verwendet, um Ionen in einer bestimmten Tiefe in dem Bauelementsubstrat 1006 zu implantieren, um das Bilden einer in der Tiefe geschwächten Schicht (in-depth weakened layer) in dem Bauelementsubstrat 1006 zu induzieren. Die Substrate 1002 und 1006 werden dann gereinigt und aneinander über die Isolatorschichten 1004 und 1008 gebondet. Vor dem Bonden werden das Substrat 1002 und das Bauelementsubstrat 1006 gegeneinander um etwa 45° (oder –45°) versetzt. In einer Ausführungsform werden die Substrate 1002 und 1006 so übereinander ausgerichtet, daß die Kerbe 1012 des Substrats 1006 und die Kerbe 1010 des Substrats 1002 um 45° zueinander versetzt sind. Genauer gesagt, ist bei dem Substrat 1006, wenn es an das Substrat 1002 gebondet wird, die Kerbe 1012 um 45° oder –45° bezüglich der Kerbe 1010 des Substrats 1002 gedreht (siehe 10). Der Versatz der Kerbe 1012 zu der Kerbe 1010 versieht das Tri-Gate mit einer <100>-Kristallebene in allen Seiten des Gates, wie zuvor diskutiert worden ist. Dann wird ein Spaltvorgang angewendet, um einen Teil des Bauelementsubstrats 1006 auf der Tiefe der Ionenimplantierung abzuspalten. Der verbleibende Teil des Bauelementsubstrats 1006, welcher die Isolatorschicht 1008 umfaßt, wird (mittels Bonden) an das Substrat 1002 übertragen. Zum Abschließen des Bildens eines SOI-Substrats können Annealen und Polieren (beispielsweise chemisch-mechanisches Polieren (CMP)) verwendet werden. Das Substrat 1002 und das Bauelementsubstrat 1006, zwischen denen die Oxidschichten 1004 und 1008 sandwichartig liegen, werden als das SOI-Substrat bezeichnet. Das Tri-Gate-Bauelement, welches eine <100>-Kristallebenenstruktur auf allen Seiten aufweist, wird auf der Oberfläche des Bauelementsubstrats 1006 gebildet.

In dem BESOI-Verfahren (12) kann das Bauelementsubstrat 1006 oxidiert werden, um die Isolatorschicht 1008 zu erzeugen. Das Substrat 1002 kann ebenfalls oxidiert werden, um die Isolatorschicht 1004 zu erzeugen. Die Substrate 1002 und 1006 werden gereinigt und über die Isolatorschichten 1004 und 1008 aneinander gebondet. Vor dem Bonden werden das Substrat 1002 und das Bauelementsubstrat 1006 zueinander um etwa 45° (oder –45°) versetzt. In einer Ausführungsform werden die Substrate 1002 und 1006 so übereinander ausgerichtet, daß die Kerbe 1012 des Substrats 1006 und die Kerbe 1010 des Substrats 1002 um 45° zueinander versetzt sind. Genauer gesagt, weist das Substrat 1006, wenn es mit dem Substrat 1002 gebondet wird, die Kerbe 1012 bezüglich der Kerbe 1010 des Substrats 1002 gedreht um 45° oder –45° auf (siehe 10). Der Versatz der Kerbe 1012 zu der Kerbe 1010 wird das Tri-Gate mit einer <100>-Kristallebene in allen Seiten des Gates versehen, wie zuvor diskutiert worden ist. Nach dem Bonden wird das Substrat 1006 geätzt und poliert (11), um die gewünschte Dicke zu erhalten. Zum Abschließen des Bildens des SOI-Substrats kann Annealen und Polieren (beispielsweise CMP) eingesetzt werden. Das Tri-Gate-Bauelement, welches eine <100>-Kristallebenenstruktur auf allen Seiten aufweist, wird auf der Oberfläche des Bauelementsubstrats 1006 gebildet werden.

In einer Ausführungsform wird ein Verfahren zur Trennung durch Implantierung von Sauerstoff (separation by implantation of oxygen, SIMOX) zum Bilden des SOI-Substrats verwendet. In dieser Ausführungsform (13) wird ein Substrat 1300 vorgesehen, und tiefes Implantieren von Sauerstoffionen (üblicherweise mit hoher Dosis) in das Substrat 1300 wird zum Bilden des SOI-Substrats durchgeführt. Das Substrat 1300 wird zum Abschließen des Bildens des SOI-Substrats annealt. Eine vergrabene Oxidschicht 1302 wird in dem Substrat 1300 ausgebildet. In einer Ausführungsform ist das Substrat 1300 ein einkristallines Siliziumsubstrat. Das Tri-Gate-Bauelement wird über dem Siliziumteil gebildet, welcher über der vergrabenen Oxidschicht 1302 liegt. Somit ist der Siliziumteil, welcher über der Oxidschicht 1302 liegt, im wesentlichen das Bauelementsubstrat 1006. In einer Ausführungsform wird das Substrat 1300 aus einem Ingot gebildet, welcher eine Referenzlinie so in der <110>-Kristallebenenlage erzeugt aufweist, daß das Substrat 1300, wenn es von dem Ingot gespleißt (spliced) wird, eine in einer <110>-Kristallebenenlage erzeugte Referenzkerbe aufweist. Beim Setzen auf ein Bearbeitungsgerät wird die Kerbe um 45° oder –45° bezüglich eines Ausrichtungspunktes an dem Bearbeitungsgerät versetzt. Demnach wird, anstatt das Substrat 1300 mit der Kerbe wie üblich ausgerichtet zu bearbeiten (beispielsweise ausgerichtet mit einer bestimmten Position an dem Bearbeitungsgerät, welche für die Kerbe bestimmt ist), das Substrat 1300 so gedreht, daß die Kerbe während des Bearbeitens versetzt ist. Ein Versetzen der Kerbe sorgt dafür, daß das Tri-Gate mit einer <100>-Kristallebene in allen Seiten des Gates versehen wird, wie zuvor diskutiert worden ist. In alternativen Ausführungsformen kann das Substrat 1300 aus einem Ingot 1400 (14A) erzeugt werden, bei dem eine Referenzlinie in einer <100>-Kristallebenenlage liegt. Wenn der Ingot 1400 in Wafer gespleißt (spliced) wird, um das Substrat 1300 zu erzeugen, wird eine Kerbe 1404 in einer <100>-Kristallebenenlage erzeugt. Das Substrat 1300 mit der <100>-Kerbe kann mit Hilfe des vorstehend diskutierten SIMOX-Verfahrens bearbeitet werden. Ein Tri-Gate-Bauelement kann in dem Substrat 1300 gebildet werden, ohne daß die Notwendigkeit besteht, das Substrat 1300 um 45° oder –45° zu drehen, um das Tri-Gate zu erzeugen, bei dem alle Seiten die <100>-Kristallebenenstruktur aufweisen.

In anderen Ausführungsformen kann, statt das Bauelementsubstrat 1006 relativ zu dem Substrat 1002 zu drehen, wie in den 11 bis 12 dargestellt ist, oder das Bauelementsubstrat 1300 neu auszurichten, wie in 13 diskutiert, das Bauelementsubstrat für die nicht planaren Bauelemente so hergestellt werden, daß die Kerbe versetzt ist. Die Kerbe für den Wafer, welcher zum Bilden des Bauelementsubstrats verwendet wird, ist demnach in eine <100>-Kristallebenenlage versetzt. Wenn das Bauelementsubstrat gedreht werden muß, bestimmt die mechanische Drehung die Zuverlässigkeit, Genauigkeit und/oder Wiederholbarkeit der Drehung des Bauelementsubstrats. Beispielsweise kann die Genauigkeit des Versatzes durch die Genauigkeit des Waferbonding-Prozesses oder der -Apparatur beeinflußt sein, wenn das Substrat 1006 und das Substrat 1002 bezüglich des Versetzens der Kerbe auf jedem Wafer zueinander um 45° oder –45° versetzt werden. Demnach kann die mechanische Drehung des Substrats 1006 bezüglich des Substrats 1002 die Gradzahl des Versatzes (beispielsweise um wenige Grad) bestimmen. Zum Minimieren der Möglichkeit zur Fehlausrichtung können das Substrat 1006 oder das Substrat 1300 mit der Kerbe in der <100>-Kristallebenenlage erzeugt werden (im Gegensatz zu der <100>-Lage). Wie in 14A dargestellt, kann ein Ingot 1400, welcher verwendet wird, um nachfolgend das Bauelementsubstrat 1600 oder das Substrat 1300 zu bilden, mit einer mit Hilfe von Röntgenbeugung in einer <100>-Kristallebenenlage erzeugten Referenzlinie 1402 gebildet werden, was eine weitaus genauere mechanische Drehung als die des Wafer-Bonding-Prozesses aufweist. Wenn der Ingot 1400 zum Erzeugen mehrerer Wafer 1406 gespleißt (spliced) wird, welche zum Bilden der Substrate 1006 oder 1300 verwendet werden können, wird jeder Wafer 1406 eine Kerbe 1404 aufweisen, die in einer <100>-Kristallebenenlage gelegen ist.

In 14B wird zum Erzeugen des SOI-Substrats der Wafer 1406 an einen weiteren Wafer, welcher in einer Ausführungsform das Substrat 1002 ist, gebondet. Der Wafer 1404 kann eine Isolatorschicht 1408 umfassen, und das Substrat 1002 kann die Isolatorschicht 1004 umfassen, wie zuvor diskutiert worden ist. Wie zuvor umfaßt das Substrat 1002 eine Kerbe 1010, erzeugt in der <110>-Kristallebenenlage, wie zuvor diskutiert worden ist. Der Wafer 1406 weist jedoch die Kerbe 1404 in der <100>-Kristallebenenlage liegend auf. Die Kerben 1404 und 1010 sind während des Bearbeitens, wie in 14B gezeigt ist, übereinander ausgerichtet. Es besteht keine Notwendigkeit, den Wafer 1406 zum Neu-Ausrichten der Kristallstruktur des Wafers 1406 während des Bearbeitens zu drehen. Der Wafer 1406 wird, aufgrund des Versetzens der Kerbe 1404 in die <100>-Kristallebenenlage zum Neu-Ausrichten der Kristallebenenstruktur in dem Wafer 1404, den Versatz von 45° oder –45° aufweisen. Das Versetzen (relocation) der Kerbe 1404 auf die <100>-Kristallebene ermöglicht es dem in dem Wafer 1406 gebildeten nicht planaren Bauelement, alle Seiten mit der <100>-Kristallebene aufzuweisen, was für hohe Beweglichkeit wünschenswert ist.

Die 15A bis 15J stellen ein beispielhaftes Verfahren zum Herstellen eines nicht planaren Bauelements oder von Bauelementen 1500 (beispielsweise Tri-Gate-Transistoren) gemäß Ausführungsformen der vorliegenden Erfindung dar. In 15A wird ein Substrat 1502 bereitgestellt. Das Substrat 1502 umfaßt ein Halbleitersubstrat 1504 (beispielsweise Bulk-Silizium) und einen Isolatorfilm 1506 (beispielsweise Siliziumdioxid). Auf dem Isolatorfilm 1506 wird ein Bauelement-Halbleitersubstrat 1508 (beispielsweise monokristallines Silizium) gebildet. Gemeinsam werden das Substrat 1502 und das Bauelementsubstrat 1508 als das SOI-Substrat bezeichnet, wie zuvor beschrieben worden ist. Das Bauelementsubstrat 1508 weist in einer Ausführungsform eine in einer <100>-Kristallebenenlage erzeugte Kerbe (nicht gezeigt) auf, und das Substrat 1502 weist eine in einer <110>-Kristallebenenlage erzeugte Kerbe (nicht gezeigt) auf. Die Kerben sind, wie zuvor diskutiert, über einander ausgerichtet. In einer alternativen Ausführungsform weisen sowohl das Bauelementsubstrat 1508 als auch das Substrat 1502 eine in der <110>-Kristallebenenlage erzeugte Kerbe auf. Beim Zusammenbonden zum Bilden des SOI-Substrats ist das Bauelementsubstrat 1508 um 45° (oder – 45°) so gedreht, daß die Kerben, wie zuvor diskutiert, zueinander versetzt sind. Isolationszonen (nicht gezeigt) können in dem Bauelementsubstrat 1508 gebildet werden, um die verschieden darin zu bildenden Transistoren voneinander zu isolieren. Die Isolationszonen können durch Wegätzen von Teilen des Substrats 1508, welche einen Tri-Gate-Transistor umgeben, durch beispielsweise wohlbekannte photolithographische und Ätztechniken, geätzt werden, und die geätzten Zonen können dann mit einem Isolatorfilm, wie z.B. SiO2, wieder aufgefüllt werden.

Als nächstes wird auf dem Bauelementsubstrat 1508 eine Photolackmaske 1510 gebildet, wie in 5B gezeigt ist. Die Photolackmaske 1510 umfaßt eine Struktur oder mehrere Strukturen 1512, welche Stellen definieren, an denen Halbleiterkörper oder Finnen 1520 für die Bauelemente 1500 nachfolgend gebildet werden. Die Photolackstruktur 1512 definiert die Breite 1518, die für die nachfolgend gebildeten Halbleiterkörper 1520 erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung definiert die Struktur 1512 Körper 1520, welche eine Breite 1518 aufweisen, die gleich der oder größer als die Breite ist, die für die Gatelänge (Lg) des hergestellten Transistors erwünscht ist. Somit sind die strengsten photolithographischen Beschränkungen, die beim Herstellen des Transistors eingesetzt werden, dem Strukturieren der Gateelektrode und nicht der Definition des Halbleiterkörpers oder der Finne zugeordnet. In einer Ausführungsform der vorliegenden Erfindung weisen die Körper 1520 eine Breite 1518 kleiner als oder gleich 30 Nanometern oder idealerweise kleiner als oder gleich 20 Nanometern auf. In einer Ausführungsform der vorliegenden Erfindung weisen die Strukturen 1512 der Körper 1520 eine Breite 1518 auf, die in etwa gleich der Siliziumkörperhöhe 1509 ist. In einer Ausführungsform der vorliegenden Erfindung weist die Photolackstruktur 1512 eine Breite 1518 auf, welche zwischen der Hälfte der Halbleiterkörperhöhe 1509 und dem Zweifachen der Halbleiterkörperhöhe 1509 liegt.

Die Photolackmaske 1510 kann auch Strukturen 1514 und 1516 zum Definieren der Stellen umfassen, an denen Source-Kontaktflächen (source landing pads) 1522 und Drain-Kontaktflächen (drain landing pads) 1524 zu bilden sind. Die Kontaktflächen (landing pads) können dazu verwendet werden, die unterschiedlichen Sourcezonen miteinander zu verbinden und die unterschiedlichen Drainzonen des hergestellten Transistors miteinander zu verbinden. Die Photolackmaske 1510 kann durch wohlbekannte photolithographische Techniken gebildet werden, welche Maskieren, Freilegen und Entwickeln eines durchgehend aufgebrachten Photolackfilms (blanket deposited photoresist film) umfassen.

Als nächstes wird das Bauelementsubstrat 1508 ausgerichtet mit der Photolackmaske 1510 geätzt, um, wie in 5C gezeigt, einen oder mehrere Siliziumkörper oder Finnen und Source- und Drain-Kontaktflächen (falls gewünscht) zu bilden. Das Substrat 1508 wird geätzt, bis die darunterliegende vergrabene Oxidschicht 1506 freigelegt ist. Zum Ätzen des Substrats 1508 können wohlbekannte Halbleiterätztechniken, wie z.B. anisotropes Plasmaätzen oder reaktives Ionenätzen verwendet werden.

Als nächstes wird die Photolackmaske 1510 durch wohlbekannte Techniken entfernt, wie z.B. durch chemisches Strippen und O2-Veraschen, um das Substrat, wie in 5D dargestellt, zu erzeugen.

Als nächstes wird eine Gatedielektrikumsschicht 1526 auf jedem und um jeden Halbleiterkörper 1520 gebildet. Eine Gatedielektrikumsschicht 1526 wird auf der Oberseite 1527 und auf den lateral gegenüberliegenden Seitenwänden 1528 und 1529 jedes der Halbleiterkörper 1520 gebildet. Das Gatedielektrikum kann ein abgeschiedenes oder ein gewachsenes Dielektrikum sein. In einer Ausführungsform der vorliegenden Erfindung ist die Gatedielektrikumsschicht 1526 eine Dielektrikumschicht aus Siliziumdioxid, die mit einem Trocken-/Naß-Oxidationsprozeß gewachsen wird. In einer Ausführungsform der vorliegenden Erfindung läßt man die Siliziumoxidschicht mit einer Dicke von zwischen 5 Å und 15 Ä wachsen. In einer Ausführungsform der vorliegenden Erfindung ist die Gatedielektrikumsschicht 1526 ein abgeschiedenes Dielektrikum, wie z.B. eine Schicht mit einer hohen Dielektrizitätskonstanten, beispielsweise einem Metall-Oxid-Dielektrikum, wie z.B. Tantalpentaoxid (Ta2O5) und Titanoxid (TiO2) oder weitere High-K-Dielektrika, beispielsweise PZT, woraus sie jedoch nicht beschränkt ist. Eine Schicht mit hoher Dielektrizitätskonstanten kann durch jedes wohlbekannte Verfahren, beispielsweise durch chemische Gasphasenabscheidung (CVD), gebildet werden.

Wie in 5E gezeigt ist, wird als nächstes eine Gateelektrode 1530 gebildet. Die Gateelektrode 1530 wird auf der Gatedielektrikumsschicht 1526 gebildet, welche auf der Oberseite 1527 und auf oder anliegend an den Seitenwänden 1528 und 1529 jedes der Halbleiterkörper 1520 gebildet ist. Die Gateelektrode 1530 weist eine Oberseite 1532 entgegengesetzt zu der auf dem Isolatorsubstrat 1502 gebildeten Unterseite auf und weist ein Paar von lateral gegenüberliegenden Seitenwänden 1534 und 1536 auf. Der Abstand zwischen den lateral gegenüberliegenden Seitenwänden 1534 und 1536 definiert die Gatelänge (Lg) 1538 des Tri-Gate-Transistors. Die Gateelektrode 1530 kann durch durchgehendes Abscheiden (blanket depositing) eines geeigneten Gateelektrodenmaterials über dem Substrat gebildet werden, wie in 5D gezeigt ist. Die Gateleektrode kann mit einer Dicke 1533 (5F) von zwischen 200 und 9000 Å gebildet werden. In einer Ausführungsform weist die Gateelektrode eine Dicke oder Höhe 1533 von wenigstens dem Dreifachen der Höhe 1509 der Halbleiterkörper 1520 auf. Das Gateelektrodenmaterial wird dann mit wohlbekannten photolithographischen und Ätztechniken zum Bilden der Gateelektrode 1530 aus dem Gateelektrodenmaterial strukturiert. Das Gateelektrodenmaterial kann polykristallines Silizium, eine polykristalline Siliziumgermaniumlegierung und Metall umfassen, beispielsweise Wolfram, Tantal und deren Nitride. In einer Ausführungsform der vorliegenden Erfindung weist die Gateelektrode 1530 die Gatelänge 1538 von weniger als oder gleich 30 Nanometer und idealerweise von weniger als oder gleich 20 Nanometer auf.

Als nächstes werden in dem Halbleiterkörper 1520 auf gegenüberliegenden Seiten der Gateelektrode 1530 Source- 1540 und Drainzonen 1542 für den Transistor gebildet. In einer Ausführungsform der vorliegenden Erfindung umfassen die Source- 1540 und Drainzonen 1542Spitzen- oder Source-/Drainerweiterungszonen. Die Source- und Drainzonen und Erweiterungen können durch Einbringen von Dotieratomen 1544 in die Halbleiterkörper 1520 auf beiden Seiten 1534 und 1536 der Gateelektrode 1530 gebildet werden. Falls Source- und Drain-Kontaktflächen (source and drain landing pads) verwendet werden, können diese zu dieser Zeit ebenfalls dotiert werden. Für einen PMOS Tri-Gate-Transistor, werden die Halbleiterfinnen oder Körper 1520 auf eine p-Typleitfähigkeit und mit einer Konzentration von zwischen 1·1020 und 1·1021 Atomen/cm3 dotiert. Für einen NMOS Tri-Gate-Transistor werden die Halbleiterfinnen oder Körper 1520 mit n-Typleitfähigkeitsionen mit einer Konzentration von zwischen 1 × 1020 und 1 × 1021 Atomen pro cm3 dotiert. In einer Ausführungsform der vorliegenden Erfindung werden die Siliziumschichten durch Ionenimplantierung dotiert. In einer Ausführungsform der vorliegenden Erfindung geschieht das Ionenimplantieren in einer vertikalen Richtung, wie in 5F gezeigt ist. Wenn die Gateelektrode 1530 eine Polysilizium-Gateelektrode ist, kann diese während des Ionenimplantierungsprozesses dotiert werden. Die Gateelektrode 1530 wirkt als eine Maske, um zu verhindern, daß der Ionenimplantierungsschritt die Kanalzone(n) 1548 des Tri-Gate-Transistors dotiert. Die Kanalzone 1548 ist der Teil des Siliziumkörpers 1520, welcher unterhalb der Gateelektrode 1530 liegt oder davon umgeben ist. Falls die Gateelektrode 1530 eine Metallelektrode ist, kann eine dielektrische Hartmaske (dielektric hard mask) verwendet werden, um das Dotieren während des Ionenimplantierungsprozesses zu blockieren. In weiteren Ausführungsformen können andere Verfahren, wie beispielsweise Solid-Source-Diffusion, zum Dotieren des Halbleiterkörpers verwendet werden, um die Source- und Drainerweiterungen zu bilden.

Als nächstes kann, falls gewünscht, das Substrat, welches in 5F gezeigt ist, weiter bearbeitet werden, um zusätzliche Merkmale zu bilden, beispielsweise stark dotierte Source-/Drain-Kontaktzonen, auf den Source- und Drainzonen und der Gateelektrode abgeschiedenes Silizium und das Bilden von Silizid auf den Source-/Drainkontaktzonen und der Gateelektrode. Beispielsweise können die dielektrischen Seitenwandspacer 1550 (5G) auf den Seitenwänden der Gateelektrode 1530 gebildet werden; die Halbleiterschichten 1560 und 1562 (5H) können auf den freigelegten Oberflächen des Körpers 1520 für gewisse Anwendungen gebildet werden (beispielsweise zum Bilden erhabener Source- und Drainzonen); zusätzliches Dotieren kann durchgeführt werden (beispielsweise zum Bilden der erhabenen Source- und Drainzonen) (5I; und ein hochschmelzenden Metallsilizid 1580 kann auf den Source- und Drainzonen und/oder auf der Gateelektrode 1530 gebildet werden (5J). Techniken zum Bilden dieser Komponenten sind im Stand der Technik bekannt.

Obwohl die Erfindung in Form mehrerer Ausführungsformen beschrieben worden ist, wird der Durchschnittsfachmann zu erkennen wissen, daß die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist. Das Verfahren und die Vorrichtung der Erfindung können jedoch innerhalb des Geistes und des Umfangs der angehängten Ansprüche mit Modifikationen und Veränderungen ausgeführt werden. Diese Beschreibung ist demnach als erläuternd, aber nicht als beschränkend zu sehen.

Nachdem beispielhafte Ausführungsformen offenbart worden sind, können Modifikationen und Abänderungen an den offenbarten Ausführungsformen vorgenommen werden, welche innerhalb des durch die angehängten Ansprüche definierten Geistes und des Umfangs der Erfindung verbleiben.

Zusammenfassung

Eine Halbleiteranordnung mit hoher Beweglichkeit. In einem beispielhaften Aspekt umfaßt die Halbleiteranordnung mit hoher Beweglichkeit ein erstes Substrat, welches eine erste Referenzorientierung, angeordnet in einer <110>-Kristallebenenlage, auf dem ersten Substrat und ein zweites, über dem ersten Substrat gebildetes Substrat aufweist. Das zweite Substrat weist eine zweite Referenzorientierung, angeordnet in einer <100>-Kristallebenenlage, auf dem zweiten Substrat auf, wobei die erste Referenzorientierung mit der zweiten Referenzorientierung ausgerichtet ist. In einem weiteren beispielhaften Aspekt weist das zweite Substrat eine zweite Referenzorientierung, angeordnet in einer <110>-Kristallebenenlage, auf dem zweiten Substrat auf, wobei das zweite Substrat über dem ersten Substrat gebildet ist, wobei die zweite Referenzorientierung zu der ersten Referenzorientierung um etwa 45° versetzt ist.


Anspruch[de]
Halbleiteranordnung mit hoher Beweglichkeit, welche umfaßt:

ein erstes Substrat, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und

ein zweites, über dem ersten Substrat gebildetes Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem zweiten Substrat gelegen ist,

wobei die erste Referenzorientierung mit der zweiten Referenzorientierung ausgerichtet ist.
Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, welche ferner umfaßt: eine zwischen dem ersten Substrat und dem zweiten Substrat angeordnete Isolatorschicht. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei die erste Referenzorientierung und die zweite Referenzorientierung jeweils eine Kerbe umfaßen, die jeweils in dem ersten Substrat bzw. dem zweiten Substrat gebildet ist. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das zweite Substrat eine Oberfläche für ein darin zu bildendes nicht planares Bauelement vorsieht und wobei das nicht planare Bauelement eine Oberseite und Seitenfläche aufweist, die jeweils eine <100>-Kristallebene aufweisen. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das erste Substrat ferner eine erste Isolatorschicht umfaßt und das zweite Substrat eine zweite Isolatorschicht umfaßt und wobei das erste Substrat und das zweite Substrat an der ersten und zweiten Isolatorschicht aneinander gebondet sind. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das zweite Substrat ein Oberseiten-Feld, welches eine <100>-Kristallebene aufweist, und mehrere Seiten-Felder aufweist, welche jeweils eine <100>-Kristallebene aufweisen. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das erste Substrat aus einem Material hergestellt ist, welches aus einer Gruppe gewählt ist, die Bulk-Silizium, polykristallines Silizium, unteres monokristallines Silzium und Galliumarsenid umfaßt. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das zweite Substrat aus einem Material hergestellt ist, welches aus einer Gruppe gewählt ist, die Silizium, Germanium, Siliziumgermanium, Galliumarsenid, InSb, GaP, GaSb und Kohlenstoffnanoröhrchen umfaßt. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, welche ferner ein in dem zweiten Substrat gebildetes nicht planares Bauelement umfaßt, wobei das nicht planare Bauelement umfaßt:

einen auf dem ersten Substrat und in dem zweiten Substrat gebildeten Halbleiterkörper, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen;

ein auf der Oberseite und den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und

eine Gate-Elektrode, welche benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
Halbleiterbauelement mit hoher Beweglichkeit nach Anspruch 9, welches ferner umfaßt:

ein Paar von Source-/Drain-Zonen, die in dem Siliziumkörper auf gegenüberliegenden Seiten der Gate-Elektrode gebildet sind.
Halbleitersubstrat mit hoher Beweglichkeit, welches umfaßt:

ein erstes Substrat, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und

ein über dem ersten Substrat gebildetes zweites Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem zweiten Substrat gelegen ist,

wobei das zweite Substrat über dem ersten Substrat mit der zweiten Referenzorientierung um etwa 45° versetzt zu der ersten Referenzorientierung gebildet ist.
Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, welches ferner umfaßt:

eine zwischen dem ersten Substrat und dem zweiten Substrat angeordnete Isolatorschicht.
Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei die erste Referenzorientierung und die zweite Referenzorientierung jeweils eine Kerbe umfassen, die jeweils in dem ersten Substrat oder dem zweiten Substrat gebildet ist. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das erste Substrat ferner eine erste Isolatorschicht umfaßt und das zweite Substrat eine zweite Isolatorschicht umfaßt, und wobei das erste Substrat und das zweite Substrat an der ersten und zweiten Isolatorschicht aneinander gebondet sind. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das zweite Substrat ein Oberseiten-Feld, welches eine <100>-Kristallebene aufweist, und mehrere Seiten-Felder aufweist, die jeweils eine <100>-Kristallebene aufweisen. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das erste Substrat aus einem Material hergestellt ist, das aus einer Gruppe gewählt ist, welche Bulk-Silizium, polykristallines Silizium, unteres monokristallines Silizium und Galliumarsenid umfaßt. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das zweite Substrat aus einem Material hergestellt ist, welches aus einer Gruppe gewählt ist, die Silizium, Germanium, Siliziumgermanium, Galliumarsenid, InSb, GaP, GaSb und Kohlenstoffnanoröhrchen umfaßt. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 11, welche ferner ein in dem zweiten Substrat gebildetes nicht planares Bauelement umfaßt, wobei das nicht planate Bauelement umfaßt:

einen auf dem ersten Substrat und in dem zweiten Substrat gebildeten Halbleiterkörper mit einer Oberseite und lateral gegenüberliegenden Seitenwänden, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen;

ein auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und

eine Gate-Elektrode, welche benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
Halbleiterbauelement mit hoher Beweglichkeit nach Anspruch 18, welches ferner umfaßt:

ein Paar von Source-/Drain-Zonen, die in dem Siliziumkörper auf gegenüberliegenden Seiten der Gate-Elektrode gebildet sind.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit, welches umfaßt:

Vorsehen eines ersten Substrats, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und

Bilden eines zweiten Substrats über dem ersten Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem zweiten Substrat gelegen ist,

wobei das Bilden ein Ausrichten der ersten Referenzorientierung mit der zweiten Referenzorientierung umfaßt.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das erste Substrat und das zweite Substrat jeweils eine Isolatorschicht umfassen und wobei das zweite Substrat und das erste Substrat an der Isolatorschicht aneinander gebondet werden. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, welches ferner umfaßt:

Bilden eines nicht planaren Bauelements in dem zweiten Substrat, wobei das nicht planare Bauelement eine Oberseite und Seitenflächen aufweist, die jeweils eine <100>-Kristallebene aufweisen.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, welches ferner umfaßt:

Bilden eines Tri-Gate-Transistors in dem zweiten Substrat, wobei der Tri-Gate-Transistor umfaßt:

einen Halbleiterkörper, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen;

ein auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und

eine Gate-Elektrode, welche benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner ein Übertragen des zweiten Substrats auf das erste Substrat mit Hilfe eines SMARTCUT-Verfahrens oder eines Bonded-and-Etch-Back-Verfahrens umfaßt. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches zum Bilden des zweiten Substrats verwendet wird, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird; und

Spalten des dritten Substrats zum Übertragen eines Teiles des dritten Substrats an das erste Substrat, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird, wobei

das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und

Spalten des dritten Substrats zum Übertragen eines Teiles des dritten Substrats an das erste Substrat, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Bereitstellen eines dritten Substrats, welches dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in

einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird; und

Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und

Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit, welches umfaßt:

Vorsehen eines ersten Substrats, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und

Bilden eines zweiten Substrats über dem ersten Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem zweiten Substrat gelegen ist,

wobei das Bilden ein Bilden des zweiten Substrats über dem ersten Substrat mit der zweiten Referenzorientierung um etwa 45° versetzt zu der ersten Referenzorientierung umfaßt.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das zweite Substrat und das erste Substrat jeweils eine Isolatorschicht umfassen und wobei das zweite Substrat und das erste Substrat an der Isolatorschicht aneinander gebondet werden. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, welches ferner umfaßt:

Bilden eines nicht planaren Bauelements in dem zweiten Substrat, wobei das nicht planare Bauelement eine Oberseite und Seitenflächen aufweist, die jeweils eine <100>-Kristallebene aufweisen.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, welches ferner umfaßt:

Bilden eines Tri-Gate-Transistors in dem zweiten Substrat, wobei der Tri-Gate-Transistor umfaßt:

einen Halbleiterkörper, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen;

ein auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und

eine Gate-Elektrode, welche anliegend an dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner ein Übertragen des zweiten Substrats an das erste Substrat mit Hilfe eines SMARTCUT-Verfahrens oder eines Bonded-and-Etch-Back-Verfahrens umfaßt. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird; und

Spalten des dritten Substrats, um einen Teil des dritten Substrats an das erste Substrat zu übertragen, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und

Spalten des dritten Substrats zum Übertragen eines Teiles des dritten Substrats an das erste Substrat, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird; und

Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt:

Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist;

Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und

Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit, welches umfaßt:

Vorsehen eines Substrats, welches eine Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem Substrat gelegen ist;

Bilden einer vergrabenen Oxidzone in dem Substrat; und

Bilden eines nicht planaren Bauelements in einem Teil des Substrats, welcher über dem vergrabenen Oxid liegt, wobei das nicht planare Bauelement eine Oberseite und Seitenflächen aufweist, die jeweils eine <100>-Kristallebene aufweisen.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden des nicht planaren Bauelements ferner umfaßt:

Bilden eines Tri-Gate-Transistors in dem Teil des Substrats, welcher über dem vergrabenen Oxid liegt, wobei der Tri-Gate-Transistor einen Halbleiterkörper umfaßt, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen, wobei ein Gate-Dielektrikum auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildet wird, und wobei eine Gate-Elektrode benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet wird.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 39, welches ferner umfaßt:

Bilden von Source- und Drain-Zonen auf gegenüberliegenden Seiten der Gate-Elektrode.
Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei die vergrabene Oxidzone in dem Substrat mit Hilfe eines SIMOX-Verfahrens gemacht wird. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden der vergrabenen Oxidzone in dem Substrat ferner ein Implantieren von Sauerstoff in dem Substrat und ein Annealen des Substrats umfaßt. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden der vergrabenen Oxidzone in dem Substrat ferner ein Implantieren von Sauerstoff in dem Substrat und ein Annealen des Substrats umfaßt und wobei das Substrat eine Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage gelegen ist. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden der vergrabenen Oxidzone in dem Substrat ferner ein Implantieren von Sauerstoff in dem Substrat und ein Annealen des Substrats umfaßt und wobei das Substrat eine Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage gelegen ist und wobei das Substrat um etwa 45° gedreht wird.






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