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Dokumentenidentifikation DE102005039666B3 31.05.2007
Titel Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen
Anmelder Infineon Technologies Austria AG, Villach, AT
Erfinder Vannucci, Nicola, Fürnitz, AT;
Lanzerstorfer, Sven, Dr., Feldkirchen, AT
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 22.08.2005
DE-Aktenzeichen 102005039666
Veröffentlichungstag der Patenterteilung 31.05.2007
Veröffentlichungstag im Patentblatt 31.05.2007
IPC-Hauptklasse H01L 21/22(2006.01)A, F, I, 20051017, B, H, DE
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterstruktur (6) mit selektiven Dotierstoffbereichen in einem Halbleitersubstrat (1) mit darin ausgebildeten Trenches (3). Hierzu werden zunächst über eine Dotierstoffquelle einer Hilfsstruktur (9) innerhalb der Trenches (3) liegende Teile der Halbleiterstruktur (6) über einen Drive-In dotiert. Nachfolgend wird die Halbleiterstruktur (6) in planaren Bereichen (10) außerhalb der Trenches (3) strukturiert und über bekannte Implantationsschritte selektiv dotiert.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen

Halbleitertechnologien für Applikationen der Automobil-, Industrie- sowie Consumer-Elektronik zeichnen sich durch eine Vielzahl von Halbleiterbauelementen zur Realisierung verschiedenartiger Schaltungsblöcke wie etwa Analog-, Digital- oder Leistungs-Schaltungsblöcke aus und sind als BCD-, SPT- oder auch SMART-Technologie bekannt.

Einige dieser Halbleitertechnologien verfügen lediglich über eine einzelne Polysiliziumschicht mit bestimmter Schichtleitfähigkeit zur Realisierung von Bauelementen, um die Kosten eines Maskensatzes nicht durch zusätzliche Masken zur Strukturierung weiterer Polysiliziumschichten in die Höhe zu treiben. Eine Polysiliziumschicht dient beispielsweise zur Ausbildung von Gateelektrodenstrukturen, Kapazitätselektrodenstrukturen oder auch Diodenstrukturen.

Eine Technologie mit einer einzelnen Polysiliziumschicht mit bestimmter Leitfähigkeit bringt jedoch den Nachteil mit sich, dass sich keine vom Substrat isolierten Dioden aus Polysilizium ausbilden lassen. Derartige Dioden ermöglichen jedoch weit reichende Vorteile, etwa hinsichtlich des Designs von so genannten Charge-Pumps. Ebenso ist es mit einer einzigen Polysiliziumschicht mit bestimmter Leitfähigkeit nicht möglich, ein breiteres Spektrum von Widerständen zu realisieren, z. B. vom Substrat isolierte Widerstände aus Polysilizium auf geringer Fläche. Flexibilität hinsichtlich des Wertes der Leitfähigkeit und des Leitfähigkeitstyps von Polysilizium ermöglicht jedoch weitere Vorteile bezüglich des so genannten Match-Verhaltens der Schwellspannungen von NMOS-(n-Typ Metall-Oxid-Feldeffekt) und PMOS-(p-Typ Metall-Oxid-Halbleiter)-Feldeffekttransistoren ohne zusätzliche Implantationen (z. B. Kanalimplantation). Ebenso ließe sich eine Implantation von Dotierstoffen durch eine Gateelektrodenstruktur bis in einen Kanalbereich eines planaren MOSFETs vermeiden.

In US 6,268,625 B1 wird ein Dünnfilmtransistor und ein Verfahren zum Herstellen desselbigen beschrieben. Hierzu wird ein selbstjustiertes Verfahren zur Ausbildung eines Offset-Gebietes sowie Source- und Drainelektroden verwendet.

Die Druckschrift DE 198 25 524 A1 beschreibt einen Dünnfilmtransistor und ein Verfahren zu seiner Herstellung. Der Dünnfilmtransistor enthält ein Substrat, einen im Substrat befindlichen Graben, eine auf dem Substrat und innerhalb des Grabens liegende aktive Schicht, ein Seitenwand-Abstandsstück auf der aktiven Schicht an wenigstens einer der Seiten des Grabens, einen Gate-Isolationsfilm auf dem Seitenwand-Abstandsstück und auf der aktiven Schicht, eine Gateelektrode auf dem Gateisolationsfilm innerhalb des Grabens, sowie Source- und Drainelektroden innerhalb der aktiven Schicht an beiden Seiten der Gateelektrode.

In US 5,285,093 wird eine Halbleiterspeicherzelle mit einer Grabenstruktur beschrieben. Die Speicherzelle weist einen Graben und einen innerhalb eines Wannengebiets ausgebildeten Zugriffstransistor auf. Der Graben enthält im Wesentlichen einen Inverter, der elektrisch an Masse und Leistungssignale über vergrabene Schichten innerhalb des Substrats angeschlossen ist.

US 5,273,928 beschreibt ein Verfahren zum Herstellen von Halbleiterspeicherelementen mit Trenchkondensatoren, wobei eine Isolationsschicht als Oxidationsmaske für eine thermische Oxidation von Polysilizium beim Ausbilden des Trenchkondensators verwendet wird.

US 5,701,022 beschreibt eine Halbleiterspeicheranordnung in einem Halbleitersubstrat mit Bitleitungen, Wortleitungen und Speicherzellen, die jeweils einen Speicherkondensator und einen MOS-Auswahltransistor mit zwei leitfähigen Gebieten und einer Gateelektrode aufweisen. Ein Graben liegt benachbart zu einem Feldoxid oder einem vergrabenen Isolationsoxid sowie benachbart zu einem der leitfähigen Gebiete. Die Kondensatoren sind jeweils in einem Graben pro Halbleiterzelle untergebracht. Ein Kontakt zwischen einer ersten Elektrode des Kondensators und einem der leitfähigen Gebiete des Transistors erfolgt lateral durch eine Öffnung innerhalb einer Isolationsschicht an der inneren Grabenwand.

In US 6,090,661 wird ein Kondensator für eine DRAM-Zelle beschrieben. Ein dotiertes Siliziumsubstrat benachbart zu vertikalen Seitenwänden eines Isolationsgrabens definiert eine Kondensatorplatte des DRAMs. Der DRAM-Kondensator enthält ebenso ein dielektrisches Material, das teilweise das innere der vertikalen Seitenwände des isolierenden Grabens bedeckt. Eine leitfähige Schicht bedeckt das dielektrische Material an den vertikalen Seitenwänden des Isolationsgrabens und bildet die zweite Kondensatorplatte des DRAM-Kondensators aus und vervollständigt diesen.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen anzugeben, so dass die oben beschriebenen Nachteile einer einzelnen Halbleiterstruktur wie beispielsweise einer einzelnen Polysiliziumschicht mit bestimmter Leitfähigkeit vermieden werden können

Die Aufgabe wird durch ein Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen gemäß Patentanspruch 1 gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.

Erfindungsgemäß wird ein Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen angegeben mit den Schritten Bereitstellen eines Halbleitersubstrats mit darin ausgebildeten Trenches, die an eine Halbleitersubstrat-Oberfläche reichen, Erzeugen einer die Halbleitersubstrat-Oberfläche, Seitenwände und Bodenbereiche innerhalb der Trenches bedeckenden Halbleiterstruktur, Erzeugen einer als Dotierstoffquelle dienenden und die Halbleiterstruktur bedeckenden Hilfsstruktur, Entfernen wenigstens von Teilen der oberhalb der Halbleitersubstrat-Oberfläche ausgebildeten Hilfsstruktur, Erzeugen einer Abdeckungsstruktur auf freiliegenden Bereichen der Halbleiterstruktur und der Hilfsstruktur, thermisch verursachtes Einbringen von Dotierstoffen aus der Hilfsstruktur in die innerhalb der Trenches ausgebildeten Teile der Halbleiterstruktur, Entfernen der Abdeckungsstruktur und der Hilfsstruktur und Erzeugen einer die Halbleiterstruktur bedeckenden Hartmaskenstruktur, Erzeugen einer die Trenches auffüllenden Füllstruktur, Erzeugen einer Lack schicht auf einer freiliegenden Oberfläche und Öffnen von Teilen der Lackschicht zur Strukturierung der Halbleiterstruktur, Entfernen von freiliegenden, nicht von der Lackschicht bedeckten Bereichen der Hartmaskenstruktur, Entfernen der Lackschicht und freiliegender, nicht von der Hartmaskenstruktur bedeckter Bereiche der Halbleiterstruktur sowie Einbringen von Dotierstoffen von einem ersten Leitfähigkeitstyp in erste Teilbereiche der Halbleiterstruktur sowie von Dotierstoffen von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp in zweite Teilbereiche der Halbleiterstruktur über eine freiliegende Oberfläche.

Das Halbleitersubstrat besteht vorzugsweise aus Silizium. Ebenso denkbar ist jedoch, dieses aus Germanium, Silizium-Germanium oder einem III-V-Verbindungshalbleiter wie Galliumarsenid auszubilden. Das Halbleitersubstrat weist beispielsweise innerhalb der Trenches eine Gateoxid- und Feldoxidstruktur auf. Die Abdeckungsstruktur wird bei möglichst geringem thermischem Budget erzeugt um keine Diffusion von Dotierstoffen aus der Hilfsstruktur zu verursachen. Diese kann beispielsweise aus einem Oxid des Siliziums wie SiO2 ausgebildet sein und dient insbesondere als Diffusionsbarriere für die nunmehr lediglich in den Trenches vorhandenen und als Dotierstoffquelle dienenden Teile der Hilfsstruktur, so dass bei der Diffusion von Dotierstoffen aus der Hilfsstruktur außerhalb der Trenches liegende planare Bereiche der Halbleiterstruktur nicht dotiert werden. Eine aus einem Oxid des Siliziums ausgebildete Abdeckungsschicht ist vorzugsweise ein bis einige 100 nm dick. Die Hilfsstruktur kann aus zwei oder auch aus mehreren Schichten aufgebaut sein, wobei es vorteilhaft sein kann, dass beim Entfernen von wenigstens Teilen der Hilfsstruktur eine erste Hilfsstruktur verbleibt und nachfolgend vorübergehend als Schutzschicht dient. So könnte beispielsweise eine erste Hilfsstruktur aus undotiertem Silikatglas und eine zweite Struktur aus dotiertem Silikatglas ausgebildet werden, wonach lediglich die zweite Hilfsstruktur bis in die Trenches zurückgezogen wird um ausschließlich dort angeordnete Teile der Halbleiterstruktur nachfolgend dotieren zu können.

Zum Einbringen der Dotierstoffe aus der als Dotierstoffquelle dienenden Hilfsstruktur in die Teile der Halbleiterstruktur innerhalb der Trenches wird ein so genannter Drive-In verwendet. Hierbei handelt es sich um einen thermischen Schritt, über den die Dotierstoffe aus der Dotierstoffquelle in die Halbleiterstruktur diffundieren. Im Falle eines PSG (Phosphor-Silikatglas, Mischung aus SiO2 und P2O5) als Dotierstoffquelle und Hilfsstruktur, kann dieser Drive-In im Temperaturbereich von 900°C bis 1000°C für 1 bis einige 10 Minuten ausgebildet sein. Dabei werden lediglich die innerhalb der Trenches liegenden Teile der Halbleiterstruktur dotiert. Es sei darauf hingewiesen, dass neben PSG ebenso weitere Dotieroxide wie beispielsweise As2O3 oder auch Sb2O3 zur Dotierung mit Dotierstoffen vom n-Leitfähigkeitstyp eingesetzt werden können. Ebenso ist es denkbar, ein Dotieroxid wie B2O3 in der Hilfsstruktur vorzusehen, um eine entsprechende Dotierung mit Dotierstoffen vom p-Leitfähigkeitstyp oder auch weitere hierfür geeignete Feststoffquellen einzusetzen.

Zum Entfernen der Abdeckungsstruktur nach dem Drive-In dient vorzugsweise ein nasschemischer Ätzschritt, beispielsweise verdünnte Flusssäure zum Entfernen einer SiO2 aufweisenden Abdeckungsstruktur. Als Hartmaskenstruktur eignet sich beispielsweise ein ISO-TEOS (Isolations-Tetraethylorthosilan), das etwa eine Dicke im Bereich einiger 10 bis einiger 100 nm aufweisen kann. Die Hartmaskenstruktur eignet sich insbesondere als Implantationsschutzschicht zum Schutz von Kanalbereichen im Halbleitersubstrat vor Implantation durch eine Gateelektrodenstruktur hindurch.

Als Füllstruktur eignet sich beispielsweise Polysilizium oder auch weitere Materialien, welche eine Ätzselektivität zur Hartmaskenstruktur aufweisen. Um die Füllstruktur lediglich bis zu einer frei liegenden Oberfläche hin aufzufüllen, kann diese zunächst auch die oberhalb der frei liegenden Hartmaskenstruktur bedeckend erzeugt werden und in einem nachfolgenden Rückätzschritt bis zur Hartmaskenstruktur und damit bis zu einer Oberseite der Trenches wieder entfernt werden.

Die daraufhin aufgebrachte Lackschicht dient der Strukturierung der Halbleiterstruktur. Hierbei kann es sich um einen im Prozessablauf der jeweiligen Technologie inhärent vorhandenen Strukturierungsschritt der Halbleiterstruktur, wie beispielsweise einem Polysilizium-Strukturierungsschritt handeln und die entsprechende Maske wird erfindungsgemäß dahingehend modifiziert, dass weitere Bereiche der Halbleiterstruktur, mit Hilfe derer beispielsweise Dioden oder auch Widerstände ausgebildet werden sollen, nach der Strukturierung zur Definition entsprechender Bauelemente zur Verfügung stehen.

Wurde die Halbleiterstruktur im bekannten Prozessablauf einer Technologie bisher beispielsweise lediglich zur Ausbildung einer Gateelektrodenstruktur genutzt, so kann diese durch Definition weiterer verbleibender Bereiche der Halbleiterstruktur auch zur Ausbildung weiterer Bauelemente dienen.

Nach der Lackstrukturierung durch Öffnen von Teilen der Lackschicht werden die hierbei freigelegten, d. h. nicht von der Lackschicht bedeckten Bereiche der Hartmaskenstruktur entfernt. Nach dem Entfernen der verbliebenen Lackschicht dient nun die Hartmaskenstruktur als Ätzstoppschicht beim nachfolgenden Ätzen der Halbleiterstruktur. Nach dieser Strukturierung der Halbleiterstruktur bleibt diese somit lediglich in denjenigen Bereichen bestehen, in denen diese durch die Ätzstoppschicht bedeckt ist und nachfolgend etwa als Gateelektrodenstrukturen oder zur Definition weiterer Bauelemente genutzt werden soll.

Das Einbringen von Dotierstoffen vom ersten Leitfähigkeitstyp in die ersten Teilbereiche erfolgt vorzugsweise über eine im Prozessablauf inhärent vorgesehene Dotierstoffstoppschicht, etwa eine Implantationsmaske für Source/Drain Gebiete, die zur Dotierung der ersten Teilbereiche entsprechend modifiziert wird. Selbiges trifft auf das Einbringen der Dotierstoffe vom zweiten Leitfähigkeitstyp in die zweiten Teilbereiche der Halbleiterstruktur zu.

Der erste Leitfähigkeitstyp kann ein n-Typ sein und der zweite Leitfähigkeitstyp kann ein p-Typ sein. Ebenso ist denkbar, dass der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp als n-Typ ausgebildet ist.

Bei einer vorteilhaften Ausführungsform der Erfindung ist die Halbleiterstruktur aus undotiertem Polysilizium ausgebildet. Bei der Halbleiterstruktur kann es sich insbesondere um eine im Prozessablauf inhärent vorgesehene Halbleiterstruktur für eine Gateelektrode handeln.

Bei einer weiteren vorteilhaften Ausführungsform werden Dotierstoffe vom ersten Leitfähigkeitstyp über einen oder mehrere Dotierstoff-Implantationsschritte in wenigstens die ersten Teilbereiche der Halbleiterstruktur eingebracht, wobei die Dotierstoff-Implantationsschritte zur Ausbildung von Wannenzonen vom ersten Leitfähigkeitstyp in einem aktiven Gebiet des Halbleitersubstrats vorgesehen sind. Ebenso werden Dotierstoffe vom zweiten Leitfähigkeitstyp über einen oder mehrere weitere Dotierstoff-Implantationsschritten in wenigstens die zweiten Bereiche der Halbleiterstruktur eingebracht, wobei die weiteren Dotierstoff-Implantationsschritte zur Ausbildung von Wannenzonen vom zweiten Leitfähigkeitstyp in aktiven Gebieten des Halbleitersubstrats vorgesehen sind. Bei der oder den weiteren Dotierstoff-Implantationsschritten handelt es sich vorzugsweise um im Prozess inhärent vorhandene Implantationsschritte zur Ausbildung etwa von Source- oder Draingebieten von n-Kanal oder auch p-Kanal-MOSFETs. Ebenso können mehrere dieser Dotierstoff-Implantationsschritte ausgeführt werden, die beispielsweise zu örtlich verschiedenen Dotierstoffkonzentrationen in der Halbleiterstruktur führen.

Dadurch können Widerstände verschiedener Schichtleitfähigkeit als auch Dioden verschiedener Durchbruchsspannung ausgebildet werden. Die den Dotierstoff-Implantationsschritten bzw. der Ausbildung hiermit verknüpfter Wannenzonen zugeordneten Masken berücksichtigen die entsprechenden Teilbereiche der Halbleiterstruktur und sind entsprechend modifiziert, so dass bei den Implantationsschritten die ersten und zweiten Teilbereiche dotiert werden. Somit werden bei dieser Ausführungsform im Prozess vorhandene Implantationen zur Dotierung entsprechender Teile der Halbleiterstruktur verwendet, was sich besonders günstig hinsichtlich der Bereitstellung der vielfältig einsetzbaren Halbleiterstruktur auswirkt, zumal keine neuen Masken geschrieben werden müssen.

Bei einer weiteren vorteilhaften Ausführungsform werden Teile der ersten Teilbereiche mit Teilen der zweiten Teilbereiche überlappend ausgebildet. Sind beispielsweise die ersten Teilbereiche mit einer geringeren maximalen Dotierstoffkonzentration als die zweiten Teilbereiche ausgebildet, so weisen die sich gegenseitig überlappenden Bereiche den Leitfähigkeitstyp des zweiten Teilbereichs auf. Somit werden die Dotierstoffe vom ersten Leitfähigkeitstyp durch die Dotierstoffe des zweiten Leitfähigkeitstyps überkompensiert und es entsteht ein pn-Übergang.

Bei einer weiteren vorteilhaften Ausführungsform sind aneinander angrenzende und/oder sich gegenseitig überlappende erste und zweite Teilbereiche zur Ausbildung von Dioden vorgesehen. Der pn-Übergang der Dioden findet sich bei aneinander angrenzenden Teilbereichen im entsprechenden Grenzbereich wieder. Im Falle sich gegenseitig überlappender erster und zweiter Teilbereiche liegt der pn-Übergang im Randbereich der sich überlappenden Teilbereiche.

Bei einer weiteren vorteilhaften Ausführungsform sind ein erster Teilbereich und ein zweiter Teilbereich der Halbleiterstruktur, die durch einen dazwischen liegenden undotierten Bereich der Halbleiterstruktur voneinander entfernt sind, zur Ausbildung von Dioden mit einer Durchbruchsspannung größer als 10V vorgesehen. Da der erste Teilbereich und der zweite Teilbereich als Anoden- und Kathodengebiete dienen, wird bei Anlegen einer Sperrspannung der dazwischen liegende undotierte Bereich von freien Ladungsträgern ausgeräumt. Hieraus resultiert die hohe Durchbruchsspannung, wobei ein derartiger Diodentyp auch als PIN-Diode bezeichnet wird.

Bei einer weiteren vorteilhaften Ausführungsform werden innerhalb der ersten und/oder zweiten Teilbereiche Gebiete mit unterschiedlicher Dotierstoffkonzentration zur Ausbildung von Widerständen mit unterschiedlicher Schichtleitfähigkeit und/oder Dioden mit unterschiedlicher Durchbruchsspannung ausgebildet. Hierbei werden die unterschiedlichen Dotierstoffkonzentrationen in den jeweiligen Gebieten über verschiedene Dotierstoff-Implantationsschritte, welche sich beispielsweise hinsichtlich der Implantationsdosis voneinander unterscheiden, eingebracht. Um keine zusätzlichen Maskenkosten zu verursachen werden hierbei vorzugsweise im Prozessablauf inhärent vorhandene Masken, welche etwa zur Ausbildung von Source- oder Draingebieten genutzt werden, verwendet. Je mehr Masken für Implantationsschritte zur Ausbildung verschiedener Wannen vorhanden sind, desto vielseitiger kann die Halbleiterstruktur abhängig vom Prozessablaufplan etwa hinsichtlich verschiedenartiger Schichtleitfähigkeiten von Widerständen oder auch Durchbruchsspannungen von Dioden gestaltet werden.

Bei einer vorteilhaften Ausführungsform weist die Hilfsstruktur mehrere übereinander angeordnete Hilfsstrukturen auf. Die mehreren Hilfsstrukturen können beispielsweise übereinander geschichtet sein. Vorteilhaft ist es, eine erste Hilfsstruktur als Dotierstoffbarrierenstruktur einer nachfolgend erzeugten zweiten als Dotierstoffquelle dienenden Hilfsstruktur zu verwenden. Somit kann verhindert werden, dass verursacht durch das thermische Budget beim Abscheiden der als Dotierstoffquelle dienenden zweiten Hilfsstruktur Dotierstoffe hieraus in derartige Bereiche der Halbleiterstruktur gelangen, die undotiert bleiben sollen.

Bei einer vorteilhaften Ausführungsform wird zur Ausbildung der Hilfsstruktur zunächst eine ein undotiertes Oxid des Siliziums aufweisende erste Hilfsstruktur und darauf eine ein Gemisch aus einem Oxid des Siliziums und einem Oxid eines Dotierstoffelements aufweisende zweite Hilfsstruktur ausgebildet. Als erste Hilfsstruktur dient beispielsweise ein undotiertes Silikatglas (SiO2) und als zweite Hilfsstruktur ein Gemisch aus einem Silikatglas und einem Oxid eines Dotierstoffelements. Als Oxid eines Dotierstoffelements kann beispielsweise P2O5 zur Dotierung mit Phosphor (d. h. zweite Hilfsstruktur aus PSG), B2O3 zur Dotierung mit Bor, As2O3 zur Dotierung mit Arsen oder auch Sb2O3 zur Dotierung mit Antimon verwendet werden.

Bei einer vorteilhaften Ausführungsform wird die zweite Hilfsstruktur im Temperaturbereich von 300°C bis 950°C erzeugt. Vorzugsweise wird die zweite Hilfsstruktur mit möglichst geringem thermischem Budget, d. h. niedriger Erzeugungstemperatur und Dauer der Erzeugung, hergestellt. Dadurch wird verhindert, dass das thermische Budget bei der Herstellung der zweiten Hilfsstruktur schon zu einer Dotierung der Halbleiterstruktur führt.

Die Erfindung und insbesondere bestimmte Merkmale, Aspekte und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht. Es zeigen:

1 bis 15 schematische Querschnittsansichten aufeinander folgender Prozessstadien beim Herstellen einer Halbleiterstruktur gemäß einer Ausführungsform der Erfindung;

16 bis 18 schematische Aufsichten auf Dioden entsprechend verschiedener Ausführungsformen der Erfindung;

19 eine schematische Aufsicht auf einen Inverter mit der erfindungsgemäß hergestellten Halbleiterstruktur;

20 und 21 schematische Aufsichten auf gemäß einer Ausführungsform der Erfindung hergestellte Widerstände.

1 zeigt eine schematische Querschnittsansicht zu Beginn einer erfindungsgemäßen Abfolge von Prozessschritten zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen. Zunächst wird ein vorprozessiertes Halbleitersubstrat 1 aus Silizium bereitgestellt in das von einer Halbleitersubstrat-Oberfläche 2 aus Trenches 3 in das Halbleitersubstrat 1 hineinreichen. Innerhalb der Trenches 3 sind an das Halbleitersubstrat 1 über Seitenwände und einen Bodenbereich angrenzend eine Gateoxidstruktur 4 als auch eine Feldoxidstruktur 5 ausgebildet. Bei dem im linken Bereich dargestellten Trench handelt es sich um einen Trench eines Transistorzellenfeldes, der im oberen Bereich des Trenches eine Gateoxidstruktur 4 aufweist. Im unteren Bereich dieses Trenches als auch in dem im rechten Teil der 1 dargestellten weiteren Trench, der einem Randabschluss dient, ist die Feldoxidstruktur 5 ausgebildet. Somit gehen Feldoxidstruktur 5 und Gateoxidstruktur 4 im Trench 3 im linken Teil der 1 ineinander über. Zur Halbleitersubstrat-Oberfläche 2 im planaren Bereich sind Wannenzonen 23 ausgebildet.

Als erster Schritt der Ausführungsform der Erfindung wird eine die Halbleitersubstrat-Oberfläche 2 als auch Seitenwände und Bodenbereiche innerhalb der Trenches 3 bedeckende Halbleiterstruktur 6 aus undotiertem Polysilizium mit einer Dicke im Bereich von 200 bis 350 nm aufgebracht.

Anschließend wird, wie in der in 2 schematisch dargestellten Querschnittsansicht dargestellt, eine erste Hilfsstruktur 7 aus undotiertem Silikatglas, welche einen ersten Teil einer doppelschichtigen Hilfsstruktur darstellt, auf die Halbleiterstruktur mit einer Schichtdicke im Bereich von 50 bis 150 nm aufgebracht.

In der schematischen Querschnittsansicht in 3 wurde nachfolgend dem in 2 gezeigten Prozessstadium eine aus Phosphorsilikatglas (PSG) aufgebaute zweite Hilfsstruktur 8 auf die erste Hilfsstruktur 7 aufgebracht und vervollständigt die aus erster und zweiter Hilfsstruktur 7, 8 aufgebaute Hilfsstruktur 9.

Im nachfolgenden Prozessstadium und in der in 4 dargestellten korrespondierenden Querschnittsansicht wurde der oberhalb der Halbleitersubstrat-Oberfläche 2 liegende Teil der zweiten Hilfsstruktur 8 entfernt. Somit bleibt die als Dotierstoffquelle dienende zweite Hilfsstruktur aus Phosphorsilikatglas lediglich innerhalb der Trenches erhalten. In planaren Bereichen 10 außerhalb der Trenches 3 verbleibt lediglich die erste Hilfsstruktur 7 oberhalb der aus Polysilizium ausgebildeten Halbleiterstruktur 6 bestehen.

In der in 5 dargestellten Querschnittsansicht eines nachfolgenden Prozessstadiums ist eine Abdeckungsschicht 11 aus Siliziumdioxid auf freiliegenden Bereichen sowohl der ersten als auch zweiten Hilfsstruktur 7, 8 mit einer Dicke im Bereich von 250 bis 350 nm aufgebracht. Im linken oberen Teilbild der 5 ist eine schematische Querschnittsansicht in einem weiteren Bereich des Halbleitersubstrats 1, das der Ausbildung eines planaren MOSFETs dient, dargestellt. Die Abdeckungsstruktur 11 dient insbesondere als Diffusionsbarriere bei einer Ausdiffusion von Phosphor aus der zweiten Hilfsstruktur 8. Mit der Abdeckungsstruktur 11 wird verhindert, dass Phosphor in den planaren Bereichen 10 in die Halbleiterstruktur 6 gelangt und diese dotiert. Zum Eintreiben des Phosphors in die innerhalb der Trenches 3 liegenden Teile der Halbleiterstruktur 6 wird ein Drive-In bei einer Temperatur im Bereich von 900°C bis 1000°C für eine Dauer im Bereich von 10 bis 30 min durchgeführt. Die im planaren Bereich 10 liegenden Teile der Halbleiterstruktur 6 aus Polysilizium verbleiben hierbei aufgrund der Abdeckungsstruktur 11 undotiert.

Nachfolgend zum Drive-In wird die Abdeckungsstruktur 11 und die Hilfsstruktur 9, wie in der schematischen Querschnittsansicht 6 gezeigt, entfernt, so dass die Halbleiterstruktur 6 in den planaren Bereichen 10 als auch innerhalb der Trenches 3 freiliegt. An dieser Stelle sei nochmals darauf hingewiesen, dass lediglich die innerhalb der Trenches 3 liegenden Bereiche der Halbleiterstruktur 6 mit Phosphor dotiert sind. Hierauf wird in den Figuren vereinfachend mit einem die Halbleiterstruktur 6 innerhalb der Trenches 3 kennzeichnenden Referenzzeichen 6' verwiesen.

In der in 7 dargestellten schematischen Querschnittsansicht eines zur Querschnittsansicht aus 6 nachfolgenden Prozessstadiums wurde eine Hartmaskenstruktur 12 aus ISO-TEOS (Isolations-Tetraethylorthosilan) auf die freiliegende Halbleiterstruktur 6 mit einer Schichtdicke im Bereich von 50 bis 150 nm aufgebracht.

In dem in der 8 als Querschnittsansicht dargestellten Prozessstadium wird eine Füllstruktur 13 aus Polysilizium auf die Hartmaskenstruktur 12 aufgebracht und diese füllt einerseits die Trenches 3 auf, bedeckt jedoch andererseits flächig die planaren Bereiche 10.

Nachfolgend wird die Füllstruktur 13, wie in der schematischen Querschnittsansicht in 9 dargestellt, bis zur Hartmaskenstruktur 12 rückgeätzt. Somit füllt diese nunmehr lediglich die Trenches 3 auf.

In der in 10 gezeigten schematischen Querschnittsansicht wird eine strukturierte Lackschicht 14 auf Teile der freiliegenden Oberfläche aufgebracht. Die Lackschicht 14 dient der Strukturierung der Halbleiterstruktur 6 aus Polysilizium. In vorteilhafter Weise wird hierzu eine zur Strukturierung einer Gateelektrode im Prozessablauf inhärent vorhandene Maske verwendet, zumal die Halbleiterstruktur 6 aus Polysilizium beispielsweise zur Ausbildung von Gateelektroden im Prozessablauf vorgesehen sein kann.

11 zeigt eine schematische Querschnittsansicht, wobei die über die Lackschicht 14 freigelegte Teile der Hartmaskenstruktur 12 entfernt wurden. In der Teilabbildung im linken, oberen Bereich der 11 ist eine weitere schematische Querschnittsansicht eines auszubildenden planaren MOSFETs dargestellt. Hierbei bedeckt die Lackschicht 14 denjenigen Bereich des MOSFETs, in dem nachfolgend die Gateelektrodenstruktur ausgebildet werden soll.

In dem der 11 dargestellten Prozessstadium nachfolgenden Prozessstadium in 12 wurde die Lackschicht 14 entfernt. Somit ist die Hartmaskenstruktur 12 lediglich oberhalb derjenigen Bereiche der Halbleiterstruktur 6 ausgebildet, welche auch in nachfolgenden Prozessschritten erhalten bleiben sollen und etwa der Ausbildung von Bauelementen dienen.

In der schematischen Querschnittsansicht in 13 wurde die Halbleiterstruktur 6 aus Polysilizium in den nicht durch die Hartmaskenstruktur 12 geschützten Bereichen entfernt. Somit bleibt die Halbleiterstruktur 6 einerseits als Elektrode innerhalb der Trenches 3 als auch als Feldplatte außerhalb der Trenches 3 im planaren Bereich 10 des Randabschlusses erhalten. In einem Mesagebiet zwischen den Trenches ist die Halbleiterstruktur 6 entfernt, da in diesen Bereichen nachfolgend beispielsweise Sourcegebiete eines Trenchtransistors implantiert werden sollen.

In der Teilfigur im linken oberen Bereich in 13 bleibt lediglich ein als Gateelektrode des planaren MOSFETs dienender Teil der Halbleiterstruktur 6 aus Polysilizium erhalten.

In der in 14 gezeigten schematischen Querschnittsansicht wurde eine Reoxidation freiliegender Bereiche der Halbleiterstruktur 6 sowie der Füllstruktur 13 innerhalb der Trenches 3 zur Bedeckung mit einer Oxidschicht 15 durchgeführt. Die Oxidschicht 15 bedeckt ebenso Seitenwände der als Gateelektrode dienenden Halbleiterstruktur 6 der im linken oberen Bereich in 14 dargestellten Teilfigur des auszubildenden planaren MOSFETs.

In der schematischen Querschnittsansicht in 15 ist ein der 14 nachfolgendes Prozessstadium eines erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen dargestellt. Eine strukturierte weitere Lackschicht 14' dient der Ausbildung von Sourcegebieten im Trenchtransistor als auch von Source- und Draingebieten des in der Teilfigur im linken oberen Bereich dargestellten planaren MOSFETs. Mit Pfeilen gekennzeichnet ist eine Implantationsrichtung zum Einbringen von Dotierstoffen in das Halbleitersubstrat 1. Aufgrund der Hartmaskenstruktur 12 oberhalb der als Gateelektrode dienenden Halbleiterstruktur 6 des im linken oberen Teil des Figurenblattes dargestellten planaren MOSFETs sowie oberhalb der Halbleiterstruktur 6 im mit der Hartmaskenstruktur 12 bedeckten planaren Bereich 10 des Randabschlussgebiets der Trenchtransistorstruktur erfolgt die Implantation nicht durch die Halbleiterstruktur 6 hindurch in das Substrat 1 hinein, sondern endet in der Halbleiterstruktur 6. Somit können Teile der Halbleiterstruktur 6 in den planaren Bereichen 10 über Implantationsschritte mit Dotierstoffen versetzt werden, vgl. etwa die implantierten Bereiche 16 in 15, so dass sich sowohl die Dotierstoffkonzentration und damit die Schichtleitfähigkeit entsprechender Teile der Halbleiterstruktur 6als auch der Leitfähigkeitstyp in Abhängigkeit von den verfügbaren Implantationen einstellen lässt.

16 zeigt eine schematische Aufsicht auf eine erste Ausführungsform einer erfindungsgemäß aus der Halbleiterstruktur 6 hergestellten Diode. Die dargestellten Rechtecke kennzeichnen Gebiete, die über entsprechende Masken ausgebildet wurden. Auf der Feldoxidstruktur 5 ist die Halbleiterstruktur 6 ausgebildet. Die Halbleiterstruktur 6 wird in einem ersten Bereich 17 über eine Maske zur n+-Implantation 19 mit Dotierstoffen vom n-Leitfähigkeitstyp versetzt. Ebenso wird die Halbleiterstruktur 6 in einen zweiten Teilbereich 18 über eine Maske zur p+-Implantation 20 mit Dotierstoffen vom p-Leitfähigkeitstyp versetzt. Der erste Teilbereich 17 und der zweite Teilbereich 18 überlappen in einem Überlappungsbereich 21. Im Überlappungsbereich 21 liegt der pn-Übergang der über den ersten Teilbereich 17 sowie den zweiten Teilbereich 18 ausgebildeten Diode der Halbleiterstruktur 6. Bei der in 16 dargestellten Diode handelt es sich um eine Diode mit geringer Durchbruchsspannung, da sowohl der erste Teilbereich 17 als auch der zweite Teilbereich 18 über die entsprechende n+-Implantation sowie p+-Implantation mit einer hohen Dotierstoffkonzentration versetzt wurden. Außerhalb des Überlappungsbereichs 21 liegen Kontakte 22 jeweils auf dem ersten Teilbereich 17 und dem zweiten Teilbereich 18 der Halbleiterstruktur 6. Der erste Teilbereich 17 sowie der zweite Teilbereich 18 sind über die Kontakte 22 jeweils an eine Metallisierungsschicht 24 angeschlossen. Die Metallisierungsschicht 24 dient der Verschaltung der soeben beschriebenen Diode mit weiteren Schaltungselementen einer integrierten Schaltung.

17 zeigt eine schematische Aufsicht auf eine zweite Ausführungsform einer Diode mit der erfindungsgemäß hergestellten Halbleiterstruktur 6. Hierbei ist die Halbleiterstruktur 6 wie bei der ersten Ausführungsform der Diode auf der Feldoxidstruktur 5 ausgebildet. Der erste Bereich 17 zur Ausbildung der Kathode weist einen ausgesparten Bereich der Halbleiterstruktur 6 auf. Der zweite Teilbereich 18 ist sowohl innerhalb des soeben erwähnten ausgesparten Bereichs als auch in einem mit dem ersten Teilbereich 17 überlappenden Überlappungsbereich 21 ausgebildet. Die Dotierung im ersten Teilbereich 17 sowie im zweiten Teilbereich 18 erfolgt entsprechend zur ersten Ausführungsform über eine Maske zur n+-Implantation 19 als auch über eine Maske zur p+-Implantation 20. Der pn-Übergang liegt innerhalb des Überlappungsbereichs 21. Im Zentrum des als Anode dienenden zweiten Teilbereichs 18 ist der Kontakt 22 (rechter Kontakt) platziert. Ebenso befindet sich ein weiterer Kontakt 22 in einem Randgebiet des ersten Teilbereichs 17 (linker Kontakt). Beide Kontakte werden jeweils über Metallisierungsschichten 24 angeschlossen.

In 18 ist eine Aufsicht auf eine weitere Ausführungsform einer Diode basierend auf einer erfindungsgemäß hergestellten Halbleiterstruktur 6 gezeigt. Übereinstimmend mit den in 16 und 17 dargestellten Dioden der ersten und zweiten Ausführungsform ist die Halbleiterstruktur 6 auf einer Feldoxidstruktur 5 aufgebracht. Im Gegensatz zu den Dioden aus 16 und 17 bilden der erste Teilbereich 17 und der zweite Teilbereich 18 dieser weiteren Ausführungsform keinen Überlappungsbereich aus. Jedoch sind der erste Teilbereich 17 und der zweite Teilbereich 18 durch einen undotierten Bereich 6'' der Halbleiterstruktur 6 voneinander getrennt. Dotierstoffe vom n-Leitfähigkeitstyp werden nach Strukturierung über die Maske zur n+-Implantation 19 in den ersten Teilbereich 17 implantiert. Ebenso werden Dotierstoffe vom p-Leitfähigkeitstyp über die Maske zur p+-Implantation 20 in den zweiten Teilbereich 18 implantiert. Durch Ausräumen des undotierten Bereichs 6'' bei Anlegen einer Sperrspannung zwischen Anode (zweiter Teilbereich 18) sowie Kathode (erster Teilbereich 17) wird zunächst der undotierte Bereich 6'' an freien, intrinsischen Ladungsträgern verarmt. Hierbei fällt über dem undotierten Bereich 6'' eine hohe Sperrspannung ab, so dass die Diode dieser weiteren Ausführungsform eine Diode mit hoher Sperrspannung im Vergleich zu den in 16 und 17gezeigten Dioden ist. Eine Ansteuerung der Diode erfolgt wie schon in den vorhergehenden ersten und zweiten Ausführungsformen beschrieben mit Hilfe der Metallisierungsschichten 24, welche über Kontaktlöcher 22 Anode und Kathode kontaktieren.

In 19 ist eine schematische Aufsicht auf eine Inverterstruktur mit einer erfindungsgemäß hergestellten Halbleiterstruktur als Gateelektrode gezeigt. Der im unteren Teil gezeigte n-Kanal MOSFET 25 der Inverterstruktur weist ein aktives Gebiet 26 auf, oberhalb dessen über eine nicht dargestellte Gateoxidstruktur die Halbleiterstruktur 6 als Gateelektrodenstruktur ausgebildet ist. Angrenzend an die Halbleiterstruktur 6 liegen Source- und Drain des n-Kanal-MOSFETs 25, welche über die Maske zur n+-Implantation 19 entsprechend mit Dotierstoffen vom n-Leitfähigkeitstyp ausgebildet sind. Bei dieser Implantation sind auch Dotierstoffe in den ersten Teilbereich 17 der die Gateelektrodenstruktur des n-Kanal-MOSFETs ausbildenden Halbleiterstruktur 6 eingebracht. Somit ist die Halbleiterstruktur 6 im ersten Teilbereich 17 mit Dotierstoffen vom n-Leitfähigkeitstyp dotiert. Im oberen Teil der Abbildung ist ein p-Kanal MOSFET 27 der Inverterstruktur schematisch skizziert. Oberhalb des dem p-Kanal MOSFETs 27 zugeordneten aktiven Gebiets 26 liegt eine als Gateelektrodenstruktur dienende Halbleiterstruktur 6. Source und Drain des p-Kanal MOSFETs 27 sind über die Maske zur p+-Implantation entsprechend mit Dotierstoffen vom p-Leitfähigkeitstyp versetzt. Bei dieser Implantation wird ebenso der zweite Teilbereich 18 der Halbleiterstruktur 6 mit Dotierstoffen vom p-Leitfähigkeitstyp versetzt, so dass dieser eine vom ersten Teilbereich 17 verschiedene Leitfähigkeit aufweist. Erster Teilbereich 17 und zweiter Teilbereich 18, welche als Gateelektroden des n-Kanal MOSFETs 25 und des p-Kanal MOSFETs 27 wirken, sind über Kontakte 22 sowie die Metallisierungsschicht 24 kurzgeschlossen. Ebenso dienen Kontakte 22 zum Anschluss der Source- sowie Draingebiete des n-Kanal MOSFETs 25 und p-Kanal MOSFETS 27 an Metallisierungsschichten 24 zur Verschaltung der Transistoren zum Inverter.

In 20 ist eine schematische Aufsicht auf einen Widerstand basierend auf einer entsprechend dem erfindungsgemäßen Verfahren hergestellten Halbleiterstruktur 6 dargestellt. Die Halbleiterstruktur 6 aus Polysilizium bildet eine Mäanderstruktur aus und ist undotiert. Die Halbleiterstruktur 6 liegt oberhalb der Feldoxidstruktur 5 und weist eine sehr geringe Schichtleitfähigkeit auf. Zur Kontaktierung des Widerstands dienen Anschlussgebiete an den beiden Enden der Mäanderstruktur, welche über die Maske zur n+-Implantation 19 mit einer hohen Konzentration von Dotierstoffen vom n-Leitfähigkeitstyp zum Erzielen eines möglichst niederohmigen Kontaktwiderstands zu den Kontakten 22 ausgebildet ist. Metallisierungsschichten 24 dienen der Verschaltung des Widerstands mit weiteren Bauelementen einer Schaltung.

In 21 ist eine schematische Ansicht auf eine Ausführungsform eines weiteren Widerstands gezeigt, der ebenso über eine entsprechend dem erfindungsgemäßen Verfahren hergestellte Halbleiterstruktur 6 ausgebildet ist. Im Gegensatz zur Ausführungsform des Widerstands in 20 ist die Halbleiterstruktur 6 dieser Ausführungsform über eine Maske zur n-Implantation 28 mit Dotierstoffen vom n-Leitfähigkeitstyp versetzt und somit weist die Halbleiterstruktur 6 eine höhere Leitfähigkeit auf verglichen mit der in 20 dargestellten undotierten Halbleiterstruktur 6. Zu beachten gilt, dass die Dotierstoffkonzentration der Halbleiterstruktur 6, welche von der Implantation über die Maske 28 herrührt, geringer ist als eine über die Implantation durch die Maske 19 hervorgerufene Konzentration. Somit eignet sich die Halbleiterstruktur 6 dieser Ausführungsform zur Ausbildung von Widerständen mittlerer Schichtleitfähigkeit, die auch aus als Mittelohm-Poly bezeichnet werden.

1
Halbleitersubstrat
2
Halbleitersubstrat-Oberfläche
3
Trench
4
Gateoxidstruktur
5
Feldoxidstruktur
6
Halbleiterstruktur
6'
mit Phosphor dotierte Bereiche der Halbleiter
struktur
6''
undotierter Bereich der Halbleiterstruktur
7
erste Hilfsstruktur
8
zweite Hilfsstruktur
9
Hilfsstruktur
10
planarer Bereich
11
Abdeckungsstruktur
12
Hartmaskenstruktur
13
Füllstruktur
14
Lackschicht
14'
weitere Lackschicht
15
Oxidschicht
16
implantierte Bereiche
17
erster Teilbereich
18
zweiter Teilbereich
19
Maske zur n+-Implantation
20
Maske zur p+-Implantation
21
Überlappungsbereich
22
Kontakte
23
Wannenzone
24
Metallisierungsschicht
25
n-Kanal-MOSFET der Inverterstruktur
26
aktives Gebiet
27
p-Kanal-MOSFET der Inverterstruktur
28
Maske zur n-Implantation


Anspruch[de]
Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen mit den Schritten:

– Bereitstellen eines Halbleitersubstrats (1) mit darin ausgebildeten Trenches (3), die an eine Halbleitersubstrat-Oberfläche (2) reichen.

– Erzeugen einer die Halbleitersubstrat-Oberfläche (2), Seitenwände und Bodenbereiche innerhalb der Trenches (3) bedeckenden Halbleiterstruktur (5);

– Erzeugen einer als Dotierstoffquelle dienenden und die Halbleiterstruktur (6) bedeckenden Hilfsstruktur (9);

– Entfernen von Teilen der oberhalb der Halbleitersubstrat-Oberfläche (2) ausgebildeten Hilfsstruktur (9);

– Erzeugen einer Abdeckungsstruktur (11) auf freiliegenden Bereichen der Halbleiterstruktur (6) und der Hilfsstruktur (9);

– Thermisch verursachtes Einbringen von Dotierstoffen aus der Hilfsstruktur (9) in die innerhalb der Trenches (3) ausgebildeten Teile der Halbleiterstruktur (6);

– Entfernen der Abdeckungsstruktur (11) und der Hilfsstruktur (9) und Erzeugen einer die Halbleiterstruktur (6) bedeckenden Hartmaskenstruktur (12);

– Erzeugen einer die Trenches (3) auffüllenden Füllstruktur (13);

– Erzeugen einer Lackschicht (14) auf einer freiliegenden Oberfläche und Öffnen von Teilen der Lackschicht (14) zur Strukturierung der Halbleiterstruktur (6);

– Strukturieren der Halbleiterstruktur (6);

– Einbringen von Dotierstoffen von einem ersten Leitfähigkeitstyp in erste Teilbereiche der Halbleiterstruktur sowie von Dotierstoffen von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp in zweite Teilbereiche der Halbleiterstruktur über eine freiliegende Oberfläche.
Verfahren nach Anspruch 1,

dadurch gekennzeichnet, dass

– die Halbleiterstruktur (6) aus undotiertem Polysilizium ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche,

dadurch gekennzeichnet, dass

– Dotierstoffe vom ersten Leitfähigkeitstyp mit einem oder mehreren Dotierstoff-Implantationsschritten wenigstens in die ersten Teilbereiche (17) der Halbleiterstruktur (6) eingebracht werden, wobei die Dotierstoff-Implantationsschritte zur Ausbildung von Wannenzonen vom ersten Leitfähigkeitstyp in einem aktiven Gebiet des Halbleitersubstrats (1) vorgesehen sind; und

– Dotierstoffe vom zweiten Leitfähigkeitstyp mit einem oder mehreren weiteren Dotierstoff-Implantationsschritten wenigstens in die zweiten Teilbereiche (18) der Halbleiterstruktur (6) eingebracht werden, wobei die weiteren Dotierstoff-Implantationsschritte die zur Ausbildung von Wannenzonen vom zweiten Leitfähigkeitstyp in einem aktiven Gebiet des Halbleitersubstrats (1) vorgesehen sind;
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass Teile der ersten Teilbereiche (17) mit Teilen der zweiten Teilbereiche (18) überlappend ausgebildet werden. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass aneinander angrenzende und/oder sich gegenseitig überlappende erste und zweite Teilbereiche (17, 18) zur Ausbildung von Dioden vorgesehen sind. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, ein erster Teilbereich (17) und ein zweiter Teilbereich (18) der Halbleiterstruktur (6), die durch einen dazwischen liegenden undotierten Bereich der Halbleiterstruktur (6) voneinander entfernt sind, zur Ausbildung von Dioden mit einer Durchbruchsspannung größer als 10V vorgesehen sind. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass innerhalb der ersten und/oder zweiten Teilbereiche (17, 18) Gebiete mit unterschiedlicher Dotierstoffkonzentration zur Ausbildung von Widerständen mit unterschiedlicher Schichtleitfähigkeit und/oder Dioden mit unterschiedlicher Durchbruchspannung ausgebildet werden. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Hilfsstruktur (9) mehrere übereinander angeordnete Hilfsstrukturen (7, 8) aufweist. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass zur Ausbildung der Hilfsstruktur (9) zunächst eine ein undotiertes Oxid des Siliziums aufweisende erste Hilfsstruktur (7) und darauf eine ein Gemisch aus einem Oxid des Siliziums und einem Oxid eines Dotierstoffelements aufweisende zweite Hilfsstruktur (8) ausgebildet werden. Verfahren nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass die zweite Hilfsstruktur (8) im Temperaturbereich von 300°C bis 950°C erzeugt wird.






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