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Dokumentenidentifikation DE102006048390A1 31.05.2007
Titel Taktschaltung für Halbleiterspeicher
Anmelder Qimonda AG, 81739 München, DE
Erfinder Oh, Jong-Hoon, Chapel Hill, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 12.10.2006
DE-Aktenzeichen 102006048390
Offenlegungstag 31.05.2007
Veröffentlichungstag im Patentblatt 31.05.2007
IPC-Hauptklasse G11C 7/22(2006.01)A, F, I, 20070221, B, H, DE
Zusammenfassung Eine Schaltung und ein Verfahren zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Eingangstaktsignal, um sicherzustellen, dass die Lesezugriffszeit die Taktzykluszeit nicht überschreitet. Eine einer Mehrzahl von Verzögerungsmengen wird abhängig von der Frequenz des Taktsignals ausgewählt, um dem Eingangstaktsignal auferlegt zu werden.

Beschreibung[de]
Hintergrund der Erfindung

Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen und insbesondere auf eine Taktschaltung für Halbleiterspeichervorrichtungen.

1 zeigt eine exemplarische Speicherschnittstelle in einer Synchron-Dynamik-Direktzugriffsspeicher-Vorrichtung (SDRAM-Vorrichtung; SDRAM = synchronous dynamic random access memory) mit niedriger Leistung. Ein Datenbus (DQ-Bus) 10 ist schnittstellenmäßig zwischen einen LP-DDR-Speicherchip 20 und eine Steuerung 30 geschaltet. Die Steuerung 30 erzeugt ein Speichertakt-(MemCLK-)Signal, das mit dem CLK-Eingang des Speicherchips 20 verbunden ist. In Halbleitervorrichtungen mit niedriger Leistung, wie z. B. Niedrigleistungs-Einzeldatenraten-SDRAM-Vorrichtungen (LP-SDR-SDRAM-Vorrichtungen; LP-SDR = low power single data rate) oder Niedrigleistungs-Doppeldatenraten-SDRAM-Vorrichtungen (LP-DDR-SDRAM-Vorrichtungen; LP-DDR = low power double data rate), wird der Lesezugriff zum Laden gültiger Daten auf den Datenbus 10 durch Taktflanken des MemCLK-Signals ausgelöst.

Bezug nehmend auf die 2(A) und 2(B) liegt eine Lesezugriffszeit (tAC) vor, die aus einem intrinsischen Verzögerungspfad resultiert, wie in Bezug auf das Haupttaktsignal (CLK) gezeigt ist. Es ist sehr schwierig, tAC wesentlich zu verbessern. Die Steuerung 30 kann den Datenstrom abtasten und resynchronisieren, wenn tAC ausreichend kurz ist, um so eine ausreichende Einstellzeit zu erlauben. Da jedoch Taktsignalfrequenzen mit sich verbessernden Halbleitertechnologien immer schneller werden, wird die Taktzykluszeit (tCK) so klein, dass tAC tCK überschreiten könnte.

Im Gegensatz dazu verwenden handelsübliche DDR-SDRAMs für Anwendungen, die nicht leistungsempfindlich sind, Verzögerungsregelschleifen-Schaltungen (DLL-Schaltungen; DLL = delay lock loop) zum Ausrichten eines Datenbus-(DQ-) Zugriffs mit einer Taktflanke. Wie in 3 gezeigt ist, ist ein DQ-Umschalten mit Taktflanken ausgerichtet, so dass sich tAC 0 ns annähert, was „flankenausgerichtet" genannt wird. Wieder ist dies möglich, da eine chipinterne DLL-Schaltung frühe Taktzyklen erzeugt, die die Datenausgabe mit Taktflanken ausrichten. Eine DLL-Schaltung könnte selbst dann einige Milliampere (mA) verbrauchen, wenn die Host-Vorrichtung in einem Standby-Modus ist, wenn der Takt läuft. Eine DLL-Schaltung wird in Halbleitervorrichtungen für Niedrigleistungsanwendungen selten eingesetzt, da der DLL-Leistungsverbrauch selbst in einem Standby-Modus die Batterie des Systems schnell entleeren kann.

Die vorliegende Erfindung stellt eine Schaltungstechnik zur Erzeugung eines verzögerten Taktsignals zum Treiben einer Leseausgabe bereit, wodurch sichergestellt wird, dass die Lesezugriffszeit tAC die Taktzykluszeit tCK nicht überschreitet.

Zusammenfassung der Erfindung

Eine Schaltung und ein Verfahren zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Eingangstaktsignal, um sicherzustellen, dass die Lesezugriffszeit die Taktzykluszeit nicht überschreitet. Bei der Erzeugung des Lesetaktsignals wird abhängig von der Frequenz des Eingangstaktsignals eine einer Mehrzahl von Verzögerungsmengen ausgewählt, um dem Eingangstaktsignal auferlegt zu werden. So kann eine Kompensation für Situationen durchgeführt werden, in denen die Frequenz des Eingangstaktsignals ausreichend hoch ist, derart, dass die Lesezugriffszeit ohne Kompensation die Taktzykluszeit überschreiten würde.

Kurze Beschreibung der Zeichnungen

1 ist ein Blockdiagramm einer Speicherschnittstelle des Stands der Technik für eine Niedrigleistungs-Rechenanwendung.

2(A) und 2(B) sind Zeitdiagramme, die Takt- und Datenbussigna len in der in 1 gezeigten Speicherschnittstelle des Stands der Technik zugeordnet sind.

3 ist ein Zeitdiagramm, das eine Flankenausrichtung von Takt- und Datenbussignalen zeigt, die in nicht-mobilen Rechenanwendungen mit einer Verzögerungsregelschleife (DLL) erzielbar ist.

4 ist ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung.

5 zeigt exemplarische Zustandszuteilungen für ein Modussteuerungsregister gemäß der vorliegenden Erfindung.

6 ist ein Diagramm von Takt-, Lesetakt- und Datenbussignalen, deren Zeitgebung durch das in 4 gezeigte Ausführungsbeispiel erzielt wird.

7 ist eine Tabelle, die exemplarische Zeitdauern für Abschnitte der in 6 gezeigten Signale auflistet.

8 ist ein Diagramm, das Verläufe für Beziehungen einer Zeitverzögerung gegenüber einer Temperatur, die dem Ausführungsbeispiel aus 4 zugeordnet sind, zeigt.

9 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels der vorliegenden Erfindung.

10 ist ein Diagramm von Takt-, Lesetakt- und Datenbussignalen, deren Zeitgebung durch das in 9 gezeigte Ausführungsbeispiel erreicht wird.

11 ist eine Tabelle, die exemplarische Zeitdauern für Abschnitte der in 10 gezeigten Signale auflistet.

12 ist ein Diagramm, das Verläufe für Beziehungen einer Zeitverzögerung gegenüber einer Temperatur, die dem Ausführungsbeispiel aus 9 zugeordnet sind, zeigt.

13 ist ein Diagramm einer Verzögerungsschaltung, die bei den Ausführungsbeispielen der vorliegenden Erfindung nützlich ist.

14 ist ein Flussdiagramm, das das Verfahren gemäß den Ausführungsbeispielen der 4 und 9 darstellt.

Detaillierte Beschreibung

Bezug nehmend auf 4 ist eine Steuerschaltung bei einem Bezugszeichen 100 gezeigt. Die Steuerschaltung 100 ist angeordnet, um als Eingabe das so genannte Haupttaktsignal (CKL) zu empfangen, das durch einen Steuerungschip (1) geliefert wird, und um ein Lesetaktsignal (RD_Clk) zu erzeugen, das eine verzögerte Version von CLK um eine Menge (0 oder ungleich 0), die von der Menge einer Verzögerung abhängt, die benötigt wird, um sicherzustellen, dass eine Lesezugriffszeit tAC die Zeitdauer eines Zyklus von CLK (z. B. CLK-Periode), tCK, nicht überschreitet, ist. So kann, selbst wenn Taktfrequenzen mit verbesserten Halbleitertechnologien ansteigen, die ansteigende Flanke des eingehenden Taktsignals so verzögert werden, dass tAC ausreichend kurz behalten wird, um tCK nicht zu überschreiten. Wie für durchschnittliche Fachleute auf dem Gebiet bekannt ist, wird das Lesetaktsignal erzeugt, wenn ein Lesezugriffsbefehl an die Speichervorrichtung vorliegt.

Die Steuerschaltung 100 weist eine Verzögerungspfadschaltung 110 (eine erste Verzögerungsschaltung) auf, die CLK um jede einer Mehrzahl von Verzögerungsmengen verzögert, um eine Mehrzahl verzögerter Signale zu erzeugen. Jedes verzögerte Signal wird durch ein Verzögern von CLK um eine entsprechende unterschiedliche Menge (0 oder ungleich 0) erzeugt. Wie in 4 gezeigt ist, ist z. B. eine Verzögerungsmenge 0 und wird deshalb als die Umgehungssignalausgabe bezeichnet, eine weist eine 3-ns-Verzögerung auf, eine weist eine 2-ns-Verzögerung auf und eine weist eine 1-ns-Verzögerung auf. Zusätzlich weist die Steuerschaltung 100 eine PVT-kompensierte Verzögerungsschaltung 120 (eine zweite Verzögerungsschaltung) auf, die einen intrinsischen Verzögerungspfad &tgr;FIX auferlegt, der entworfen ist, um eine konstante oder im Wesentlichen konstante Verzögerung über Spannungs-, Temperatur- und Prozess-Variationen (PVT-Variationen; PVT = voltage, temperature and process) zu erzeugen. Ein Modusregister 130 speichert Werte, die die benötigte Verzögerung an CLK, um RD_Clk zu erzeugen, bestimmen.

Ein Decodierer 140 ist mit dem Modusregister 130, mit einem Multiplexer (MUX) 150 und mit einem MUX 160 verbunden. Eingänge des Decodierers 140 sind mit dem Modusregister 130 verbunden, um zu bestimmen, welches der Mehrzahl von verzögerten Signalen, die durch die Verzögerungspfadschaltung 110 ausgegeben werden, der MUX 150 zur Ausgabe an den MUX 160 auswählt. Das RD_Clk-Signal ist mit dem PVT-kompensierten Verzögerungsblock 120 über ein UND-Gatter 162 gekoppelt, das durch die Ausgabe des MUX 160 gattermäßig gesteuert wird. Der MUX 160 arbeitet als ein Latenzgatter, bei dem, wenn der programmierte Zustand des Registers 130 der Vorgabezustand 00 ist, der interne Verzögerungspfad (&tgr;DLY) umgangen wird und ein Latenzwert (CL) verwendet wird, um die Datenausgabe zu treiben, wobei so die Verzögerung von der ansteigenden Flanke des CLK-Signals bei dem gegenwärtigen Zyklus initiiert wird, um das RD_Clk-Signal zu erzeugen. Andererseits wird, wenn der programmierte Zustand des Registers ein beliebiger anderer Wert als der Vorgabezustand 00 ist, eine Latenz weniger 1 (CL – 1) verwendet, um eine Verzögerung von der ansteigenden Flanke des CLK-Signals bei dem vorherigen Taktzyklus zu initiieren, um das RD_Clk-Signal zu erzeugen.

Ein chipinterner Temperatursensor (OCTS; OCTS = on-chip temperature sensor) 170 erfasst die Temperatur der Speichervorrichtung und erzeugt ein Temperatureinstellsignal an die Verzögerungspfadschaltungen 110 und 120, um Temperaturvariationen der Vorrichtung einzustellen. Zusätzlich liegt eine Sicherung 172, die der Verzögerungsschaltung 110 zugeordnet ist, und eine Sicherung 174, die der Verzögerungsschaltung 120 zugeordnet ist, vor. Diese Sicherungen können verwendet werden, um die Verzögerungsmengen (um Vdelay) dieser Schaltungen für Prozessvariationen zu trimmen.

Die Steuerung 30 (1) programmiert das Modusregister 130 gemäß dem Wert von tCK, d. h. der Frequenz des CLK-Signals. Wie in 5 gezeigt ist, ist das Register 130 mit einem Bitmuster programmiert, das einen einer Mehrzahl von Zuständen darstellt. Ein Zustand des Register 130 ist einer entsprechenden Frequenz des CLK-Signals zugewiesen. Das Bitmuster oder der Zustand „00" z. B., das/der einem Vorgabewert entspricht, wird in das Register 130 geschrieben, wenn tCK ausreichend lang (z. B. 5 ns oder länger) ist, derart, dass keine Verzögerungskompensation benötigt wird, da die Frequenz des CLK-Signals relativ niedrig ist. Wenn tCK kürzer ist (die Taktfrequenz höher ist), werden Einstellungen durch Inkremente abhängig von der Zeitdauer von tCK durchgeführt. Ein Zustand „01" des Register 130 z. B. entspricht einer tCK von 4 ns, ein Zustand „10" entspricht einer tCK von 3,5 ns und ein Zustand „11" entspricht einer tCK von 3 ns. Die Verzögerung, die durch die Verzögerungspfadschaltung 110 an das CLK-Signal angelegt wird, ist durch den programmierten Zustand des Modusregisters 130 auswählbar, um die Verzögerung an dem CLK-Signal auszuwählen, die benötigt wird, um RD_Clk zu erzeugen. Das RD_Clk-Signal wird aus der Schaltung 100 an einen chipexternen Treiber 190 ausgegeben, der wiederum das Signal in Verbindung mit Lesedaten von dem DQ-Bus zur Ausgabe auf einem DQ 192 nutzt.

Bezug nehmend auf die 6 und 7 wird die Steuerschaltung 100 in Verbindung mit exemplarischen Werten für tAC und tCK detaillierter beschrieben. Bei dem in den 6 und 7 gezeigten Beispiel beträgt der intrinsische Verzögerungspfad 4 ns und ist unabhängig von tCK, Spannung und Temperatur konstant. Prozessvariationen können durch ein Testen der Verzögerung während oder nach der Herstellung und ein Trimmen durch eine Sicherungsauswahl, falls nötig, berücksichtigt werden.

Das zugrunde liegende Prinzip in Bezug auf die Verzögerungskompensation ist durch folgenden Ausdruck dargestellt: tAC = &tgr;DLY + &tgr;FIX – tCK

Fall 1: wenn tCK 5 ns beträgt, ist die ausgewählte interne Verzögerung &tgr;DLY 0, derart, dass tAC 4 ns beträgt (was kleiner ist als tCK von 5 ns).

Falls 2: wenn tCK 4 ns beträgt, ist die ausgewählte interne Verzögerung &tgr;DLY 3 ns, derart, dass tAC 3 ns beträgt (was kleiner ist als tCK von 4 ns).

Fall 3: wenn tCK 3, 5 ns beträgt, ist &tgr;DLY 2 ns, derart, dass tAC 2,5 ns beträgt (was kleiner ist als tCK von 3,5 ns).

Fall 4: wenn tCK 3 ns beträgt, ist &tgr;DLY 1 ns, derart, dass tAC 2 ns beträgt (was kleiner ist als tCK von 3 ns).

Wie in 6 angezeigt ist, wird in dem Fall 1 die Taktflanke für den gegenwärtigen Taktzyklus für den Ausgangspunkt der auferlegten Verzögerung verwendet. In den Fällen 2 bis 4 wird die ansteigende Taktflanke von dem vorherigen Taktzyklus verwendet, um die Verzögerungskompensation zu starten. Gemäß der in 7 gezeigten Tabelle wird ein Wert für &tgr;DLY ausgewählt, um zu bewirken, dass das Ergebnis von (&tgr;DLY + &tgr;FIX – tCK) tCK überschreitet, jedoch nicht 2tCK überschreitet.

8 stellt die Beziehung zwischen Vdelay und einer Temperatur, die Beziehung zwischen &tgr;DLY und einer Temperatur dar. Wie in dieser Figur gezeigt ist, steigt Vdelay mit ansteigender Temperatur an, während &tgr;DLY mit ansteigender Temperatur relativ konstant ist.

9 stellt ein weiters Ausführungsbeispiel der vorliegenden Erfindung dar, das eine Variation des in 4 gezeigten Ausführungsbeispiels ist. Das Ausführungsbeispiel beinhaltet nur einen einzelnen gesteuerten Verzögerungspfad, die Verzögerungspfadschaltung 110, der die variable interne Verzögerung &tgr;DLYv erzeugt. Die Verzögerungspfadschaltung 110 wird über PVT eingestellt, um Zeitgebungsvariationen an dem intrinsischen Verzögerungspfad &tgr;VAR zu kompensieren. Die Verzögerungspfadschaltung 110 ist für Prozessvariationen (Vdelay1) durch eine Sicherung 172 trimmbar, während der intrinsische Verzögerungspfad &tgr;VAR für PVT-Variationen nicht getrimmt ist. Die Verzögerungspfadschaltung 110 kann eine aggressivere Verzögerungseinstellung über Prozess, Spannung und Temperatur durchführen, so dass dieselbe Zeitgebungsvariationen an dem intrinsischen Verzögerungspfad &tgr;VAR kompensiert.

Wie die in 4 gezeigte Steuerschaltung weist die Steuerschaltung 100' eine Verzögerungspfadschaltung 110, ein Modusregister 130, einen Decodierer 140, einen MUX 150, einen MUX 160 und ein UND-Gatter 162 auf. Zusätzlich weist die Steuerschaltung 100' einen Puffer 165 auf, der es erlaubt, dass das Signal eine ausreichende Stärke erhält, um die nachfolgende Stufe von Schaltungen zu treiben, und macht den Spannungspegel des Signal in den nachfolgenden Schaltungen verwendbar. Der intrinsische Verzögerungspfad &tgr;VAR wird nicht gesteuert, sondern ist die Dauer der Zeitverzögerung, die er dem RD_Clk-Signal auferlegt, bestimmt durch Testen und Experimentieren, so dass die geeignete Menge einer variablen Verzögerung durch die Verzögerungsschaltung 110 auferlegt werden kann, um unterschiedliche Frequenzen des CLK-Signals zu berücksichtigen.

Bezug nehmend auf die 10 bis 12 und weiter unter Bezugnahme auf 9 programmiert eine Steuerung das Modusregister 130, um die geeigneten Werte für &tgr;DLYv auszuwählen, um die resultierende tAC einzustellen. In der in 11 gezeigten Tabelle z. B. gibt es für jeden Wert von tCK ein entsprechendes Paar von Werten für sowohl &tgr;DLYv als auch &tgr;VAR, wobei einer der Werte in dem Paar abhängig davon ausgewählt wird, ob die Temperatur der Speichervorrichtung relativ „heiß" oder relativ „kalt" ist. Eine „heiße" Bedingung könnte eine Temperatur über einer Schwelle sein und eine „kalte" Bedingung könnte eine Temperatur unter einer Schwelle sein. Wenn z. B. tCk 5 ns beträgt (eine relativ langsame Taktfrequenz), ist &tgr;DLYv unabhängig von den Temperaturbedingungen des Speicherchips 0. Durch Tests und Messungen, die während oder nach der Herstellung durchgeführt werden, könnte z. B. bestimmt werden, dass &tgr;VAR 4 ns für heiße Bedingungen und 2 ns für kalte Bedingungen beträgt. Die entsprechende tAC beträgt 4 ns, wenn der Speicherchip heiß ist, und 2 ns, wenn der Speicherchip kalt ist, und in beiden Fällen ist tAC kleiner als tCK, ohne den Bedarf, eine weitere Verzögerung durch die Verzögerungspfadschaltung 110 aufzuerlegen. Die Werte für &tgr;DLYv und &tgr;VAR für die anderen Fälle von tCK sind in der Tabelle in 11 gezeigt. Die Steuerung 30 programmiert das Modusregister 130 der Taktfrequenz wie in 5. Die Verzögerungsschaltung 110 bestimmt den geeigneten des heißen oder kalten Werts für &tgr;DLYv mittels Informationen, die durch den OCTS 170 geliefert werden. Vdelay1 wird verwendet, um die durch die Verzögerungsschaltung 110 auferlegte Verzögerung abzustimmen, um Temperatur- und Prozessvariationen zu berücksichtigen. Wie in 12 gezeigt ist, nimmt Vdelay1 mit ansteigender Temperatur zu, während &tgr;DLYv mit ansteigender Temperatur sinkt.

Der Vorteil des in 9 gezeigten Ausführungsbeispiels besteht darin, dass nur eine Schaltung oder ein Block vorliegt, die/der zur Berücksichtigung von Prozessvariationen getrimmt werden muss. Folglich erfordert das in 4 gezeigte Ausführungsbeispiel zwei Sicherungen zum Trimmen, während das in 9 gezeigte Ausführungsbeispiel nur eine einzelne Sicherung benötigt.

Unter Bezugnahme auf 13 könnten in den hierin beschriebenen Ausführungsbeispielen die Verzögerungspfadschaltungen 110 und 120 durch eine Kette von Gatterinvertierern implementiert sein. Die Verzögerungspfadschaltung 110 könnte z. B. eine Kette von Invertierern 112 aufweisen, wobei Punkte in der Kette für eine Ausgabe abhängig von der erwünschten Menge einer Verzögerung und der erwünschten Abstufung zwischen verzögerten Ausgangssignalen abgegriffen werden. Alternativ könnten die Verzögerungspfadschaltungen durch Widerstand-Kondensator-(R-C-)Verzögerungsschaltungen implementiert sein, bei denen der Widerstandswert und/oder die Kapazität ausgewählt werden können, um die Menge einer Verzögerung einzustellen, die die Schaltung erzeugt.

14 stellt ein Flussdiagramm dar, das die Operationen darstellt, die bei den oben beschriebenen Ausführungsbeispielen durchgeführt werden. Es wird auch Bezug auf die 4 und 9 genommen. Ein Schritt 200 stellt ein Programmieren des Modusregisters mit einem Bitmuster, abhängig von der Frequenz (und so dem Wert von tCK) des Taktsignals, das an die Speichervorrichtung geliefert wird, dar. Als Nächstes liefert bei einem Schritt 210 der Decodierer 140 basierend auf dem programmierten Zustand des Modusregisters 130 ein Auswahlsignal an den MUX 150, um das entsprechende der Mehrzahl verzögerter Taktsignale, die durch die Verzögerungspfadschaltung 110 erzeugt werden, auszuwählen. Als Nächstes wird bei einem Schritt 220 eine feste Verzögerung durch die PVT-kompensierte Verzögerungsschaltung 120 auf das Taktsignal auferlegt, um das Lesetaktsignal zu erzeugen. In dem Fall des Ausführungsbeispiels aus 9 wird die feste Verzögerung nicht für Prozessbedingungen eingestellt, sondern resultiert vielmehr aus der intrinsischen Verzögerung des Schaltungsaufbaus. Bei einem Schritt 230 wird das Lesetaktsignal dann an den CET zur Verwendung beim Lesen von Daten von dem Datenbus ausgegeben. Die Temperaturbedingungen des Speicherchips könnten durch den chipinternen Sensor 170 bei einem Schritt 240 überwacht werden, um Temperaturkompensationseinstellungen bei einem Schritt 250 zu erzeugen, die an die variable Verzögerung und die feste Verzögerung angelegt werden, die an die Taktsignale bei den Schritten 210 bzw. 220 angelegt werden. Zusätzlich könnten basierend auf einem Testen, das während und/oder nach einer Herstellung der Halbleiterspeichervorrichtung durchgeführt wird, bei einem Schritt 260 Werte zum Trimmen der Verzögerungsmengen, die bei den Schritten 210 (und 220) auferlegt werden, unter Verwendung von Sicherungsoptionstechniken zum Einstellen von Prozessvariationen angewendet werden.

Die Vorteile der Schaltung und des Verfahrens, die hierin beschrieben sind, sind zahlreich. Der zur Implementierung dieser Techniken erforderliche Schaltungsaufbau ist relativ einfach und erfordert deshalb wenig Fläche auf einem Chip. Zusätzlich verbraucht der Schaltungsaufbau im Gegensatz zu einer DLL eine minimale Leistungsmenge. Deshalb ist dies ein Lösung, die ohne Weiteres in Niedrigleistungs-Halbleitervorrichtungen eingesetzt werden kann. Zusätzlich können diese Techniken Anpassungen für Erhöhungen bei der Frequenz des Taktsignals, das in der Host-Vorrichtung erzeugt wird, durchführen, wenn Verbesserungen an Halbleiterherstellungs- und Rechensystemtechnologien gemacht werden.

Das System und die Verfahren, die hierin beschrieben sind, könnten in anderen spezifischen Formen ausgeführt sein, ohne von der Wesensart oder wesentlichen Charakteristika derselben abzuweichen. Die vorstehenden Ausführungsbeispiele sollen deshalb in allen Belangen als darstellend betrachtet werden und sind nicht einschränkend gemeint.


Anspruch[de]
Ein Verfahren zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Taktsignal, das an die Speichervorrichtung geliefert wird, wobei das Verfahren ein Verzögern des Taktsignals um eine Verzögerungsmenge, die von einer Frequenz des Taktsignals abhängt, aufweist, um so sicherzustellen, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals. Das Verfahren gemäß Anspruch 1, das ferner ein Einstellen der Verzögerungsmenge basierend auf Prozess-, Temperatur- und Spannungsbedingungen der Halbleiterspeichervorrichtung aufweist. Das Verfahren gemäß Anspruch 1, das ferner ein Programmieren der Speichervorrichtung mit Daten, die die Verzögerungsmenge basierend auf der Frequenz des Taktsignals aus einer Mehrzahl möglicher Verzögerungsmengen auswählen, aufweist. Das Verfahren gemäß Anspruch 3, bei dem das Verzögern ein Verzögern des Taktsignals um die Verzögerungsmenge, die einen ersten Abschnitt und einen zweiten Abschnitt aufweist, aufweist, wobei der erste Abschnitt abhängig von der Frequenz des Taktsignals ein auswählbarer Wert zwischen einem Null-Wert und einem Wert ungleich Null ist und der zweite Abschnitt ein Wert ist, der unabhängig von der Frequenz des Taktsignals ist, und der im Wesentlichen über Variationen an Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist. Das Verfahren gemäß Anspruch 4, bei dem, wenn die Frequenz des Taktsignals relativ niedrig ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals größer ist als der zweite Abschnitt der Verzögerungsmenge, der erste Abschnitt der Verzögerungsmenge als Null ausgewählt wird und das Verzögern ein Verzögern des Taktsignals um die Verzögerungsmenge in Bezug auf eine Flanke bei einem gegenwärtigen Zyklus des Taktsignals aufweist. Das Verfahren gemäß Anspruch 4, bei dem, wenn die Frequenz des Taktsignals derart ist, dass die Zeitdauer eines Zyklus des Taktsignals kleiner oder gleich dem zweiten Abschnitt der Verzögerungsmenge ist, der erste Abschnitt der Verzögerungsmenge als ein Wert ungleich Null ausgewählt wird und das Verzögern ein Verzögern des Taktsignals um die Verzögerungsmenge in Bezug auf eine Flanke bei einem vorherigen Zyklus des Taktsignals aufweist. Das Verfahren gemäß Anspruch 4, das ferner ein Überwachen der Temperatur der Halbleiterspeichervorrichtung; und ein Auswählen eines Werts für den ersten Abschnitt der Verzögerungsmenge, der ferner auf der Temperatur der Halbleiterspeichervorrichtung basiert, aufweist. Das Verfahren gemäß Anspruch 4, das ferner ein Trimmen des ersten Abschnitts der Verzögerungsmenge, um Prozessvariationen der Halbleitervorrichtung zu berücksichtigen, aufweist. Das Verfahren gemäß Anspruch 8, bei dem das Trimmen ein Durchbrennen einer Sicherung, die auf der Halbleiterspeichervorrichtung zugeordnet ist, aufweist. Eine Schaltung zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Taktsignal, das an die Speichervorrichtung geliefert wird, wobei die Schaltung folgende Merkmale aufweist:

a. eine erste Verzögerungsschaltung, die als Eingabe das Taktsignal empfängt und eine Mehrzahl von Ausgaben erzeugt, die das Taktsignal, das um eine entsprechende Null-Verzögerungsmenge oder Verzögerungsmenge ungleich Null verzögert ist, aufweisen; und

b. einen Multiplexer, der abhängig von einer Frequenz des Taktsignals eine der Mehrzahl von Ausgaben der ersten Verzögerungsschaltung auswählt, um das Lesetaktsignal zu erzeugen, derart, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals.
Die Schaltung gemäß Anspruch 10, die ferner ein Register aufweist, das ein Bitmuster speichert, das einen einer Mehrzahl von Zuständen darstellt, wobei jeder Zustand einer entsprechenden Frequenz des Taktsignals zugewiesen ist, wobei ein Zustand des Registers mit einem Wert programmiert ist, der der Frequenz des Taktsignals entspricht; und einen Decodierer, der mit dem Register verbunden ist, der ein Auswahlsignal an den Multiplexer ausgibt, um eine der Mehrzahl von Ausgaben basierend auf dem Zustand des Registers auszuwählen. Die Schaltung gemäß Anspruch 11, die ferner eine zweite Verzögerungsschaltung aufweist, die mit einem Ausgang des Multiplexers gekoppelt ist, wobei die zweite Verzögerungsschaltung die Signalausgabe des Multiplexers um eine weitere Verzögerungsmenge verzögert, die unabhängig von der Frequenz des Taktsignals ist und im Wesentlichen über Variationen bei Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist. Die Schaltung gemäß Anspruch 12, bei der das Register mit einem Wert programmiert ist, der einer Frequenz des Taktsignals entspricht, derart, dass die Zeitdauer eines Zyklus des Taktsignals größer ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer eine der Mehrzahl von Ausgaben des Multiplexers auswählt, die dem Taktsignal, das um eine Null-Verzögerungsmenge verzögert ist, entspricht. Die Schaltung gemäß Anspruch 12, bei der das Register auf einen Wert programmiert ist, der einer Frequenz des Taktsignals entspricht, die relativ hoch ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals kleiner ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer eine der Mehrzahl von Ausgaben des Multiplexers auswählt, die dem Taktsignal, das um eine Verzögerungsmenge ungleich Null verzögert ist, entspricht. Eine Schaltung zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Taktsignal, das an die Speichervorrichtung geliefert wird, wobei die Schaltung folgende Merkmale aufweist

a. eine erste Verzögerungseinrichtung zum Verzögern des Taktsignals um eine Mehrzahl von Verzögerungsmengen, um eine Mehrzahl verzögerter Signale zu erzeugen; und

b. eine Multiplexeinrichtung, die mit der ersten Verzögerungseinrichtung gekoppelt ist, zum Auswählen eines der Mehrzahl verzögerter Signale abhängig von einer Frequenz des Taktsignals, um das Lesetaktsignal zu erzeugen, derart, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals.
Die Schaltung gemäß Anspruch 15, die ferner eine zweite Verzögerungseinrichtung aufweist, die mit einem Ausgang der Multiplexeinrichtung gekoppelt ist, wobei die zweite Verzögerungseinrichtung die Signalausgabe der Multiplexeinrichtung um eine weitere Verzögerungsmenge verzögert, die unabhängig von der Frequenz des Taktsignals ist und im Wesentlichen über Variationen bei Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist. Die Schaltung gemäß Anspruch 15, die ferner eine Einrichtung zum Speichern eines Bitmusters, das einen einer Mehrzahl von Zuständen darstellt, aufweist, wobei jeder Zustand einer entsprechenden Frequenz des Taktsignals zugeteilt ist; und eine Decodiereinrichtung, die mit der Einrichtung zum Speichern verbunden ist, zum Ausgeben eines Auswahlsignals an die Multiplexeinrichtung, um eine der Mehrzahl von Ausgaben der ersten Verzögerungseinrichtung basierend auf dem Zustand des Registers auszuwählen. Die Schaltung gemäß Anspruch 15, die ferner eine Trimmeinrichtung zum Einstellen der Verzögerung, die durch die erste Verzögerungseinrichtung erzeugt wird, aufweist, um Prozessvariationen zu berücksichtigen. Eine Halbleiterspeichervorrichtung, die folgende Merkmale aufweist:

a. einen Takteingang, der ein Taktsignal empfängt;

b. einen Datenbus, auf dem Daten, die aus Speicherzellen in der Speichervorrichtung wiedergewonnen werden, platziert sind;

c. eine Schaltung zum Erzeugen eines Lesetaktsignals aus dem Taktsignal, wobei die Schaltung folgende Merkmale aufweist:

i. eine erste Verzögerungsschaltung, die als Eingabe das Taktsignal empfängt und eine Mehrzahl von Ausgaben erzeugt, die das Taktsignal, das um eine entsprechende Null-Verzögerungsmenge oder Verzögerungsmenge ungleich Null verzögert ist, aufweisen; und

ii. einen Multiplexer, der abhängig von einer Frequenz des Taktsignals eine der Mehrzahl von Ausgaben der ersten Verzögerungsschaltung auswählt, um das Lesetaktsignal zu erzeugen, derart, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals.
Die Speichervorrichtung gemäß Anspruch 19, die ferner ein Register aufweist, das ein Bitmuster speichert, das einen einer Mehrzahl von Zuständen darstellt, wobei jeder Zustand einer entsprechenden Frequenz des Taktsignals zugewiesen ist, wobei ein Zustand des Registers mit einem Wert programmiert ist, der der Frequenz des Taktsignals entspricht; und einen Decodierer, der mit dem Register verbunden ist, der ein Auswahlsignal an den Multiplexer ausgibt, um eine der Mehrzahl von Ausgaben basierend auf dem Zustand des Registers auszuwählen. Die Speichervorrichtung gemäß Anspruch 20, die ferner eine zweite Verzögerungsschaltung aufweist, die mit einem Ausgang des Multiplexers gekoppelt ist, wobei die zweite Verzögerungsschaltung die Signalausgabe des Multiplexers um eine weitere Verzögerungsmenge verzögert, die unabhängig von der Frequenz des Taktsignals ist und im Wesentlichen über Variationen bei Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist. Die Speichervorrichtung gemäß Anspruch 20, bei der das Register mit einem Wert programmiert ist, der einer Frequenz des Taktsignals entspricht, die relativ niedrig ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals größer ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer eine der Mehrzahl von Ausgaben des Multiplexers auswählt, die dem Taktsignal, das um eine Null-Verzögerungsmenge verzögert ist, entspricht. Die Speichervorrichtung gemäß Anspruch 20, bei der das Register mit einem Wert programmiert ist, der einer Frequenz des Taktsignals entspricht, die relativ hoch ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals kleiner ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer eine der Mehrzahl von Ausgaben des Multiplexers auswählt, die dem Taktsignal, das um eine Verzögerungsmenge ungleich Null verzögert ist, entspricht.






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