PatentDe  


Dokumentenidentifikation DE102006054161A1 31.05.2007
Titel Eingebettete Testschaltung zum Testen eines Dual-Port-Speichers
Anmelder Qimonda AG, 81739 München, DE
Erfinder Jain, Seema, Bangalore, IN
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 16.11.2006
DE-Aktenzeichen 102006054161
Offenlegungstag 31.05.2007
Veröffentlichungstag im Patentblatt 31.05.2007
IPC-Hauptklasse G11C 29/12(2006.01)A, F, I, 20061116, B, H, DE
IPC-Nebenklasse G11C 8/00(2006.01)A, L, I, 20061116, B, H, DE   
Zusammenfassung Eingebettete Testschaltung zum Testen eines Dual-Port-Speichers mit einem Speicherzellenfeld, auf das über einen ersten Port (A) und einen zweiten Port (B) zugegriffen werden kann, wobei die eingebettete Testschaltung Folgendes aufweist: eine eingebettete Adressgeneratorschaltung zum Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse (RSAint) und einer internen Spaltenauswahladresse (CSAint) besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse (RSAext) und einer externen Spaltenauswahladresse (CSAext) besteht, wobei die interne Zeilenauswahladresse (RSAint) zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port (B) von einem Addierer generiert wird, der die externe Zeilenauswahladresse (RSAext) zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port (A) dergestalt hochzählt, dass die erste Zeile und die zweite Zeile innerhalb des Speicherzellenfeldes benachbarte Zeilen bilden, wobei die interne Spaltenauswahladresse (CSAint zum Adressieren einer Spalte des Speicherzellenfeldes über den zweiten Port (B) dergestalt schaltbar ist, dass sie mit der externen Spaltenauswahladresse (CSAext) identisch ist, und eine eingebettete Datengeneratorschaltung zum Generieren eines internen Testdatenmusters als Reaktion auf ein externes Testdatenmuster, wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port (A) ...

Beschreibung[de]
Allgemeiner Stand der Technik

Die Erfindung betrifft eine eingebettete Testschaltung und ein Verfahren zum Testen eines Dual-Port-Speichers.

Auf einen Dual-Port-Speicher kann über zwei separate Ports zugegriffen werden. Ein herkömmlicher Dual-Port-Direktzugriffsspeicher besteht aus zwei Ports, die dazu ausgelegt sind, unabhängig voneinander zu arbeiten, woraus sich die Flexibilität ergibt, an beiden Ports gleichzeitig Lese- und Schreiboperationen ausführen zu können. Allerdings ist es verboten, an beiden Ports gleichzeitig unterschiedliche Werte an dieselbe Adresse des Direktzugriffsspeichers zu schreiben.

Das Testen eines Dual-Port-Speichers kann durch einfaches Ausführen sequentieller Lese- und Schreiboperationen an beiden Ports erfolgen. Um die Funktionstüchtigkeit eines Dual-Port-Direktzugriffsspeichers gewährleisten zu können, muss getestet werden, ob der Dual-Port-Speicher in jeder möglichen Situation korrekt arbeitet, und insbesondere ist es von wesentlicher Bedeutung, während des Testens gleichzeitig an beiden Ports Lese- und Schreiboperationen auszuführen, um die Funktionstüchtigkeit und Leistung des Dual-Port-Direktzugriffsspeichers gemäß den spezifizierten Vorgaben sicherzustellen.

DRAMs und SRAMs unterscheiden sich in der Anwendung nur geringfügig. DRAMs zeichnen sich gegenüber SRAMs dadurch aus, dass sie speicherzellenintern keine die Information aufrechterhaltenden, bistabilen elektronischen Schaltungen aufweisen. Bei DRAIMs werden Informationen dynamisch als Ladung auf einem Kondensator gespeichert. SRAMs halten ihre Bistabilität mittels eines kreuzgekoppelten Invertiererpaars in jeder Speicherzelle aufrecht, solange sie mit- Strom versorgt werden. Zwei zusätzliche Transistoren dienen dem Zugriff auf interne Knoten zum Lesen und Schreiben. In den meisten Ausführungen handelt es sich bei den Speicherzellen um CMOS-Zellen mit zwei p-Kanal- und vier n-Kanal-Feldeffekttransistoren.

Ein Dual-Port-Speicher weist ein integriertes Speicherzellenfeld auf, welches aus einer Mehrzahl von Speicherzellen besteht, die in einem matrixartigen Feld angeordnet sind und auf die über Wortleitungen und Bitleitungen zugegriffen werden kann.

1 zeigt eine Bitleitungsstruktur bei einer Dual-Port-Speicherzelle. Die Bitleitung BLA von Port A, die Bitleitungen BLB von Port B und die invertierten Bitleitungen beider Ports BLB und BLA werden durch eine Leitung auf einem vorbestimmten Potential wie z.B. VDD oder Masse voneinander abgeschirmt, um die kapazitive Kopplung zwischen den Bitleitungen zu reduzieren. Dies ist besonders wichtig, da die Größe der Speicherzellen, die integriert werden, unablässig schrumpft. Wenn die Daten in einer Speicherzelle gegenüber denen einer weiteren Speicherzelle aus derselben Zeile invertiert sind und gleichzeitig von beiden Ports A, B auf beide Speicherzellen zugegriffen wird, reduziert sich die Spannungsdifferenz zwischen dem Bitleitungspaar, was eine langsame Lese-/Schreiboperation zur Folge hat.

Das Testen eines Dual-Port-Speicher mit einer eingebetteten Testschaltung wurde in der US 5,579,322 beschrieben, wie in

2 gezeigt ist. Wie aus 2 ersehen werden kann, ist die Testschaltung in einen herkömmlichen Dual-Port-Speicher-RAM mit zwei Ports A, B eingebettet. Die Testschaltung weist eine erste Gruppe aus Scanregistern (B1) auf und besteht aus mehreren, hintereinander geschalteten Stufen aus Scanregistern, die für jeden Port an der Adresseingangsseite des Dual-Port-Speichers bereitgestellt sind. Die Testschaltung weist eine Adressgeneratorschaltung auf, die selektiv von einer Seite ein vorbestimmtes Adressdatenmuster und an die andere Seite das invertierte Adressdatenmuster liefert. Dementsprechend stehen die Adresseingänge an den beiden Ports A, B zu jedem Zeitpunkt in einer bitinversen Beziehung zueinander, und folglich werden die Adresseingänge an den beiden Ports zu keinem Zeitpunkt identisch.

Eine zweite Gruppe aus Scanregistern B2 ist aus mehreren, hintereinander geschalteten Stufen aus Scanregistern ausgebildet, die an jedem Port an der Dateneingangsseite des Dual-Port-Speicher-RAMs bereitgestellt sind. Die Datengeneratorschaltung ist bereitgestellt, um selektiv ein vorbestimmtes Testdatenmuster oder das invertierte Testdatenmuster, das durch eine Portseite der ersten Gruppe aus Scanregistern geleitet wird, an die zweite Gruppe aus Scanregistern zu liefern. Da die an Port A geschriebenen Daten und die an Port B geschriebenen Daten stets in inverser Beziehung zueinander stehen, ist es möglich, an alle/aus allen Adressen oder an beiden Ports A und B eine logische „0" und eine logische „1" zu schreiben und zu lesen.

An der Datenausgangsseite des Dual-Port-RAMs und der Dateneingangsseite sind außerdem drei Scanregister angeordnet, die an ihren jeweiligen Platinen als dritte, dem Ausgangsknoten entsprechende Scanregistergruppe hintereinander geschaltet sind.

Da der Adresseingang und die zwei Ports A, B zu jedem Zeitpunkt für alle Adressen in einer bitinversen Beziehung stehen, ist nicht sichergestellt, dass gleichzeitig eine Lese-/Schreiboperation in derselben Spalte erfolgt. Außerdem ist eine gleichzeitige Auswahl zweier benachbarter Zeilen nicht für alle Speicherzellen möglich.

3 zeigt eine Testdatensequenz zum Testen des in 2 gezeigten Dual-Port-RAMs nach Stand der Technik. Die Tabelle aus 3 zeigt 16 Iterationsschritte i zum Anlegen einer Vier-Bit-Testadresse A(i).

Ein Nachteil der Testschaltung nach Stand der Technik, die in der US 5,579,332 beschrieben und in 2 gezeigt wird und die die in 3 gezeigte Testdatensequenz anlegt, besteht darin, dass der Dual-Port-Speicher-RAM nicht im ungünstigsten Szenario, d.h. bei der schlechtestmöglichen Arbeitsfrequenz, getestet wird. Das ungünstigste Arbeitsszenario liegt vor, wenn gleichzeitig drei Bedingungen erfüllt werden. Aufgrund der Kopplungskapazität zwischen verschiedenen Speicherzellen, die in Zeilen und Spalten angeordnet sind, ist das ungünstigste Arbeitsszenario, das zur niedrigsten Arbeitsfrequenz des RAMs führt, gegeben, wenn eine erste Bedingung erfüllt wird, nämlich, wenn gleichzeitig an den beiden Ports A und B dieselben Spalten ausgewählt werden. Als zweite Bedingung müssen gleichzeitig zwei im Speicherzellenfeld benutzte, benachbarte Zeilen aktiviert werden. Und schließlich ist als dritte Bedingung das ungünstigste Szenario gegeben, wenn gleichzeitig für die beiden Ports A und B ein invertiertes Testdatenmuster generiert wird.

Von der eingebetteten Testschaltung nach Stand der Technik, die in der US 5,579,332 beschrieben wird, wird nicht zu allen Zeiten ein Test von benachbarten Zeilen und Speicherzellen durchgeführt. Zum Beispiel wird beim Übergang vom Iterationsschritt 1 zum Iterationsschritt 2 in 3 die angelegte Adresse von „1000" auf „1100" geändert. Im Iterationsschritt 1 lautet die an Port A angelegte Adresse „1000", und die an Port B angelegte Adresse ist das invertierte Bitmuster „0111", so dass bei dieser Iteration benachbarte Zeilen im Speicherzellenfeld adressiert werden. Im Iterationsschritt 2 dagegen lautet die an Port A angelegte Adresse „1100", und die an Port B angelegte Adresse ist das invertierte Bitmuster „0011", wodurch entfernte Zeilen im Speicherzellenfeld adressiert werden. Dementsprechend sind die Speicherzellen im Iterationsschritt 2 nicht benachbart, d.h., es werden entfernte Zeilen adressiert und getestet. Daher testet die eingebettete Testschaltung aus der US 5,579,332 die Funktionstüchtigkeit des Dual-Port-RAMs nicht bei der langsamsten möglichen Arbeitsfrequenz.

Dementsprechend liegt der vorliegenden Erfindung als Aufgabe zugrunde, eine eingebettete Testschaltung zum Testen der Funktionstüchtigkeit eines Dual-Port-RAMs bei seiner kleinstmöglichen Arbeitsfrequenz sowie ein Verfahren zum Testen eines solchen Dual-Port-Speichers bereitzustellen.

Kurzdarstellung der Erfindung

Die oben genannte Aufgabe wird gelöst von einer eingebetteten Testschaltung zum Testen eines Dual-Port-Speichers mit einem Speicherzellenfeld, auf das über einen ersten Port und einen zweiten Port zugegriffen werden kann, wobei die eingebettete Testschaltung Folgendes aufweist:

eine eingebettete Adressgeneratorschaltung zum Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse (RSAint, engl. „row selection address") und einer internen Spaltenauswahladresse (CSAint, engl. „column selection address") besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse (RSAext) und einer externen Spaltenauswahladresse (CSAext) besteht, wobei die interne Zeilenauswahladresse (RSAint) zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port (B) von einem Addierer generiert wird, der die externe Zeilenauswahladresse (RSAext) zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port (A) dergestalt hochzählt, dass die erste Zeile und die zweite Zeile innerhalb des Speicherzellenfeldes benachbarte Zeilen bilden,

wobei die interne Spaltenauswahladresse (CSAint) zum Adressieren von Spalten des Speicherzellenfeldes über den zweiten Port (B) dergestalt schaltbar ist, dass sie mit der externen Spaltenauswahladresse (CSAext) identisch ist, und eine eingebettete Datengeneratorschaltung zum Generieren eines internen Testdatenmusters als Reaktion auf ein externes Testdatenmuster,

wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port (A) dergestalt schaltbar ist, dass es von einem Invertierer invertiert wird, wenn über den zweiten Port (B) auf das Speicherzellenfeld zugegriffen wird.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung weist der Addierer zum Hochzählen der externen Zeilenauswahladresse für jedes Bit der Zeilenauswahladresse ein entsprechendes Addierelement auf.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung weist der Addierer für eine externe Adresse mit n Bits, die aus m externen Spaltenauswahlbits und (n – m) externen Zeilenauswahlbits besteht, (n – m) Addierelemente auf, wobei jedes Addierelement für ein entsprechendes externes Zeilenauswahlbit der externen Adresse bereitgestellt ist.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung ist das erste Element des Addierers, das für das erste Zeilenauswahlbit bereitgestellt ist, durch eine Invertierschaltung ausgebildet,

zweite bis vorletzte Addierelemente des Addierers, die für das zweite bis vorletzte Zeilenauswahlbit bereitgestellt sind, sind durch Logikeinheiten ausgebildet und

ein letztes Addierelement des Addierers, das für das letzte Zeilenauswahlbit bereitgestellt ist, ist durch eine XOR-Gatterlogik ausgebildet.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung weist jede Logikeinheit des Addierers auf: ein UND-Gatter für eine logische UND-Verknüpfung der entsprechenden externen Zeilenauswahleinheit mit einem Ausgang eines UND-Gatters einer vorhergehenden Logikeinheit des Addierers sowie ein XOR-Gatter für eine logische XOR-Verknüpfung des entsprechenden externen Zeilenauswahlbits mit dem Ausgang des UND-Gatters der vorhergehenden Logikeinheit, um ein entsprechendes internes Zeilenauswahlbit zum Adressieren des Speicherzellenfeldes zu generieren.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung weist die eingebettete Datengeneratorschaltung für jedes generierte interne Zeilenauswahlbit einen Datenbitmultiplexer auf, der als Reaktion auf ein externes Auswahlsteuersignal umschaltbar ist zwischen einem ersten Eingang, an welchen von einem Addierelement des Addierers das generierte interne Zeilenauswahlbit angelegt wird, und einem zweiten Eingang, an welchen ein separates externes Datenbit zum Zugreifen auf das Speicherzellenfeld über den zweiten Port angelegt wird.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung weist die eingebettete Adressgeneratorschaltung für jedes Bit der m externen Spaltenauswahlbits der externen Spaltenauswahladresse einen Adressbitmultiplexer auf, der als Reaktion auf ein externes Auswahlsteuersignal umschaltbar ist zwischen einem ersten Eingang, an welchen das externe Spaltenauswahlbit zum Adressieren einer Spalte des Speicherzellenfeldes über den ersten Port angelegt wird, und einem zweiten Eingang, an welchen ein separates externes Datenbit zum Zugreifen auf das Speicherzellenfeld über den zweiten Port angelegt wird.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung ist der Dual-Port-Speicher durch einen Direktzugriffsspeicher (RAM, engl. „random access memory") ausgebildet.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung ist der Direktzugriffsspeicher ein statischer Direktzugriffsspeicher (SRAM).

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung werden der erste Port und der zweite Port als Reaktion auf ein Portauswahl-Steuersignal ausgewählt.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung wird der erste Port von einem ersten externen Taktsignal und der zweite Port von einem zweiten externen Taktsignal getaktet.

Bei einer bevorzugten Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung wird eine Operation des ersten Ports als Reaktion auf ein erstes externes Lese-/Schreibfreigabe-Steuersignal gesteuert.

Die Erfindung schafft ferner ein Testsystem zum Testen von Dual-Port-Speichern mit je einem Speicherzellenfeld, auf das über einen ersten Port und einen zweiten Port zugegriffen werden kann,

wobei das Testsystem Folgendes aufweist:

einen externen Tester zum Generieren einer externen Testadresse und eines externen Testdatenmusters,

mindestens ein Dual-Port-Speicherfeld mit einer eingebetteten Testschaltung, welche Folgendes aufweist:

eine eingebettete Adressgeneratorschaltung zum Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse (RSAint) und einer internen Spaltenauswahladresse (CSAint) besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse (RSAext) und einer externen Spaltenauswahladresse (CSAext) besteht,

wobei die interne Zeilenauswahladresse (RSAint) zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port (B) von einem Addierer generiert wird, der die externe Zeilenauswahladresse (RSAext) zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port (A) dergestalt hochzählt, dass die erste Zeile und die zweite Zeile innerhalb des Speicherzellenfeldes benachbarte Zeilen bilden,

wobei die interne Spaltenauswahladresse (CSAint) zum Adressieren von Spalten des Speicherzellenfeldes über den zweiten Port (B) dergestalt schaltbar ist, dass sie mit der externen Spaltenauswahladresse (CSAext) identisch ist; und

eine eingebettete Datengeneratorschaltung zum Generieren eines internen Testdatenmusters als Reaktion auf das externe Testdatenmuster,

wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port (A) dergestalt schaltbar ist, dass es von einem Invertierer invertiert wird, wenn über den zweiten Port (B) auf das Speicherzellenfeld zugegriffen wird.

Bei einer bevorzugten Ausführungsform des Testsystems gemäß der vorliegenden Erfindung ist der externe Tester mit dem mindestens einen Dual-Port-Speicher über einen Adressbus verbunden, um die externe Testadresse an die Dual-Port-Speicher anzulegen, und über einen Datenbus, um Daten mit dem adressierten Dual-Port-Speicher auszutauschen.

Bei einer bevorzugten Ausführungsform des Testsystems gemäß der vorliegenden Erfindung ist der externe Tester mit den Dual-Port-Speichern über eine erste Taktleitung verbunden, um ein erstes Taktsignal für den ersten Port des Dual-Port-Speichers anzulegen, und über eine zweite Taktleitung, um ein zweites Taktsignal für den zweiten Port des Dual-Port-Speichers anzulegen.

Bei einer bevorzugten Ausführungsform des Testsystems gemäß der vorliegenden Erfindung ist der Tester mit dem Dual-Line-Speicher über eine erste Auswahlsteuerleitung verbunden, um ein erstes Auswahlsteuersignal zur Auswahl des ersten Ports des Dual-Line-Speichers anzulegen, und über eine zweite Auswahlsteuerleitung, um ein zweites Auswahlsteuersignal zur Auswahl des zweiten Ports des Dual-Line-Speichers anzulegen.

Bei einer bevorzugten Ausführungsform des Testsystems gemäß der vorliegenden Erfindung ist der Tester mit dem Dual-Line-Speicher über eine erste Operationssteuerleitung verbunden, um ein Lese-/Schreibfreigabe-Steuersignal an den ersten Port des Dual-Line-Speichers anzulegen, und über eine zweite Operationssteuerleitung, um ein zweites Lese-/Schreibfreigabe-Steuersignal an den zweiten Port des Dual-Line-Speichers anzulegen.

Die Erfindung schafft ferner ein Verfahren zum Testen eines Dual-Port-Speichers mit einem Speicherzellenfeld, auf das über einen ersten Port und einen zweiten Port zugegriffen werden kann, wobei das Verfahren die folgenden Schritte umfasst:

Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse (RSAint) und einer internen Spaltenauswahladresse (CSAint) besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse (RSAext) und einer externen Spaltenauswahladresse (CSAext) besteht,

wobei die interne Zeilenauswahladresse (RSAint) zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port (B) generiert wird, indem die externe Zeilenauswahladresse (RSAext) zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port (A) dergestalt hochgezählt wird, dass die erste Zeile und die zweite Zeile benachbarte Zeilen des Speicherzellenfeldes bilden,

wobei die interne Spaltenauswahladresse (CSAint) zum Adressieren von Spalten des Speicherzellenfeldes über den zweiten Port (B) dergestalt gebildet wird, dass sie mit der externen Spaltenauswahladresse (CSAext) identisch ist, und Generieren eines internen Testdatenmusters als Reaktion auf ein externes Testdatenmuster,

wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port (A) invertiert wird, wenn über den zweiten Port (B) auf das Speicherzellenfeld zugegriffen wird.

Kurze Beschreibung der Zeichnungen

1 zeigt das Speicherzellenfeld eines herkömmlichen Dual-Port-Speichers,

2 zeigt eine eingebettete Testschaltung nach Stand der Technik,

3 zeigt eine Tabelle zur Veranschaulichung des Testens mit der herkömmlichen, in 2 gezeigten eingebetteten Testschaltung nach Stand der Technik,

4 zeigt ein Blockdiagramm einer Ausführungsform des Testsystems gemäß der vorliegenden Erfindung,

5 zeigt ein Blockdiagramm einer Ausführungsform der eingebetteten Testschaltung gemäß der vorliegenden Erfindung,

6A zeigt eine eingebettete Datengeneratorschaltung, die einen Teil der eingebetteten Testschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ausbildet,

6B zeigt einen Teil der eingebetteten Testschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung und

6C zeigt einen Teil der eingebetteten Testschaltung zum Testen eines Dual-Port-Speichers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachstehend anhand der beigefügten Zeichnungen näher erläutert.

4 ist ein Blockdiagramm einer bevorzugten Ausführungsform eines Testsystems 1 gemäß der vorliegenden Erfindung zum Testen von Dual-Port-Speichern. Das Testsystem 1 umfasst einen Tester 2 zum Testen mindestens eines Dual-Port-Speichers 3. Bei der in 4 gezeigten Ausführungsform ist der Tester 2 zum Testen eines einzelnen Dual-Port-Speichers bereitgestellt, jedoch wird der Tester 2 bei alternativen Ausführungsformen zum Testen mehrerer, parallel mit dem Tester 2 verbundener Dual-Port-Speicher 3 bereitgestellt. Der Tester 2 ist mit dem mindestens einen Dual-Port-Speicher 3 über einen bidirektionalen Datenbus 4 verbunden, um Daten mit den adressierten Dual-Port-Speichern auszutauschen, und über einen Adressbus 5, um externe Testadressen an den mindestens einen Dual-Port-Speicher 3 anzulegen. Außerdem ist der externe Tester 2 mit dem Dual-Port-Speicher 3 über eine erste Taktleitung 6-A verbunden, um ein erstes Taktsignal CLKA für den ersten Port A des Dual-Port-Speichers 3 anzulegen, und über ein zweite Taktleitung 6-B, um ein zweites Taktsignal CLKB für den zweiten Port B des Dual-Port-Speichers 3 anzulegen. Der externe Tester 2 ist mit dem Dual-Line-Speicher über eine erste Operationssteuerleitung 7-A verbunden, um an den ersten Port A des Dual-Line-Speichers 3 ein Lese-/Schreibfreigabe-Steuersignal anzulegen, und über eine zweite Operationssteuerleitung 7-B, um an den zweiten Port B des Dual-Line-Speichers 3 ein zweites Lese-/Schreibfreigabe-Steuersignal anzulegen. Außerdem ist der externe Tester 2 mit dem Dual-Line-Speicher 3 über eine erste Auswahlsteuerleitung 8-A verbunden, um ein erstes Auswahlsteuersignal CSA zur Auswahl des ersten Ports A des Dual-Line-Speichers 3 anzulegen, und über eine zweite Auswahlssteuerleitung 8-B, um ein zweites Auswahlsteuersignal CSB zur Auswahl des zweiten Ports B des Dual-Line-Speichers 3 anzulegen.

Der Tester 2 legt über eine Steuerleitung 9 ein Schaltersteuersignal IBext an den Dual-Port-RAM 3 an. In einem ersten Zustand des Schaltersteuersignals IBext wird die an den Dual-Port-RAM 3 eingegebene Adresse von dem externen Tester 2 gesteuert, und in einem zweiten Zustand des Schaltersteuersignals IBext wird die an den Dual-Port-RAM 3 eingegebene Adresse von einer eingebetteten Testschaltung 10 gesteuert, wie sie in 5 gezeigt ist. Wenn der externe Tester 2 die eingegebene Adresse an den Dual-Port-Speicher 3 liefert, ist es möglich, eine Speicherzelle gleichzeitig aus beiden Ports A und B auszulesen, indem die eingegebene Adresse für die beiden Ports A und B identisch gehalten wird.

5 zeigt eine bevorzugte Ausführungsform einer eingebetteten Testschaltung 10, mit welcher der Dual-Port-RAM 3 versehen ist. Auf den Dual-Port-Speicher 3 kann über einen ersten Port A und eine zweiten Port B zugegriffen werden.

Bei einer bevorzugten Ausführungsform ist die eingebettete Testschaltung 10 in den Dual-Port-RAM 3 integriert. Die 6A, 6B, 6C zeigen eine bevorzugte Ausführungsform der eingebetteten Testschaltung 10 im Einzelnen. Der Dual-Port-RAM 3 umfasst ferner ein Speicherzellenfeld 11, auf das über Port A und Port B zugegriffen werden kann. Für jeden Port A, B sind ein Eingabe-/Ausgabeblock und ein Steuerblock bereitgestellt. Wie in 5 gezeigt ist, ist der bidirektionale Datenbus 4 direkt mit dem Eingabe-/Ausgabedatenblock von Port A verbunden. Bei der in 5 gezeigten Ausführungsform ist der Dual-Port-RRM in zwei symmetrische Teile segmentiert, wobei das erste Segment p Spalten und das andere Segment q – p Spalten aufweist. Die Steuerblöcke für beide Ports A, B sind an einer zentralen Position angeordnet.

Die Eingabe-/Ausgabeblöcke der beiden Ports A, B sind auf einer Seite der des Speicherzellenfeldes 11 angeordnet und liefern über Port A bzw. Port B in das Speicherzellenfeld 11 zu schreibende Eingabedaten DIA bzw. DIB. Außerdem sind die Eingabe-/Ausgabeblöcke bereitgestellt, um zum Auslesen von Inhalten des Speicherzellenfeldes 11 Daten DOA und DOB an beiden Ports A, B auszugeben.

Die von dem Tester 2 über einen Adressbus 5 an den Dual-Port-RAM 3 angelegte externe Adresse besteht aus einer externen Spaltenauswahladresse CSAext und einer externen Zeilenauswahladresse RSAext. Für die externe Spaltenauswahladresse CSAext ist ein Adressbus <0:m> bereitgestellt, der einen Bestandteil des Adressbusses 5 bildet, und für die externe Zeilenauswahladresse RSAext ist ein Adressbus <m+1:n> bereitgestellt, der einen Bestandteil des Adressbusses 5 bildet. Dementsprechend ist die von dem externen Tester 2 an den Dual-Port-Speicher 3 gelieferte Testadresse in zwei Teile unterteilt, wobei ein erster Teil von Spaltenauswahl-Adressbits und ein zweiter Teil von Zeilenauswahl-Adressbits gebildet wird. Das angelegte externe Adressmuster wird über einen internen Adressbus 12 an die eingebettete Testschaltung 10 geliefert. Der Datenbus 4 ist intern in zwei interne Datenbusse 13a, 13b unterteilt, die für die zwei Segmente des Speicherzellenfeldes 11 bereitgestellt sind, wobei ein erster interner Datenbus 13a eine Busbreite von p Bits und der zweite interne Datenbus 13b eine Busbreite von q – p Bits aufweist. Beide internen Datenbusse 13a, 13b sind außerdem mit der eingebetteten Testschaltung 10 verbunden. Die eingebettete Testschaltung 10 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung umfasst eine eingebettete Adressgeneratorschaltung 10A und eine eingebettete Datengeneratorschaltung 10B.

Die eingebettete Adressgeneratorschaltung 10A wird anhand der 6B, 6C näher gezeigt. Die eingebettete Datengeneratorschaltung 10B wird anhand von 6A gezeigt.

Die in 6A gezeigte eingebettete Datengeneratorschaltung 10B ist zum Generieren eines internen Testdatenmusters als Reaktion auf ein externes Testdatenmuster, das über den externen Datenbus 4 an den Dual-Port-Speicher 3 angelegt wird, bereitgestellt. Wie sich aus 6A ersehen lässt, ist für jede Bitleitung des internen Datenbusses 13 ein Invertierer 15 zum Invertieren des angelegten Datenbits bereitgestellt. Ein Multiplexer 16 wird von dem über eine Steuerleitung 9 anzulegenden externen Schaltersteuersignal IBext gesteuert und gibt entweder das durch Invertieren des an Port A gelieferten Testdatenmusters generierte invertierte Testdatenmuster oder ein separates, von dem externen Tester 2 über einen separaten internen Datenbus 14 angelegtes Testdatenmuster aus. Bei einer alternativen Ausführungsform ist nur die Umwandlerschaltung 15A zum Invertieren des an Port A angelegten Testdatenmusters bereitgestellt, ohne dass ein Multiplexer 16 oder ein weiterer interner Datenbus 14 vorgesehen sind. Wie sich aus 6A ersehen lässt, ist das interne Testdatenmuster zum Zugreifen auf das Zellenspeicherfeld 11 über den ersten Port A als Reaktion auf das Schaltersteuersignal IBext dergestalt schaltbar, dass es von den Invertierern 15 invertiert wird, wenn über den zweiten Port B auf das Speicherzellenfeld 11 zugegriffen wird.

6B zeigt einen weiteren Multiplexer 18 in der eingebetteten Testschaltung 10. Die Spaltenauswahl-Adressbits werden über den internen Adressbus 12 an einen ersten Eingang des Multiplexers 18 angelegt, der als Reaktion auf das externe Steuersignal IBext geschaltet wird. Bei der in 6B gezeigten Ausführungsform weist der Multiplexer 18 einen zweiten Eingang auf, an den über einen separaten internen Adressbus 20 eine separate externe Adresse angelegt wird. Die interne Spaltenauswahladresse CSAint zum Adressieren einer Spalte des Speicherzellenfeldes 11 über den zweiten Port B ist mittels des Multiplexers dergestalt schaltbar, dass es mit der über einen internen Adressbus 12 angelegten externen Spaltenauswahladresse CSAext oder mit einer von dem Tester 2 über einen separaten internen Adressbus 20 angelegten separaten externen Spaltenauswahladresse identisch ist. Die interne Spaltenauswahladresse CSAint wird zusammen mit einer generierten internen Zeilenauswahladresse RSAint über einen internen Adressbus 19 an den Steuerblock von Port B weitergeleitet, wie in 5 gezeigt ist.

6C zeigt eine bevorzugte Ausführungsform eines weiteren Teils der eingebetteten Adressgeneratorschaltung 10A in der in 5 gezeigten eingebetteten Testschaltung 10. Bei der in 6C gezeigten Schaltung handelt es sich um einen Addierer, welcher die interne Zeilenauswahladresse RSAint zum Adressieren der zweiten Zeile des Speicherzellenfeldes 11 über den zweiten Port B generiert, indem er die externe Zeilenauswahladresse RSAext zum Adressieren einer ersten Zeile des Speicherzellenfeldes 11 über den ersten Port A dergestalt um eins hochzählt, dass die erste Zeile und die zweite Zeile innerhalb des Speicherzellenfeldes 11 benachbarte Zeilen bilden. Dementsprechend ist die interne Zeilenauswahladresse RSAint, die eine zweite Zeile des Speicherzellenfeldes 11 über den zweiten Port B adressiert, immer zu einer Zeile zum Adressieren desselben Speicherzellenfeldes 11 über einen ersten Port A benachbart, so dass das Speicherzellenfeld 11im ungünstigsten Szenario bei seiner niedrigsten Arbeitsfrequenz getestet wird. Wenn die externe Adresse n Bits aufweist, die aus m externen Spaltenauswahlbits und n – m externen Zeilenauswahlbits bestehen, weist der in 6C gezeigte Addierer n – m Addierelemente 20 auf, wobei jedes Addierelement 20 für ein entsprechendes externes Zeilenauswahlbit der externen Adresse bereitgestellt ist. Wie sich aus 6C ersehen lässt, sind die Addierelemente 20 des Addierers in einer Kaskade angeordnet. Ein erstes Addierelement des Addierers, das für das erste Zeilenauswahlbit m + 1 bereitgestellt ist, ist durch eine Invertierschaltung ausgebildet. Ab dem zweiten bis zum vorletzten Addierelement des Addierers, die für das zweite bis vorletzte Zeilenauswahlbit bereitgestellt sind, sind die jeweiligen Addierelemente durch Logikeinheiten ausgebildet, die jeweils ein XOR-Gatter und ein UND-Gatter aufweisen. Das UND-Gatter ist bereitgestellt, um eine logische UND-Verknüpfung zwischen dem entsprechenden externen Zeilenauswahlbit und einem Ausgangssignal des UND-Gatters der vorhergehenden Logikeinheit des Addierers zu bilden. Das XOR-Gatter ist bereitgestellt, um eine logische XOR-Verknüpfung zwischen dem entsprechenden externen Zeilenauswahlbit und dem Ausgang des UND-Gatters der vorhergehenden Logikeinheit zu bilden, um ein entsprechendes internes Zeilenauswahlbit zum Adressieren des Speicherzellenfeldes 11 zu generieren. Die in 6C gezeigte eingebettete Adressgeneratorschaltung 10A weist für jedes generierte interne Zeilenauswahlbit einen Adressbitmultiplexer 21 auf, der als Reaktion auf ein externes Schaltersteuersignal IBext umschaltbar ist zwischen einem ersten Eingang, an welchen von dem Addierelement das generierte interne Zeilenauswahlbit angelegt wird, und einem zweiten Eingang, an welchen ein separates externes Adressbit zum Zugreifen auf das Speicherzellenfeld 11 über den zweiten Port B angelegt wird.

Der in 5 gezeigte Dual-Pert-Speicher 3 ist ein statischer Direktzugriffsspeicher SRAM. Der erste Port A und der zweite Port B werden als Reaktion auf ein Portauswahl-Steuersignal CSBA, CSBB ausgewählt, das von dem externen Tester 2 über Steuerleitungen 8-A, 8-B angelegt wird. Der erste Port A wird von einem ersten, über die Taktleitung 6-A angelegten, externen Taktsignal CLKA getaktet, und der zweite Port B wird von einem zweiten, über eine zweite Taktleitung 6-B angelegten, externen Taktsignal CLKB getaktet. Eine Operation des ersten Ports A wird als Reaktion auf ein erstes, über eine Steuerleitung 7-A angelegtes, externes Lese-/Schreibfreigabe-Steuersignal RWA gesteuert, und die Operation des zweiten Ports B wird als Reaktion auf ein zweites, über eine Steuerleitung 7-B angelegtes, externes Lese-/Schreibfreigabe-Steuersignal RWB gesteuert.

Die eingebettete Testschaltung 10 gemäß der vorliegenden Erfindung generiert eine interne Zeilenauswahladresse und hält die Spaltenauswahladresse für beide Ports A, B identisch, um sicherzustellen, dass die Operationen an den beiden Ports A und B gleichzeitig in derselben Spalte des Speicherzellenfeldes 11 ausgeführt werden. Die Lese-/Schreiboperation wird in benachbarten Zeilen ausgeführt, um den Effekt des gleichzeitigen Schaltens benachbarter Speicherzellen aufzunehmen und somit das ungünstigste Szenario zu simulieren. Mit der eingebetteten Testschaltung 10 gemäß der vorliegenden Erfindung ist es möglich, Dual-Port-Speicher 3 auf dieselbe Weise wie einen Single-Port-Speicher zu testen. Durch Generierung eines Adress- und Datenmusters innerhalb einer Dual-Port-Speichereinrichtung wird das Testen des Dual-Port-Speichers dem Testen eines Single-Port-Speichers ziemlich ähnlich, wodurch das Testen des Dual-Port-Speichers erleichtert wird.


Anspruch[de]
Eingebettete Testschaltung zum Testen eines Dual-Port-Speichers mit einem Speicherzellenfeld, auf das über einen ersten Port und einen zweiten Port zugegriffen werden kann, wobei die eingebettete Testschaltung Folgendes aufweist:

(a) eine eingebettete Adressgeneratorschaltung zum Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse und einer internen Spaltenauswahladresse besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse und einer externen Spaltenauswahladresse besteht,

(a1) wobei die interne Zeilenauswahladresse zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port von einem Addierer generiert wird, der die externe Zeilenauswahladresse zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port dergestalt hochzählt, dass die erste Zeile und die zweite Zeile innerhalb des Speicherzellenfeldes benachbarte Zeilen bilden,

(a2) wobei die interne Spaltenauswahladresse zum Adressieren von Spalten des Speicherzellenfeldes über den zweiten Port dergestalt schaltbar ist, dass sie mit der externen Spaltenauswahladresse identisch ist; und

(b) eine eingebettete Datengeneratorschaltung zum Generieren eines internen Testdatenmusters als Reaktion auf ein externes Testdatenmuster,

wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port dergestalt schaltbar ist, dass es von einem Invertierer invertiert wird, wenn über den zweiten Port auf das Speicherzellenfeld zugegriffen wird.
Eingebettete Testschaltung nach Anspruch 1, wobei der Addierer zum Hochzählen der externen Zeilenauswahladresse für jedes Bit der Zeilenauswahladresse ein entsprechendes Addierelement aufweist. Eingebettete Testschaltung nach Anspruch 2, wobei der Addierer für eine externe Adresse mit n Bits, die aus m externen Spaltenauswahlbits und externen Zeilenauswahlbits besteht, Addierelemente aufweist, wobei jedes Addierelement für ein entsprechendes externes Zeilenauswahlbit der externen Adresse bereitgestellt ist. Eingebettete Testschaltung nach Anspruch 3,

wobei ein erstes Addierelement des Addierers, das für das erste Zeilenauswahlbit bereitgestellt ist, durch eine Invertierschaltung ausgebildet ist,

zweite bis vorletzte Addierelemente der Addierer, die für das zweite bis vorletzte Zeilenauswahlbit bereitgestellt sind, durch Logikeinheiten ausgebildet sind und

ein letztes Addierelement des Addierers, das für das letzte Zeilenauswahlbit bereitgestellt ist, durch eine XOR-Gatterlogik ausgebildet ist.
Eingebettete Testschaltung nach Anspruch 4,

wobei jede Logikeinheit des Addierers aufweist: ein UND-Gatter für eine logische UND-Verknüpfung zwischen dem entsprechenden externen Zeilenauswahlbit und einem Ausgang eines UND-Gatters einer vorhergehenden Logikeinheit des Addierers und

ein XOR-Gatter für eine logische XOR-Verknüpfung zwischen dem entsprechenden externen Zeilenauswahlbit und dem Ausgang des UND-Gatters der vorhergehenden Logikeinheit, um ein entsprechendes internes Zeilenauswahlbit zum Adressieren des Speicherzellenfeldes zu generieren.
Eingebettete Testschaltung nach Anspruch 5, wobei die eingebettete Adressgeneratorschaltung für jedes generierte interne Zeilenauswahlbit einen Adressbitmultiplexer aufweist, der als Reaktion auf ein externes Schaltersteuersignal umschaltbar ist zwischen einem ersten Eingang, an welchen von einem Addierelement des Addierers das generierte interne Zeilenauswahlbit angelegt wird, und einem zweiten Eingang, an welchen ein separates externes Adressbit zum Zugreifen auf das Speicherzellenfeld über den zweiten Port angelegt wird. Eingebettete Testschaltung nach Anspruch 1, wobei die eingebettete Adressgeneratorschaltung für jedes Bit der m externen Spaltenauswahlbits der externen Spaltenauswahladresse einen Adressbitmultiplexer aufweist, der als Reaktion auf ein externes Auswahlsteuersignal umschaltbar ist zwischen einem ersten Eingang, an welchen das externe Spaltenauswahlbit zum Adressieren einer Spalte des Speicherzellenfeldes über den ersten Port angelegt wird, und einem zweiten Eingang, an welchen ein separates externes Adressbit zum Zugreifen auf das Speicherzellenfeld über den zweiten Port angelegt wird. Eingebettete Testschaltung nach Anspruch 1, wobei der Dual-Port-Speicher ein Direktzugriffsspeicher ist. Eingebettete Testschaltung nach Anspruch 8, wobei der Dual-Port-Speicher ein statischer Direktzugriffsspeicher ist. Eingebettete Testschaltung nach Anspruch 1, wobei der erste Port und der zweite Port als Reaktion auf ein Portauswahl-Steuersignal ausgewählt werden. Eingebettete Testschaltung nach Anspruch 1, wobei der erste Port von einem ersten externen Taktsignal und der zweite Port von einem zweiten externen Taktsignal getaktet wird. Eingebettete Testschaltung nach Anspruch 1, wobei eine Operation des ersten Ports als Reaktion auf ein erstes externes Lese-/Schreibfreigabe-Steuersignal gesteuert wird und eine Operation des zweiten Ports als Reaktion auf ein zweites externes Lese-/Schreibfreigabe-Steuersignal gesteuert wird. Testsystem zum Testen von Dual-Port-Speichern mit je einem Speicherzellenfeld, auf das über einen ersten Port und einen zweiten Port zugegriffen werden kann, wobei das Testsystem Folgendes aufweist:

(a) einen externen Tester zum Generieren einer externen Testadresse und eines externen Testdatenmusters,

(b) mindestens einen Dual-Port-Speicher mit einer eingebetteten Testschaltung, welche Folgendes aufweist:

(b1) eine eingebettete Adressgeneratorschaltung zum Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse und einer internen Spaltenauswahladresse besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse und einer externen Spaltenauswahladresse besteht,

(b2) wobei die interne Zeilenauswahladresse zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port von einem Addierer generiert wird, der die externe Zeilenauswahladresse zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port dergestalt hochzählt, dass die erste Zeile und die zweite Zeile innerhalb des Speicherzellenfeldes benachbarte Zeilen bilden,

(b3) wobei die interne Spaltenauswahladresse zum Adressieren von Spalten des Speicherzellenfeldes über den zweiten Port dergestalt schaltbar ist, dass sie mit der externen Spaltenauswahladresse identisch ist; und

(c) eine eingebettete Datengeneratorschaltung zum Generieren eines internen Testdatenmusters als Reaktion auf das externe Testdatenmuster,

wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port dergestalt schaltbar ist, dass es von einem Invertierer invertiert wird, wenn über den zweiten Port auf das Speicherzellenfeld zugegriffen wird.
Testsystem nach Anspruch 13, wobei der externe Tester mit dem mindestens einen Dual-Port-Speicher über einen Adressbus verbunden ist, um die externe Testadresse an die Dual-Port-Speicher anzulegen, und über einen Datenbus, um Daten mit dem adressierten Dual-Port-Speicher auszutauschen. Testsystem nach Anspruch 1, wobei der externe Tester mit den Dual-Port-Speichern über eine erste Taktleitung verbunden ist, um ein erstes Taktsignal für den ersten Port des Dual-Port-Speichers anzulegen, und über eine zweite Taktleitung, um ein zweites Taktsignal für den zweiten Port des Dual-Port-Speichers anzulegen. Testsystem nach Anspruch 13, wobei der externe Tester mit dem Dual-Port-Speicher über eine erste Auswahlsteuerleitung verbunden ist, um ein erstes Auswahlsteuersignal zur Auswahl des ersten Ports des Dual-Port-Speichers anzulegen, und über eine zweite Auswahlsteuerleitung, um ein zweites Auswahlsteuersignal zur Auswahl des zweiten Ports des Dual-Port-Speichers anzulegen. Testsystem nach Anspruch 13, wobei der externe Tester mit dem Dual-Port-Speicher über eine erste Operationssteuerleitung verbunden ist, um ein Lese-/Schreibfreigabe-Steuersignal an den ersten Port des Dual-Port-Speichers anzulegen, und über eine zweite Operationssteuerleitung, um ein zweites Lese-/Schreibfreigabe-Steuersignal an den zweiten Port des Dual-Port-Speichers anzulegen. Verfahren zum Testen eines Dual-Port-Speichers mit einem Speicherzellenfeld, auf das über einen ersten Port und einen zweiten Port zugegriffen werden kann, wobei das Verfahren die folgenden Schritte umfasst:

(a) Generieren einer internen Adresse, die aus einer internen Zeilenauswahladresse und einer internen Spaltenauswahladresse besteht, als Reaktion auf eine externe Adresse, die aus einer externen Zeilenauswahladresse und einer externen Spaltenauswahladresse besteht,

wobei die interne Zeilenauswahladresse zum Adressieren einer zweiten Zeile des Speicherzellenfeldes über den zweiten Port generiert wird, indem die externe Zeilenauswahladresse zum Adressieren einer ersten Zeile des Speicherzellenfeldes über den ersten Port dergestalt hochgezählt wird, dass die erste Zeile und die zweite Zeile benachbarte Zeilen des Speicherzellenfeldes bilden, (

b) wobei die interne Spaltenauswahladresse zum Adressieren von Spalten des Speicherzellenfeldes über den zweiten Port dergestalt gebildet wird, dass sie mit der externen Spaltenauswahladresse identisch ist, und

(c) Generieren eines internen Testdatenmusters als Reaktion auf ein externes Testdatenmuster,

wobei das externe Testdatenmuster zum Zugreifen auf das Speicherzellenfeld über den ersten Port invertiert wird, wenn über den zweiten Port auf das Speicherzellenfeld zugegriffen wird.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com