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Dokumentenidentifikation DE202007003724U1 31.05.2007
Titel Halbleiterspeichermodul
Anmelder Qimonda AG, 81739 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Aktenzeichen 202007003724
Date of advertisement in the Patentblatt (Patent Gazette) 31.05.2007
Registration date 26.04.2007
Application date from patent application 13.03.2007
IPC-Hauptklasse G11C 5/02(2006.01)A, F, I, 20070313, B, H, DE
IPC-Nebenklasse G11C 5/06(2006.01)A, L, I, 20070313, B, H, DE   

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Halbleiterspeichermodul mit mehreren Halbleiterspeicherbausteinen und insbesondere ein Halbleiterspeichermodul, bei dem die mehreren Halbleiterspeicherbausteine in mehreren Reihen angeordnet sind.

Ein Halbleiterspeichermodul wie etwa ein gepuffertes Dual Inline Memory Modul (Fully Buffered DIMM, FB-DIMM) weist typischerweise eine Modulplatine mit einer Oberfläche auf, auf der ein Steuerchip sowie mehrere in einer oder mehreren Reihen angeordnete Halbleiterspeicherbausteine vorgesehen sind, wobei der Steuerchip an die Halbleiterspeicherbausteine über verschiedene Bussysteme zur Übertragung von Steuer-/Adresssignalen bzw. Taktsignalen gekoppelt ist.

Zur Erhöhung der Speicherkapazität des Halbleiterspeichermoduls können weitere Halbleiterspeicherbausteine auf einer weiteren Oberfläche der Modulplatine vorgesehen sein. Außerdem kann jeder der Halbleiterspeicherbausteine mehrere Speicherchips enthalten, die übereinander gestapelt sind.

Typischerweise muss die Dimension der Modulplatine, insbesondere die Höhe und die Breite der Modulplatine, bestimmten Vorgaben entsprechen. Daher ist die Anzahl der Halbleiterspeicherbausteine, die auf der Oberfläche der Modulplatine und gegebenenfalls auf der weiteren Oberfläche der Modulplatine angeordnet werden können, begrenzt.

Es ist daher wünschenswert ein Halbleiterspeichermodul anzugeben, bei dem die Anzahl der Halbleiterspeicherbausteine auf der Modulplatine erhöht ist.

Eine Ausführungsform eines Halbleiterspeichermoduls umfasst eine Modulplatine mit einem ersten und einem zweiten Ende, die entlang einer Richtung verlaufen, mehrere Halbleiterspeicherbausteine, die jeweils ein erstes Ende und ein zweites Ende aufweisen, wobei das erste Ende und das zweite Ende des jeweiligen Halbleiterspeicherbausteins eine unterschiedliche Länge aufweisen sowie einen Steuerchip zur Steuerung eines Speicherzugriffs auf die Halbleiterspeicherbausteine. Erste der Halbleiterspeicherbausteine sind in einer randseitig entlang dem ersten Ende der Modulplatine sich erstreckenden ersten Reihe auf der Modulplatine angeordnet und die jeweiligen zweiten Enden der ersten der Halbleiterspeicherbausteine verlaufen entlang der Richtung. Zweite der Halbleiterspeicherbausteine sind in einer randseitig entlang dem zweiten Ende der Modulplatine sich erstreckenden zweiten Reihe auf der Modulplatine angeordnet und die jeweiligen zweiten Enden der zweiten der Halbleiterspeicherbausteine verlaufen entlang der Richtung. Dritte der Halbleiterspeicherbausteine sind in einer zwischen der ersten und der zweiten Reihe sich erstreckenden dritten Reihe auf der Modulplatine angeordnet und die jeweiligen ersten Enden der dritten der Halbleiterspeicherbausteine verlaufen entlang der Richtung.

Weitere vorteilhafte Ausführungsformen eines Halbleiterspeichermoduls sind möglich und werden dem Fachmann aus der detaillierten nachfolgenden Beschreibung der Ausführungsbeispiele ersichtlich.

Ausführungsformen von Halbleiterspeichermodulen werden im Folgenden anhand von Figuren näher erläutert. Darin zeigen:

1 eine Ausführungsform eines Halbleiterspeichermoduls,

2 ein Speicherzellenfeld eines Speicherchips eines Halbleiterspeichermoduls,

3 eine Ausführungsform eines Halbleiterspeichermoduls mit einem ersten Taktbus zur Übertragung eines Taktsignals zu Halbleiterspeicherbausteinen auf einer Modulplatine des Halbleiterspeichermoduls,

4 eine Ausführungsform eines Halbleiterspeichermoduls mit einem zweiten Taktbus zur Übertragung eines Taktsignals zu Halbleiterspeicherbausteinen auf der Modulplatine des Halbleiterspeichermoduls,

5 eine Ausführungsform eines Halbleiterspeichermoduls mit einem dritten Taktbus zur Übertragung eines Taktsignals zu Halbleiterspeicherbausteinen auf der Modulplatine des Halbleiterspeichermoduls,

6 eine Ausführungsform einer Ankoppelung der Halbleiterspeicherbausteine des in 1 gezeigten Halbleiterspeichermoduls an jeweilige Datentaktbusse,

7 eine Ausführungsform einer Ankoppelung der Halbleiterspeicherbausteine des in 1 gezeigten Halbleiterspeichermoduls an jeweilige Datentaktbusse.

1 zeigt eine Ausführungsform eines Halbleiterspeichermoduls 100 mit einer Modulplatine MP, mehreren Halbleiterspeicherbausteinen P1, ..., P36 sowie einem Steuerchip HC. Die Modulplatine MP weist ein erstes Ende EMP1 und ein zweites Ende EMP2, die sich jeweils entlang einer ersten Richtung X erstrecken sowie ein drittes Ende EMP3 und ein viertes Ende EMP4, die sich jeweils entlang einer zweiten Richtung Y erstrecken, auf.

Bevorzugt weisen das erste Ende EMP1 und das zweite Ende EMP2 der Modulplatine MP eine erste Länge und das dritte Ende EMP3 und das vierte Ende EMP4 der Modulplatine MP eine zweite Länge auf, wobei die erste Länge und die zweite Länge unterschiedlich sind. Bei der in 1 gezeigten Ausführungsform des Halbleiterspeichermoduls ist die erste Länge größer als die zweite Länge. Gemäß einer anderen Ausführungsform eines Halbleiterspeichermoduls kann die erste Länge kleiner als die zweite Länge sein.

Die mehreren Halbleiterspeicherbausteine P1, ..., P36 weisen jeweils ein erstes Ende EP1-1, ..., EP36-1 und ein zweites Ende EP1-2, ..., EP36-2 auf, wobei gemäß der in der 1 gezeigten Ausführungsform das jeweilige erste Ende EP1-1, ..., EP36-1 der Halbleiterspeicherbausteine P1, ..., P36 kürzer ist als das jeweilige zweite Ende EP1-2, ..., EP36-2 der Halbleiterspeicherbausteine P1, ..., P36.

Das jeweilige erste Ende EP1-1, ..., EP36-1 der Halbleiterspeicherbausteine P1, ..., P36 kann gemäß einer anderen Ausführungsform auch länger als das jeweilige zweite Ende EP1-2, ..., EP36-2 der Halbleiterspeicherbausteine P1, ..., P36 ausgebildet sein.

Bevorzugt weisen die mehreren Halbleiterspeicherbausteine P1, ..., P36 des weiteren ein drittes Ende EP1-3, ..., EP36-3 und ein viertes Ende EP1-4, ..., EP36-4 auf, wobei sowohl das jeweilige erste Ende EP1-1, ..., EP36-1 der Halbleiterspeicherbausteine als auch das jeweilige dritte Ende EP1-3, ..., EP36-3 der Halbleiterspeicherbausteine an die jeweiligen zweiten EP1-2, ..., EP36-2 und vierten Enden EP1-4, ..., EP36-4 des jeweiligen Halbleiterspeicherbausteins anschließt.

Die ersten Enden EP1-1, ..., EP36-1 und die dritten Enden EP1-3, ..., EP36-3 der jeweiligen Halbleiterspeicherbausteine erstrecken sich bevorzugt entlang einer Richtung, beispielsweise entlang der ersten Richtung X oder der zweiten Richtung Y, während sich die jeweiligen zweiten Enden EP1-2, ..., EP36-2 und die jeweiligen vierten Enden EP1-4, ..., EP36-4 sich entlang der entsprechenden anderen der ersten X und der zweiten Y Richtung erstrecken.

Bevorzugt weisen die äußeren Abmessungen der Halbleiterspeicherbausteine bezüglich der in 1 dargestellten X-Y-Ebene eine Rechtecksform auf.

Der Steuerchip HC ist in der Mitte auf einer Oberfläche 200 der Modulplatine MP platziert. Die Halbleiterspeicherbausteine P1, ..., P18 sind in mehreren Reihen R1, R2, R3 und R4, die sich entlang der ersten Richtung X erstrecken, auf einer linken Seite L der Modulplatine MP auf der Oberfläche 200 der Modulplatine MP angeordnet. Insbesondere können die Halbleiterspeicherbausteine P1, ..., P18 in den mehreren Reihen R1, R2, R3 und R4 zwischen dem Steuerchip HC und dem dritten Ende EMP3 der Modulplatine MP auf der linken Seite L der Modulplatine MP auf der Oberfläche 200 der Modulplatine MP angeordnet sein.

Die Halbleiterspeicherbausteine P19, ..., P36 sind in den mehreren Reihen R1, R2, R3 und R4 zwischen dem Steuerchip HC und dem vierten Ende EMP4 der Modulplatine MP auf einer rechten Seite R der Oberfläche 200 der Modulplatine MP angeordnet.

Am zweiten Ende EMP2 der Modulplatine MP sind Stecker 201A, 201B, die bevorzugt als Randstecker ausgebildet sind, mit Kontaktanschlüssen 202 vorgesehen, die an Anschlüsse des Steuerchips HC gekoppelt sind (nicht gezeigt in 1).

Erste P1, ..., P4 der Halbleiterspeicherbausteine sind in einer randseitig entlang dem ersten Ende EMP1 der Modulplatine MP sich erstreckenden ersten Reihe R1 auf der Oberfläche 200 der Modulplatine angeordnet, wobei die jeweiligen zweiten Enden EP1-2, ..., EP4-2 der ersten der Halbleiterspeicherbausteine entlang der ersten Richtung X verlaufen und die jeweiligen ersten Enden EP1-1, ..., EP4-1 der ersten der Halbleiterspeicherbausteine sich entlang der zweiten Richtung Y erstrecken.

Zweite P10, ..., P13 der Halbleiterspeicherbausteine sind in einer randseitig entlang dem zweiten Ende EMP2 der Modulplatine MP sich erstreckenden zweiten Reihe R2 auf der Oberfläche 200 der Modulplatine MP angeordnet, wobei die jeweiligen zweiten Enden EP10-2, ..., EP13-2 der zweiten der Halbleiterspeicherbausteine entlang der ersten Richtung X verlaufen und die jeweiligen ersten Enden EP10-1, ..., EP13-1 der zweiten der Halbleiterspeicherbausteine sich entlang der zweiten Richtung Y erstrecken. Die zweiten P10, ..., P13 der Halbleiterspeicherbausteine sind insbesondere zwischen dem Stecker 201A und den ersten P1, ..., P4 der Halbleiterspeicherbausteine angeordnet.

Dritte P5, ..., P9 der Halbleiterspeicherbausteine sind in einer zwischen der ersten R1 und der zweiten R2 Reihe sich erstreckenden dritten Reihe R3 auf der Oberfläche 200 der Modulplatine angeordnet, wobei die jeweiligen ersten Enden EP5-1, ..., EP9-1 der dritten der Halbleiterspeicherbausteine entlang der ersten Richtung X verlaufen und die jeweiligen zweiten Enden EP5-2, ..., EP9-2 der dritten der Halbleiterspeicherbausteine sich entlang der zweiten Richtung Y erstrecken.

Vierte P14, ..., P18 der Halbleiterspeicherbausteine sind in einer zwischen der dritten Reihe R3 und der zweiten Reihe R2 sich erstreckenden vierten Reihe R4 auf der Oberfläche 200 der Modulplatine angeordnet, wobei die jeweiligen ersten Enden EP14-1, ..., EP18-1 der vierten der Halbleiterspeicherbausteine entlang der ersten Richtung X verlaufen und die jeweiligen zweiten Enden EP14-2, ..., EP18-2 der vierten der Halbleiterspeicherbausteine sich entlang der zweiten Richtung Y erstrecken.

Der benachbart zu dem Steuerchip HC angeordnete Halbleiterspeicherbaustein P9 der dritten der Halbleiterspeicherbausteine und der benachbart zu dem Steuerchip HC angeordnete Halbleiterspeicherbaustein P18 der vierten der Halbleiterspeicherbausteine sind bevorzugt als ECC (error correcting code) Halbleiterspeicherbausteine ausgebildet.

Beim Auslesen eines der Halbleiterspeicherbausteine P1, ..., P8 lässt sich über die in dem Halbleiterspeicherbaustein P9 gespeicherten Daten ein aus einem der Halbleiterspeicherbaustein P1, ..., P8 fehlerhaft ausgelesenes Datum mittels des Steuerchips HC korrigieren. Dementsprechend lässt sich beim Auslesen eines der Halbleiterspeicherbausteine P10, ..., P17 über die in dem Halbleiterspeicherbaustein P18 gespeicherten Daten ein aus einem der Halbleiterspeicherbaustein P10, ..., P17 fehlerhaft ausgelesenes Datum mittels des Steuerchips HC korrigieren.

Bevorzugt ist das Halbleiterspeichermodul 100 als Halbleiterspeichermodul der Konfiguration 8Rx4 ausgebildet, bei dem sich auf der Oberfläche 200 der Modulplatine sowie auf einer weiteren Oberfläche (nicht gezeigt in 1) der Modulplatine MP jeweils 36 Halbleiterspeicherbausteine befinden. Wie am Beispiel des Halbleiterspeicherbausteins P8 dargestellt, umfasst jeder der Halbleiterspeicherbausteine zwei Speicherchips 1A, 1B in einer gestapelten Anordnung (dual stack), sodass das Halbleiterspeichermodul insgesamt 144 Halbleiterspeicherchips aufweist. Bevorzugt umfasst jeder der Speicherchips eine Speicherkapazität von einem Gigabyte.

Bei einer vorgebenen Länge des dritten Endes EMP3 der Modulplatine kann möglicherweise eine Anordnung der Halbleiterspeicherbausteine in vier entlang der ersten Richtung X verlaufenden Reihen, bei denen jeweils die ersten Enden der Halbleiterspeicherbausteine, die kürzer sind als die jeweiligen zweiten Enden der Halbleiterspeicherbausteine, entlang der ersten Richtung X verlaufen, nicht möglich sein.

Vielmehr kann zwischen dem ersten Ende EMP1 und dem zweiten Ende EMP2 der Modulplatine MP nur ausreichend Platz zur Anordnung von zwei Reihen von Halbleiterspeicherbausteinen sein, wenn die Halbleiterspeicherbausteine jeweils derart angeordnet werden, dass die jeweiligen kurzen Enden sich entlang der ersten Richtung X erstrecken.

Um bei einer derartigen Anordnung eine Gesamtkapazität des Halbleiterspeichermoduls von 16 GB zu erreichen, müssten die einzelnen Speicherchips jeweils eine Speicherkapazität von 2 GBit aufweisen.

Bei der in 1 dargestellten Ausführungsform eines Halbleiterspeichermoduls, bei dem die einzelnen Speicherchips jeweils eine Speicherkapazität von 1 GBit aufweisen, wird die selbe Gesamtkapazität von 16 GB erreicht, da das Halbleiterspeichermodul doppelt so viele Halbleiterspeicherbausteine und damit Speicherchips aufweist wie die oben genannte Anordnung mit zwei Reihen von Halbleiterspeicherbausteinen.

Die Kosten für einen Speicherchip (Speicherkapazität beispielsweise 2 GBit) mit einer gegenüber einem anderen Speicherchip (Speicherkapazität beispielsweise 1 GBit) verdoppelten Speicherkapazität sind in der Regel deutlich höher als die Kosten für zwei der anderen Speicherchips. Daher können die Kosten für ein Halbleiterspeichermodul mit einem Halbleiterspeichermodul gemäß der in 1 gezeigten Ausführungsform, das gewissen Anforderungen bezüglich der Dimensionen des Halbleiterspeichermoduls erfüllt, gegenüber einem Halbleiterspeichermodul, bei dem die Halbleiterspeicherbausteine lediglich in zwei sich in der ersten Richtung erstreckender Reihen auf einer Oberfläche der Modulplatine angeordnet sind deutlich geringer sein.

Der Steuerchip HC ist zur Ansteuerung der einzelnen Speicherchips 1A, 1B jedes der Halbleiterspeicherbausteine P1, ..., P36 über verschiedene Bussystem mit den Halbleiterspeicherbausteinen verbunden.

Die in der ersten Reihe R1 angeordneten ersten der Halbleiterspeicherbausteine P1, ..., P4 und die in der dritten Reihe R3 angeordneten dritten P5, ..., P9 der Halbleiterspeicherbausteine gehören zu einer Gruppe G1A von Halbleiterspeicherbausteinen, die an einen ersten Steuer-/Adressbus CAB1 zur Übertragung von Steuer-/Adresssignalen von dem Steuerchip zu den ersten und den dritten der Halbleiterspeicherbausteine angekoppelt ist. Ein Ende des ersten Steuer-/Adressbusses CAB1 ist an einen Steueranschluss SCA des Steuerchips HC angekoppelt.

Ein Abschnitt des ersten Steuer-/Adressbusses CAB1 verläuft ausgehend von dem Steueranschluss SCA des Steuerchips HC in Richtung des dritten Endes EPM3 der Modulplatine MP, ein daran anschließender Abschnitt verläuft entlang der zweiten Richtung Y in Richtung des ersten Endes EMP1 der Modulplatine MP und ein daran anschließender Abschnitt des ersten Steuer-/Adressbusses CAB1 verläuft entlang der ersten Richtung X in Richtung des vierten Endes EPM4 der Modulplatine MP, wobei an einem weiteren Ende des ersten Steuer-/Adressbusses CAB1 eine widerstandsbehaftete Terminierung TCAB1 vorgesehen ist, die auf der linken Seite L der Oberfläche 200 der Modulplatine 100 angeordnet ist.

Die ersten P1, ..., P4 der Halbleiterspeicherbausteine sind zwischen der widerstandsbehafteten Terminierung TCAB1 des ersten Steuer-/Adressbusses CAB1 und dem dritten Ende EMP3 der Modulplatine MP angeordnet. Die widerstandsbehaftete Terminierung TCAB1 des ersten Steuer-/Adressbusses CAB1 ist zwischen dem Steuerchip HC und dem ersten Ende EMP1 der Modulplatine MP angeordnet.

Die in der zweiten Reihe R2 angeordneten zweiten der Halbleiterspeicherbausteine P10, ..., P13 und die in der vierten Reihe R4 angeordneten vierten P14, ..., P18 der Halbleiterspeicherbausteine gehören zu einer Gruppe G1B von Halbleiterspeicherbausteinen, die an einen zweiten Steuer-/Adressbus CAB2 zur Übertragung von Steuer-/Adresssignalen von dem Steuerchip zu den zweiten und den vierten der Halbleiterspeicherbausteine angekoppelt sind. Ein Ende des zweiten Steuer-/Adressbusses CAB2 ist an den Steueranschluss SCA des Steuerchips HC angekoppelt.

Ein Abschnitt des zweiten Steuer-/Adressbus CAB2 verläuft ausgehend von dem Steueranschluss SCA des Steuerchips HC in Richtung des dritten Endes EPM3 der Modulplatine MP, ein daran anschließender Abschnitt verläuft entgegen der zweiten Richtung Y in Richtung des zweiten Endes EMP2 der Modulplatine MP und ein daran anschließender Abschnitt des zweiten Steuer-/Adressbusses CAB2 verläuft entlang der ersten Richtung X in Richtung des vierten Endes EMP4 der Modulplatine MP, wobei an einem weiteren Ende des zweiten Steuer-/Adressbusses CAB2 eine widerstandsbehaftete Terminierung TCAB2 vorgesehen ist, die auf der linken Seite L der Oberfläche 200 der Modulplatine 100 angeordnet ist.

Die zweiten P10, ..., P13 der Halbleiterspeicherbausteine sind zwischen der widerstandsbehafteten Terminierung TCRB2 des zweiten Steuer-/Adressbusses CAB2 und dem dritten Ende EMP3 der Modulplatine MP angeordnet. Die widerstandsbehaftete Terminierung TCAB2 des zweiten Steuer-/Adressbusses CAB2 ist zwischen dem Steuerchip HC und dem zweiten Ende EMP2 der Modulplatine MP angeordnet.

Die Halbleiterspeicherbausteine des Halbleiterspeichermoduls werden nicht direkt extern angesteuert, sondern kommunizieren über den Steuerchip HC mit einer externen Einrichtung (nicht dargestellt in 1), beispielsweise einem Memory Controller. Der Steuerchip HC kann zur Kommunikation mit der externen Einrichtung über ein externes Bussystem (nicht dargestellt in 1), das an den Stecker 201A, 201B angekoppelt werden kann, verbunden werden, wobei die externe Einrichtung auf die einzelnen Speicherchips der jeweiligen Halbleiterspeicherbausteine des Halbleiterspeichermoduls über den Steuerchip HC zugreift.

Gemäß einer Ausführungsform ist das Halbleiterspeichermodul als Fully Buffered Dual In Line Memory Module (DIMM) und der Steuerchip HC als Hubchip ausgebildet. Gehäuse der Halbleiterspeicherbausteine P1, ..., P18 können als Fine Pitch Ball Grid Array (FPGA) Gehäuse ausgebildet sein.

Wie in 2 dargestellt, umfasst jeder der Speicherchips der jeweiligen Halbleiterspeicherbausteine ein Speicherzellenfeld SZF mit einer Vielzahl von Speicherzellen SZ, die jeweils an eine einer Vielzahl von Wortleitungen WL und an eine einer Vielzahl von Bitleitungen BL gekoppelt sind. Bei einer dynamischen Speicherzelle vom wahlfreien Zugriffstyp umfasst eine derartige DRAM-Speicherzelle einen Auswahltransistor AT und einen Speicherkondensator SC. Mittels eines an die jeweilige Wortleitung WL angelegten geeigneten Steuerpotentials wird die Speicherzelle mit einer entsprechenden Bitleitung BL verbunden, um Daten in die Speicherzelle zu schreiben, oder Daten aus der Speicherzelle auszulesen.

Zum Zugriff auf die einzelnen Speicherzellen der Speicherchips steuert die externe Einrichtung (nicht gezeigt in 2) über das externe Bussystem (nicht gezeigt in 2) den Steuerchip HC mit entsprechenden Steuer- und Adresssignalen an. Außerdem werden über das externe Bussystem Datensignale zum Schreiben von Daten in die Speicherzellen und zum Lesen von Daten aus den Speicherzellen übertragen.

Die Organisationsform der Speicherchips gibt an, wie viele Daten aus einem Speicherchip bei einem Lesezugriff gleichzeitig ausgelesen werden können, bzw. wie viele Daten in einen Speicherchip bei einem Schreibvorgang gleichzeitig eingeschrieben werden können. Bei einer Organisationsform x4 werden beispielsweise bei einem Lesezugriff auf das Speicherzellenfeld gleichzeitig vier Datensignale ausgegeben, über einen Datenbus dem Steuerchip HC zugeführt und von dort über das externe Bussystem an die externe Einrichtung weiter geleitet.

Die Anzahl der Speicherchips, aus denen bei einem Lesezugriff gleichzeitig Daten ausgelesen werden können bzw. die Anzahl der Speicherchips, in die bei einem Speicherzugriff gleichzeitig Daten eingeschrieben werden können, ist abhängig von der Organisationsform der Speicherchips und einer Datenbreite des externen Bussystems. Bei der bevorzugten Organisationsform x8 und einer Busbreite des externen Bussystems von 72 Bit erfolgt beispielsweise ein Lese- oder Schreibzugriff gleichzeitig auf 9 Speicherchips des Halbleiterspeichermoduls. 9 Speicherchips werden daher zu einer Gruppe, einem so genannten Rank zusammengefasst.

Mit Bezug auf 3, 4 und 5 sind weitere Bussysteme CLKB1, CLKB2 und CLKB3 vorgesehen, die an den Steuerchip HC und verschiedene der Halbleiterspeicherbausteine zur Übertragung von jeweiligen Taktsignalen von dem Steuerchip HC an die jeweiligen Halbleiterspeicherbausteine angeschlossen sind.

3 zeigt das in 1 dargestellte Halbleiterspeichermodul 100, bei dem zu einer Gruppe G2A gehörige Halbleiterspeicherbausteine P1, P2, P14, P16, P17 und P18 sowie der Steuerchip HC an einen ersten Taktbus CLKB1 zur Übertragung eines Taktsignals von dem Steuerchip HC zu den Halbleiterspeicherbausteinen der Gruppe G2A angeschlossen sind.

Mit gleichzeitigem Bezug auf 1 und 3 gehören zu der Gruppe G2A die Halbleiterspeicherbausteine P1, P2 der Gruppe G1A und die Halbleiterspeicherbausteine P14, P16, P17 und P18 der Gruppe G1B. Somit sind an den ersten Taktbus CLKB1 sowohl einige der Halbleiterspeicherbausteine, die an den ersten Steuer-/Adressbus CAB1 angeschlossen sind, als auch einige der Halbleiterspeicherbausteine, die an den zweiten Steuer-/Adressbus CAB2 angeschlossen sind, angeschlossen.

Zur Erzielung einer guten Signalintegrität bei der Übertragung von Signalen über die Taktbusse CLKB1, CLKB2, CLKB3 und den Steuer-/Adressbussen CAB1, CAB2 ist es erforderlich, dass die Busse, die mit den gleichen Halbleiterspeicherbausteinen verbunden sind, annähernd die gleiche Länge aufweisen. Daher sollte der Taktbus CLKB1 annähernd die gleiche Länge wie der Steuer-/Adressbus CAB1 aufweisen.

Bei einem Halbleiterspeichermodul der Generation DDR2 beziehungsweise DDR3 weist der Steuerchip HC höchstens 6 Taktanschlüsse zur Ankopplung von Taktbussen an den Steuerchip auf. Dabei sind drei der Taktanschlüsse zur Verbindung von Halbleiterspeicherbausteinen, die auf der linken Seite L auf der Oberfläche und der weiteren Oberfläche der Modulplatine angeordnet sind, vorgesehen und drei der Taktanschlüsse zur Verbindung von Halbleiterspeicherbausteinen, die auf der rechten Seite R auf der Oberfläche und der weiteren Oberfläche der Modulplatine angeordnet sind, vorgesehen.

Der erste Taktbus CLKB1 erstreckt sich von einem Taktanschluss C1 des Steuerchips HC bis zu einer widerstandsbehafteten Terminierung TCLKB1, die zwischen dem Steuerchip HC und dem ersten Ende EMP1 der Modulplatine MP angeordnet ist. An den ersten Taktbus CLKB1 sind ferner auf der weiteren Oberfläche der Modulplatine angeordnete Halbleiterspeicherbausteine angeschlossen, wobei die Halbleiterspeicherbausteine auf der weiteren Oberfläche den Halbleiterspeicherbausteinen P1, P2, P14, P16, P17 und P18 auf der Oberfläche der Modulplatine gegenüberliegen.

4 zeigt das in 1 dargestellte Halbleiterspeichermodul 100, bei dem zu einer Gruppe G2B gehörige Halbleiterspeicherbausteine P9, ..., P13 und P15 an einen zweiten Taktbus CLKB2 angeschlossen sind.

Mit gleichzeitigem Bezug auf 1 und 4 gehören zu der Gruppe G2B der Halbleiterspeicherbaustein P9 der Gruppe G1A und die Halbleiterspeicherbausteine P10, P11, P12, P13 und P15 der Gruppe G1B. Somit sind an den zweiten Taktbus CLKB2 sowohl einer der Halbleiterspeicherbausteine, die an den ersten Steuer-/Adressbus CAB1 angeschlossen sind, als auch einige der Halbleiterspeicherbausteine, die an den zweiten Steuer-/Adressbus CAB2 angeschlossen sind, angeschlossen.

Außerdem sind an den zweiten Taktbus CLKB2 sechs Halbleiterspeicherbausteine auf der weiteren Oberfläche der Modulplatine angeschlossen, wobei die Halbleiterspeicherbausteine auf der weiteren Oberfläche den Halbleiterspeicherbausteinen P9, P10, P11, P12, P13 und P15 auf der Oberfläche der Modulplatine gegenüberliegen.

Der zweite Taktbus CLKB2 erstreckt sich von einem Taktanschluss C2 des Steuerchips HC bis zu einer widerstandsbehafteten Terminierung TCLKB2, die zwischen dem Steuerchip HC und dem zweiten Ende EMP2 der Modulplatine MP angeordnet ist. Der Taktbus CLKB2 ist derart ausgebildet, dass seine Länge zwischen dem Taktanschluss C2 des Steuerchips HC und der widerstandsbehafteten Terminierung TCLKB2 der Länge des Steuer-/Adressbusses CAB1 beziehungsweise CAB2 entspricht.

5 zeigt das in 1 dargestellte Halbleiterspeichermodul 100, bei dem eine Gruppe G2C von Halbleiterspeicherbausteinen, die die Halbleiterspeicherbausteine P3, ..., P8 umfasst, sowie der Steuerchip HC an einen dritten Taktbus CLKB3 zur Übertragung von Taktsignalen von dem Steuerchip HC zu der Gruppe G2C der Halbleiterspeicherbausteine angeschlossen ist.

Der dritte Taktbus CLKB3 erstreckt sich von einem Taktanschluss C3 des Steuerchips HC bis zu einer widerstandsbehafteten Terminierung TCLKB3, die zwischen dem Steuerchip HC und dem ersten Ende EMP1 der Modulplatine MP angeordnet ist. Des Weiteren sind an den dritten Taktbus CLKB3 6 Halbleiterspeicherbausteine auf der anderen Oberfläche der Modulplatine angeschlossen, wobei die Halbleiterspeicherbausteine auf der anderen Oberfläche den Halbleiterspeicherbausteinen P3, ..., P8 auf der Oberfläche der Modulplatine gegenüberliegen.

Der dritte Taktbus CLKB3 ist derart ausgebildet, dass seine Länge zwischen dem Taktanschluss C3 des Steuerchips HC und der widerstandsbehafteten Terminierung TCLKB3 der Länge des ersten Steuer-/Adressbusses CAB1 beziehungsweise des zweiten Steuer-/Adressbusses CAB2 entspricht.

Die Buslängen der Taktbusse CLKB1, CLKB2 und CLKB3 sind somit an die Buslängen der Steuer-/Adressbusse CAB1, CAB2 angepasst. Die Ankopplung der Halbleiterspeicherbausteine auf der rechten Seite R des Halbleiterspeichermoduls 100 erfolgt symmetrisch zur Ankopplung der Halbleiterspeicherbausteine auf der linken Seite L des Halbleiterspeichermoduls.

6 zeigt eine Ausführungsform einer Ankoppelung der Halbleiterspeicherbausteine des in 1 gezeigten Halbleiterspeichermoduls an jeweilige Datentaktbusse DQ1, ..., DQ10 zur Übertragung jeweiliger Datentaktsignale bei einer Modulkonfiguration 8Rx4. Bei steigenden und fallenden Flanken der Datentaktsignale werden jeweils Daten in das Speicherzellenfeld der Speicherchips eingelesen oder aus dem Speicherzellenfeld ausgelesen.

Der Datentaktbus DQ1 ist an den Datenanschluss ADQ1 des Steuerchips HC und an die Halbleiterspeicherbausteine P1 und P10 angeschlossen, der Datentaktbus DQ2 ist an den Datenanschluss ADQ2 des Steuerchips HC und an die Halbleiterspeicherbausteine P2 und P11 angeschlossen, der Datentaktbus DQ3 ist an den Datenanschluss ADQ3 des Steuerchips HC und an die Halbleiterspeicherbausteine P7 und P16 angeschlossen und der Datentaktbus DQ4 ist an den Datenanschluss ADQ4 des Steuerchips HC und an die Halbleiterspeicherbausteine P6 und P15 angeschlossen.

Der Datentaktbus DQ5 ist an den Datenanschluss ADQ5 des Steuerchips HC und an die Halbleiterspeicherbausteine P5 und P14 angeschlossen, der Datentaktbus DQ6 ist an den Datenanschluss ADQ6 des Steuerchips HC und an die Halbleiterspeicherbausteine P8 und P17 angeschlossen, der Datentaktbus DQ7 ist an den Datenanschluss ADQ7 des Steuerchips HC und an die Halbleiterspeicherbausteine P4 und P13 angeschlossen und der Datentaktbus DQ8 ist an den Datenanschluss ADQ8 des Steuerchips HC und an die Halbleiterspeicherbausteine P3 und P12 angeschlossen.

Der Datentaktbus DQ9 ist an den Datenanschluss ADQ9 des Steuerchips HC und an die Halbleiterspeicherbausteine P18 und P36 angeschlossen und der Datentaktbus DQ10 ist an den Datenanschluss ADQ10 des Steuerchips HC und an die Halbleiterspeicherbausteine P9 und P27 angeschlossen.

Zusätzlich zu den auf der Oberfläche angeordneten Halbleiterspeicherbausteinen sind die jeweiligen Datentaktbusse auch an die entsprechenden Halbleiterspeicherbausteine angeschlossen, die auf der weiteren Oberfläche der Modulplatine den auf der Oberfläche der Modulplatine angeordneten Halbleiterpseicherbausteinen gegenüberliegen.

Da jeder der Halbleiterspeicherbausteine jeweils zwei Speicherchips umfasst, sind an jeden der Datentaktbusse jeweils acht Speicherchips angeschlossen, wobei die acht angeschlossenen Speicherchips unterschiedlichen Ranken angehören.

7 zeigt eine weitere Ausführungsform einer Ankoppelung der Halbleiterspeicherbausteine des in 1 gezeigten Halbleiterspeichermoduls an jeweilige Datentaktbusse DQ1', ..., DQ10' zur Übertragung jeweiliger Datentaktsignale bei einer Modulkonfiguration 8Rx4.

Der Datentaktbus DQ1' ist an den Datenanschluss ADQ1' des Steuerchips HC und an die Halbleiterspeicherbausteine P1 und P2 angeschlossen, der Datentaktbus DQ2' ist an den Datenanschluss ADQ2' des Steuerchips HC und an die Halbleiterspeicherbausteine P3 und P4 angeschlossen, der Datentaktbus DQ3' ist an den Datenanschluss ADQ3' des Steuerchips HC und an die Halbleiterspeicherbausteine P7 und P8 angeschlossen und der Datentaktbus DQ4' ist an den Datenanschluss ADQ4' des Steuerchips HC und an die Halbleiterspeicherbausteine P5 und P6 angeschlossen.

Der Datentaktbus DQ5' ist an den Datenanschluss ADQ5' des Steuerchips HC und an die Halbleiterspeicherbausteine P14 und P15 angeschlossen, der Datentaktbus DQ6' ist an den Datenanschluss ADQ6' des Steuerchips HC und an die Halbleiterspeicherbausteine P16 und P17 angeschlossen. Der Datentaktbus DQ7' ist an den Datenanschluss ADQ7' des Steuerchips HC und an die Halbleiterspeicherbausteine P12 und P13 angeschlossen, der Datentaktbus DQ8' ist an den Datenanschluss ADQ8' des Steuerchips HC und an die Halbleiterspeicherbausteine P10 und P11 angeschlossen.

Der Datentaktbus DQ9' ist an den Datenanschluss ADQ9' des Steuerchips HC und an die Halbleiterspeicherbausteine P9 und P27 angeschlossen und der Datentaktbus DQ10' ist an den Datenanschluss ADQ10' des Steuerchips HC und an die Halbleiterspeicherbausteine P18 und P36 angeschlossen.

Zusätzlich zu den auf der Oberfläche angeordneten Halbleiterspeicherbausteinen sind die jeweiligen Datentaktbusse auch an die entsprechenden Halbleiterspeicherbausteine angeschlossen, die auf der weiteren Oberfläche der Modulplatine den auf der Oberfläche der Modulplatine angeordneten Halbleiterpseicherbausteinen gegenüberliegen.

Da jeder der Halbleiterspeicherbausteine jeweils zwei Speicherchips umfasst, sind an jeden der Datentaktbusse jeweils acht Speicherchips angeschlossen, wobei die acht angeschlossenen Speicherchips unterschiedlichen Ranken angehören.


Anspruch[de]
Halbleiterspeichermodul, umfassend:

– eine Modulplatine (MP) mit einem ersten und einem zweiten Ende (EMP1, EMP2), die entlang einer Richtung (X) verlaufen;

– mehrere Halbleiterspeicherbausteine (P1, ..., P18), die jeweils ein erstes Ende (EP1-1, ..., EP18-1) und ein zweites Ende (EP1-2, ..., EP18-2) aufweisen, wobei das erste Ende und das zweite Ende des jeweiligen Halbleiterspeicherbausteins eine unterschiedliche Länge aufweisen;

– einen Steuerchip (HC) zur Steuerung eines Speicherzugriffs auf die Halbleiterspeicherbausteine (P1, ..., P18);

– wobei erste (P1, ..., P4) der Halbleiterspeicherbausteine in einer randseitig entlang dem ersten Ende (EMP1) der Modulplatine (MP) sich erstreckenden ersten Reihe (R1) auf der Modulplatine (MP) angeordnet sind und die jeweiligen zweiten Enden (EP1-2, ..., EP4-2) der ersten der Halbleiterspeicherbausteine entlang der Richtung (X) verlaufen;

– wobei zweite (P10, ..., P13) der Halbleiterspeicherbausteine in einer randseitig entlang dem zweiten Ende (EMP2) der Modulplatine (MP) sich erstreckenden zweiten Reihe (R2) auf der Modulplatine (MP) angeordnet sind und die jeweiligen zweiten Enden (EP10-2, ..., EP13-2) der zweiten der Halbleiterspeicherbausteine entlang der Richtung (X) verlaufen;

– wobei dritte (P5, ..., P9) der Halbleiterspeicherbausteine in einer zwischen der ersten und der zweiten Reihe sich erstreckenden dritten Reihe (R3) auf der Modulplatine (MP) angeordnet sind und die jeweiligen ersten Enden (EP5-1, ..., EP9-1) der dritten der Halbleiterspeicherbausteine entlang der Richtung (X) verlaufen.
Halbleiterspeichermodul nach Anspruch 1, bei dem die Modulplatine (MP) ein drittes Ende (EMP3) aufweist und die dritten (P5, ..., P9) der Halbleiterspeicherbausteine zwischen dem Steuerchip (HC) und dem dritten Ende (EMP3) der Modulplatine (MP) angeordnet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 oder 2, mit einem Steuer-/Adressbus (CAB1) zur Übertragung von Steuer-/Adresssignalen von dem Steuerchip (HC) zu einer ersten Gruppe der Halbleiterbausteine G1R, welche die ersten (P1, ..., P4) und die zweiten (P5, ..., P9) der Halbleiterspeicherbausteine umfasst, wobei der erste Steuer-/Adressbus (CAB1) eine widerstandsbehaftete Terminierung (TCAB1) aufweist, die zwischen dem Steuerchip (HC) und dem ersten Ende (EMP1) der Modulplatine (MP) angeordnet ist. Halbleiterspeichermodul nach Anspruch 3, bei dem vierte (P14, ..., P18) der Halbleiterspeicherbausteine in einer zwischen der dritten Reihe (R3) und der zweiten Reihe (R2) sich erstreckenden vierten Reihe (R4) auf der Modulplatine (MP) angeordnet sind und die jeweiligen ersten Enden (EP14-1, ..., EP18-1) der vierten (P14, ..., P18) der Halbleiterspeicherbausteine entlang der Richtung (X) verlaufen. Halbleiterspeichermodul nach Anspruch 4 mit mindestens einem Taktbus (CLKB1, CLKB2) zur Übertragung eines Taktsignals von dem Steuerchip (HC) zu einer zweiten Gruppe (G2A, G2B), wobei eine Länge des Steuer-/Adressbusses (CAB1) der Länge des mindestens einen Taktbusses (CLKB1, CLKB2) entspricht. Halbleiterspeichermodul nach Anspruch 5, bei dem an den mindestens einen Taktbus (CLKB1, CLKB2) 24 Speicherchips angeschlossen sind. Halbleiterspeichermodul nach Anspruch 6, bei dem an den Steuer-/Adressbus (CAB1) 72 Speicherchips angeschlossen sind. Halbleiterspeichermodul nach einem der Ansprüche 5 bis 7, bei dem die zweite Gruppe (G2A, G2B) mindestens einen Halbleiterspeicherbaustein (P14, P16, P17, P18; P15, P10, P11, P12, P13) aufweist, der nicht in der ersten Gruppe (G1A) enthalten ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 6, bei dem jeder der Halbleiterspeicherchips (P1, ..., P18) jeweils zwei Speicherchips (1A, 1B) enthält, wobei jeder der Speicherchips ein Speicherzellenfeld (SZF) mit Speicherzellen (SZ) umfasst, in denen jeweils ein Datum speicherbar ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 9, bei dem die jeweiligen ersten Enden der jeweiligen Halbleiterspeicherbausteine kürzer sind als die jeweiligen zweiten Enden der Halbleiterspeicherbausteine. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 10, bei dem die Modulplatine (MP) ein viertes Ende (EMP4) aufweist, wobei das dritte und das vierte Ende (EMP3, EMP4) der Modulplatine (MP) kürzer sind als das erste und das zweite Ende (EMP1, EMP2) der Modulplatine (MP). Halbleiterspeichermodul nach einem der Ansprüche 1 bis 11, bei dem das Halbleiterspeichermodul als ein Speichermodul der Konfiguration 8Rx4 ausgebildet ist.






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