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Dokumentenidentifikation DE69835135T2 31.05.2007
EP-Veröffentlichungsnummer 0000924861
Titel Verzögerungsregelschleife und zugehöriges Betriebsverfahren
Anmelder Texas Instruments Inc., Dallas, Tex., US
Erfinder Fahrenbruch, Shawn A., Dallas, Texas, US
Vertreter Prinz und Partner GbR, 80335 München
DE-Aktenzeichen 69835135
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 14.12.1998
EP-Aktenzeichen 983102344
EP-Offenlegungsdatum 23.06.1999
EP date of grant 05.07.2006
Veröffentlichungstag im Patentblatt 31.05.2007
IPC-Hauptklasse H03L 7/06(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
TECHNISCHES GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich allgemein auf das Gebiet elektronischer Schaltungsanordnungen und insbesondere auf eine verzögerungsverriegelte Umlaufschleife und auf ein Verfahren des Betriebs.

HINTERGRUND DER ERFINDUNG

Eine verzögerungsverriegelte Umlaufschleife (Umlauf-DLL) wird das System der Wahl für die Frequenzsynthese, wo die Ausgangsfrequenz das Ein- bis Zwanzigfache der Eingangsfrequenz ist. Die verzögerungsverriegelte Umlaufschleife ist erwünschter als eine herkömmliche phasenverriegelte Schleife (PLL), da sie im Gegensatz zu dem typischen Wesen dritter oder vierter Ordnung einer phasenverriegelten Schleife ein System mit Rückkopplung erster Ordnung schafft. Außerdem hat eine verzögerungsverriegelte Umlaufschleife im Vergleich zu einer herkömmlichen phasenverriegelten Schleife ein besseres Langzeit-Phasenrauschverhalten. Darüber hinaus ist eine verzögerungsverriegelte Schleife leicht mit einer digitalen Steuerung zu realisieren, die kein Schleifenfilter erfordert. Eine beispielhafte verzögerungsverriegelte Umlaufschleife ist in A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells, Michel Combes, Karim Dioury und Alain Greiner, IEEE Journal of Solid-State Circuits, Bd. 31, Nr. 7, Juli 1996, beschrieben.

Eine verzögerungsverriegelte Umlaufschleife nutzt eine Menge von Verzögerungselementen. Die Verzögerungselemente sind so eingestellt, dass ein Ausgangstaktsignal in der Weise verzögert wird, dass das Ausgangstaktsignal eine steigende Flanke aufweist, die mit der steigenden Flanke eines Eingangstaktsignals zusammenfällt. Dadurch, dass diese Verzögerungsmechanismen vorgesehen sind, werden das Eingangs- und das Ausgangstaktsignal phasengleich miteinander "verriegelt". Bis durch die verzögerungsverriegelte Umlaufschleife für ein gegebenes Eingangstaktsignal und Ausgangstaktsignal eine geeignete Verzögerungszeit automatisch bestimmt worden ist, wird jegliche Fehlsynchronisation der Phase des Eingangstaktsignals und des Ausgangstaktsignals dadurch beseitigt, dass die steigende Flanke des Ausgangstaktsignals für jedes Taktsignal des Eingangstakts einmal mit der steigende Flanke des Eingangstaktsignals synchronisiert wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung erkennt, dass eine verzögerungsverriegelte Umlaufschleife an Phasensprüngen leiden kann. Die vorliegende Erfindung erkennt, dass eine verzögerungsverriegelte Umlaufschleife im Vergleich zu einer phasenverriegelten Schleife ein schlechteres Kurzzeitphasenrauschverhalten oder Phasenrauschverhalten von Zyklus zu Zyklus aufweisen kann, da dann, wenn ein Eingangstaktsignal und das Ausgangstaktsignal nicht "verriegelt" sind, das gesamte Phasenrauschen in einem Zyklus des Ausgangstakts beim Vergleich mit dem Eingangstakt vollständig korrigiert wird. Diese Korrektur kann als Auffrischen der Phase der verzögerungsverriegelten Umlaufschleife bezeichnet werden. Diese Phasenkorrektur tritt einmal alle M Zyklen auf, wobei M ein ganzzahliges Vielfaches ist, das das Frequenzverhältnis des Ausgangstakts zu dem des Eingangstakts repräsentiert. Die Korrektur dieses Fehlers in einem Zyklus des Ausgangstakts kann zu einem inakzeptabel großen Phasensprung führen.

Eine Ausführungsform der Erfindung schafft eine nachgefilterte verzögerungsverriegelte Umlaufschleife und ein Verfahren des Betriebs, die die früheren Systemen zugeordneten Probleme beseitigen oder verringern. Tatsächlich werden eine nachgefilterte verzögerungsverriegelte Umlaufschleife und ein Verfahren des Betriebs geschaffen, die die zuvor umrissenen Nachteile und Probleme im Wesentlichen beseitigen. Eine Ausführungsform der Erfindung nutzt ein Filter mit unendlicher Impulsantwort zum Glätten von Phasensprüngen, die auftreten, wenn eine verzögerungsverriegelte Umlaufschleife ihre Phase auffrischt.

Gemäß einem Aspekt der Erfindung umfasst ein Verfahren zum Erzeugen eines Taktsignals die Schritte des Empfangens eines Taktsignals von einer verzögerungsverriegelten Umlaufschleife beim Filtern eines periodischen Ausgangssignals von der verzögerungsverriegelten Umlaufschleife in der Weise, dass jegliche Phasenverschiebung in dem Ausgangssignal der verzögerungsverriegelten Umlaufschleife über eine berechnete Anzahl von Perioden des Ausgangstaktsignals verbreitert wird, um ein gefiltertes Ausgangstaktsignal zu erzeugen.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung enthält eine Vorrichtung zum Erzeugen eines Taktsignals eine verzögerungsverriegelte Umlaufschleife, die so betreibbar ist, dass sie ein Referenztaktsignal empfängt, ein Ausgangstaktsignal erzeugt und die relative Phase des Ausgangstaktsignals in Bezug auf das Referenztaktsignal einstellt, um das Ausgangstaktsignal mit dem Referenztaktsignal zu synchronisieren. Außerdem enthält die Vorrichtung ein Phasenfilter, das so betreibbar ist, dass es das Ausgangstaktsignal empfängt und jegliche Phasenverschiebung des Ausgangstaktsignals über mehrere Zyklen des Ausgangstakts filtert, um ein eingestelltes Ausgangstaktsignal zu erzeugen.

Eine Ausführungsform der Erfindung ermöglicht das Erreichen zahlloser technischer Vorteile. Eine nachgefilterte verzögerungsverriegelte Umlaufschleife kann Kurzzeitphasensprünge glätten, ohne den Nutzen des einer verzögerungsverriegelten Umlaufschleife zugeordneten Langzeitphasenverhaltens aufzugeben. Eine nachgefilterte verzögerungsverriegelte Umlaufschleife kann die Vorteile einer DLL erster Ordnung mit einem Nachfilter mit unendlicher Impulsantwort (IIR-Nachfilter) erster Ordnung (Tiefpass) ergänzen. Da das Ausgangssignal des Filters nicht in die verzögerungsverriegelte Umlaufschleife rückgekoppelt wird, kann das Gesamtverhalten des Systems gemäß einer Ausführungsform von erster Ordnung bleiben.

Ein zusätzlicher Vorteil einer Ausführungsform der Erfindung ist, dass sie eine niedrige Bandbreite des Referenzrauschens haben kann, sofern das Referenzrauschen auf plus oder minus ein Viertel einer Oszillatorperiode beschränkt wird, während eine Wirkung hoher Bandbreite für in der Schleife selbst erzeugtes Rauschen aufrechterhalten wird. Diese zwei widersprechenden Nebenbedingungen stimmen herkömmlich in einer traditionellen PLL nicht überein. Ferner kann eine Ausführungsform der Erfindung für die verzögerungsverriegelte Umlaufschleife, die ansonsten keine Rauschfestigkeit von einem Referenztakt hätte, Rauschfestigkeit schaffen. Weitere technische Vorteile gehen für den Fachmann auf dem Gebiet leicht aus den folgenden Figuren, aus der folgenden Beschreibung und aus den folgenden Ansprüchen hervor.

KURZBESCHREIBUNG DER ZEICHNUNG

Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug genommen auf die folgende Kurzbeschreibung, die in Verbindung mit der beigefügten Zeichnung zu nehmen ist, und auf die ausführliche Beschreibung besonderer Ausführungsformen, in der gleiche Bezugszeichen gleiche Teile repräsentieren und in der:

1 ein Blockschaltplan ist, der das Konzept einer nachgefilterten verzögerungsverriegelten Umlaufschleife gemäß den Lehren der vorliegenden Erfindung veranschaulicht;

2A ein Blockschaltplan ist, der das Konzept einer nachgefilterten verzögerungsverriegelten Umlaufschleife weiter veranschaulicht, wobei er zusätzliche Einzelheiten der in 1 veranschaulichten verzögerungsverriegelten Umlaufschleife und eines in 1 veranschaulichten Filters mit unendlicher Impulsantwort zeigt;

2B ein Blockschaltplan ist, der eine Beispielrealisierung einer nachgefilterten verzögerungsverriegelten Umlaufschleife gemäß einer Ausführungsform der Erfindung veranschaulicht;

2C ein Blockschaltplan ist, der ein weiteres Beispiel einer Realisierung einer nachgefilterten verzögerungsverriegelten Umlaufschleife gemäß einer weiteren Ausführungsform der vorliegenden Erfindung veranschaulicht;

3 eine graphische Darstellung des Phasenfehlers in Abhängigkeit von der Zeit ist, die die Wirkung der Änderung des Betrags der Rückkopplung in den Filtern mit unendlicher Impulsantwort aus 2B und 2C zeigt;

4 eine graphische Darstellung der Spannung in Abhängigkeit von der Zeit ist, die die Einführung eines Phasensprungs und die Absorption dieses Sprungs mit der Zeit gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;

5A eine graphische Darstellung ist, die Jitter-Charakteristiken einer herkömmlichen verzögerungsverriegelten Umlaufschleife, die die Lehren der vorliegenden Erfindung nicht enthält, zeigt;

5B eine graphische Darstellung von Jitter-Charakteristiken einer nachgefilterten verzögerungsverriegelten Umlaufschleife gemäß einer Ausführungsform der vorliegenden Erfindung ist;

6 ein Blockschaltplan eines Plattenlaufwerks-Massenspeichersystems ist, das eine nachgefilterte verzögerungsverriegelte Umlaufschleife gemäß einer Ausführungsform der Erfindung enthält; und

7 ein Blockschaltplan ist, der den Lesekanal des in 6 veranschaulichten Festplattenlaufwerks veranschaulicht, das eine nachgefilterte verzögerungsverriegelte Umlaufschleife gemäß einer Ausführungsform der Erfindung enthält.

AUSFÜHRLICHE BESCHREIBUNG BESONDERER AUSFÜHRUNGSFORMEN

Ausführungsformen der vorliegenden Erfindung und ihre Vorteile werden am besten verstanden anhand von 1-7 der Zeichnung, wobei für gleiche und entsprechende Teile der verschiedenen Figuren gleiche Bezugszeichen verwendet sind.

1 ist ein Blockschaltplan, der das Konzept einer nachgefilterten verzögerungsverriegelten Umlaufschleife gemäß den Lehren der vorliegenden Erfindung veranschaulicht. Die nachgefilterte verzögerungsverriegelte Umlaufschleife 10 enthält eine verzögerungsverriegelte Umlaufschleife 12 und ein Filter 14 mit unendlicher Impulsantwort. Ein Beispiel einer verzögerungsverriegelten Umlaufschleife 12 ist in A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells, Michel Combes, Karim Dioury und Alain Greiner, IEEE Journal of Solid-State Circuits Bd. 31, Nr. 7, 1996, zu finden.

Die verzögerungsverriegelte Umlaufschleife 12 empfängt ein Referenztaktsignal 24 und erzeugt ein Ausgangstaktsignal 26. Das Ausgangstaktsignal 26 ist typisch ein ganzzahliges Vielfaches des Referenztaktsignals 24. Die verzögerungsverriegelte Umlaufschleife 12 führt die Funktion des Multiplizierens des Referenzsignals 24 mit einer gegebenen ganzen Zahl und außerdem des Synchronisierens der Phasen des Referenztakts 24 und des Ausgangstakts 26 aus. Die verzögerungsverriegelte Umlaufschleife 12 synchronisiert die Phasen des Referenzstaktsignals 24 und des Ausgangstaktsignals 26 dadurch, dass sie die Verzögerungselemente in der verzögerungsverriegelten Umlaufschleife 12 einstellt, bis das Ausgangstaktsignal 26 dem Referenztaktsignal 24 um genau eine Periode nacheilt. Allerdings misst die verzögerungsverriegelte Umlaufschleife 12 den Phasenunterschied zwischen dem Referenztaktsignal 24 und dem Ausgangstaktsignal 26 und verzögert das Ausgangstaktsignal 26 einmal pro Taktzyklus des Referenztaktsignals 24 in der Weise, dass die steigenden Flanken beider Takte einmal pro Zyklus des Referenztaktsignals 24 zusammenfallen, bis die richtige Verzögerung der Verzögerungselemente bestimmt worden ist. Wegen dieses Verfahrens des Betriebs der verzögerungsverriegelten Umlaufschleife 12 veranlasst die Synchronisation der Phasen, die dadurch veranlasst wird, dass die verzögerungsverriegelte Umlaufschleife 12 die steigenden Flanken jedes Taktsignals einmal pro Taktzyklus des Referenztaktsignals 24 synchronisiert, im Ausgangstaktsignal 26 einen Phasensprung, der in einem System, das das Ausgangstaktsignal 26 nutzt, einen Fehler verursachen könnte. Die Kombination des Filters 14 mit unendlicher Impulsantwort mit der verzögerungsverriegelten Umlaufschleife 12 hilft, die Wirkungen dieser Phasensprünge zu verringern.

Das Filter 14 mit unendlicher Impulsantwort empfängt ein Eingangsphasensignal 27 und erzeugt ein Phasenausgangssignal 29. Die Erzeugung des Eingangstaktsignals 27 aus dem Ausgangstaktsignal 26 und des Ausgangstaktsignals 28 aus dem Ausgangsphasensignal 29 wird im Folgenden nach der Beschreibung des Filters 14 mit unendlicher Impulsantwort ausführlich beschrieben. Wie im Folgenden ausführlicher beschrieben wird, liefert das Phasenausgangssignal 29 eine allmählichere Phaseneinstellung eines Ausgangstaktsignals 28 als das Ausgangstaktsignal 26. Das Eingangsphasensignal 27 der verzögerungsverriegelten Umlaufschleife 12 wird durch das Verstärkungssystem 16 multipliziert. Die durch das Verstärkungssystem 16 gelieferte Verstärkung ist gleich 1-K, wobei K zwischen null und eins liegt. Das Ausgangssignal des Verstärkungssystems 16 wird an eine Summiereinheit 18 geliefert. Ein zweites Eingangssignal in die Summiereinheit 18 wird durch das Verstärkungssystem 22 geliefert. Die Verstärkung des Verstärkungssystems 22 ist gleich K, wobei K zwischen null und eins liegt. Das Eingangssignal in das Verstärkungssystem 22 ist ein Rückkopplungssignal vom Ausgangsphasensignal 29. Das Ausgangssignal der Summierschaltung 18 wird an eine Verzögerungseinheit 20 geliefert. Die Verzögerungseinheit 20 verzögert ihr Eingangssignal für eine Zeitdauer, die gleich der Periode der Ausgangstaktsignale 26 und 28 ist. Die unten stehende Tabelle veranschaulicht die Wirkung des Filters 14 mit unendlicher Impulsantwort auf eine Stufenänderung zum Zeitpunkt t = 2 von 0 auf 1 des Eingangsphasensignals 27 auf das Ausgangsphasensignal 29. In der unten stehenden Tabelle ist für K ein Wert von 0,75 gewählt worden.

Das Filter 14 mit unendlicher Impulsantwort erzeugt zum Zeitpunkt t ein Ausgangsphasensignal 29, das gleich (1 – K)·(Eingangsphasensignal 27) + K·(Ausgangsphasensignal 29 zum Zeitpunkt t – 1) = 0,25 + 0,75·(Ausgangsphasensignal 29 zum Zeitpunkt t – 1) ist. Wie veranschaulicht ist, liefert das Filter mit unendlicher Impulsantwort eine Ausgangsphase 29, die sich allmählich von null auf eins ändert, während das Eingangsphasensignal 27 von null auf eins übergeht. Diese allmähliche Änderung ist wünschenswert, da sie kurzzeitige Phasensprünge glättet, die sich aus der verzögerungsverriegelten Umlaufschleife 12 ergeben.

Wie oben beschrieben wurde, erzeugt die verzögerungsverriegelte Umlaufschleife 12 ein Ausgangstaktsignal 26, während das Filter 14 mit unendlicher Impulsantwort ein Phaseneingangssignal 27 empfängt. Das Phaseneingangssignal 27 wird durch einen Zeit-Phasen-Umsetzer 30 aus dem Ausgangstaktsignal 26 erzeugt. Der Zeit-Phasen-Umsetzer 30 enthält eine Summiereinheit 21 und einen Idealtaktgenerator 23. Der Idealtaktgenerator 23 erzeugt ein Taktsignal mit der gleichen Frequenz wie das Ausgangstaktsignal 26, das keinen Phasensprüngen wie etwa jenen unterliegt, die wegen des zuvor beschriebenen Betriebs der verzögerungsverriegelten Umlaufschleife 12 entstehen können. Die Summiereinheit 21 empfängt den Idealtakt 23 und den Ausgangstakt 26 und erzeugt ein Eingangsphasensignal 27 für den Empfang durch das Filter 14 mit unendlicher Impulsantwort. Wie in Verbindung mit den 2B und 2C beschrieben wird, betrachtet die vorliegende Erfindung den Betrieb direkt am Ausgangstaktsignal 26, um die Wirkung eines Filters mit unendlichem Impuls wie etwa des Filters 14 mit unendlicher Impulsantwort zu erzeugen, ohne das Ausgangstaktsignal 26 notwendig in ein Phasensignal umzusetzen, das durch das Filter 14 mit unendlichem Impuls bearbeitet wird.

Ähnlich ist das Ausgangsphasensignal 29 des Filters 14 mit unendlicher Impulsantwort ein Phasensignal und ist das Ausgangstaktsignal 28 ein Taktsignal. Ein Phasen-Zeit-Umsetzer 32 setzt das Ausgangsphasensignal 29 in das Ausgangstaktsignal 28 um. Wie ebenfalls im Folgenden ausführlicher beschrieben wird, betrachtet die vorliegende Erfindung das Umsetzen des Ausgangstaktsignals 26 in ein Ausgangstaktsignal 28 ohne notwendiges Umsetzen des Ausgangstaktsignals 26 in ein Phasensignal 27, Filtern des Phasensignals 27 zum Erzeugen eines Ausgangsphasensignals 29 und Umsetzen des Ausgangsphasensignals 29 in ein Zeitsignal 28.

2A ist ein Blockschaltplan, der die in 1 veranschaulichte nachgefilterte verzögerungsverriegelte Umlaufschleife 10 veranschaulicht und der zusätzliche Einzelheiten der verzögerungsverriegelten Umlaufschleife 12 und des in 1 veranschaulichten Filters 14 mit unendlicher Impulsantwort zeigt. Wie veranschaulicht ist, enthält die verzögerungsverriegelte Umlaufschleife 12 einen Teiler 40, einen Multiplexer 42, einen zweiten Teiler 44, einen Zwischenspeicher 46, eine erste Verzögerungseinheit 48, eine Steuereinheit 50, eine zweite Verzögerungseinheit 52 und einen Phasendetektor 54.

Der Teiler 40 empfängt das Eingangstaktsignal 24 und teilt die Frequenz des Eingangstaktsignals 24 durch die ganze Zahl n, was zu einem Ausgangssignal führt, das 1/n der Frequenz des Eingangstaktsignals 24 aufweist. Dieses Ausgangssignal wird als ein Eingangssignal in den Multiplexer 42 geliefert. Der Multiplexer 42 liefert entweder das Ausgangssignal des Teilers 44 oder null an den Setz-Eingang des Zwischenspeichers 46. Unter der Annahme eines Anfangszustands von "1" für das Ausgangssignal des Teilers 44 in den Zwischenspeicher 42 liefert eine vom Teiler 40 durch den Multiplexer 42 empfangene steigende Flanke eine steigende Flanke zum Setzen des Zwischenspeichers 46 und eine steigende Flanke zur Verzögerungseinheit 48. Die Verzögerungseinheit 48 verzögert ihr Eingangssignal für eine eingestellte Zeitdauer. Das Ausgangssignal der Verzögerungseinheit 48 wird nach einer Verzögerungsdauer von &tgr; von dem Rücksetz-Eingang in den Zwischenspeicher 46 empfangen. Dieses Eingangssignal setzt den Zwischenspeicher 46 zurück, so dass das Eingangssignal in die Verzögerungseinheit 48 und in den Teiler 44 tief eingestellt wird. Das Ausgangssignal der Verzögerungseinheit 48 wird außerdem durch die Verzögerungseinheit 52 empfangen.

Nach einer Verzögerungsdauer von 2&tgr; empfängt der Multiplexer 42 an einem zweiten Eingang von dem Ausgang der Verzögerungseinheit 52 eine "1", um den Ausgang des Zwischenspeichers 46 auf einen hohen Pegel einzustellen, um ihn an die Verzögerungseinheit 48 zu liefern. Dieser Prozess findet m Zyklen statt, die durch den Teiler 44 gezählt werden. Nach m Zyklen ändert sich das Ausgangssignal des Teilers 40 wieder auf hoch. Diese steigende Flanke synchronisiert das Ausgangssignal des Teilers 40 mit einer steigenden Flanke für den Ausgang des Zwischenspeichers 46.

Die verzögerungsverriegelte Umlaufschleife 12 nutzt die Verzögerungseinheiten 48 und 52, um das Ausgangssignal 26 um insgesamt einen Taktzyklus zu verzögern, so dass das Ausgangstaktsignal 26 und das Referenztaktsignal 24 phasengleich sind. Der Phasendetektor 54 arbeitet mit der Steuereinheit 50 zusammen, um die Verzögerungseinheiten 48 und 52 so einzustellen, dass sie geeignete Verzögerungen liefern, so dass das Ausgangstaktsignal 26 dem Ausgangstaktsignal des Zwischenspeichers 46 für eine Periode des Ausgangstaktsignals 26 nacheilt. Bis der Phasendetektor 54 und die Steuereinheit 50 die durch die Verzögerungseinheiten 48 und 52 gelieferte Verzögerung einstellen können, synchronisiert allerdings die verzögerungsverriegelte Umlaufschleife 12 die steigenden Flanken des Ausgangssignals des Teilers 40 mit der steigenden Flanke für das Ausgangstaktsignal des Zwischenspeichers 46 durch Verzögern des Ausgangssignals des Zwischenspeichers 46, was ebenfalls das Ausgangstaktsignal 26 verzögert. Zusätzliche Einzelheiten über den Betrieb der verzögerungsverriegelten Umlaufschleife 12 sind im oben erwähnten A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells zu finden.

Dadurch, dass die steigende Flanke des Ausgangssignals des Zwischenspeichers 46 so verzögert wird, dass sie mit der steigenden Flanke des Eingangstakts 24 zusammenfällt, tritt einmal jede Taktperiode des Referenztakts 24 in der Phase des Ausgangstaktsignals 26 ein Sprung auf, bevor die verzögerungsverriegelte Umlaufschleife 12 das Ausgangstaktsignal 26 mit dem Referenztaktsignal 24 verriegelt" hat. Somit tritt einmal jedes Taktsignal des Referenztakts 24 ein Sprung in der Frequenz des Ausgangstaktsignals 26 auf. Falls dieser Sprung zu groß ist, kann dies zu Problemen bei der Schaltungsanordnung führen, die das Ausgangstaktsignal 26 nutzt. Um diese Probleme zu vermeiden, wird das Ausgangstaktsignal 26, wie in 1 gezeigt ist, durch das Filter 14 mit unendlicher Impulsantwort gefiltert.

Wie oben beschrieben wurde, erzeugt das Filter 14 mit unendlicher Impulsantwort ein Ausgangstaktsignal 28, das die Phase des Ausgangstaktsignals 26, um erhebliche Phasenabweichungen zu verhindern, eher über eine Anzahl von Zyklen allmählich einstellt, als die Phase des Ausgangstaktsignals 26 in einem Zyklus einzustellen. In 2A ist als System 70 ein Beispiel der Kombination des Zeit-Phasen-Umsetzers 30, des Filters 14 mit unendlicher Impulsantwort und des Phasen-Zeit-Umsetzers 32 veranschaulicht. Das System 70 enthält eine Summations- und Verstärkungseinheit 68 und ein Verzögerungssystem 20'. Das Verzögerungssystem 20' verzögert sein Eingangssignal für einen Taktzyklus des Ausgangstaktsignals 26. Das Verzögerungssystem 20' enthält einen Multiplexer 60, einen Zwischenspeicher 62, eine erste Verzögerungseinheit 64 und eine zweite Verzögerungseinheit 66. Der Betrieb der Verzögerungseinheit 20' wird in Verbindung mit 2B beschrieben.

Die Summations- und Verstärkungseinheit 68 enthält einen Zeit-Phasen-Umsetzer 30, einen Phasen-Zeit-Umsetzer 31 und einen Zeit-Phasen-Umsetzer 33. Der Phasen-Zeit-Umsetzer 31 ist analog dem Phasen-Zeit-Umsetzer 32 aus 1 und der Zeit-Phasen-Umsetzer 33 ist analog dem Zeit-Phasen-Umsetzer 30 aus 1. Die Summations- und Verstärkungseinheit 68 ist eine konzeptionelle Darstellung des Zeit-Phasen-Umsetzers 30, des Filters 14 mit unendlicher Impulsantwort und des Phasen-Zeit-Umsetzers 32. In 2B ist eine tatsächliche Realisierung der durch diese Systeme gelieferten Funktionen veranschaulicht.

2B ist ein Blockschaltplan, der die nachgefilterte verzögerungsverriegelte Umlaufschleife 10 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. In dieser Ausführungsform enthält die Summations- und Verstärkungseinheit 68 ein Paar Inverter 98 und 100, deren Ausgangsknoten 93 und 95 miteinander verbunden sind. Der Inverter 98 enthält einen p-Kanal-Feldeffekttransistor 90 und einen n-Kanal-Feldeffektransistor 92; allerdings können andere geeignete Typen von Vorrichtungen verwendet werden. Der Inverter 100 enthält einen p-Kanal-Feldeffekttransistor 94 und einen n-Kanal-Feldeffekttransistor 96; allerdings können andere geeignete Typen von Vorrichtungen verwendet werden. Die Drains der Transistoren 90 und 92 sind verbunden, um den Ausgangsknoten 93 des Inverters 98 zu bilden, und die Drains der Transistoren 94 und 96 sind verbunden, um den Ausgangsknoten 95 des Inverters 100 zu bilden. Die Gates der Transistoren 90 und 92 empfangen jeweils das Ausgangstaktsignal 26 als ein Eingangssignal. Die Transistoren 94 und 96 empfangen jeweils an ihren Gates das Taktausgangssignal 28 als ein Eingangssignal. Die Verzögerungseinheit 20' empfängt am Ausgangsknoten 93, 95 eine Spannung als ein Eingangssignal. Wie veranschaulicht ist, weist der Transistor 90 ein Breite/Länge-Verhältnis von 2,8/0,6 auf, während der Transistor 92 ein Breite/Länge-Verhältnis von 1,4/0,6 aufweist. Der Transistor 94 weist ein Breite/Länge-Verhältnis von 4/0,6 auf und der Transistor 96 weist ein Breite/Länge-Verhältnis von 2/0,6 auf. Die Breite/Länge-Verhältnisse der Transistoren 90, 92, 94 und 96 bestimmen die Verstärkungen der Inverter 98 und 100. Obgleich für die Inverter 98 und 100 eine besondere Konfiguration gezeigt ist, können andere geeignete Konfigurationen realisiert werden, die alternative Verstärkungen für die Transistoren 90, 92, 94 und 96 aufweisen.

Der Betrieb der Summations- und Verstärkungseinheit 68 ist wie folgt. Falls das Ausgangstaktsignal 26 und das Ausgangstaktsignal 28 gleichzeitig bei den Eingangsknoten 89 und 91 ankommen, funktioniert die Summations- und Verstärkungseinheit 68 als ein einziger Inverter. Somit schalten die Transistoren 90 und 94 aus, falls die Ausgangstaktsignale 26 und 28 beide hoch sind, da sie PMOS-Vorrichtungen sind und eine Gate/Source-Spannung von null aufweisen. Umgekehrt schalten die Transistoren 92 und 96 ein, da sie NMOS-Vorrichtungen sind und eine positive Gate/Source-Spannung aufweisen. Somit fließt weder über den Inverter 98 noch über den Inverer 100 ein Strom, da die Transistoren 92 und 96 ausgeschaltet sind. Allerdings beginnen sich die Ausgangsknoten 93 und 95 von einer hohen Spannung zu einer tiefen Spannung zu entladen und nehmen schließlich eine tiefe Spannung an. Somit erzeugen die Inverter 98 und 100 an den Knoten 93 und 95 eine tiefe Ausgangsspannung, wenn die Eingangsknoten 89 und 91 eine hohe Spannung empfangen.

Falls umgekehrt das Ausgangstaktsignal 26 und das Ausgangstaktsignal 28 gleichzeitig bei den Eingangsknoten 89 und 91 ankommen und beide tief sind, werden die Transistoren 90 und 94 eingeschaltet, da sie PMOS-Vorrichtungen sind und eine negative Gate/Source-Spannung aufweisen. Außerdem schalten die Transistoren 92 und 96 aus, da sie NMOS-Vorrichtungen sind und eine Gate/Source-Spannung von null aufweisen. Somit fließt weder über den Inverter 98 noch über den Inverer 100 ein Strom, da die Transistoren 90 und 94 ausgeschaltet sind. Allerdings beginnen sich die Ausgangsknoten 93 und 95 von einer tiefen Spannung zu einer hohen Spannung zu laden. Somit erzeugen die Inverter 98 und 100 bei den Knoten 93 und 95 eine hohe Ausgangsspannung, wenn die Eingangsknoten 89 und 91 eine tiefe Spannung empfangen.

Falls dagegen das Ausgangstaktsignal 26 und das Ausgangstaktsignal 28 nicht gleichzeitig ankommen, arbeiten die Inverter 98 und 100 so, dass sie bei den Knoten 93 und 95 eine Ausgangsspannung erzeugen, die das Ausgangstaktsignal 28 entweder verzögert oder beschleunigt, so dass ein Stufenübergang der Phase des Ausgangstaktsignals 26 wie etwa ein durch die verzögerungsverriegelte Umlaufschleife 12 gelieferter Phasensprung über eine Anzahl von Taktzyklen geglättet werden kann, wobei das Ausgangstaktsignal 26 und das Ausgangstaktsignal 28 synchronisiert werden. Falls das Ausgangstaktsignal 28 beim Eingangsknoten 91 ankommt, bevor das Ausgangstaktsignal 26 beim Eingangsknoten 89 ankommt, und unter der Annahme eines hohen Werts beim Ausgangstaktsignal 28 schaltet der Transistor 94 aus, während der Transistor 96 einschaltet. Das Ausschalten des Transistors 94 und das Einschalten des Transistors 96 führt zur Entladung der Ausgangsspannung 95 von einem hohen Wert zu einem tiefen Wert. Allerdings bleiben der Transistor 90 eingeschaltet und der Transistor 92 ausgeschaltet, da das Ausgangstaktsignal 28 vor dem Ausgangstaktsignal 26 angekommen ist. Somit wird eine Entladung beim Knoten 95 auf einen tiefen Wert etwas verzögert, da der Knoten 93 auf einen hohen Wert geladen wird, da der Transistor 90 eingeschaltet ist. Wenn das Ausgangstaktsignal 26 am Eingangsknoten 89 ankommt und einen hohen Wert aufweist, wird der Transistor 90 ausgeschaltet, während der Transistor 92 eingeschaltet wird, wobei sich der Ausgangsknoten 93 von einem hohen Wert auf einem tiefen Wert entlädt. Da die Entladung der Knoten 93 und 95 von einem hohen Wert auf einen tiefen Wert verzögert wird, wird das Ausgangstaktsignal 28 in Bezug auf das Ausgangstaktsignal 26 verzögert.

Falls dagegen beim Knoten 91 ein Übergang von Tief zu Hoch im Ausgangstaktsignal 28 ankommt, nachdem beim Knoten 89 ein Übergang von Tief zu Hoch im Ausgangstaktsignal 26 angekommen ist, wird das Ausgangstaktsignal 28 in Bezug auf das Ausgangstaktsignal 26 beschleunigt. Da beim Eingangsknoten 89 ein Übergang von Tief zu Hoch des Taktsignals 26 ankommt, bevor beim Knoten 91 ein Übergang von Tief zu Hoch des Taktsignals 28 angekommen ist, beginnt sich der Knoten 93 zu entladen, bevor der Transistor 94 ausgeschaltet wird. Somit entladen sich die Knoten 93 und 95 schneller auf einen tiefen Wert, als es geschehen würde, falls sich die Knoten 93 und 95 erst zu entladen beginnen würden, wenn der Transistor 94 ausgeschaltet wird. Da die Spannung der Ausgangsknoten schneller übergeht, als es andernfalls geschehen würde, wird das Ausgangstaktsignal 28 somit in Bezug auf das Ausgangstaktsignal 26 beschleunigt.

Die Ausgangsspannungen bei den Knoten 93 und 95 werden von der Verzögerungseinheit 20' empfangen. Die Verzögerungseinheit 20' verzögert die Spannung bei den Knoten 93 und 95 für eine Zeitdauer, die gleich der Verzögerung ist, die durch den Multiplexer 42, den Zwischenspeicher 46, die Verzögerungseinheit 48 und die Verzögerungseinheit 52, die oben beschrieben wurden, angewendet wird. Die Verzögerungseinheit 20' erzeugt ein Ausgangssignal 28, das als ein Ausgangstaktsignal sowie als eine Rückkopplung in den Knoten 91 des Inverters 100 geliefert wird. Somit empfängt der Inverter 100 beim Knoten 91 als ein Eingangssignal einen Wert für das Taktsignal 28, der eine Zeitdauer verzögert ist, die der Verzögerungseinheit 20 im Filter 14 mit unendlicher Impulsantwort aus 1 entspricht. Die Summations- und Verstärkungseinheit 68 arbeitet für jeden Übergang von Tief zu Hoch des Taktsignals 28 so, dass sie die Ausgangsspannung bei dem Knoten 93 und 95 in der Weise verzögert oder beschleunigt, dass die Ausgangstaktsignale 26 und 28 fortschreitend phasengleicher werden. Falls die verzögerungsverriegelte Umlaufschleife 12 einen Stufenübergang der Phase des Taktsignals 26 erzeugt, arbeiten die Summations- und Verstärkungseinheit 68 und die Verzögerungseinheit 20' somit als ein Filter mit unendlicher Impulsantwort der Phase des Ausgangstaktsignals 26, um ein Ausgangstaktsignal 28 zu erzeugen, das die Wirkung der Stufenänderung zur Phasengleichheit des Ausgangstaktsignals 26 über eine Anzahl von Taktzyklen verbreitert, um ein Ausgangstaktsignal 28 zu erzeugen.

2C ist ein Blockschaltplan, der eine nachgefilterte verzögerungsverriegelte Umlaufschleife 10 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung veranschaulicht. Abgesehen davon, dass die Verstärkungen der Transistoren 101, 102, 104 und 106 in der Summations- und Verstärkungseinheit 68 geändert sind, ist die in 2C veranschaulichte nachgefilterte verzögerungsverriegelte Umlaufschleife 10 analog der in 2B veranschaulichten nachgefilterten verzögerungsverriegelten Umlaufschleife 10. Wie veranschaulicht ist, weist der Transistor 104 ein Breite/Länge-Verhältnis von 8/0,6 auf, weist der Transistor 106 ein Breite/Länge-Verhältnis von 4/0,6 auf, weist der Transistor 101 ein Breite/Länge-Verhältnis von 2,8/0,6 auf und weist der Transistor 102 ein Breite/Länge-Verhältnis von 1,4/0,6 auf. Somit hat der Inverter 199 eine größere relative Stärke als der Inverter 198 und der Inverter 98. Da der Inverter 199 sein Eingangssignal vom Ausgangstaktsignal 28 empfängt, entspricht die Konfiguration der Summations- und Verstärkungseinheit 68 einem Filter 14 mit unendlicher Impulsantwort aus 1 mit einem Wert von K, der größer als der Wert von K für die Summations- und Verstärkungseinheit 68 ist. Die Wirkung der Änderung des Werts von K auf die verzögerungsverriegelte Umlaufschleife 10 der 2B und 2C ist in 3 veranschaulicht.

3 ist eine graphische Darstellung 110 des Phasenfehlers in Abhängigkeit von der Zeit, die die Wirkung der Änderung des Betrags der Rückkopplung in den Summations- und Verstärkungseinheiten 68 der 2B und 2C veranschaulicht. Die in 3 mit 2B gekennzeichnete Kurve veranschaulicht einen recht schnellen Übergang des Phasenfehlers für das Ausgangssignal 28, der annähernd über drei Zyklen des Ausgangstaktsignals 28 stattfindet. Im Gegensatz dazu veranschaulicht die in 3 mit 2C gekennzeichnete Kurve eine allmählichere Änderung des Phasenfehlers über annähernd sieben Zyklen des Ausgangstaktsignals 28. Die allmählichere Verschiebung des Phasenfehlers, die durch die mit 2C gekennzeichnete Kurve veranschaulicht ist, entspricht dem, dass die Summations- und Verstärkungseinheit 68 einen größeren Betrag der Rückkopplung als die Summations- und Verstärkungseinheit 68 der Schaltung aus 2B aufweist.

4 ist eine graphische Darstellung 80 der Spannung in Abhängigkeit von der Zeit für das Ausgangstaktsignal 26 und für das Ausgangstaktsignal 28, die die Einführung eines Phasensprungs in das Ausgangstaktsignal 26 und die Absorption dieses Sprungs mit der Zeit gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Kurve mit einem Bezugszeichen 82 repräsentiert eine Leistungsversorgung für das Ausgangstaktsignal 26. Wie veranschaulicht ist, wird bei annähernd 100 Nanosekunden in die Kurve 28 eine Störung eingeführt, die eine Phasenstörung im Ausgangstaktsignal 26 verursacht. Eine solche Störung entspricht einer Phasenstörung, die sich aus der verzögerungsverriegelten Umlaufschleife 12 ergibt. Bei etwa 110 Nanosekunden, was durch das Bezugszeichen 84 bezeichnet ist, beginnt sich das Ausgangstaktsignal 28 langsam zur Phasengleichheit mit dem Ausgangstaktsignal 26 zurück zu verschieben, so dass eine plötzliche Verschiebung des Ausgangstaktsignals 26 in Phasengleichheit verzögert wird, um ein Ausgangstaktsignal 28 mit einer allmählicheren Einstellung der Phasengleichheit zu erzeugen. Bei annähernd 136 Nanosekunden sind das Ausgangstaktsignal 26 und das Ausgangstaktsignal 28 im Wesentlichen synchronisiert, was durch das Bezugszeichen 86 bezeichnet ist.

5A ist eine graphische Darstellung, die den Jitter in dem Phasenfehler des Ausgangstaktsignals 26 in Bezug auf einen Idealtakt veranschaulicht. 5B ist eine graphische Darstellung des Jitters des Phasenfehlers des Ausgangstaktsignals 28 in Bezug auf einen Idealtakt. Wie in 5A veranschaulicht ist, weist der Phasenfehler des Ausgangstaktsignals 26 in Bezug auf einen Idealtakt weißes Rauschen veränderlicher Größe auf. Allerdings tritt bei der mit dem Bezugszeichen 400 bezeichneten Linie ein erheblicher Stufenphasenfehler von annähernd 2,5·10–10 bis –0,5·10–10 auf. Ein so großer Sprung des Phasenfehlers des Ausgangstaktsignals 26 kann dem zugeschrieben werden, dass eine verzögerungsverriegelte Umlaufschleife 12 für jedes Taktsignal des Referenztakts 24 eine Stufenphasenverschiebung erzeugt. Ein ähnlicher Sprung des Phasenfehlers ist in der Nähe der Bezugslinie 410 veranschaulicht. In Gegensatz dazu enthält das Ausgangssignal 28 keine großen Sprünge des Phasenfehlers, da die Summations- und Verstärkungseinheit 68 und die Verzögerungseinheit 20' sowohl bei der Bezugslinie 500 als auch bei der Bezugslinie 510, die in 5B veranschaulicht sind, Stufenänderungen in der Phase glätten, um einen allmählichen Übergang des Phasenfehlers zu erzeugen.

Eine nachgefilterte verzögerungsverriegelte Umlaufschleife gemäß den Lehren der Erfindung wie etwa die nachgefilterte verzögerungsverriegelte Umlaufschleife 210 kann in zahlreiche Anwendungen integriert werden. Eine Anwendung, für die eine solche nachgefilterte verzögerungsverriegelte Umlaufschleife besonders geeignet ist, ist als ein Zeitbasisgenerator in einem Plattenlaufwerks-Massenspeichersystem. Zum Beispiel kann ein solcher Zeitbasisgenerator in einem Lesekanal eines Plattenlaufwerks-Massenspeichersystems gebildet sein. Die 6 und 7 veranschaulichen eine Beispielverwendung einer nachgefilterten verzögerungsverriegelten Umlaufschleife gemäß den Lehren der vorliegenden Erfindung als ein Zeitbasisgenerator in einem Plattenlaufwerks-Massenspeichersystem.

6 ist ein Blockschaltplan eines Plattenlaufwerks-Massenspeichersystems 630, das während Leseoperationen zum Wiedergewinnen von Daten verwendet wird und während Schreiboperationen zum Speichern von Daten verwendet wird. Das Plattenlaufwerks-Massenspeichersystem 630 ist über eine Schnittstelle mit einem Host 632 verbunden, um sowohl während Lese- als auch während Schreiboperationen digitale Daten auszutauschen. Das Plattenlaufwerks-Massenspeichersystem 630 enthält eine Platten/Kopf-Baueinheit 612, einen Vorverstärker 614, einen synchron abgetasteten Datenkanal (SSD-Kanal) 610 und eine Steuerschaltungsanordnung 611. Die Platten/Kopf-Baueinheit 612 und der Vorverstärker 614 werden zum magnetischen Speichern von Daten verwendet. Der SSD-Kanal 610 und die Steuerschaltungsanordnung 611 werden zum Verarbeiten von Daten, die mit der Platten/Kopf-Baueinheit 612 ausgetauscht werden, und zum Steuern der verschiedenen Operationen des Plattenlaufwerks-Massenspeichersystems 630 verwendet. Der Host 632 tauscht über die Steuerschaltungsanordnung 611 digitale Daten mit dem Plattenlaufwerks-Massenspeichersystem 630 aus.

Die Platten/Kopf-Baueinheit 612 enthält eine Anzahl rotierender Magnetplatten oder -scheiben, die zum Speichern von Daten verwendet werden, die als magnetische Übergänge auf den Magnetscheiben repräsentiert werden. Die Lese/Schreib-Köpfe der Platten/Kopf-Baueinheit 612 werden zum Speichern und Wiedergewinnen von Daten von jeder Seite der Magnetscheiben verwendet. Die Lese/Schreib-Köpfe können irgendeine Anzahl verfügbarer Lese/Schreib-Köpfe wie etwa magnetoresistive Köpfe sein. Der Vorverstärker 614 ist über eine Schnittstelle zwischen die Lese/Schreib-Köpfe der Platten/Kopf-Baueinheit 612 und den SSD-Kanal 610 geschaltet und erzeugt bei Bedarf eine Verstärkung für die analogen Datensignale.

Der SSD-Kanal 610 wird während Lese- und Schreiboperationen zum Austauschen analoger Datensignale mit der Platten/Kopf-Baueinheit 612 und zum Austauschen digitaler Datensignale mit der Steuerschaltungsanordnung 611 über einen Daten/Parameter-Weg 613 verwendet. Der SSD-Kanal 610 enthält einen Schreibkanal 616, einen Lesekanal 618, eine Servoschaltung 620 und einen Parameterspeicher 622. Der SSD-Kanal 610 kann als eine einzige integrierte Schaltung oder als mehrere integrierte Schaltungen realisiert sein.

Während Schreiboperationen empfängt der Schreibkanal 616 von der Steuerschaltungsanordnung 611 über den Daten/Parameter-Weg 613 digitale Daten im parallelen Format. Die digitalen Daten werden zur Speicherung codiert und an die Platten/Kopf-Baueinheit 612 geliefert. Der Schreibkanal 616 kann ein Register, einen Verwürfler, einen Codierer, einen Vorcodierer, einen Parallel-Seriell-Umsetzer und eine Schreibvorkompensationsschaltung enthalten. Der Betrieb und die Zeitgebung des Schreibkanals 616 werden durch ein phasenverriegeltes Schleifensystem gesteuert.

Während Leseoperationen empfängt der Lesekanal 618 über den Vorverstärker 614 analoge Datensignale von der Platten/Kopf-Baueinheit 612. Der Lesekanal 618 bereitet das analoge Datensignal auf, erfasst es, decodiert es und formatiert es und liefert schließlich über den Daten/Parameter-Weg 613 ein entsprechendes digitales Datensignal im parallelen Format an die Steuerschaltungsanordnung 611. Der Lesekanal 618 wird ausführlicher in Verbindung mit 7 beschrieben.

Die Steuerschaltungsanordnung 611 wird zum Steuern der verschiedenen Operationen des Plattenlaufwerks-Massenspeichersystems 630 und zum Austauschen digitaler Daten mit dem SSD-Kanal 610 und mit dem Host 632 verwendet. Die Steuerschaltungsanordnung 611 enthält einen Mikroprozessor 628, der als ein digitaler Signalprozessor (DSP) realisiert sein kann, eine Plattensteuerung 624, einen Schreib-Lese-Speicher (RAM) 626 und einen Nur-Lese-Speicher (ROM) 629. Der Mikroprozessor 628, die Plattensteuerung 624, der RAM 626 und der ROM 629 liefern zusammen Steuer- und Logikfunktionen für das Plattenlaufwerks-Massenspeichersystem 630, so dass Daten vom Host 632 empfangen, gespeichert und später wiedergewonnen und an den Host 632 zurückgeliefert werden können. Der ROM 629 speichert vorgeladene Mikroprozessoranweisungen zur Verwendung durch den Mikroprozessor 628 beim Betrieb und bei der Steuerung des Plattenlaufwerks-Massenspeichersystems 630. Außerdem kann der ROM 629 die Betriebsparameter speichern, die während des Starts an den Parameterspeicher 622 angelegt werden. Der RAM 626 wird zum Speichern digitaler Daten für Schreiboperationen und zum Speichern digitaler Daten, die im Ergebnis einer Leseoperation erzeugt worden sind, verwendet. Die Plattensteuerung 624 enthält eine Vielzahl von Logik- und Buszuteilungsschaltungsanordnungen, die für die Bereitstellung der richtigen Schnittstelle des Plattenlaufwerks-Massenspeichersystems 630 zum Host 632 und für die Bereitstellung der internen Schnittstelle der Steuerschaltungsanordnung 611 zum SSD-Kanal 610 verwendet werden. Bei der Plattensteuerung 624 kann je nach der Schaltungsrealisierung irgendeine einer Vielzahl von Schaltungsanordnungen verwendet werden. Außerdem ist die Steuerschaltungsanordnung 611 für das Erzeugen der verschiedenen Steuer- und Freigabesignale des Plattenlaufwerks-Massenspeichersystems 630 verantwortlich.

7 ist ein Blockschaltplan, der ein Beispiel eines Lesekanals 618 veranschaulicht, der eine nachgefilterte verzögerungsverriegelte Umlaufschleife 210 gemäß einer Ausführungsform der Erfindung enthält. Es wird angemerkt, dass die wie in 7 veranschaulichte Realisierung des Lesekanals 618 nur eine Ausführungsform eines Lesekanals ist und dass die vorliegende Erfindung nicht auf irgendeinen besonderen Typ oder auf irgendeine besondere Anordnung des Lesekanals beschränkt ist.

In der einen Ausführungsform von 7 enthält der Lesekanal 618 einen Regelverstärker (VGA) 642, eine automatische Verstärkungsregelungsschaltung (AGC) 644, einen Filter 646, einen Abtaster 648, eine phasenverriegelte Schleife (PLL) 650, einen Entzerrer 652 eines diskreten Signals, einen Detektor 654 und eine verzögerungsverriegelte Umlaufschleife 210, die als ein Zeitbasisgenerator für den Lesekanal 618 dient. Jeder dieser Abschnitte des Lesekanals 618 wirkt mit, um während einer Leseoperation ein Lesesignal vom Vorverstärker 614 und von der Platten/Kopf-Baueinheit 612 zu empfangen und zu verarbeiten und in Reaktion ein abgehendes digitales Datensignal zu erzeugen.

Der Lesekanal 618 empfängt das Lesesignal beim VGA 642, wo das Signal um einen durch die AGC 644 geregelten Betrag verstärkt wird, um ein verstärktes Lesesignal zu erzeugen. Der VGA 642 und die AGC 644 arbeiten zusammen, um für das analoge Lesesignal einen geeigneten Verstärkungsfaktor oder eine geeignete Verstärkung zu liefern. Die AGC 644 empfängt von dem Ausgang des Filters 646 ein Rückkopplungssignal, so dass an dem Verstärkungsfaktor oder an der Verstärkung, die durch den VGA 642 für das Lesesignal geliefert wird, geeignete Einstellungen vorgenommen werden können.

Das verstärkte Lesesignal wird daraufhin durch den VGA 640 zur Weiterverarbeitung an das Filter 646 geliefert. In einer Ausführungsform filtert das Filter 646 das Signal, um unerwünschtes Hochfrequenzrauschen zu entfernen, und ist somit als ein Tiefpassfilter realisiert. Außerdem kann das Filter 646 eine Signalformung mit einer Amplitudenanhebung liefern. Zum Beispiel kann das Filter 646 ein zeitkontinuierliches Filter 7-ter Ordnung sein, das unter Verwendung von Gm/C-Komponenten konstruiert ist. Die Abschneidefrequenz und die Anhebung des Filters 646 können programmierbar sein. Das gefilterte Lesesignal des Filters 646 wird an den Abtaster 648 geliefert.

Der Abtaster 648 tastet das gefilterte Lesesignal vom Filter 646 ab und erzeugt ein diskretes Lesesignal mit diskreten Werten. Der Abtaster 648 setzt das gefilterte Lesesignal von einem zeitkontinuierlichen in ein zeitdiskretes Signal um. Das gefilterte Lesesignal wird zu Zeiten, die den verschiedenen auf den magnetischen Medien oder Speichermedien der Platten/Kopf-Baueinheit 612 gespeicherten Übergängen entsprechen, synchron abgetastet. Diese magnetischen Übergänge entsprechen den auf der Platten/Kopf-Baueinheit 612 gespeicherten Daten. Der Abtaster 648 tastet das Signal ab und hält den Wert, bis die nächste Abtastung stattfindet.

Die PLL 650 liefert an den Abtaster 648 einen Abtasttakt oder ein Abtastsignal, der/das steuert, wann der Abtaster 648 das gefilterte Lesesignal abtastet und hält. Jeder diskrete Wert des diskreten Lesesignals entspricht dem Wert oder der Amplitude des gefilterten Lesesignals zu der Zeit, zu der das Signal durch den Abtaster 648 abgetastet wird. Der Abtaster 648 kann als eine Abtast-Halte-Schaltung wie etwa als eine zirkuläre Abtast-Halte-Schaltung realisiert sein, die zu dem Entzerrer 652 eines diskreten Signals zeitfolgemultiplexiert ist, so dass für den Entzerrer 652 eines diskreten Signals der richtige Zeitfolgewert dargestellt wird.

Der Entzerrer 652 eines diskreten Signals empfängt vom Abtaster 648 das diskrete Lesesignal und erzeugt ein entzerrtes Lesesignal mit diskreten Pegeln, die den magnetischen Übergängen auf der Platten/Kopf-Baueinheit 612 entsprechen. Der Entzerrer 652 eines diskreten Signals kann als ein analoges Filter mit unendlicher Impulsantwort realisiert sein. Das diskrete Lesesignal wird für die Zielfunktion des Detektors 654 entzerrt.

Der Detektor 654 empfängt vom Entzerrer 652 eines diskreten Signals das diskrete Lesesignal. Der Detektor 654 analysiert das Signal und erzeugt das abgehende digitale Signal, das den auf der Platten/Kopf-Baueinheit 614 gespeicherten Daten entspricht. In einer Ausführungsform kann der Detektor 654 ein Detektor größter Wahrscheinlichkeit oder Viterbi-Detektor, der den Viterbi-Algorithmus realisiert, sein. Obgleich dies in 7 nicht veranschaulicht ist, kann der Lesekanal 618 außerdem eine Synchronisationserfassungsschaltung und einen Seriell-Parallel-Umsetzer zur Bereitstellung einer richtigen Schnittstelle für das abgehende digitale Signal mit dem Bus 622 enthalten.

Der Regelverstärker 640, der Abtaster 648, der Analysierer 652 eines diskreten Signals, der Detektor 654 und die PLL 650 erfordern jeweils ein Taktsignal, um richtig zu funktionieren. Wie in 7 veranschaulicht ist, empfangen der VGA 640, der Abtaster 648, der Analysierer 652 eines diskreten Signals, der Detektor 654 und die PLL 650 gemäß der Erfindung jeweils ein Taktsignal von der nachgefilterten verzögerungsverriegelten Umlaufschleife 210. Da die nachgefilterte verzögerungsverriegelte Umlaufschleife 210 ein Ausgangssignal wie etwa das Ausgangssignal 28 erzeugt, das keine plötzlichen Phasenverschiebungen enthält sondern eher jegliche Phasenverschiebung über mehrere Zyklen verbreitert, können die im Lesekanal 630 arbeitenden Vorrichtungen mit weniger Störung als herkömmliche Massenspeichervorrichtungen arbeiten.

In Übereinstimmung mit einem Aspekt der Erfindung ist eine Vorrichtung zum Erzeugen eines Taktsignals offenbart worden, die umfasst: eine verzögerungsverriegelte Umlaufschleife, die so betreibbar ist, dass sie ein Referenztaktsignal empfängt, ein Ausgangstaktsignal erzeugt und die relative Phase des Ausgangstaktsignals in Bezug auf das Referenztaktsignal einstellt, um das Ausgangstaktsignal mit dem Referenztaktsignal zu synchronisieren; und ein Phasenfilter, das so betreibbar ist, dass es das Ausgangstaktsignal empfängt und jegliche Phasenverschiebung des Ausgangstaktsignals über mehrere Zyklen des Ausgangstakts filtert, um ein eingestelltes Ausgangstaktsignal zu erzeugen.

In Übereinstimmung mit einem weiteren Aspekt der Erfindung ist eine Vorrichtung zum Erzeugen eines Taktsignals offenbart worden, die umfasst: eine verzögerungsverriegelte Umlaufschleife, die so betreibbar ist, dass sie ein Referenztaktsignal empfängt, ein Ausgangstaktsignal erzeugt und die Phase des Ausgangstaktsignals in Bezug auf das Referenztaktsignal einstellt, um das Ausgangstaktsignal mit dem Referenztaktsignal zu synchronisieren, wobei die verzögerungsverriegelte Umlaufschleife umfasst: einen Phasenkomparator, um die relative Phase des Referenztaktsignals mit der des Ausgangstaktsignals zu vergleichen; wenigstens ein Element mit variabler Verzögerung, das ein empfangenes Signal verzögert; und eine Steuereinheit, die so betreibbar ist, dass sie die Verzögerung des wenigstens einen Verzögerungselements anhand der relativen Phase des Referenztaktsignals und des Ausgangstaktsignals steuert und die Verzögerung der Verzögerungselemente in der Weise einstellt, dass das Referenztaktsignal und das Ausgangstaktsignal synchronisiert sind; und ein Phasenfilter, das so betreibbar ist, dass es das Ausgangstaktsignal empfängt und jegliche Phasenverschiebung des Ausgangstaktsignals über mehrere Zyklen des Ausgangstaktsignals filtert, um ein gefiltertes Ausgangstaktsignal zu erzeugen, wobei das Phasenfilter umfasst: eine Summations- und Verstärkungseinheit, die so betreibbar ist, dass sie das Ausgangstaktsignal und ein Rückkopplungstaktsignal empfängt und ein eingestelltes Zwischen-Ausgangstaktsignal erzeugt; und eine Verzögerungseinheit, die so betreibbar ist, dass sie das eingestellte Zwischen-Ausgangstaktsignal empfängt und das eingestellte Zwischen-Ausgangstaktsignal verzögert, um ein eingestelltes Ausgangstaktsignal zu erzeugen.

In Übereinstimmung mit einem weiteren Aspekt der Erfindung ist ein Verfahren zum Erzeugen eines Taktsignals offenbart worden, das umfasst: Empfangen eines Taktsignals von einer verzögerungsverriegelten Umlaufschleife; und Filtern eines periodischen Ausgangssignals von der verzögerungsverriegelten Umlaufschleife, derart, dass jegliche Phasenverschiebung in dem Ausgangssignal der verzögerungsverriegelten Umlaufschleife über wenigstens zwei Perioden des Ausgangstaktsignals verteilt wird, um ein gefiltertes Ausgangssignal zu erzeugen.

In Übereinstimmung mit einem weiteren Aspekt der Erfindung ist ein Massenspeicher-Plattenlaufwerk offenbart worden, das umfasst: eine Platten/Kopf-Baueinheit, die so betreibbar ist, dass sie Daten magnetisch speichert; eine Steuerschaltungsanordnung, die so betreibbar ist, dass sie digitale Daten mit einem Host austauscht; und einen Datenkanal, der so betreibbar ist, dass er ein analoges Datensignal von der Platten/Kopf-Baueinheit empfängt und digitale Datensignale mit der Steuerschaltungsanordnung austauscht, wobei der Datenkanal einen Lesekanal aufweist, der so betreibbar ist, dass er ein Lesesignal von der Platten/Kopf-Baueinheit während einer Leseoperation empfängt und verarbeitet und in Reaktion darauf ein digitales Ausgangsdatensignal erzeugt, wobei der Lesekanal eine nachgefilterte verzögerungsverriegelte Umlaufschleife besitzt, die so betreibbar ist, dass sie ein eingestelltes Ausgangstaktsignal für die Verwendung durch den Lesekanal erzeugt, wobei die nachgefilterte verzögerungsverriegelte Umlaufschleife umfasst:

eine verzögerungsverriegelte Umlaufschleife, die so betreibbar ist, dass sie das Referenztaktsignal empfängt, ein Ausgangstaktsignal erzeugt und die relative Phase des Ausgangstaktsignals in Bezug auf das Referenztaktsignal einstellt, um das Ausgangstaktsignal mit dem Referenztaktsignal zu synchronisieren; und

ein Phasenfilter, das so betreibbar ist, dass es das Ausgangstaktsignal empfängt und jegliche Phasenverschiebung des Ausgangstaktsignals über mehrere Zyklen des Ausgangstakts filtert, um ein eingestelltes Ausgangstaktsignal zu erzeugen.


Anspruch[de]
Vorrichtung zum Erzeugen eines Taktsignals, wobei die Vorrichtung so betreibbar ist, dass sie ein Referenztaktsignal (24) empfängt, wobei die Vorrichtung umfasst:

eine verzögerungsverriegelte Umlaufschleife (12), die so betreibbar ist, dass sie:

das Referenztaktsignal (24) empfängt,

ein Ausgangstaktsignal (26) erzeugt und

die relative Phase des Ausgangstaktsignals (26) in Bezug auf das Referenztaktsignal (24) einstellt, um das Ausgangstaktsignal (26) mit dem Referenztaktsignal zu synchronisieren; und

ein Phasenfilter (70), das so betreibbar ist, dass es das Ausgangstaktsignal (26) empfängt und jegliche Phasenverschiebung des Ausgangstaktsignals (26) über mehrere Zyklen des Ausgangstakts filtert, um ein eingestelltes Ausgangstaktsignal (28) zu erzeugen, wobei das Phasenfilter umfasst:

eine Summations- und Verstärkungseinheit (68), die so betreibbar ist, dass sie das Ausgangstaktsignal (26) und ein durch Rückkopplung eingestelltes Ausgangstaktsignal (28) empfängt und ein eingestelltes Zwischen-Ausgangstaktsignal erzeugt; und

eine Verzögerungseinheit (20'), die so betreibbar ist, dass sie das eingestellte Zwischen-Ausgangstaktsignal empfängt und das eingestellte Zwischen-Ausgangstaktsignal verzögert, um das eingestellte Ausgangstaktsignal (28) zu erzeugen.
Vorrichtung nach Anspruch 1, bei der die verzögerungsverriegelte Umlaufschleife (12) umfasst:

einen Phasenkomparator (54), um die Phase des Referenztaktsignals (24) mit der Phase des Ausgangstaktsignals (26) zu vergleichen;

wenigstens ein Element (48, 52) mit variabler Verzögerung, das so betreibbar ist, dass es ein empfangenes Signal verzögert; und

eine Steuereinheit (50), die so betreibbar ist, dass sie die Verzögerung des wenigstens einen Elements (48, 52) mit variabler Verzögerung anhand der relativen Phase des Referenztaktsignals (24) und des Ausgangstaktsignals (26) steuert und die Verzögerung des wenigstens einen Elements (48, 52) mit variabler Verzögerung in der Weise einstellt, dass das Referenztaktsignal (24) und das Ausgangstaktsignal (26) synchronisiert sind.
Vorrichtung nach Anspruch 2, die ein Paar Elemente (48, 52) mit variabler Verzögerung enthält. Vorrichtung nach Anspruch 2 oder Anspruch 3, die einen Zwischenspeicher (46) umfasst, um das Ausgangstaktsignal (26) einmal pro Taktsignal des Referenztaktsignals (24) zu verzögern, um das Ausgangstaktsignal (26) mit den Referenztaktsignalen (24) zu synchronisieren. Vorrichtung nach Anspruch 4, bei der die verzögerungsverriegelte Umlaufschleife (12) ferner einen Dividierer (40) umfasst, der mit dem Phasenkomparator (54), dem wenigstens einen Verzögerungselement-Zwischenspeicher (46) und der Steuereinheit (50) in der Weise zusammenarbeitet, dass das Ausgangssignal eine Frequenz besitzt, die ein Vielfaches des Eingangssignals ist. Vorrichtung nach einem vorhergehenden Anspruch, bei der das Phasenfilter (70) umfasst:

einen ersten Inverter (98), der einen Eingang und einen Ausgang besitzt, wobei der Eingang so betreibbar ist, dass er das Ausgangstaktsignal (26) empfängt;

einen zweiten Inverter (100), der einen Eingang und einen Ausgang besitzt, wobei der Eingang des zweiten Inverters (100) so betreibbar ist, dass er das eingestellte Ausgangstaktsignal (28) empfängt; und

wobei der Ausgang des ersten Inverters (98) und der Ausgang des zweiten Inverters (100) miteinander verbunden sind und ein Zwischen-Ausgangstaktsignal erzeugen.
Vorrichtung nach Anspruch 1, bei der die Verzögerungseinheit (20') so betreibbar ist, dass sie das eingestellte Zwischen-Ausgangstaktsignal um eine Periode des eingestellten Zwischen-Ausgangstaktsignals verzögert, um das eingestellte Ausgangstaktsignal (28) zu erzeugen. Vorrichtung nach Anspruch 7, bei der die Verzögerungseinheit (20') wenigstens eine Einheit (64, 66) umfasst, die die gleiche Verzögerung wie das wenigstens eine Verzögerungselement (48, 52) in der verzögerungsverriegelten Umlaufschleife hat. Vorrichtung nach einem der Ansprüche 1 bis 8, bei der die Verzögerungseinheit (20') ein Paar Verzögerungseinheiten (64, 66) umfasst, die die gleiche Verzögerung wie das eine Element oder die zwei Elemente (48, 52) mit variabler Verzögerung haben. Vorrichtung nach einem der Ansprüche 1 bis 9, bei der die Summations- und Verstärkungseinheit (68) umfasst:

einen ersten Inverter (98), der einen Ausgang besitzt, wobei der Eingang so betreibbar ist, dass er das Ausgangstaktsignal (26) empfängt;

einen zweiten Inverter (100), der einen Eingang und einen Ausgang besitzt, wobei der Eingang des zweiten Inverters (100) so betreibbar ist, dass er das eingestellte Ausgangstaktsignal (28) empfängt; und

wobei der Ausgang des ersten Inverters (98) und der Ausgang des zweiten Inverters (100) miteinander verbunden sind und das Zwischen-Ausgangstaktsignal erzeugen.
Verfahren zum Erzeugen eines Taktsignals, das umfasst:

Empfangen eines Referenztaktsignals in einer verzögerungsverriegelten Umlaufschleife;

Erzeugen eines Ausgangstaktsignals in der verzögerungsverriegelten Umlaufschleife;

Einstellen der relativen Phase des Ausgangstaktsignals in Bezug auf das Referenztaktsignal, um das Ausgangstaktsignal mit dem Referenztaktsignal zu synchronisieren; und

Filtern des Ausgangstaktsignals von der verzögerungsverriegelten Umlaufschleife über mehrere Taktzyklen, derart, dass jegliche Phasenverschiebung in dem Ausgangssignal der verzögerungsverriegelten Umlaufschleife über wenigstens zwei Perioden des Ausgangstaktsignals verteilt wird, um ein eingestelltes Ausgangstaktsignal zu erzeugen, wobei die Filterung umfasst:

Aufprägen eines eingestellten Rückkopplungs-Ausgangstaktsignals auf das Ausgangstaktsignal, um ein eingestelltes Zwischen-Ausgangssignal zu erzeugen, und

Verzögern des eingestellten Zwischen-Taktsignals, um das eingestellte Ausgangstaktsignal zu erzeugen.
Verfahren nach Anspruch 11, bei dem das Verzögern das Verzögern des eingestellten Zwischen-Ausgangstaktsignals um eine Zeitdauer, die eine Größe besitzt, die kleiner als die Größe der Phasenverschiebung ist, umfasst, um das eingestellte Ausgangstaktsignal zu erzeugen. Verfahren nach Anspruch 12, bei dem der Schritt des Verzögerns des eingestellten Zwischen-Ausgangstaktsignals das Verzögern jedes von mehreren Zyklen des periodischen Ausgangssignals um eine Zeitdauer, die für jeden der mehreren Taktzyklen sukzessive kürzer ist und sich null annähert, umfasst, um das eingestellte Ausgangstaktsignal zu erzeugen. Verfahren nach Anspruch 11, bei dem der Schritt des Filterns eines periodischen Ausgangssignals das Beschleunigen des Auftretens jedes der mehreren Zyklen des periodischen Ausgangssignals für eine Zeitdauer, die eine Größe besitzt, die geringer als die Größe der Phasenverschiebung ist, umfasst, um das eingestellte Ausgangstaktsignal zu erzeugen. Verfahren nach Anspruch 14, bei dem der Schritt des Beschleunigens des Auftretens jedes der mehreren Zyklen ferner das Beschleunigen des Auftretens jedes der mehreren Zyklen des periodischen Ausgangssignals für eine Zeitdauer, die für jeden der mehreren Taktzyklen sukzessive kürzer ist und sich null annähert, umfasst, um das eingestellte Ausgangstaktsignal zu erzeugen. Verfahren nach Anspruch 11, bei dem der Schritt des Filterns des Ausgangstaktsignals die folgenden Schritte umfasst:

Bereitstellen des Ausgangstaktsignals für einen ersten Inverter, dessen Ausgang mit einem Ausgang eines zweiten Inverters verbunden ist; und

Bereitstellen eines Rückkopplungssignals, das ein partiell gefiltertes Ausgangstaktsignal angibt, für den zweiten Inverter, um das eingestellte Ausgangstaktsignal zu erzeugen.
Verfahren nach Anspruch 16, bei dem der Schritt des Bereitstellens eines Rückkopplungssignals das Bereitstellen eines Rückkopplungssignals, das progressiv kleinere Phasenunterschiede in Bezug auf das Ausgangstaktsignal besitzt, umfasst. Massenspeicher-Laufwerk, das umfasst:

eine Platten/Kopf-Baueinheit, die so betreibbar ist, dass sie Daten magnetisch speichert;

eine Steuerschaltungsanordnung, die so betreibbar ist, dass sie digitale Daten mit einem Host austauscht; und

einen Datenkanal, der so betreibbar ist, dass er ein analoges Datensignal von der Platten/Kopf-Baueinheit empfängt und digitale Datensignale mit der Steuerschaltungsanordnung austauscht, wobei der Datenkanal einen Lesekanal aufweist, der so betreibbar ist, dass er ein Lesesignal von der Platten/Kopf-Baueinheit während einer Leseoperation empfängt und verarbeitet und in Reaktion darauf ein digitales Ausgangsdatensignal erzeugt, wobei der Lesekanal eine nachgefilterte verzögerungsverriegelte Umlaufschleife besitzt, die so betreibbar ist, dass sie ein eingestelltes Ausgangstaktsignal für die Verwendung durch den Lesekanal erzeugt, wobei die nachgefilterte verzögerungsverriegelte Umlaufschleife eine Vorrichtung nach einem der Ansprüche 1 bis 10 enthält.






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