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Dokumentenidentifikation DE102004026808B4 06.06.2007
Titel Abwärtskompatibler Speicherbaustein
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Ruf, Wolfgang, 86316 Friedberg, DE;
Flach, Björn, 81543 München, DE;
Schnell, Martin, 81371 München, DE;
Martins, Mónica, 80798 München, DE
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 02.06.2004
DE-Aktenzeichen 102004026808
Offenlegungstag 29.12.2005
Veröffentlichungstag der Patenterteilung 06.06.2007
Veröffentlichungstag im Patentblatt 06.06.2007
IPC-Hauptklasse G11C 11/407(2006.01)A, F, I, 20061204, B, H, DE
IPC-Nebenklasse G11C 11/4093(2006.01)A, L, I, 20061204, B, H, DE   

Beschreibung[de]

Die vorliegende Erfindung betrifft einen abwärtskompatiblen Speicherbaustein, insbesondere zum Einsatz als SDR-, DDR1-, DDR2- und/oder DDR3-SDRAM-Speicherbaustein.

Die zunehmende Geschwindigkeit von Computerprozessoren erfordert entsprechend eine höhere Geschwindigkeit von Speicherzugriffen bzw. schnellere Speicherbausteine insbesondere für RAM-Speicher (random access memory).

In der Vergangenheit sind daher verschiedene Generationen von RAM-Speichern entwickelt worden, deren Zugriffsrate beständig anstieg. Wesentlich ist jeweils, die zeitlichen Abstände zu verkürzen, mit denen neue aus dem Speicherzellenfeld ausgelesene oder einzuschreibende Daten an den Datenein/Ausgängen des entsprechenden Speicherbausteins bereitstehen. Ausgehend von synchronen dynamischen RAMs (SDRAM) wurden sogenannte DDR SDRAMs mit doppelter Datenrate (DDR = double data rate) entwickelt. Neuerdings sind durch die internationale JEDEC Standardisierungsorganisation Vorgaben für jüngere Generationen von DDR2 und DDR3 SDRAMs vorgeschlagen worden.

Da der Übergang von einer Generation von Speicherchips zur nächsten mit teilweise wesentlichen Veränderungen z.B. der Versorgungsspannungen, Datenrate, der Form entsprechender Steuersignale, verbunden sind, lassen sich Speicherbausteine einer jüngeren Generation nicht in Rechnersystemen, die für eine ältere Generation von Speicherbausteinen entworfen wurde, einsetzen. Ein DDR2-Speicherbaustein kann zum Beispiel deshalb nicht als SDR-Speicherbaustein (single data rate) betrieben werden, weil DDR2 unter Anderem differenzielle Steuer- und Taktsignale und eine 1,8 Volt-Versorgungsspannung vorsieht. SDR-Bausteine wurden hingegen mit 3,5 Volt und single-ended Steuer- und Taktsignalen betrieben.

Da die Lebensdauer vieler Rechnersysteme diejenige der eingesetzten Speicherbausteine übertrifft, müssen daher Speicherhersteller in der Regel auch Speicherbausteine älterer Generationen vorhalten bzw. produzieren. Dies bedeutet, dass Produktionskapazitäten nur ineffizient genutzt werden können, da die Nachfrage an Speicherbausteinen älterer Generationen in der Regel mit der Zeit abnimmt. Das Gros der Produktionskapazitäten wird daher meist zur Massenherstellung von Speicherbausteinen der neusten Generation verwendet. Um Produktionskapazitäten jedoch vollständig ausschöpfen zu können ist es wünschenswert, neue Speicherbausteine derart zu gestalten, so dass sie auch in Geräten einsetzbar sind, die ursprünglich zur Aufnahme von Speicherbausteinen älterer Generationen entworfen sind.

Aus der DE 41 15 127 A1 ist beispielsweise ein integrierter Halbleiterschaltkreis bekannt, der als Standard-RAM und selbstgetakteter RAM betrieben werden kann. Bei einem selbstgetakteten RAM werden Schreiboperationen nicht von externen Steuersignalen, sondern in Abhängigkeit von einem Taktsignal gestartet. Gemäß der DE 41 15 127 A1 sind dazu Eingabe- und Ausgabe-Halteschaltkreise, welche einen Betrieb als selbstgetakteter RAM ermöglichen, mittels eines Steuersignals deaktivierbar. Neuere moderne DDR1- oder DDR2-Speicherbausteine lassen sich jedoch so nicht realisieren.

Es ist daher eine Aufgabe der vorliegenden Erfindung einen abwärtskompatiblen Speicherbaustein zu schaffen, welcher den Spezifikationen einer neusten Speichergeneration genügt und gleichzeitig als Speicherbaustein einer älteren Generation konfigurierbar und verwendbar ist.

Es ist insbesondere eine Aufgabe der vorliegenden Erfindung, einen DDR2 Speicherbaustein zu schaffen, welcher auch zum Einsatz als SDR und/oder DDR1 Speicherbaustein einsetzbar ist.

Diese Aufgabe wird von einem Speicherbaustein mit den Merkmalen des Patentanspruchs 1 gelöst.

Demgemäß ist ein Speicherbaustein vorgesehen, mit mindestens einem Speicherzellenfeld, wobei die Speicherzellen jeweils durch mindestens eine Adresse adressierbar sind und in Organisationseinheiten aus einer vorgegebenen Anzahl von Speicherzellen, die gemeinsam gleichzeitig ansteuerbar sind, organisiert sind;

mit einer getakteten Schreib-Lese-Steuerungseinrichtung, die mit einem ersten Taktsignal getaktet ist, und die an das Speicherzellenfeld gekoppelt ist, zum Einlesen von Daten aus den Speicherzellen in Abhängigkeit von Adresssignalen;

mit einer Prefetch-Register-Einheit, die an die Schreib-Lese-Steuerungseinrichtung gekoppelt ist, zum Vorspeichern von aus dem Speicherzellenfeld ausgelesenen Daten mit einer Mehrzahl von Prefetch-Registern, deren jeweilige Registergröße der vorgegebenen Anzahl von Speicherzellen in den Organisationseinheiten entspricht;

mit einer gesteuerten Schalteinrichtung, die an die Prefetch-Register-Einheit gekoppelt ist, zum Ausgeben der in den Prefetch-Registern vorgespeicherten Daten an Datenein/Ausgänge des Speicherbausteins, wobei

die Schalteinrichtung in einem ersten Betriebsmodus des Speicherbausteins von einem zweiten Taktsignal gesteuert, nacheinander die Prefetch-Register an die Datenein/Ausgänge des Speicherbausteins koppelt, wobei die Anzahl der Datenein/Ausgänge der Anzahl von Speicherzellen in den Organisationseinheiten entspricht, und wobei

die Schalteinrichtung in einem zweiten Betriebsmodus des Speicherbausteins von mindestens einem der Adresssignale gesteuert mindestens einen der Prefetch-Register an die Datenein/Ausgänge des Speicherbausteins koppelt.

Die erfinderische Grundidee besteht im Wesentlichen darin, durch geeignetes Schalten der Prefetch-Register an die Datenein/Ausgänge des Speicherbausteins das Verhalten von Speicherbausteinen unterschiedlicher Generationen nachzubilden.

Einer der wesentlichen Unterschiede zwischen beispielsweise DDR- und SDR-SDRAM-Bausteinen besteht darin, dass in einen SDR Baustein prinzipiell nur ein einzelnes Prefetch-Register vorgesehen ist und die aus dem Speicherzellenfeld ausgelesenen Daten jeweils bei einer fallenden oder bei steigenden Taktflanke eines Taktsignals, hier dem ersten Taktsignal, an die Datenein/Ausgänge des Speicherbausteins ausgegeben werden. Die Breite des Datenbusses bzw. die Anzahl der Datenleitungen zwischen den Datenpins, die die Datenein/Ausgänge bilden, und der Schreib-Lese-Steuerung entspricht dabei der Organisation des Speicherzellenfeldes.

Bei DDR Speicherbausteinen werden bei einer ersten Taktrate gemäß dem ersten Taktsignal Daten aus den Speicherzellen in die Prefetch-Register vorgespeichert, wobei jedes Prefetch-Register so groß gewählt ist, dass jeweils die Daten einer Organisationseinheit darin aufgenommen werden. Die Inhalte der Prefetch-Register werden dann von einer gesteuerten Schalteinrichtung an die Datenein/Ausgänge des Speicherbausteins gekoppelt. Dies geschieht bei DDR1 Speicherbausteinen bei jeder steigenden und fallenden Taktflanke des mit dem ersten Taktsignal identischen zweiten Taktsignals, und bei DDR2 geschieht der Wechsel bei einer steigenden und fallenden Taktflanke des zweiten Taktsignals, das intern gegenüber dem ersten Taktsignal in seiner Taktfrequenz verdoppelt ist.

Somit wird gegenüber SDR-SDRAM-Chips bei DDR1 eine verdoppelte Datenrate und bei DDR2 eine vervierfachte Datenrate erreicht.

Um einen entsprechenden erfindungsgemäßen Speicherbaustein als DDR und SDR Speicherbaustein einsetzen zu können, ist der erste Betriebsmodus vorgesehen, und um den erfindungsgemäßen Speicherbaustein auch als beispielsweise SDR-Speicherbaustein verwendbar zu gestalten, ist der zweite Betriebsmodus vorgesehen.

In dem zweiten Betriebsmodus ist die gesteuerte Schalteinrichtung durch eines der Adresssignale gesteuert und nicht durch das zweite Taktsignal. Dadurch wird erreicht, dass lediglich der Inhalt eines der Prefetch-Register an die Datenausgänge des Speicherbausteins gekoppelt ist. Der Inhalt dieses durchgekoppelten Prefetch-Registers entspricht dann den Inhalten der adressierten Speicherzellen einer jeweiligen Organisationseinheit, welche durch die Adresssignale adressiert sind. Die Inhalte der weiteren Prefetch-Register werden in diesem Betriesmodus dann nicht berücksichtigt. Durch das erfindungsgemäße Schalten des Prefetch-Registers entweder in Abhängigkeit des zweiten Taktsignals oder der Adresssignale ist also ein Einsatz des erfindungsgemäßen Speicherbausteins als SDR oder DDR Speicherbaustein möglich.

Gemäß einer vorteilhaften Weiterbildung des Speicherbausteins ist ein dritter Betriebsmodus vorgesehen, in dem die Schalteinrichtung von mindestens einem der Adresssignale und von dem ersten Taktsignal gesteuert nacheinander mindestens eine Auswahl der Prefetch-Register an die Datenein/Ausgänge des Speicherbausteins koppelt.

Dieser dritte Betriebsmodus ermöglicht ein Umschalten des Speicherbausteins zwischen beispielsweise DDR2 und DDR1.

Ein wesentlicher Unterschied zwischen DDR2 Speicherbausteinen und DDR1 Speicherbausteinen besteht in der Verdoppelung der Anzahl der Prefetch-Register und gleichzeitig eine Verdopplung des die gesteuerte Schalteinrichtung steuernden zweiten Taktsignals beim Übergang von DDR-Speicherbausteinen der ersten Generation (DDR1) zur Zweiten (DDR2). Bei DDR2 wird also intern das zweite Taktsignal die doppelte Taktfrequenz des ersten Taktsignals aufweisen, welches die Schreib-Lese-Steuerungseinrichtung taktet, wodurch gegenüber DDR1 eine verdoppelte Datenrate an den Datenein/Ausgängen bzw. Datenpins des entsprechenden Chips erreicht wird.

Um einen entsprechend ausgeführten Speicherbaustein als DDR1 Speicherbaustein nutzen zu können, ist daher erfindungsgemäß vorgesehen, dass nur eine Auswahl der Prefetch-Register in Abhängigkeit von den Adresssignalen an die Datenein/Ausgänge gekoppelt werden. Diese bevorzugte Weiterbildung ermöglicht also den Betrieb des erfindungsgemäßen Speicherbausteins zumindest als DDR1 oder DDR2 Speicherbaustein.

Vorzugsweise weist die Taktfrequenz des zweiten Taktsignals ein ganzes Vielfaches der Taktfrequenz des ersten Taktsignals auf.

Es ist ferner vorteilhaft, dass das erste Taktsignal und das zweite Taktsignal dieselbe Taktfrequenz aufweisen. Dadurch ist der erste Betriebsmodus als ein DDR1-Modus ausführbar und der zweite Betriebsmodus als SDR-Modus.

Bevorzugterweise sind die Taktsignale differenzielle Taktsignale, und/oder das erste Taktsignal ist ein extern angelegtes Taktsignal.

In einer bevorzugten Ausführungsform wechselt die gesteuerte Schalteinrichtung in dem ersten Betriebsmodus des Speicherbausteins jeweils bei einem Nulldurchgang des zweiten differentiellen Taktsignals das jeweilige an die Datenein/Ausgänge gekoppelte Prefetch-Register. In dieser bevorzugten Ausführungsform ist der Speicherbaustein als DDR2-Speicherbaustein einsetzbar.

In einer weiteren bevorzugten Ausführungsform wechselt die gesteuerte Schalteinrichtung in dem ersten Betriebsmodus des Speicherbausteins jeweils bei einer steigenden und bei einer fallenden Taktflanke des zweiten Taktsignals das jeweilige an die Datenein/Ausgänge geschaltete Prefetch-Register. In dieser bevorzugten Ausführungsform ist der erfindungsgemäße Speicherbaustein als DDR1-Speicherbaustein einsetzbar.

In noch einer weiteren bevorzugten Ausführungsform wechselt die gesteuerte Schalteinrichtung in dem ersten Betriebsmodus des Speicherbausteins entweder nur jeweils bei einer steigenden oder nur jeweils bei einer fallenden Taktflanke des zweiten Taktsignals das jeweilige an die Datenein/Ausgänge gekoppelte Prefetch-Register. Diese bevorzugte Ausführungsform ermöglicht den Einsatz als SDR-SDRAM-Speicherbaustein.

In einer bevorzugten Weiterbildung des erfindungsgemäßen Speicherbausteins weist der Speicherbaustein eine Steuerlogik auf, die mindestens an die Schreib-Lese-Steuerungseinrichtung und an die Schalteinrichtung gekoppelt ist, und die in Abhängigkeit von mindestens einem Burst-Längen-Einstellsignal eine Burst-Länge der Daten, welche an den Datenein/Ausgängen des Speicherbausteins abgreifbar sind, steuert. Die Burst-Länge beschreibt die Länge von Dateneinheiten, die bei einem Speicherzugriff auf den Datenbus gelegt werden, beispielsweise bei einem SDR-SDRAM-Baustein eine Burst-Länge von 1, d.h. ein einzelnes Bit pro Organisationseinheit wird bei einem Speicherzugriffszyklus auf die Datenleitung gelegt. Um einen größeren Datenfluss zu erreichen wird die Burst-Länge häufig länger eingestellt, um bei einem Datenzugriff eine möglichst große Datenmenge aus dem Speicherbaustein auszulesen bzw. auch einzulesen.

In einer bevorzugten Ausführungsform weist die Steuerlogik mindestens einen Taktgenerator zum Erzeugen eines zu dem ersten Taktsignal komplementären Taktsignals und zum Erzeugen des zweiten Taktsignals auf. Dies hat den Vorteil, dass ein auf DDR2-SDRAM-Speicherbausteinen basierender erfindungsgemäßer Speicherbaustein in einer Geräteumgebung eingesetzt werden kann, die für SDR-Speicherbausteine ausgelegt ist. Der erfindungsgemäße Speicher erzeugt intern ein differenzielles Taktsignal aus dem ersten Taktsignal und dem komplementären Taktsignal, denn in DDR2-Speicherbausteinen sind in der Regel differenzielle Taktsignale eingesetzt. Dies hat den Vorteil, dass bei der Fertigung eines erfindungsgemäßen Speicherchips auf Teilelemente der DDR2-SDRAM-Produktion zurückgegriffen werden kann.

In noch einer bevorzugten Ausführungsform weist die Steuerlogik eine Adressauswerteeinheit zum Auswählen der Adresssignale zum Steuern der Schalteinrichtung auf.

Bevorzugterweise koppelt die Schalteinrichtung in dem zweiten Betriebsmodus des Speicherbausteins dasjenige Prefetch-Register an die Datenein/Ausgänge des Speicherbausteins, welches die Daten derjenigen Speicherzellen der jeweiligen Organisationseinheit vorgespeichert enthält, welche durch eine Anfangsadresse adressiert sind. Dabei ist die Anfangsadresse von den Adresssignalen bestimmt.

Bei DDR-Speicherbausteinen werden durch eine Anfangsadresse mehrere Speicherzellen bzw. Organisationseinheiten adressiert, die auf diese Anfangsadresse folgen. Die Anzahl der Bits aus den adressierten Organisationseinheiten, welche nacheinander in einem Lesezyklus an die Datenein/Ausgänge geführt werden, hängt dann in der Regel von der eingestellten Burst-Länge ab.

In noch einer weiteren bevorzugten Ausführungsform koppelt die Schalteinrichtung in dem dritten Betriebsmodus jeweils bei einer Umschaltzeitpunktreferenz nacheinander ein erstes Prefetch-Register und weitere Prefetch-Register an die Datenein/Ausgänge des Speicherbausteins. Dabei enthält das erste Prefetch-Register die Daten derjenigen Speicherzellen der jeweiligen Organisationseinheit vorgespeichert, welche durch eine Anfangsadresse adressiert sind, wobei die Anfangsadresse von den Adresssignalen bestimmt ist. Ferner hängt dabei die Anzahl der weiteren an die Datenein/Ausgängen gekoppelten Prefetch-Register von der Burst-Länge ab.

Vorteilhafterweise ist diese Umschaltzeitpunktreferenz jede zweite ansteigende Taktflanke des zweiten Taktsignals oder jede zweite fallende Taktflanke des zweiten Taktsignals. Bei differenziellen Taktsignalen ist die Umschaltzeitpunktreferenz vorzugsweise jeder zweite Nulldurchgang des ersten oder zweiten Taktsignals. Ferner kann es von Vorteil sein, dass die Umschaltzeitpunktreferenz jede ansteigende Taktflanke des ersten Taktsignals ist.

In einer bevorzugten Ausgestaltung des erfindungsgemäßen Speicherbausteins ist ein Lesezyklus in dem dritten Betriebsmodus bei einer kürzesten Burst-Länge nach dem Koppeln der Hälfte der Anzahl der Prefetch-Register beendet. Dies hat den Vorteil, dass ein erfindungsgemäßer Speicherbaustein, der nach DDR2 Vorgaben arbeitet, in diesem dritten Betriebsmodus als DDR1-Baustein verwendet werden kann. Dann wird nur die erste Hälfte der vorgesehenen Prefetch-Register verwendet. Bei größeren Burst-Längen wird diese erste Hälfte der Prefetch-Register dann mehrfach nacheinander zur Vorspeicherung und Ausgabe von Speicherdaten an die Datenein/Ausgänge benutzt bis die entsprechende Anzahl von Daten gemäß der eingestellten Burst-Länge an den Datenein/Ausgängen bereitgestellt ist.

Bevorzugterweise ist der Betriebsmodus und/oder die Burst-Länge in Abhängigkeit von Speicherkonfigurationsdaten einstellbar. Diese sind bevorzugt mittels Schmelzsicherungen in den Speicherbausteinen bei dessen Fertigung festlegbar. Dies hat den Vorteil, dass der erfindungsgemäße Speicherbaustein als Speicherbaustein der neusten Generation herstellbar ist, und durch Ablegen der Speicherkonfigurationsdaten jedoch auch als Speicherbaustein einer älteren Generation, beispielsweise SDR oder DDR1 konfigurierbar ist.

In einer weiteren bevorzugten Ausführungsform weist der Speicherbaustein Versorgungsspannungsanschlüsse zum Anlegen einer externen Versorgungsspannung auf und eine zuschaltbare Spannungsregelung zum Regeln der externen Versorgungsspannung auf eine interne Versorgungsspannung für die Speicherzellenfelder, Schreib-Lese-Steuerungseinrichtung, Prefetch-Register-Einheit, Schalteinrichtung und/oder Steuerlogik.

Da Speicherbausteine der neueren Generation bei niedrigeren Versorgungsspannungen arbeiten – zum Beispiel ist für DDR1 2,5 V, DDR2 und DDR3 1,8 V oder 1,5 V vorgesehen – und da der erfindungsgemäße Speicherbaustein sowohl Versorgungsspannungen gemäß älterer Generationen, beispielsweise SDR, um 3,3 V aufnehmen soll, ermöglicht diese erfindungsgemäße Spannungsregelung eine verbessertes Kompatibilität mit verschiedenen Generationen von Speicherbausteinen.

Bevorzugterweise ist der erfindungsgemäße Speicherbaustein im ersten Betriebsmodus als DDR2-SDRAM-Speicherbaustein einsetzbar, in dem zweiten Betriebsmodus als SDR-SDRAM-Speicherbaustein einsetzbar und in dem dritten Betriebsmodus als DDR1-SDRAM-Speicherbaustein einsetzbar.

Vorteilhafterweise ist ein Signalumsetzer vorgesehen, zum Erzeugen eines differenziellen Steuersignals aus einem externen single-ended Steuersignal und einem Referenzspannungssignal.

Vorzugsweise ist eines der single-ended Steuersignale ein Daten-Strobe-Signal. Da beispielsweise bei DDR2-Generationen von Speicherbausteinen differenzielle Steuersignale an den Speicherbaustein geführt sind, bei älteren Generationen jedoch single-ended Steuersignale, dient der erfindungsgemäße Signalumsetzer der besseren Kompatibilität gegenüber verschiedenen Generationen von Speicherbausteinen.

Ebenfalls bevorzugt sind die Prefetch-Register als bidirektionale Register ausgeführt. Dadurch sind auch Schreibvorgänge von Daten in die Speicherzellen mittels derselben Steuerung und Steuerlogik wie für die Lesevorgänge möglich. Die Kompatibilität erstreckt sich auch auf die Organisation des Datenflusses vom Datenbus zu den Speicherzellen.

In einer bevorzugten Weiterbildung ist ferner eine gesteuerte Einleseregistereinrichtung vorgesehen, welche von der Steuerlogik gesteuert ist, welche an die Datenein/Ausgänge gekoppelt ist, und es ist eine von dem ersten Taktsignal getaktete FIFO-Einrichtung vorgesehen, die an die Einleseregistereinrichtung gekoppelt ist, und die an die Schreib-Lese-Steuerungseinrichtung gekoppelt ist. Die FIFO-Einrichtung gemeinsam mit der Einleseregistereinrichtung bietet die Möglichkeit, auch Daten gemäß der Betriebsmodi des erfindungsgemäßen Speicherbausteins in die in Organisationseinheiten organisierten Speicherzellen einzuschreiben.

Vorteilhafterweise ist der erfindungsgemäße Speicherbaustein in einem für die jeweilige Speichergeneration, welche durch einen der Betriebsmodi nachgebildet ist, vorgesehenen Standardgehäuse angeordnet. Das Standardgehäuse wird bevorzugt in Abhängigkeit von den Konfigurationsdaten (CFG) bei der Fertigung des Bausteins gewählt. Und das Standardgehäuse weist Anschlusspins auf, wobei die entsprechende Pinbelegung, der eines Standardbaustein der jeweiligen Speichergeneration entspricht, die durch den jeweiligen Betriebsmodus des Speicherbausteins nachgebildet ist.

Somit kann ein einheitlicher Fertigungsprozess für Speicherchips genutzt werden, die Anwendung als beispielsweise SDR- oder DDR-Speicher finden, wobei diese dann in Gehäuseformen eingepasst werden, welche für die jeweilige gewünschte Speichergeneration standardisiert vorgegeben sind. Es werden nur noch Fertigungstechniken der neuesten Speichergeneration verwendet, und die entsprechenden Bausteine erscheinen dennoch für die jeweilige Zielapplikation, z. B. für einen Personalcomputer älterer Bauart bzw. Generation, als Baustein der jeweiligen alten Generation.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche sowie der folgenden Beschreibung der Ausführungsbeispiele und der Figuren.

Im folgenden ist die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Figuren näher erläutert.

Es zeigt die:

1: ein Blockschaltbild des erfindungsgemäßen Speicherbausteins;

2: eine bevorzugte Ausführungsform des erfindungsgemäßen Speicherbausteins;

3: eine bevorzugte Weiterbildung des erfindungsgemäßen Speicherbausteins;

4: eine Spannungsregelung zum Einsatz im erfindungsgemäßen Speicherbaustein; und

5: einen Signalumsetzer zum Ansatz in dem erfindungsgemäßen Speicherbaustein.

Gleiche bzw. funktionsgleiche Elemente sind in den Figuren mit denselben Bezugszeichen versehen.

Die 1 zeigt ein Blockschaltbild des erfindungsgemäßen Speicherbausteins 1.

Der Speicherbaustein 1 weist einen ersten Takteingang 2 für das erste Taktsignal CLK1, einen zweiten Takteingang 3 für das zweite Taktsignal CLK2, Adresseingänge 4 für Adresssignale ADR und Datenein/Ausgänge 5 für Speicherdaten DQs auf.

Der erfindungsgemäße Speicherbaustein 1 weist ein Speicherzellenfeld 6 auf, das hier vier Speicherbänke 7, 8, 9, 10 mit Speicherzellen aufweist, wobei in diesem Ausführungsbeispiel die entsprechenden Speicherzellen in einer Vierer-Organisation organisiert sind. D.h., dass durch eine Adresse vier Speicherzellen gleichzeitig adressiert sind. Von einer Anfangsadresse angefangen werden somit 4 Bits angesteuert.

Es ist eine getaktete Schreib-Lese-Steuerungseinrichtung 11 vorgesehen, die an den ersten Takteingang 2 gekoppelt ist und von dem ersten Taktsignal CLK1 getaktet ist. Die Schreib-Lese-Steuerungseinrichtung 11 ist an das Speicherzellenfeld 6 mit den Speicherzellen gekoppelt. Die Schreib-Lese-Steuerungseinrichtung ist ferner über Adressleitungen 12 an die Adresseingänge 4 des Speicherbausteins 1 gekoppelt. Die Schreib-Lese-Steuerungseinrichtung 11 dient dem Ansteuern der einzelnen Speicherzellen und Aufbereiten der entsprechenden Signale durch Schreib-Leseverstärker zu auswertbaren Datensignalen zur Ausgabe an die Datenein/Ausgänge des Bausteins.

Ferner ist eine Prefetch-Register-Einheit 13 vorgesehen, die vier Prefetch-Register 14-17 aufweist, wobei jedes Prefetch-Register 14-17 eine Größe von 4 Bit hat. Die Größe der einzelnen Prefetch-Register 14-17 entspricht also der Organisationsform des Speichers: 4 Bit. Die Anzahl der Prefetch-Register 14-17 in der Prefetch-Register-Einheit 13 richtet sich nach der gewünschten maximalen Kompatibilität des Speicherbausteins. SDR-SDRAMs weisen in der Regel nur ein (Prefetch-)Register auf, DDR1-SDRAMs zwei, und DDR2-SDRAMs benötigen vier Prefetch-Register, um während einer Taktperiode des ersten Taktsignals CLK1 jeweils die Datenmenge einer Organisationseinheit multipliziert mit der gewünschten Datenrate (DDR1: doppelt, DDR2: vierfach) gegenüber SDR-Generationen ausgeben zu können. Der hier dargestellte erfindungsgemäße Speicherbaustein 101 eignet sich also auch als DDR2-Baustein. Die Prefetch-Register-Einheit 13 ermöglicht demnach die Aufnahme von 16 Bits Daten, welche über 16 Datenleitungen 18 von der Schreib-Lese-Steuerungseinrichtung 11 aus dem Speicherzellenfeld geliefert werden.

Jedes Prefetch-Register 14-17 der Prefetch-Register-Einheit 13 ist über jeweils vier Datenleitungen 19-22 an eine gesteuerte Schalteinrichtung 23 gekoppelt, welche jeweils eines der Prefetch-Register 14-17 an die Datenein/Ausgänge 5 des Speicherbausteins 1 koppelt. Die Schalteinrichtung 23 ist über vier Datenleitungen 24 an die Datenein/Ausgänge gekoppelt.

Ferner ist ein Adress/Takt-Umschalter 25 vorgesehen, an den das zweite Taktsignal CLK2 geführt ist, und an den eine Datenleitung 26, welche dem niedrigstwertigen Bit der Adresssignale ADR entspricht zugeführt ist. Der Adress-Takt-Umschalter schaltet eines der eingehenden Signale als Steuersignal CTRL an die gesteuerte Schalteinrichtung 23.

Diese Ausführungsform des erfindungsgemäßen Speicherbausteins 1 ist hier in einer Vierer-Organisation ausgeführt, so dass jeweils vier Speicherzellen gleichzeitig, also 4 Bits gleichzeitig parallel an den Datenein/Ausgängen 5 bei einem Lesezugriff anliegen sollen.

Der erfindungsgemäße Speicherbaustein 1, wie er in 1 gezeigt ist, lässt verschiedene Betriebsmodi zu.

In einem ersten Betriebsmodus arbeitet der Speicherbaustein als DDR2-Speicherbaustein. In einem DDR2-Speicherbaustein wird ein vierfach Prefetch verwendet, d.h. beginnend mit der durch die Adresssignale adressierte Organisationseinheit werden drei weitere, folgende Organisationseinheiten, in diesem Fall jeweils 4 Bit, also insgesamt 2 Byte von der Schreib-Lese-Steuerungseinrichtung 11 ausgelesen. Dies geschieht mit der Taktrate des ersten Taktsignals CLK1. Das erste Taktsignal CLK1 kann wegen der Trägheit der eingesetzten Speicherzellen in den Speicherbänken 7-10 nicht beliebig erhöht werden, um eine hohe Datenrate zu erreichen.

Die 16 Bit Daten werden dann direkt in die Prefetch-Register 14-17 eingeschrieben. Damit diese 16 Bit bis zu dem folgenden Takt des ersten Taktsignals CLK1 auf einen an die Datenein/Ausgänge 5 gekoppelten Datenbus gelegt werden können, um einen weiteren Schreib- oder Lesezyklus zu starten, werden die Inhalte der Prefetch-Register 14-17 nacheinander innerhalb einer Taktperiode des ersten Taktsignals CLK1 an die Datenein/Ausgänge 5 gekoppelt.

Der Adress/Takt-Umschalter 25 schaltet in dem DDR2-Betriebsmodus das zweite Taktsignal CLK2, welches die doppelte Taktfrequenz wie das erste Taktsignal CLK1 aufweist als Steuersignal CTRL an die Schalteinrichtung 23 durch. Diese schaltet jeweils bei einer fallenden Taktflanke und bei einer steigenden Taktflanke von einem Prefetch-Register 14-17 zum nächsten. Somit wird bei diesem Betriebsmodus eine DDR2-Datenrate erreicht.

In einem zweiten Betriebsmodus ist der erfindungsgemäße Speicherbaustein 1 kompatibel mit Speichern der SDR-Generation.

In dem zweiten Betriebsmodus schaltet der Adress/Takt-Umschalter 25 nicht das zweite Taktsignal CLK2 als Steuersignal CTRL an die Schalteinrichtung 23, sondern das niedrigstwertige Bit bzw. das entsprechende Adresssignal 26 als Steuersignal CTRL2 an die Schalteinrichtung. Dies bedeutet, dass die Schalteinrichtung 23 konstant nur eines der Prefetch-Register 14-17 an die Datenein/Ausgänge 5 durchkoppelt. Dies ist vorzugsweise das erste Prefetch-Register 14, welches die vier Datenbits speichert, die der durch die Adresssignale ADR bestimmten Anfangsadresse entsprechen. In diesem SDR-Betriebsmodus werden Speicherinhalte der übrigen Prefetch-Register 15, 16, 17 nicht verwendet. Vielmehr ist dieser Betriebsmodus kompatibel mit dem eines SDR-SDRAM-Speicherbausteins. Die Datenrate entspricht dem ersten Taktsignal CLK1.

In dem dritten Betriebsmodus arbeitet der erfindungsgemäße Speicherbaustein 1 kompatibel mit einem DDR1-Speicherbaustein.

In diesem Fall ist das zweite Taktsignal CLK2 mit dem ersten Taktsignal CLK1 identisch gewählt. Der Adress/Takt-Umschalter 25 schaltet also das Taktsignal CLK1 bzw. CLK2 als Steuersignal CTRL an die Schalteinrichtung 23. Die Schalteinrichtung 23 schaltet bei jeder steigenden und fallenden Taktflanke des Taktsignals CLK1 bzw. CLK2 von einem Prefetch-Register 14 zum nächsten 15. Innerhalb von einem Taktzyklus werden also 8 Bits an die Datenein/Ausgänge 5 als Daten DQs ausgelesen. Ein Lesezyklus ist also nach dem Koppeln der Hälfte der vorgesehenen Prefetch-Register beendet. Die Datenrate und das entsprechende Format entspricht also dem von DDR1-SDRAM-Speicherbausteinen.

Die 2 zeigt eine bevorzugte Ausführungsform des erfindungsgemäßen abwärtskompatiblen Speicherbausteins 101.

Der Speicherbaustein 101 weist einen Takteingang 102 für das erste Taktsignal CLK1 auf, einen Steuereingang 103 für ein Burst-Längen-Einstellsignal BLC, Adresseingänge 104 für die Adresssignale ADR und Datenein/Ausgänge 105 für die Datensignale DQS.

Es ist ein Speicherzellenfeld 106 vorgesehen, welches an die von dem ersten Taktsignal CLK1 getaktete Schreib-Lese-Steuerungseinrichtung 111 gekoppelt ist, eine Prefetch-Register-Einheit 113 mit Prefetch-Registern 114-117, die über Datenleitungen 118 an die Schreib-Lese-Steuerungseinrichtung 111 gekoppelt ist, und es ist eine gesteuerte Schalteinrichtung 123 vorgesehen, die jeweils über vier Datenleitungen 119-122 an die Prefetch-Register 114-117 gekoppelt ist. Das Speicherzellenfeld 106 ist in diesem Ausführungsbeispiel mit zwei Speicherbänken 107, 108 ausgeführt. Die Organisationsform des Speichers ist allerdings wie im oben beschriebenen Beispiel gemäß 1 als Vierer-Organisation gewählt.

Die gesteuerte Schalteinrichtung 123 liefert die Daten DQs an die Datenein/Ausgänge 105. Ferner ist eine Steuerlogik 127vorgesehen, die einen Taktgenerator 128, eine Adressauswerteeinheit 129 und eine Konfigurierlogik 130 aufweist.

Die Konfigurationslogik 130 der Steuerlogik 127 liefert das Steuersignal CTRL an die Schalteinrichtung 123. Der Konfigurationslogik ist das erste Taktsignal CLK1, das zweite Taktsignal CLK2, das Burst-Längen-Einstellsignal BLC und ein Adresssteuersignal ADRC zugeführt.

Der Taktgenerator 128 erhält das erste Taktsignal CLK1 und erzeugt daraus das zweite Taktsignal CLK2, welches die doppelte Taktfrequenz wie das erste Taktsignal CLK1 aufweist. Der Taktgenerator 128 liefert das erste Taktsignal an die Schreib-Lese-Steuerungseinrichtung 111 und die Konfigurationslogik 130.

Die Adressauswerteeinheit 129 erhält die Adresssignale ADR und wertet diese aus. Die Adresssignale ADR werden auch zu der Schreib-Lese-Steuerungseinrichtung 111 durchgeschleift.

Der Betriebsmodus dieser bevorzugten Ausführungsform des erfindungsgemäßen Speicherbausteins 101 wird durch Konfigurationsdaten CFG festgelegt, welche mittels Schmelzsicherungen 131 festgelegt sind. Diese Konfigurationsdaten CFG sind der Konfigurationslogik 130 zugeführt.

Falls die Konfigurationsdaten CFG in den Schmelzsicherungen 131 einen SDR-Betriebsmodus anzeigen, steuert die Konfigurationslogik 130 die Adressauswerteeinheit 129 so, dass die Adresssignale ADR an die Schreib-Lese-Steuerungseinrichtung 111 geführt werden und das niedrigstwertige Bit der Adresssignale ADR als Steuersignal ADRC an die Konfigurationslogik geführt wird. Dieses 1-Bit-Adresssignal wird als Steuersignal CTRL an die Schalteinrichtung 123 geführt, die dadurch lediglich kontinuierlich das erste Prefetch-Register 114 an die Datenein/Ausgänge 105 koppelt. Das zweite Taktsignal CLK2 wird in diesem Betriebsmodus nicht verwendet. Wie bereits obenstehend zu 1 ausgeführt, arbeitet der Speicherbaustein dann als SDR-Speicherbaustein.

Falls die Konfigurationsdaten CFG einen DDR1-Betrieb anzeigen, schaltet die Konfigurationslogik 130 das erste Taktsignal CLK1 als Steuersignal CTRL an die Schalteinrichtung 123, wodurch, wie bereits obenstehend in 1 beschrieben, nur jeweils die ersten beiden Prefetch-Register 114, 115 verwendet werden. Der erfindungsgemäße Speicherbaustein 101 arbeitet also wie ein DDR2-Speicherbaustein. Die Schalteinrichtung 123 wird dann von dem ersten Taktsignal CLK2 gesteuert und schaltet jeweils bei einer steigenden und fallen Taktflanke die Prefetch-Register 114-117 durch. Es werden nur die ersten zwei der jeweils 4 Bit enthaltenden Prefetch-Register 114, 115 in einem Zugriffszyklus, also pro Zugriff der Schreib-Lese-Steuerungseinrichtung 111 auf das Speicherzellenfeld, an die Datenein/Ausgänge gekoppelt. Auch bei großen Burst-Längen, die mehrere Zugriffe der Schreib-Lese-Steuerungseinrichtung 111 erfordern, werden dann nur die Inhalte dieser ersten Prefetch-Register 114, 115 verwendet und an die Datenein/Ausgänge 105 geleitet.

Falls die Konfigurationsdaten CFG einen DDR2-Betriebsmodus anzeigen, arbeitet der erfindungsgemäße Speicherbaustein 101 wie ein DDR2-Speicherbaustein. Die Schalteinrichtung 123 wird dann von dem zweiten Taktsignal CLK2, welches die doppelte Taktfrequenz wie das erste Taktsignal CLK1 aufweist, gesteuert.

In allen Betriebsmodi ist die Burst-Länge über das Burst-Längen-Einstellsignal BLC durch die Konfigurationslogik 130 einstellbar. Beispielsweise kann die Burst-Länge in dem DDR1 Betriebsmodus auf vier einstellbar sein, d.h. in zwei aufeinanderfolgenden Taktzyklen werden zweimal nacheinander die Prefetch-Register 114, 115 mittels der Schalteinrichtung 123 an die Datenein/Ausgänge 105 gekoppelt. An vier aufeinander folgenden Umschaltzeitpunktreferenzen – jeweils einer Taktflanke, – werden Daten an die Datenein/Ausgänge 105 übertragen. In der hier beispielhaft beschriebenen 4-er Organisationsform entspricht dies dann einer Datenmenge von 16 Bit, die in einem Burst an die Datenein/Ausgänge 105 geliefert werden.

Die 3 zeigt eine Weiterbildung des erfindungsgemäßen abwärtskompatiblen Speicherbausteins 201.

Die Weiterbildung 201 des Speicherbausteins weist im Wesentlichen dieselben Elemente auf, wie sie in der 2 gezeigt sind. Es ist ein Takteingang 202, Adresseingänge 204, Datenein/Ausgänge 205, ein Speicherzellenfeld 206, eine Schreib-Lese-Steuerungseinrichtung 211, eine Prefetch-Register-Einheit 213, eine gesteuerte Schalteinrichtung 123 und eine Steuerlogik 227 vorgesehen. Ferner weist die Weiterbildung des erfindungsgemäßen Speicherbausteins 201 einen Referenzspannungsanschluss 207 zum Einkoppeln einer Referenzspannung VREF auf, Steueranschlüsse 203 zum Einkoppeln von single-ended Steuersignalen CTRs, einen ersten und einen zweiten Versorgungsspannungsanschluss 250, 251 zum Anschließen einer ersten und einer zweiten Versorgungsspannung VDD1, VSS1.

Es ist eine Einleseregistereinheit 252 vorgesehen, die über 4-Bit-breite Datenleitungen an die Datenein/Ausgänge 205 gekoppelt ist und vier Einleseregister 253-256 aufweist. Die Einleseregister 253-256 haben dieselbe Größe wie die Prefetch-Register 214-217 in der Prefetch-Register-Einheit 213. Die Einleseregistereinheit 252 ist über Datenleitungen an eine von dem ersten Taktsignal CLK1 getaktete FIFO-Einrichtung 257 gekoppelt.

Die FIFO-Einrichtung 257 ist über Datenleitungen 218 an die Schreib-Lese-Steuerungseinrichtung 211 gekoppelt. Die zusätzlich vorgesehene FIFO-Einrichtung 257 und die Einleseregistereinrichtung 252 ermöglicht analog zu den Prefetch-Registern 214-217 und der gesteuerten Schalteinrichtung 223 ein Einschreiben von auf dem Datenbus bzw. den Datenein/Ausgängen 205 anliegenden Daten in die Speicherzellen gemäß den Betriebsmodi.

Die Steuerlogik 227 steuert die Schalteinrichtung 223 und die Einleseregistereinrichtung 252 mit denselben Steuersignalen CTRL.

Ob ein Schreib- oder Lesezugriff auf die Speicherzellen in dem Speicherzellenfeld 206 vorliegt, wird von Steuersignalen CTRs bestimmt. Diese an den Steuereingängen 203 single-ended vorliegenden Steuersignale CTRs werden in einem Signalumsetzer 259, dem auch die Referenzspannung VREF zugeführt ist, in differenzielle Steuersignale CTRs, CTRs' umgewandelt und der Steuerlogik 227 zugeführt. Dies hat den Vorteil, dass bei dem erfindungsgemäßen Speicherbaustein 201 weitestgehend auf bestehende Speicherbausteinvorlagen, die DDR2-Speicherbausteine beschreiben, zurückgegriffen werden kann. In dem DDR2-Standard sind im Wesentlichen differenzielle Steuersignale erforderlich. Damit der erfindungsgemäße Speicherbaustein 208 jedoch auch in einer DDR1- oder SDR-Umgebung eingesetzt werden kann, müssen die dort vorhandenen single-ended Steuersignale zunächst in Differenzielle umgewandelt werden. Dies geschieht hier mit dem Signalumsetzer 257.

Da sich auch die Versorgungsspannungen bei DDR1, SDR und DDR2 unterscheiden, ist ein Spannungsregler 258 vorgesehen, der die erste und zweite Versorgungsspannung VDD1, VSS1 in für DDR2-Architekturen geeignete Versorgungsspannung VDD2, VSS2 umsetzt. In der 3 ist nur schematisch mittels gepunkteter Linien die interne Spannungsversorgung für die Steuerlogik eingezeichnet, welche vorteilhafterweise auf einer DDR2-Steuerlogik aufsetzen kann.

4 zeigt einen beispielhaften Spannungsregler 358 mit einem Spannungsteiler aus zwei Widerständen 301, 302. Externe Versorgungsspannung VDD1, VSS1 sind an die Versorgungsspannungsanschlüsse 350, 351 geschaltet, wobei zwischen die Versorgungsspannungsanschlüsse 350, 351 die zwei Widerstände 301, 302 in Serie geschaltet sind. Zwischen den Widerständen 301, 302 ist eine erste interne Versorgungsspannung VDD2 abgreifbar, die an einen Ausgang 303 des Spannungsreglers 358 gekoppelt ist. Der Spannungspegel der zweiten externen Versorgungsspannung VSS1 ist an einen zweiten Ausgang 304 durchgeführt.

Die 5 zeigt einen beispielhaften Signalumsetzer 457 zum Wandeln eines single-ended Steuersignals CTR in ein differenzielles Steuersignal CTR', CTR''. Es ist ein Komparator 401 vorgesehen, der das single-ended Steuersignal CTR, welches über einen Eingang 403 eingekoppelt ist, mit einer Referenzspannung VREF, die über einen Referenzspannungseingang 405 eingekoppelt ist, vergleicht und das Vergleichsergebnis an einen Inverter 404, sowie an einen ersten Signalausgang 406 eines differenziellen Ausgangspaars 406, 407 ausgibt. Das Ausgangssignal des Inverters 404 ist als komplementäres Steuersignal CTR' an den zweiten Ausgang 407 gekoppelt.

Obwohl die vorliegende Erfindung anhand von bevorzugten Ausführungsformen erläutert wurde ist sie nicht darauf beschränkt, sondern vielfältig modifizierbar.

Insbesondere muss der erfindungsgemäße Speicherbaustein nicht mit einem Speicherzellenfeld, das in Vierer-Organisationseinheiten organisiert ist ausgeführt sein. Auch andere Organisationsformen, beispielsweise 8, 16 oder 32 sind denkbar, wodurch eine entsprechende Anzahl von Datenleitungen und -Ein/Ausgängen vorgehalten werden muss. Das Abspeichern von Konfigurationsdaten in Schmelzsicherungen ist ebenfalls modifizierbar, beispielsweise sind nichtflüchtige Speicher zur Aufnahme von Konfigurationsdaten möglich.

Die in den Ausführungsbeispielen dargestellte Anzahl von Speicherbänken ist nur beispielhaft zu verstehen. Selbstredend sind Speicher mit weiteren Speicherbänken ausführbar.

Obwohl anhand der Ausführungsbeispiele hauptsächlich Auslesevorgänge beschrieben sind, eignen sich die vorteilhafterweise als bidirektionale Register ausgeführten Prefetch-Register und deren erfindungsgemäße Steuerung selbstverständlich ebenso zum Einlesen von an den Datenein/Ausgängen anliegenden Daten in das Speicherzellenfeld, wobei jeweils die Signalwege von den Datenein/Ausgängen über die Schalteinrichtung und die Prefetch-Register-Einheit zu der Schreib-Lese-Steuerungseinrichtung verlaufen.

Obwohl die Erfindung anhand von SDR-, DDR1,-, DDR2-Speicherbausteinen und deren Spezifikationen näher erläutert wurde, ist sie nicht auf solche Bausteintypen beschränkt. Die erfindungsgemäße Idee der Abwärtskompatibilität, welche durch die erfindungsgemäßen Maßnahmen, wie sie in den Ansprüchen formuliert sind, lassen sich selbstverständlich auf zukünftige Generationen von Speicherbausteinen um eine Abwärtskompatibilität zu erreichen anwenden.

Die vorliegende Erfindung schafft also einen abwärtskompatiblen Speicherbaustein, der insbesondere als SDR-, DDR1-, DDR2- und/oder DDR3-SDRAM-Speicherbaustein einsetzbar ist. Durch die erfindungsgemäßen Maßnahmen an der Prefetch-Register-Steuerung, durch die Versorgungsspannungsanpassung und die Umsetzung von einfachen in differenzielle Steuersignale bietet sich der erfindungsgemäße Speicherbaustein zum Einsatz in Rechnerumgebungen an, die ursprünglich für ältere Speichergenerationen ausgelegt sind.

1
abwärtskompatibler Speicherbaustein
2, 3
Takteingang
4
Adresseingänge
5
Datenein/Ausgänge
6
Speicherzellenfeld
7, 8, 9, 10
Speicherbänke
11
Schreib-Lese-Steuerungseinrichtung
12
Adressleitung
13
Prefetch-Register-Einheit
14-17
Prefetch-Register
18-22
Datenleitung
23
gesteuerte Schalteinrichtung
24
Datenleitung
CLK1
Taktsignal
CLK2
Taktsignal
ADR
Adresssignale
DQS
Datensignale
25
Adresstaktumschalter
LSB
Adresssignal
101
Speicherbaustein
102
Takteingang
103
Steuereingang
104
Adresseingang
105
Datenein/Ausgänge
106
Speicherzellenfeld
107
Speicherbank
108
Speicherbank
111
Schreib-Lese-Steuerungseinrichtung
113
Prefetch-Register-Einheit
114-117
Prefetch-Register
118-122
Datenleitungen
123
Schalteinrichtungen
124
Datenleitung
DQs
Daten
CTRL
Steuersignal
ADR
Adresssignale
ADRC
Adresssteuersignal
CTRL2
Steuersignal
127
Steuerlogik
128
Taktgenerator
129
Adressauswerteeinheit
130
Konfigurationslogik
CFG
Konfigurationsdaten
131
Schmelzsicherung
201
Speicherbaustein
202
Takteingang
203
Steuereingänge
204
Adresseingänge
205
Datenein/Ausgänge
206
Speicherzellenfeld
207
Referenzspannungsanschluss
211
Schreib-Lese-Steuerungseinrichtung
212
Prefetch-Register-Einheit
214-217
Prefetch-Register
218
Datenleitung
223
Schalteinrichtung
250, 251
Versorgungsspannungsanschluss
252
Einleseregistereinrichtung
253-256
Einleseregister
258
Spannungsregler
VDD1, VSS1
Versorgungsspannungen
VDD2, VSS2
Versorgungsspannungen
257
FIFO-Einrichtung
259
Signalumsetzer
301, 302
Widerstand
303, 304
Versorgungsspannungsanschluss
350, 351
Versorgungsspannungsanschluss
358
Spannungsregler
401
Komparator
403
Signaleingang
404
Inverter
405
Referenzspannungsanschluss
406, 407
Ausgang


Anspruch[de]
Speicherbaustein (1, 101, 201) mit:

(a) mindestens einem Speicherzellenfeld (6, 106, 206), wobei die Speicherzellen jeweils durch mindestens eine Adresse adressierbar sind und in Organisationseinheiten aus einer vorgegebenen Anzahl von Speicherzellen, die gemeinsam gleichzeitig ansteuerbar sind, organisiert sind;

(b) einer getakteten Schreib-Lese-Steuerungseinrichtung (11, 111, 211), die mit einem ersten Taktsignal (CLK1) getaktet ist, und die an das Speicherzellenfeld (6, 106, 206) gekoppelt ist, zum Ein- und Auslesen von Daten aus den Speicherzellen in Abhängigkeit von Adresssignalen (ADR);

(c) einer Prefetch-Register-Einheit (13, 113, 213), die an die Schreib-Lese-Steuerungseinrichtung (11, 111, 211) gekoppelt ist, zum Vorspeichern von aus dem Speicherzellenfeld (6, 106, 206) ausgelesenen Daten mit einer Mehrzahl von Prefetch-Registern (14-17, 114-117, 214-217), deren jeweilige Registergröße der vorgegebenen Anzahl von Speicherzellen in den Organisationseinheiten entspricht;

(d) einer gesteuerten Schalteinrichtung (23, 123, 223), die an die Prefetch-Register-Einheit (13, 113, 213) gekoppelt ist, zum Ausgeben der in den Prefetch-Registern (14-17, 114-117, 214-217) vorgespeicherten Daten (DQs) an Datenein/Ausgänge (5, 105, 205) des Speicherbausteins (1, 101, 201), wobei die Schalteinrichtung (23, 123, 223)

– in einem ersten Betriebsmodus des Speicherbausteins (1, 101, 201) von einem zweiten Taktsignal (CLK2) gesteuert, nacheinander die Prefetch-Register (14-17, 114-117, 214-217) an die Datenein/Ausgänge (5, 105, 205) des Speicherbausteins (1, 101, 201) koppelt, wobei die Anzahl der Datenein/Ausgänge (5, 105, 205) der Anzahl von Speicherzellen in den Organisationseinheiten entspricht, und

– in einem zweiten Betriebsmodus des Speicherbausteins (1, 101, 201) von mindestens einem der Adresssignale (ADR) gesteuert, mindestens eines der Prefetch-Register (14-17, 114-117, 214-217) an die Datenein/Ausgänge (5, 105, 205) des Speicherbausteins (1, 101, 201) koppelt.
Speicherbaustein (1, 101, 201) nach Anspruch 1, dadurch gekennzeichnet, dass die Schalteinrichtung (23, 123, 223) in einem dritten Betriebsmodus des Speicherbausteins (1, 101, 201) von mindestens einem der Adresssignale (ADR) und von dem ersten Taktsignal (CLK1) gesteuert, nacheinander mindestens eine Auswahl der Prefetch-Register (14-17, 114-117, 219-217) an die Datenein/Ausgänge (5, 105, 205) des Speicherbausteins (1, 101, 201) koppelt. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Taktfrequenz des zweiten Taktsignals (CLK2) ein ganzes Vielfaches der Taktfrequenz des ersten Taktsignals (CLK1) aufweist. Speicherbaustein (1, 101, 201) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das erste Taktsignal (CLK1) und das zweite Taktsignal (CLK2) dieselbe Taktfrequenz aufweisen. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Taktsignale (CLK1, CLK2) differenzielle Taktsignale sind. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Taktsignal (CLK1) ein extern angelegtes Taktsignal ist. Speicherbaustein (1, 101, 201) nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die gesteuerte Schalteinrichtung (23, 123, 223) in dem ersten Betriebsmodus des Speicherbausteins (1, 101, 201) jeweils bei einem Nulldurchgang des zweiten differenziellen Taktsignals (CLK2) das jeweilige an die Datenein/Ausgänge (5, 105, 205) gekoppelte Prefetch-Register (14-17, 114-117, 214-217) wechselt. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die gesteuerte Schalteinrichtung (23, 123, 223) in dem ersten Betriebsmodus des Speicherbausteins (1, 101, 201) jeweils bei einer steigenden und bei einer fallenden Taktflanke des zweiten Taktsignals (CLK2) das jeweilige an die Datenein/Ausgänge (5, 105, 205) geschaltete Prefetch-Register (14-17, 114-117, 214-217) wechselt. Speicherbaustein (1, 101, 201) nach einem der Ansprüche 1-7, dadurch gekennzeichnet, dass die gesteuerte Schalteinrichtung (23, 123, 223) in dem ersten Betriebsmodus des Speicherbausteins (1, 101, 201) entweder nur jeweils bei einer steigenden oder nur jeweils bei einer fallenden Taktflanke des zweiten Taktsignals (CLK2) das jeweilige an die Datenein/Ausgänge (5, 105, 205) gekoppelte Prefetch-Register (14-17, 114-117, 214-217) wechselt. Speicherbaustein (101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein (101, 201) eine Steuerlogik (127, 227) aufweist, die mindestens an die Schreib-Lese-Steuerungseinrichtung (111, 211) und an die Schalteinrichtung (123, 223) gekoppelt ist, die in Abhängigkeit von mindestens einem Burst-Längen-Einstellsignal (BLC) eine Burst-Länge der Daten (DQs), welche an den Datenein/Ausgängen (105, 205) des Speicherbausteins (101, 201) abgreifbar sind, steuert. Speicherbaustein (101, 201) nach Anspruch 10, dadurch gekennzeichnet, dass die Steuerlogik (127, 227) mindestens einen Taktgenerator (128) zum Erzeugen eines zu dem ersten Taktsignal (CLK1) komplementären Taktsignals und des zweiten Taktsignals (CLK2) aufweist. Speicherbaustein (101, 201) nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass die Steuerlogik (127, 227) eine Adressauswerteeinheit (129) zum Auswählen der Adresssignale (ADR) zum Steuern der Schalteinrichtung (123, 223) aufweist. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass in dem zweiten Betriebsmodus die Schalteinrichtung (23, 123, 223) dasjenige Prefetch-Register (14, 114, 214) an die Datenein/Ausgänge (5, 105, 205) des Speicherbausteins (1, 101, 201) koppelt, welches die Daten derjenigen Speicherzellen der jeweiligen Organisationseinheit vorgespeichert enthält, welche durch eine Anfangsadresse adressiert sind, wobei die Anfangsadresse von den Adresssignalen (ADR) bestimmt ist. Speicherbaustein (1, 101, 201) nach einem der Ansprüche 2-13,

dadurch gekennzeichnet,

dass in dem dritten Betriebsmodus die Schalteinrichtung (23, 123, 223) jeweils bei einer Umschaltzeitpunktreferenz nacheinander ein erstes Prefetch-Register (14, 114, 214) und weitere Prefetch-Register (15-17, 115-117, 215-217) an die Datenein/Ausgänge des Speicherbausteins (1, 101, 201) koppelt, wobei

– das erste Prefetch-Register (14, 114, 214) die Daten derjenigen Speicherzellen der jeweiligen Organisationseinheit vorgespeichert enthält, welche durch eine Anfangsadresse adressiert sind, wobei die Anfangsadresse von den Adresssignalen (ADR) bestimmt ist, und wobei

– die Anzahl der weiteren an die Datenein/Ausgänge (5, 105, 205) gekoppelten Prefetch-Register Register (15-17, 115-117, 215-217) von der Burst-Länge abhängt.
Speicherbaustein (1, 101, 201) nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenz jede zweite ansteigende Taktflanke des zweiten Taktsignals (CLK2) ist. Speicherbaustein nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenz jede zweite fallende Taktflanke des zweiten Taktsignals (CLK2) ist. Speicherbaustein (1, 101, 201) nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenz jeder zweite Nulldurchgang des differenziellen ersten oder zweiten Taktsignals (CLK1, CLK2) ist. Speicherbaustein (1, 101, 201) nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenz jede ansteigende Taktflanke des ersten Taktsignals (CLK1) ist. Speicherbaustein (1, 101, 201) nach einem der Ansprüche 14-18, dadurch gekennzeichnet, dass ein Lesezyklus nach dem Koppeln der Hälfte der Anzahl Prefetch-Register (14-17, 114-117, 214-217) beendet ist. Speicherbaustein (1, 101, 201) nach einem der Ansprüche 14-19, dadurch gekennzeichnet, dass das erste (14, 114, 214) und die weiteren (15-17, 115-117, 215-217) an die Datenein/Ausgänge (5, 105, 205) gekoppelten Prefetch-Register (14-17, 114-117, 214-217) einem zusammenhängenden Adressblock entsprechen. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Betriebsmodus in Abhängigkeit von Speicher-Konfigurationsdaten (CFG) einstellbar ist. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche 10-21, dadurch gekennzeichnet, dass die Burstlänge in Abhängigkeit von Speicher-Konfigurationsdaten (CFG) einstellbar ist. Speicherbaustein (101, 201) nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass die Speicher-Konfigurationsdaten (CFG) mittels Schmelzsicherungen (131) in dem Speicherbaustein (101, 201) bei dessen Fertigung festlegbar sind. Speicherbaustein (201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein (201) Versorgungsspannungsanschlüsse (250, 251, 350, 351) zum Anlegen einer externen Versorgungsspannung (VDD1, VSS1) aufweist und eine zuschaltbare Spannungsregelung (258, 358) aufweist, zum Regeln der externen Versorgungsspannung (VDD1, VSS1) auf eine interne Versorgungsspannung (VDD2, VSS2) für die Speicherzellenfelder (206), Schreib-Lese-Steuerungseinrichtung (211), Prefetch-Register-Einheit (213), Schalteinrichtung (223) und/oder Steuerlogik (227). Speicherbaustein (201) nach Anspruch 24, dadurch gekennzeichnet, dass die Spannungsregelung (258, 358) einen Spannungsteiler (301, 302) aufweist. Speicherbaustein (201) nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass die Spannungsregelung (258, 358) in Abhängigkeit von den Speicher-Konfigurationsdaten (CFG) zuschaltbar ist. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein (1, 101, 201) in dem ersten Betriebsmodus als DDR2-SDRAM-Speicherbaustein arbeitet. Speicherbaustein (1,101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein (1,101, 201) in dem zweiten Betriebsmodus als SDR-SDRAM-Speicherbaustein arbeitet. Speicherbaustein (1,101, 201) nach einem der Ansprüche 2-28, dadurch gekennzeichnet, dass der Speicherbaustein (1,101, 201) in dem dritten Betriebsmodus als DDR1-SDRAM-Speicherbaustein arbeitet. Speicherbaustein (201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein Referenzspannungsanschluss (207) zum Einkoppeln eines Referenzspannungssignals (VREF) vorgesehen ist. Speicherbaustein (201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein Signalumsetzer (259, 459) vorgesehen ist zum Erzeugen eines differenziellen Steuersignals (CTR', CTR'') aus einem externen single-ended Steuersignal (CTR) und dem Referenzspannungssignal (VREF). Speicherbaustein(201) nach Anspruch 31, dadurch gekennzeichnet, dass der Signalumsetzer (259, 459) einen Komparator (401) und einen Inverter (404) aufweist. Speicherbaustein (201) nach Anspruch 31 oder 32, dadurch gekennzeichnet, dass das single-ended Steuersignal (CTR) ein Daten-Strobe-Signal ist. Speicherbaustein (201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Prefetch-Register (14-17, 114-117, 214-217) als bidirektionale Register ausgeführt sind. Speicherbaustein (201) nach einem der Ansprüche 10-34, dadurch gekennzeichnet, dass eine von der Steuerlogik (227) gesteuerte Einleseregistereinrichtung (252) vorgesehen ist, die an die Datenein/Ausgänge (205) gekoppelt ist und eine von dem ersten Taktsignal (CLK1) getaktete FIFO-Einrichtung (257) vorgesehen ist, die an die Einleseregistereinrichtung (252) gekoppelt ist und die an die Schreib-Lese-Steuerungseinrichtung (211) gekoppelt ist. Speicherbaustein (1, 101, 201) nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein in einem für die jeweilige Speichergeneration, welche durch einen der Betriebsmodi nachgebildet ist, vorgesehenen Standardgehäuse angeordnet ist. Speicherbaustein (1, 101, 201) nach Anspruch 36, dadurch gekennzeichnet, dass das Standardgehäuse in Abhängigkeit von den Konfigurationsdaten (CFG) bei der Fertigung des Bausteins gewählt ist. Speicherbaustein (1, 101, 201) nach Anspruch 36 oder 37, dadurch gekennzeichnet, dass das Standardgehäuse Anschlusspins aufweist und die entsprechende Pinbelegung der eines Standardbaustein der jeweiligen Speichergeneration entspricht, die durch den jeweiligen Betriebsmodus des Speicherbausteins nachgebildet ist.






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