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Dokumentenidentifikation DE60212329T2 06.06.2007
EP-Veröffentlichungsnummer 0001352475
Titel PHASENREGELSCHLEIFE MIT PHASENROTATION
Anmelder International Business Machines Corp., Armonk, N.Y., US
Erfinder CRANFORD, Clavie, Hayden, Apex, NC 27502, US;
GARVIN, Jean, Stacy, Durham, NC 27703, US;
NORMAN, Roberts, Vernon, Cary, NC 27511, US;
OWCZARSKI, Alan, Paul, Raleigh, NC 27615, US;
SCHMATZ, Leo, Martin, CH-9012 St Gallen, CH;
STEVENS, Marsh, Joseph, Morrisville, NC 27560, US
Vertreter Duscher, R., Dipl.-Phys. Dr.rer.nat., Pat.-Ass., 71034 Böblingen
DE-Aktenzeichen 60212329
Vertragsstaaten AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE, TR
Sprache des Dokument EN
EP-Anmeldetag 15.01.2002
EP-Aktenzeichen 027161314
WO-Anmeldetag 15.01.2002
PCT-Aktenzeichen PCT/GB02/00143
WO-Veröffentlichungsnummer 2002058243
WO-Veröffentlichungsdatum 25.07.2002
EP-Offenlegungsdatum 15.10.2003
EP date of grant 14.06.2006
Veröffentlichungstag im Patentblatt 06.06.2007
IPC-Hauptklasse H03L 7/00(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine unidirektionale serielle Verbindung zwischen leitungsgestützten Medien wie z.B. die Verbindung zwischen Chips oder zwischen Karten, die einen analogen Senderabschnitt und einen analogen Empfängerabschnitt umfasst.

HINTERGRUND DER ERFINDUNG

Serielle Daten müssen über leitungsgestützte Medien übertragen werden. Die Sende- und Empfangsabschnitte enthalten Chips, die untereinander verdrahtet sind, sowie Verbindungen zwischen Karten. Die Übertragungsmedien können eine Kombination aus gedruckten Leiterplatten, Verbindern, Rückwandplatinenverdrahtungen, Lichtwellenleitern oder Kabeln sein. Die Verbindung kann ihre eigene Stromversorgungs-, Daten- und Taktquellen besitzen oder diese Funktionen von einem Host-Modul ableiten. Derartige Daten werden typischerweise über einen parallelen Datenbus wie etwa ISA, PCI, PCI-X und dergleichen übertragen. Ein Nachteil von derartigen parallelen Verbindungen ist die mäßig hohe Datenübertragungsrate infolge der verbesserten Mikroprozessorleistung, die Datenübertragungsbandbreiten zur Folge hat, welche die E/A-Übertragungsraten typischerweise übertreffen. Außerdem ist die Anzahl der ASIC-E/A-Einheiten groß. Zusätzlich ist die Anzahl der Systemintegrations-E/A-Komponenten, die einen parallelen Datenbus verwenden, groß. Schließlich sind die Gesamtsystemkosten, die mit der Verwendung des parallelen Datenbusses verbunden sind, eher hoch.

Die verwandte Technik zeigt z.B. in der Patentanmeldung JP-A-2000/069102 Versuche, diese Schwierigkeiten und Nachteile zu überwinden, indem serielle Kommunikationssysteme verwendet werden, die eine Vielfalt von Schemen enthalten. Einige haben z.B. ein trägerloses Amplituden/Phasen-Modulationsschema (CAP – carrier-less amplitude/phase modulation scheme) verwendet. Andere haben eine lineare Kompression/Dekompression und digitale Signalverarbeitungstechniken für Frequenzmodulation verwendet. Andere wiederum verwenden einen linearen (analogen) Phasenrotator, um lediglich den Träger des ankommenden Signals wiederherzustellen. Einige senden unter Verwendung eines Durchlassbands, das die Bandbreite der durchgelassenen Frequenzen einschränkt, anstelle eines Basisbandkanals, bei dem die Signale nicht gemeinsam genutzt werden und die Frequenzen nicht beschränkt sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem Aspekt der Erfindung wird ein System zur seriellen Verbindung bereitgestellt, das einen Senderabschnitt und einen Empfängerabschnitt umfasst, wobei der Senderabschnitt des Weiteren umfasst: eine Sender-Phasenregelschleifen-Steuerschaltung; eine Sender-Phasenpufferschaltung, die mit der Sender-Phasenregelschleifen-Steuerschaltung verbunden ist; eine Sender-Ausgleichstreiberschaltung, die mit der Phasenpufferschaltung verbunden ist; und wobei der Empfängerabschnitt ferner umfasst: eine Empfänger-Phasenregelschleifen-Steuerschaltung; eine Empfänger-Phasenrotationsschaltung, die mit der Empfänger-Phasenregelschleifenschaltung verbunden ist; und eine Empfänger-Phasenpufferschaltung, die mit der Empfänger-Phasenrotationsschaltung verbunden ist, wobei die Empfänger-Phasenrotationsschaltung so konfiguriert ist, dass sie eine Taktphase von der Empfänger-Phasenregelschleifen-Steuerschaltung erfasst und die Taktphase zu einem gewünschten Phasenwinkel modulo-artig verschiebt.

Eine Ausführungsform der Erfindung umfasst eine Doppelschleifen-PLL mit einer digitalen Grobschleife und einer analogen Feinschleife, einen mehrstufigen spannungsgesteuerten Oszillator, einen Spannungskomparator, eine PLL-Steuerlogik, einen Digital/Analog-Zähler und ein Tiefpassfilter. Die Feinschleife enthält den Oszillator, einen Frequenzteiler, einen Phasen-Frequenzdetektor, eine Ladungspumpe und ein Schleifenfilter.

Die vorliegende Erfindung betrifft eine einheitliche digitale Architektur, die Senderlogikabschnitte und Empfängerlogikabschnitte umfasst. Eine Ausführungsform der einheitlichen digitalen Architektur umfasst einen logischen Senderabschnitt, der eine Phasenregelschleife (PLL) enthält, ein 2-Bit-Datenregister, ein Filter mit endlicher Impulsantwort (FIR-Filter) und ein Sendedatenregister. Die einheitliche digitale Architektur umfasst außerdem einen Pseudo-Zufalls-Bitstromgenerator (PRBS-Generator) und eine Prüfeinrichtung. Der digitale Empfängerabschnitt enthält eine PLL, einen FIR-Phasenrotator und eine Phasenrotator-Zustandssteuerungsmaschine und einen Taktpuffer und kann außerdem für Diagnosezwecke einen Pseudo-Zufalls-Bitstromgenerator (PRBS-Generator) und eine Prüfeinrichtung enthalten.

BESCHREIBUNG DER ZEICHNUNGEN

1 ist eine Übersichtsdarstellung, die eine leitungsgestützte Verbindung zwischen einem Senderabschnitt und einem Empfängerabschnitt einer seriellen Verbindung zeigt;

2 ist ein Blockschaltbild, das die Funktion der Schaltungsanordnung des Senderabschnitts der Architektur zeigt;

3 ist ein Blockschaltbild, das die Funktion der Schaltungsanordnung des Empfängerabschnitts der Architektur zeigt;

4 ist eine Darstellung der Steuerschaltung für eine Phasenregelschleife;

5 ist ein Blockschaltbild einer Senderarchitektur;

6 ist ein Blockschaltbild einer Empfängerarchitektur;

7 zeigt ein Muster zur Durchschnittsbildung für eine Phasenrotatorsteuerung;

8 zeigt eine weitere Ausführungsform eines Musters zur Durchschnittsbildung für eine Phasenrotatorsteuerung;

9 ist ein Blockschaltbild einer Senderarchitektur;

10 ist ein Prinzipschaltplan eines Schleifenfilters;

11 ist eine Prinzipskizze eines Sende-VCO;

12 ist ein Prinzipschaltplan einer Sende-VCO-Verzögerungszelle;

13 ist ein Blockschaltplan einer Empfängerarchitektur;

14 ist eine schematische Ansicht einer Empfängerschaltung;

15 ist eine schematische Ansicht eines Differenzverstärkers;

16 ist ein Prinzipschaltplan eines Empfangs-Abtastzwischenspeichers;

17 ist eine Prinzipskizze eines Empfangs-VOC;

18 ist ein Prinzipschaltplan eines Zwischenspeicherpuffers;

19 ist ein Prinzipschaltplan eines Inverterpuffers;

20 ist ein Blockschaltbild einer weiteren Ausführungsform einer Doppelschleifen-PLL;

21 ist ein Blockschaltbild der Grobschleife von 20;

22 ist ein Blockschaltbild eines Phasenrotators und eines Phasenpuffers;

23 ist ein Prinzipschaltplan eines Phasenrotators cbias;

24 ist ein Prinzipschaltplan eines Puffers für Phasenrotatorströme;

25 ist ein Blockschaltbild einer Sechsfach-Anordnung des Puffers für Phasenrotatorströme;

26 ist ein Prinzipschaltplan einer Anordnung des Puffers für Phasenrotatorströme;

27 ist ein Blockschaltbild einer Sechsfach-Anordnung von Phasenrotatorkernschaltungen;

28 ist ein Prinzipschaltplan einer Phasenrotatorkernschaltung;

29 ist ein Prinzipschaltplan einer Phasenrotatorkernpufferschaltung;

30 ist ein Prinzipschaltplan einer Phasenrotatorkernpuffer-Nachpufferschaltung;

31 ist ein Blockschaltbild einer weiteren Ausführungsform, die eine grundlegende Lösung mit FIR-Filter mit einem achtstufigen/Ringphasen-Oszillator darstellt;

32 ist eine grafische Darstellung der schrittweisen Änderung der Ausgangsphase durch einen Phasenrotator;

33 ist ein vereinfachtes Blockschaltbild einer 6-Phasen-Version eines Phasenrotators; und

34 stellt eine ausführliche Ansicht eines der Schaltungsblöcke des Phasenrotators von 33 dar.

BESCHREIBUNG UNTER BEZUGNAHME AUF DIE ZEICHNUNGEN

In den Zeichnungen und zunächst in 1 ist eine Übersichtsdarstellung der Verbindungen zwischen ASICs gezeigt, wobei ein Sender auf einer Seite der Verbindung und ein Empfänger auf der anderen Seite der Verbindung mit mehreren unterschiedlichen Sendern und Empfängern zum Weiterleiten von Informationen dargestellt sind. Die Ausführungsform kann in einer von mehreren unterschiedlichen Konfigurationen realisiert werden wie z.B. eine Kombination aus gedruckten Leiterplatten, Verbindern, Rückwandplatinenverdrahtung, Lichtwellenleitern oder Kabeln. Wie gezeigt ist, erfolgt die Realisierung auf einer Rückwandplatine mit einer Festverdrahtung zwischen dem Senderabschnitt und dem Empfängerabschnitt.

Wie in 1 erkannt werden kann, ist eine Rückwandplatine 10 vorgesehen, an der ein Paar gedruckte Leiterplatten (PC-Leiterplatten) 12a und 12b angebracht sind. Jede Leiterplatte 12a und 12b ist jeweils mit ASIC-Chips 14a und 14b versehen, die miteinander zu verbinden sind. Jeder ASIC 14a, 14b weist wenigstens einen Sender 16 auf, wobei in der Darstellung zwei derartige Sender gezeigt sind, obwohl eine größere Anzahl vorgesehen sein kann. Außerdem ist jeder ASIC 14a, 14b mit wenigstens einem Empfänger 18 versehen, wobei die dargestellte Ausführungsform wiederum zwei Empfänger 18 aufweist, obwohl mehr als zwei vorgesehen sein können, wie oben in Bezug auf den Sender 16 angegeben ist. Allgemein gesagt, der Sender 16 und der Empfänger 18 sind paarweise vorgesehen, da Daten im Allgemeinen in beiden Richtungen fließen müssen und die hier beschriebene Verbindung unidirektional ist. Jeder Sender 16 auf dem ASIC 14a oder 14b enthält einseitig gerichtete festverdrahtete serielle Busse 20, die den Sender 16 auf einem ASIC 14a oder 14b mit einem Empfänger 18 auf dem anderen ASIC 14a oder 14b verbinden. Dadurch wird eine Zweiwege-Datenübertragung bereitgestellt, indem Sender und Empfänger auf jeder ASIC 14a oder 14b paarweise vorhanden sind.

Kurz gesagt, in jedem Sender 16 sind parallele digitale Daten in einem Register 24 gespeichert (2). Der Sender 16 setzt diese gespeicherten parallelen digitalen Daten in dem Register 24 in einem ASIC, z.B. 14a, in eine serielle analoge Form um, überträgt die Daten in serieller analoger Form auf einem der seriellen Busse 20 zu dem ihm zugehörigen Empfänger 18 auf dem gegenüberliegenden ASIC, z.B. 14b. Der Empfänger 18 setzt die analogen asynchronen seriellen Daten für eine Speichereinheit 68 (3) in digitaler Form in einem Register in synchrone parallele digitale Daten um.

Somit besteht die Funktion der seriellen Verbindung darin, parallele Daten einem Register wirksam zu entnehmen, sie in asynchroner analoger Form zu übertragen und sie wieder in synchrone parallele digitale Daten umzusetzen.

In 2 ist ein Blockschaltbild der Schaltungsfunktion eines Senders 16 gezeigt. Wie erkannt werden kann, enthält der Sender 16 ein Bitregister 24. Dieses ist typischerweise entweder ein 8-Bit- oder ein 10-Bit-Register, obwohl Register mit anderen Größen verwendet werden können. Die Beschreibung dieses bestimmten Registers 24 erfolgt als ein 10-Bit-Register. Eine 2-aus-10-Bit-Wähleinrichtung 26 ist vorgesehen, die gleichzeitig 2 Bits nacheinander aus dem Register 24 auswählt. Dies erfolgt unter der synchronen Steuerung des Zählers 38. Es ist klar, dass eine andere Anzahl als zwei Bits gleichzeitig aus dem Register 24 gelesen werden kann. Diese Anzahl muss jedoch eine Zahl sein, durch die die Anzahl der in dem Register 24 vorhandenen Bits ohne Rest teilbar ist. Bei einem 10-Bit-Register könnte dies somit eins, zwei oder fünf sein und bei einem 8 Bit-Register könnte dies eins, zwei oder vier sein. Zwei Bits sind bevorzugt.

Jedes der beiden Bits, die von der Wähleinrichtung 26 aus dem Register 24 ausgewählt werden, wird an einen Bit-Zwischenspeicher 28a bzw. 28b geliefert. Diese Auswahl und Lieferung erfolgt ebenfalls unter der synchronen Steuerung des Zählers 38. Die Bits werden dann ebenfalls unter der synchronen Steuerung des Zählers 38 von den Zwischenspeichern 28a und 28b an einen Multiplexer 30 geliefert und anschließend an einen 1-Bit-Zwischenspeicher 32 bereitgestellt. von dem 1-Bit-Zwischenspeicher 32 werden die Bits an eine Treiber-Ausgleichseinrichtung 34 geliefert, die die von dem Zwischenspeicher 32 empfangenen digitalen Bits in eine serielle analoge Signalausgabe 35 umsetzt, die die umgesetzten digitalen Bits enthält.

Eine Einphasen-Vollraten-Phasenregelschleife 36 ist vorgesehen, die die Aktion des Zwischenspeichers 32 und der Treiber-Ausgleichseinrichtung 34 taktet und außerdem den Zähler 38 betätigt, der seinerseits Eingänge für den Multiplexer 30, die Zwischenspeicher 28a und 28b, die Wähleinrichtung 26 und das 10-Bit-Register hat. Die Phasenregelschleife 36 besitzt dafür als ein Eingangssignal ein Taktsignal, das in Bezug auf den Takt 40 ein internes oder externes Signal sein kann, wie gezeigt ist. Der Zähler 38 funktioniert so, dass er einen synchronen Betrieb der Entnahme der Bits aus dem Register 24 durch die Wähleinrichtung 26 zur Bereitstellung an die Zwischenspeicher 28a und 28b gewährleistet. Außerdem hat der Zähler die Funktion, eine synchrone Lieferung der Bits von den Zwischenspeichern 28a und 28b an den Multiplexer 30 und von diesem an den Zwischenspeicher 32 auszuführen. In der Treiber/Ausgleichseinrichtung 34 werden die digitalen Bits, die synchron empfangen werden, in ein serielles analoges Signal umgesetzt. Die Funktionsweise und eine genauere Beschreibung der verschiedenen Teile des Senders 16 wie etwa das Bitregister 24, die Wähleinrichtung 26, die Zwischenspeicher 28a und 28b, der Multiplexer 30, der Zwischenspeicher 32, die Einphasen-Vollraten-Phasenregelschleife 36 und der Zähler 38, erfolgen anschließend unter Bezugnahme auf die 4 bis 34. Das analoge Ausgangssignal 35 wird auf den seriellen Bus 20 gelegt. Es wird in einer asynchronen Form zu dem Empfänger 18 übertragen, der am anderen Ende des seriellen Busses 20 angeschlossen ist. Wie oben angegeben wurde, empfängt der Empfänger 18 das asynchrone analoge Signal und setzt es in ein synchrones digitales paralleles Signal entsprechend den digitalen Bits im Register 24 zur Speicherung im Empfänger 18 um.

In 3 ist ein Blockschaltbild gezeigt, das den Aufbau und die Schaltungsfunktion zum Umsetzen des asynchronen analogen seriellen Signals 35 in synchrone digitale parallele Bits zur Speicherung der Bits im Empfänger 18 dargestellt. Das serielle analoge asynchrone Signal 35 wird durch das Signalempfangselement 50 empfangen, das das analoge Signal an Abtastzwischenspeicher 52 liefert. In den Abtastzwischenspeichern 52 wird das analoge Signal in ein digitales Signal mittels eines Phasenrotators 54 umgesetzt, der unter der Steuerung einer Datenerfassungs- und Flankenerfassungsschaltung 58 und einer Mehrphasen-Halbraten-Phasenregelschleife 60 arbeitet. Diese Technik funktioniert so, dass beide Flanken der Daten in dem analogen Signal abgetastet und vorzugsweise mehrfach abgetastet und die Daten in dem analogen Signal in parallele Datenbits umgesetzt werden. Die Mehrfachabtastungen werden vorzugsweise verwendet, um näherungsweise den Mittelpunkt von jedem resultierenden Datenbit zu bestimmen. Dies ist eine Überabtastungsschaltung, die das synchrone analoge serielle Signal in der Wähleinrichtung 62 in ein digitales Ausgangssignal 63 in 2-Bit-Inkrementen, die an ein Schieberegister 64 geliefert werden, umsetzt. Ein Zähler 66, der durch den Phasenrotator 54 betätigt wird, betreibt ein Schieberegister 64, um die digitalen 2-Bit-Signale als synchrone 10-Bit-Signale an das 10-Bit-Register 68 auszugeben. Die Funktionsweise dieses Empfängers 18 wird nachfolgend unter Bezugnahme auf die 4 bis 34 genau beschrieben.

Die digitalen Bits mit der 10-Bit-Breite, die als parallele Daten in dem 10-Bit-Register 24 gespeichert sind, werden also durch den Sender 16 in ein asynchrones analoges serielles Signal 35 umgesetzt, das auf dem Bus 20 asynchron zu transportieren ist, wobei das asynchrone analoge Signal 35 dann durch den Empfänger 18 im Register 68 zu dem ursprünglichen parallelen digitalen 10-Bit-Signal rekonstruiert wird.

Wie später unter Bezugnahme auf die 4 bis 8 erläutert wird, sind die Sender-PLL 36 und die Empfänger-PLL 60 jeweils als eine Doppelschleifen-Phasenregelschleife-Steuerschaltung mit einer digitalen Grobschleife und einer analogen Feinschleife vorgesehen.

Die Architektur der PLL-Steuerung ist in der Weise vorgesehen, um die grobe PLL-Steuerschleife für eine Doppelschleifen-PLL bereitzustellen. Eine Verriegelung wird festgelegt durch Vergleichen von zwei Grey-Zählern, die mit den Referenz- und PLL-Takten betrieben werden. Bits der Digital/Analog-Umsetzung (DAC-Bits), die die grobe Steuerspannung für die PLL einstellen, werden durch Überwachen eines Signals von der PLL (V_Fine_H) gesteuert, das angibt, in welcher Hälfte seines Betriebsbereichs es sich befindet. 4 stellt die PLL-Steuerschaltung dar.

4 zeigt im Einzelnen eine PLL 110 mit voller Datenrate. Diese PLL ist die Taktquelle für die gesendeten Daten und läuft auf der vollen Datenrate von z.B. 2 bis 3 GB/s. Eine stabile Frequenz von einem Referenztakt 112 wird benötigt, um festzustellen, ob die PLL auf ihrer korrekten Frequenz verriegelt ist. Der Takt 112 arbeitet bei einem Viertel der vollen Datenrate. Es wird z.B. eine Taktrate von 625 MHz für eine Betriebsdatenrate von 2,5 GB/s verwendet. Eine einzelne Taktphase wird gepuffert, aus der PLL entnommen und verwendet, um eine Phasenpufferschaltung anzusteuern.

Die PLL enthält einen vierstufigen spannungsgesteuerten Ringoszillator (VCO), einen 4-fach-Frequenzteiler, einen Phasen-Frequenzdetektor, eine Ladungspumpe und ein Schleifenfilter. Diese Elemente bilden die "Fein"-Steuerungsschleife. Der VCO besitzt sowohl eine "feine" analoge als auch eine "grobe" digitale Steuerspannung, um die erforderliche Verstärkung der Feinsteuerungsschleife so gering wie möglich zu machen. Der VCO kann die Frequenz der Schwingung ändern durch Einstellen der lokalen Rückkopplung in einer Verzögerungszelle sowie durch Steuern der Rückkopplung in dem VCO zur Geschwindigkeitsverbesserung. Außer den Elementen der Feinsteuerungsschleife enthält die PLL 110 einen Referenzgenerator, einen Spannungskomparator, eine PLL-Steuerlogik, ein Tiefpassfilter und einen Digital/Analog-Zähler 132. Diese Elemente bilden die Grobsteuerungsschleife.

Die Feinsteuerungsschleife ist eine herkömmliche analoge Schleife und soll eine stabile rauscharme, jitterarme Taktquelle für den Sender darstellen. Die Einzelheiten der Feinsteuerungsschleife sind in der Technik wohlbekannt, bilden selbst keinen Teil der vorliegenden Erfindung.

Die Grobsteuerungsschleife ist eine digitale Darstellung einer herkömmlichen analogen Steuerungsschleife basierend auf einem "verlustbehafteten" Schleifenfilter-Kondensator. Dieser Schleifentyp basiert auf dem Verlust eines Schleifenfilter-Kondensators (Kondensator), um die Steuerspannung unabhängig von der Frequenz des VCO in eine bestimmte Richtung zu steuern. Ein Phasendetektor und eine Ladungspumpe, die lediglich die Ladung an dem Filterkondensator vergrößern, kompensieren diesen Verlust. Die Schleife ist stabil, wenn die Ladung, die dem Kondensator hinzugefügt wird, die Verlustladung kompensiert.

Ein Signal von der Referenzquelle 112 wird in einen Referenzzähler 118 geleitet. Ein Vorteiler 114 teilt die Frequenz von der PLL 110 auf ein Viertel ihres Wertes. Ein Frequenzkomparator 120 passt die Frequenz von dem PLL-Zähler 116 an die des Frequenzzählers 118 an, um festzustellen, ob das durch vier geteilte Ausgangssignal der PLL 110 und der Referenztakt 112 auf der gleichen Frequenz betrieben werden und mit der gleichen Rate zählen. Die beiden Zähler 116, 118 werden während einer Zeitperiode verglichen, z.B. eine 10-Bit-Zählperiode, die durch den Frequenzzeitgeber 122 festgelegt wird. Wenn der Komparator während dieser 10-Bit-Zählperiode feststellt, dass die gezählten Werte untereinander einen festen Abstand aufrechterhalten, bestätigt der Komparator 120 anschließend, dass die PLL 110 verriegelt ist. Die PLL-Verriegelungseinrichtung 124 überwacht das Ausgangssignal des Frequenzzeitgebers. Jedes Mal, wenn der Frequenzzeitgeber 122 seinen maximalen Zählerstand erreicht, werden der PLL-Zähler 116 und der Referenzzähler 118 zurückgesetzt. Somit wird dieser Vergleich immer dann ausgeführt, wenn der Frequenzzeitgeber 122 abläuft. Wenn die beiden Zähler 116, 118 während des Intervalls nicht miteinander verglichen worden sind oder der Frequenzkomparator 120 kein wahres Ausgangssignal gezeigt hat, bedeutet das, dass die Takte verriegelt sind, da die Zähler sich nicht gegenseitig einholen. Wenn jedoch der Frequenzzeitgeber 122 abläuft und ein Frequenzkomparator 120 den Referenzzählerstand und den PLL-Zählerstand verglichen hat, bedeutet das, dass die PLL nicht verriegelt ist. Diese beiden Zähler werden zurückgesetzt, wenn der Frequenzzeitgeber 122 feststellt, dass die PLL nicht verriegelt ist.

Ein Signal 126 V_fine_H wird von dem analogen Abschnitt des Senders eingeführt und gibt an, dass die Feinschleife sich in der Mitte ihres Bereichs befindet. Wenn die PLL verriegelt und die Feinschleife mittig eingestellt ist, kann sich das Signal von der Mitte mit einem bestimmten Grad der Abweichung nach oben und nach unten verschieben. Dies ermöglicht Störungen des Systems, wie etwa Temperaturänderungen. Die Signale von der PLL und der Feinschleife sind asynchron und werden zum Abtastzwischenspeicher 128 geleitet. Wenn das Signal V_fine_H und das PLL-Verriegelungssignal nicht eingeschaltet sind, wird ein Signal "Aufwärts" angelegt. Dieses bewirkt, dass der Entscheidungszähler 134 aufwärts zählt, was zur Folge hat, dass der DAC-Zähler 132 ebenfalls aufwärts zählt. Wenn diese beiden Bedingungen erfüllt sind, hält das System das Aufwärtszählen an.

Der DAC-Zähler ist ein binärer Suchzähler mit 64 möglichen Schritten, der von 000000 bis 111111 aufwärts zählt. Der Zähler geht alle diese unterschiedlichen Einstellungen durch, bis er eine Einstellung findet, bei der die PLL verriegelt.

Die PLL-Steuerlogik in der Grobsteuerungsschleife besitzt einen Auswärts/Abwärtszähler 130, dessen Wert die Ladung des Schleifenfilter-Kondensators repräsentiert. Dieser Zähler 130 wird langsam dekrementiert, um einen Verlust darzustellen. Der Spannungskomparator liegt auf HIGH oder auf LOW in Abhängigkeit davon, ob die Feinsteuerungsspannung in der oberen oder unteren Hälfte ihres Bereichs betrieben wird. Um den Verlust auszugleichen, tastet die Steuerlogik das Komparator-Ausgangssignal ab. Nach mehreren Abtastungen, die einen Betrieb im oberen Bereich angeben, wird der Auswärts/Abwärtszähler inkrementiert, um eine Vergrößerung der Ladung des Schleifenfilter-Kondensators darzustellen. Der DAC und das Tiefpassfilter setzen das Ausgangssignal des Auswärts/Abwärtszählers in eine Steuerspannung um. Die Grobsteuerungsschleife ist vorgesehen, um Fertigungstoleranzen und verhältnismäßig niederfrequente, jedoch starke Änderungen infolge von Schwankungen der Stromversorgung und der Temperatur auszugleichen.

Der Sendephasenpuffer enthält Schaltungen, die so beschaffen sind, dass sie mit dem Voransteuerungsabschnitt der PLL verbunden werden können und lediglich eine geringe Belastung der PLL erzeugen. Der Phasenpuffer steuert dann einen Zwischenspeicher an, der den Takt liefert, der für einen Betrieb bei voller Rate erforderlich ist. Der Phasenpuffer muss außerdem ausreichende Anstiegs- und Abfallzeiten schaffen, wobei die geschätzte Nettobelastung zu berücksichtigen ist.

Der Treiber/die Ausgleichseinrichtung enthält stromgesteuerte Differenzansteuerschaltungen, die durch eine Filterfunktion des Typs mit endlicher Impulsantwort (FIR-Typ) gesteuert werden. Dieses Filter wird realisiert durch die Kombination aus einem Schieberegister, das das gegenwärtig abgehende Datenbit und Verlaufsinformationen der drei vorhergehenden Bits enthält. Dieses Schieberegister steuert seinerseits die Aktivierung von gewichteten Stromtreibern. Die Ausgangsübertragungsfunktion besitzt die allgemeine Form von H(Z) = Ab0 + Ab1Z–1 + Ab2Z–2 + Ab3Z–3, wobei die Werte der Koeffizienten bn negativ sind. Die numerischen Werte der Koeffizienten werden durch die Registerwerte in der Logik eingestellt. Die Bestimmungsfaktoren für die Werte dieser Koeffizienten enthalten die Charakteristiken der Übertragung, der Medien, der Übertragungsgeschwindigkeit, des Typs des verwendeten Plattenverbinders, des Typs der Chipgehäuse usw. Die Datenbits werden zu dem Sender geleitet nach der erforderlichen Umsetzung in die Differenzsignalform und dem Einschalten, das erforderlich ist, um den Treiber anzusteuern.

Die Senderarchitektur ist ein Multiplex-Vollratensystem. Es wird durch drei analoge Hauptblöcke gestützt: eine PLL mit voller Datenrate, ein Phasenpuffer, um das PLL-Signal für den Treiber erneut einzuschalten, und ein Off-Chip-Treiber mit einem integrierten Vorverzerrungsausgleich. Es gibt außerdem spezialisierte Schaltungen zum Prüfen der PLL. 5 zeigt ein Blockschaltbild der Senderarchitektur. Eine PLL 210 steuert einen vierstufigen Ringoszillator 240, der bei der vollen Bitfrequenz betrieben wird. Diese PLL wird von vier Sendern gemeinsam verwendet. Die Phasenausgänge werden als lokal wiederhergestellte Takte sowie zur Taktversorgung des FIR-Abschnitts des Treibers verwendet. Wortdaten (acht oder zehn Bits) werden in ein Register mit einem Worttakt 242, der aus dem PLL-Takt erzeugt wird, synchron eingetaktet. Die Wortdaten werden mit jeweils zwei Bit zu einem Zeitpunkt an ein 2-Bit-Datenregister 230 übertragen, dessen Inhalt dann bitweise in das Sendedatenregister geladen wird. Das endgültige Ausgangssignal wird bei der vollen Bitrate an den Treiber/Ausgleichseinrichtungs-Block 226 übertragen. Der Sender enthält außerdem einen Generator eines Pseudo-Zufalls-Bitstroms (PRBS-Generator) und eine Prüfeinrichtung 232, die eine Selbstprüfung in einer Umlauf-Betriebsart sowie eine Verbindungsprüfung mit einem entsprechenden Empfänger ermöglicht.

Die Senderstruktur entnimmt im Einzelnen acht oder zehn Datenbits aus dem 2-Bit-Datenregister 230 und überträgt die beiden Datenbits gleichzeitig synchron über eine Bitwähleinrichtung 212 an einen ersten Halte-Zwischenspeicher 214 und einen zweiten Halte-Zwischenspeicher 216. Die Bitwähleinrichtung 212 verarbeitet die 2-Bit-Datenpaare, indem zuerst das niederwertigste Bit und anschließend das nächstniedrige Bit verarbeitet werden. Der Zähler 222 verfolgt die Anzahl von Paaren, die verarbeitet werden und die Reihenfolge aller Bits in dem Paar. Wenn der Zähler erfasst, dass alle Bitpaare in serielle Form umgesetzt wurden, wird die Verbindungslogik informiert, ein weiteres Wort zur Verarbeitung zu senden und das 8-Bit/10-Bit-Register wird so getaktet, dass die neuen Daten, die verarbeitet werden sollen, zwischengespeichert werden. Die Inhalte des ersten und des zweiten Zwischenspeichers 214, 216 werden abwechselnd unter der Steuerung des 2-Bit-Taktes 224 an ein 2-Bit-Datenregister 218 und anschließend zu einem einzelnen Zwischenspeicher 220 übertragen. Ein Bitstrom von diesem einzelnen Zwischenspeicher 220 wird an einen Treiber/Ausgleichseinrichtung 226 übertragen. Diese Vorrichtung nimmt den Bitstrom auf und erzeugt ein stromgesteuertes Differenzsignal, dessen Frequenz an den angenommenen Medienkanal angepasst wird. Die Anpassung ist vom Typ der Vorverzerrung mit endlicher Impulsantwort (FIR) unter Verwendung von reduzierten Strompegeln bei längeren Lauflängen.

Der Treiber/die Ausgleichseinrichtung enthält stromgesteuerte Differenzansteuerungsschaltungen, die durch die FIR-Filterfunktion gesteuert werden, die gewöhnlich für diesen Zweck verwendet wird. Das Filter ist durch die Kombination eines Schieberegisters realisiert, das das gegenwärtige Ausgangsdatenbit enthält, mit Verlaufsinformationen der letzten drei Bits der Ausgangsdaten. Das Schieberegister steuert seinerseits die Aktivierung von gewichteten Stromtreibern.

Die Empfängerstruktur oder der Empfängerkern ist ein dreifach überabgetastetes Halbratensystem mit einem 54-Schritt-Phasenrotator, einer modernen digitalen Zweipunkt-Regelung und einer Realisierung eines Abtastwert-Verarbeitungsalgorithmus, der die statische Flanke in der Mitte zwischen zwei Abtastungen zentriert. Der Empfänger nimmt ein Signal wie etwa ein NRZ-codiertes Basisbandsignal von einem seriell verdrahteten Sender auf und richtet die Flanken aus, um festzustellen, wo das Signal zwischen den Werten 1 und 0 umschaltet. Wie bei anderen Signalen besteht das Problem darin, den Mittelpunkt zwischen den Flanken anzuordnen. Dies wird erreicht durch Abtasten des Signals und durch Erzeugen von frühen oder späten Signalen anhand der Tatsache, ob das Signal zu früh oder zu spät abgetastet wird. Wenn die Frequenz der frühen Signale größer als die der späten Signale ist, driftet das System in die Richtung "früh". Es driftet dagegen in die Richtung "spät", wenn die Frequenz der späten Signale größer ist als die der frühen Signale.

Diese vorhandene Anordnung widmet sich dem Problem von falschen Entscheidungen anhand einer Abtastung über die Flanke hinweg durch die Verwendung der Überabtastung, die gleichmäßig beabstandete Abtastwerte verwendet, wobei jedoch keine Abtastung auf die Flanke des Bits gelegt wird. Bei dieser Erfindung werden dagegen die Abtastungen so gelegt, dass keine Abtastungen auf der Bitflanke erfolgen, die Abtastungen werden stattdessen auf beide Seiten der Flanke gelegt. Bei diesem Verfahren besteht eine geringere Wahrscheinlichkeit der falschen Vorhersage der Position der Flanke beim Vorhandensein von Rauschen mit willkürlicher Phase. Diese Verbesserung beeinflusst die BER (Bitfehlerrate) direkt, worin eine Hauptaufgabe derartiger Systeme besteht.

Die Daten werden überabgetastet, und eine digitale Schaltung erfasst die Flankenposition in dem Datenstrom. Diese digitale Schaltung wählt nicht nur die optimale Datenabtastung, sondern erzeugt außerdem die frühen und späten Signale, wenn sich die erfasste Flanke nicht an ihrer erwarteten Position befindet. Wenn keine Flanke gefunden wird, wird kein Signal erzeugt. Drei oder mehr gleichmäßig beabstandete Abtastungen ergeben weniger Fehler bei der Erfassung der Flanke, da sie nicht auf die Datenflanke zentriert ist und es weniger wahrscheinlich ist, dass nacheinander fehlerhafte Entscheidungen getroffen werden. Die Empfängerarchitektur ist ein dreifach überabgetastetes Halbratensystem mit einem 54-stufigen Phasenrotator und einem Algorithmus wie etwa ein Verarbeitungsalgorithmus mit adaptiver Abtastung, der die Bitflanke in der Mitte zwischen zwei Abtastungen zentriert.

Eine Phasenregelschleife (PLL) steuert einen dreistufigen spannungsgesteuerten Ringoszillator (VCO), der bei der Hälfte der Bitfrequenz betrieben wird. Jede Stufe enthält eine spannungsgesteuerte Stromquelle, die mit einem MOS-Transistor des n-Typs (Metall-Oxid-Halbleiter-Transistor) verbunden ist. Die Stromquelle ist vorzugsweise ein MOS-Transistor des p-Typs. Der Oszillator wird durch ein Spannungssignal und durch ein Stromsignal gesteuert.

Jede PLL kann von mehreren Empfängern gemeinsam verwendet werden. Die sechs Phasen vom VCO werden in einen Phasenrotator geleitet, der 54 Stufen für ein 2&dgr;-Intervall aufweist. Die 54 Stufen werden mit einem Phasenrotator mit endlicher Impulsantwort (FIR-Phasenrotator) erzeugt, der sechs Phasen besitzt mit drei Zwischenlagen-Phasenschritten, die wiederum durch drei geteilt sind.

Die sechs Ausgangssignale des Rotators werden gepuffert, und die Flanken werden so geformt, dass ein Signal mit der doppelten Frequenz abgetastet werden kann. Eines der Phasenausgangssignale wird als ein lokaler Wiederherstellungstakt verwendet. Ein Taktpuffer stellt sicher, dass der Phasenrotator nicht zu stark belastet wird. Eine logische Analyse des Zeitablaufs ermittelt, welche Phase das Optimum bei der Verwendung als lokaler Wiederherstellungestakt darstellt. Der Ausgabeabschnitt des Phasenrotators unterdrückt Gleichtaktsignale und liefert ein Begrenzungssignal.

Mit dem Ausgangssignal werden dann die Phasenpuffer angesteuert (mit den Signalen vom Phasenrotator), die ihrerseits Taktsignale liefern. Über ein 2-Bit-Intervall werden sechs Abtastungen vorgenommen. Drei Pipeline-Stufen werden hinzugefügt, um die Wahrscheinlichkeit eines metastabilen Zustands bei einem Wert, der viel kleiner als die Soll-Bitfehlerrate ist, zu verhindern. Die Stufen unterstützen außerdem die Ausrichtung der Daten auf eine einzelne Taktphase. Damit Informationen von mehr als einem Bitintervall für die Wiederherstellung von einem Datenbit verarbeitet werden können, verwendet eine Speicherstufe nochmals vier Abtastungen von der vorherigen Abtastperiode. Eine Gesamtzahl von 10 Abtastwerten werden deswegen in die Korrelationsblöcke zur Halbraten-Flanken- und Datenerfassung geleitet, die einen Algorithmus der Mustererkennung verwenden.

Die Ausgangssignale der Flanken- und Daten-Detektoren sind die wiederhergestellten beiden Bits, und die frühen und späten Signale werden zu der Phasenrotator-Steuerungszustandsmaschine geleitet. Eine Zweipunktregelungsschaltung mit adaptiver Schrittgröße wird für diesen Zweck verwendet. Der Rotatorzähler und der Temperaturcodegenerator erzeugen die 54 Steuersignale für den Phasenrotator, und dieser schließt die CDR-Schleife.

Der Datenweg enthält ein Schieberegister, das während jedes Halbratenzyklus zwei Bits von den Datenkorrelationsblöcken lädt. Das Schieberegister wird zu einem Wortdatenregister (8 oder 10 Bits) unter Verwendung eines Worttaktes, der aus dem PLL-Takt abgeleitet wird, geladen.

Die Empfängerarchitektur wird von vier analogen Hauptelementen getragen, eine PLL mit halber Datenrate, ein Phasenrotator, ein Phasenpuffer und ein Abtastzwischenspeicher. Im Folgenden wird die Funktion von jedem dieser Elemente genauer beschrieben. Die Datenschnittstelle für jede Empfängerverbindung umfasst einen Ausgabedatenbus, ein Betriebsart-Steuerbit und einen Ausgabedatentakt. Das Betriebsart-Steuerbit legt fest, ob der Empfängerkern bei einem 8-Bit- oder 10-Bit-Senderausgang betrieben wird.

Die Phaseneinstellung und Taktwiederherstellung erfolgen durch einen Phasenrotator und nicht durch Verwendung einer DLL- oder PLL-Steuerungsschleife. Wenn mehr als eine analoge PLL oder DLL auf einem Chip vorhanden sind, besteht die Tendenz zur Wechselwirkung zwischen diesen Schaltungen über die Stromversorgung und/oder eine Substratkopplung. Es wäre deswegen schwierig, ihre Phasen/Verzögerung in einer analogen Weise zu steuern. Die Verwendung eines unabhängigen PLL-Taktgenerators und eines externen Phasenrotators macht das System unempfindlicher auf eingeführtes Rauschen. Die Steuerung der Phasenverschiebung erfolgt digital. Das System wird bei dem halben Wert der Bitrate betrieben. Zur Analyse von Flanken und Daten werden jedoch 3-Bit-Intervalle verwendet, um die Bitüberlappung auf beiden Seiten zu halbieren. Einige der tatsächlichen Abtastungen werden in den nachfolgend beschriebenen Analysezyklus wiederverwendet. Die Rotator-Steuerzustandsmaschine besitzt eine "Schwungrad"-Funktion. Sie überwacht die Phasen-Aktualisierungsrate und bewirkt eine Aktualisierung, selbst wenn keine Flankeninformationen gemessen werden. Dies ermöglicht einen Versatz von TX- zu RX-Frequenz, selbst bei einer sehr langen Lauflänge (> 1024 Bit), wenn der Jitter der beiden Takte ausreichend klein ist.

Der Empfänger analysiert den überabgetasteten Datenstrom und erzeugt zwei Mengen von Korrelations-Ausgangssignalen, die erfassten Bitwerte und die frühen und späten Signale, für eine mögliche Aktualisierung des Phasenrotators. Wenn die erfasste Bitflanke mittig zwischen zwei Abtastungen angeordnet ist, gibt es eine "Totzone" in der CDR-Steuerungsschleife, wenn kein Jitter vorhanden ist. Bei einer Jitterzahl, die größer als der Abtastabstand ist, mittelt die Schleife die erfassten Abtastwert-Kreuzungspunkte und positioniert die Flanke in die Mitte zwischen zwei Abtastungen. Dies ist eine andere Situation als die, die in einem PLL-Phasendetektor mit einer Totzone vorkommt, da der Jitter viel größer ist und die Phasensteuerung digital ohne Verlusteffekte erfolgt. Die Wahrscheinlichkeit der Erzeugung eines metastabilen Abtastausgangs ist bei einer mittleren Flankenposition geringer, da die Wahrscheinlichkeit, dass eine Flanke direkt auf einer Abtastung positioniert ist, gering ist.

Die Empfängerstruktur führt eine Takt- und Datenwiederherstellung (CDR) an dem ankommenden seriellen Datenstrom aus. Die Qualität dieser Operation ist ein wesentlicher Faktor für das Leistungsmerkmal der Bitfehlerrate (BER) des Systems. Um die Nachteile der herkömmlichen Verfahren zu überwinden, werden in einer Empfängerarchitektur Vorwärtsregelung und Rückkopplungsregelung kombiniert. Die Daten werden überabgetastet, und eine digitale Schaltung erfasst die Flankenposition in dem Datenstrom. Diese digitale Schaltung wählt nicht nur die optimale Datenabtastung, sondern erzeugt außerdem ein frühes oder spätes Signal, wenn die erfasst Flanke sich nicht an ihrer erwarteten Position befindet. Wenn keine Flanke gefunden wird, wird kein Signal erzeugt. Die Phasenrotator-Steuerungszustandsmaschine verarbeitet die frühen und späten Signale von den Flankenkorrelationsausgängen, um die Einstellungen der Ausgangsphase einer Mehrphasen-PLL in einer Rückkopplungsschleife zu steuern. Diese Rückkopplungsschleife berücksichtigt das Phänomen von niederfrequentem Jitter mit unbeschränkter Amplitude, während der Vorwärtsregelungsabschnitt hochfrequenten Jitter mit beschränkter Amplitude unterdrückt. Die Position der statischen Flanke wird in der überabgetasteten Datenanordnung durch eine konstante Einstellung der Abtastphasen mit den frühen und späten Signalen in einer konstanten Position gehalten.

Die frühen/späten Signale können im Prinzip verwendet werden, um die Positionen der Ausgangsphase einer PLL mit Mehrphasen-Taktgenerator direkt zu steuern. Dies würde jedoch die Verwendung von einer PLL pro Kanal oder Empfänger vorschreiben. Wenn eine Phasenrotatoreinheit verwendet wird, um den Phasenausgang des Taktgenerators zu steuern, könnte eine PLL für mehrere Empfänger verwendet werden.

3 zeigt einen Phasenrotator 54, der einen Baustein darstellt, der mehrere Eingangsphasen von einer Mehrphasen-Halbraten-PLL 60 empfängt und eine gleichzeitige Verschiebung aller Phasen um eine feste Gradzahl ausführt. In einem Einstellungsschritt kann lediglich ein vorgegebener Phasenschritt ausgeführt werden, um sicherzustellen, dass kein Störimpuls auftritt. Die Gesamtphasenverschiebung ist unbegrenzt (modulo 360 Grad), um einen "ringförmigen" Betrieb zu ermöglichen. Dieser Baustein ist Teil einer Takt/Datenwiederherstellungs-Phasenregelschleife im herkömmlichen Sinn. Der Empfänger 50 empfängt übertragene Daten und leitet sie zu Abtastzwischenspeichern 52 weiter. Der digitale Daten- und Flankendetektor 58 und die Wähleinrichtung 62 wählen die optimale Abtastung aus den verfügbaren Abtastungen, um sie an das Schieberegister 64 zur Aufhebung der seriellen Form zu senden. Die Abtastung wird dann an das 8/10-Bit-Datenregister 68 übertragen. Der Zähler 64 liefert eine Gesamttaktversorgung der Logik in dem Aufbau mit einem Bruchteil der Taktrate. Mit anderen Worten, sie teilt den Halbratentakt, der aus der PLL 60 kommt, und erzeugt einen Viertelratentakt sowie einen Achtelratentakt und einen Zehntelratentakt.

6 veranschaulicht ein Blockschaltbild der Empfängerarchitektur der vorliegenden Erfindung in größerer Ausführlichkeit. Eine Phasenregelschleife (PLL) 310 empfängt ein Signal von einem Referenztakt 308. Die PLL enthält und steuert einen spannungsgesteuerten dreistufigen Ringoszillator (VCO), der mit der Hälfte der Bitfrequenz läuft. Diese PLL 310 wird von vier Empfängern gemeinsam verwendet, wovon ein Empfänger 316 gezeigt ist. Die sechs Phasen von dem VCO werden in einen Phasenrotator 312 geleitet, der für ein Intervall 2&dgr; 54 Schritte aufweist. Die 54 Schritte werden mit einem Phasenrotator mit endlicher Impulsantwort (FIR-Phasenrotator) erzeugt, der sechs Phasen besitzt mit drei Zwischenlagen-Phasenschritten, die durch drei geteilt sind. Die sechs Ausgangssignale des Rotators 312 werden gepuffert, und die Flanken werden so geformt, dass ein Signal, das die doppelte Frequenz besitzt, abgetastet werden kann. Eines der Phasenausgangssignale wird als ein lokal wiederhergestellter Takt 314 verwendet. Ein (nicht gezeigter) Taktpuffer stellt sicher, dass der Phasenrotator nicht zu stark belastet wird. Eine Zeitverlaufanalyse bestimmt, welche Phase für die Verwendung optimal ist. Der Ausgangsabschnitt des Phasenrotators unterdrückt Gleichtaktsignale und liefert ein Begrenzungssignal.

Das Ausgangssignal wird dann (mit den Signalen vom Phasenrotator) an die Phasenpuffer und an einen Abtastzwischenspeicher-Komplex 318 ausgegeben, der die ankommenden Daten abtastet. Sechs Abtastungen werden während eines 2-Bit-Intervalls übernommen. Der Abtastzwischenspeicher-Komplex ist ein CMOS-Zwischenspeicher, der mit der positiven Flanke getriggert wird. Er übernimmt Differenzdaten-Eingangssignale und einen Einzeltakt und gibt ein Einzelsignal mit logischem Pegel aus. Der Komplex enthält zwei Schaltungen, den eigentlichen Zwischenspeicher und einen Puffer, der das Ausgangssignal auf die Empfangslogik formt. Die Retiming-Zwischenspeicher 320 weisen typischerweise einen (nicht gezeigten) Multiplexer auf, der sich vor ihrem Eingang befindet. Dadurch wird ermöglicht, dass die Zwischenspeicher Signale von den Abtastzwischenspeichern 318 oder Eingangssignale von dem PRBS in Abhängigkeit davon empfangen, ob Daten von dem Empfängerpfad oder von dem PRBS-Register 360 empfangen werden. Die Pipeline-Stufen von dem PRBS-Register 360 verringern die Wahrscheinlichkeit eines metastabilen Zustands auf einen Wert, der viel kleiner als die Soll-Bitfehlerrate ist. Die Retiming-Zwischenspeicher 320 helfen außerdem, die Daten auf eine einzelne Taktphase auszurichten. Damit Informationen von mehr als einem Bitintervall für die Wiederherstellung von einem Datenbit verarbeitet werden können, verwendet eine Speicherstufe 322 vier Abtastungen aus der vorherigen Abtastperiode erneut. Eine Gesamtzahl von 10 Abtastungen wird deswegen in zwei Halbraten-Flanken- und zwei Datenerfassungs-Korrelationsdecodierer 324, 326, 328, 330 geleitet, die einen Algorithmus zur Mustererkennung verwenden. Die Wahrheitstabelle 3 repräsentiert die anfänglichen besten Schätzungen für die Daten.

Die Ausgangssignale des Flanken- und Datendetektors sind die wiederhergestellten beiden Bits und die frühen und späten Signale, die zur Phasenrotator-Steuerungszustandsmaschine 240 geleitet werden. Dies beinhaltet die Verwendung einer Zweipunkt-Regelungsschaltung mit adaptiver Schrittgröße. Die Zustandsmaschine 342 kann als ein weiteres digitales Filter betrachtet werden, das die frühen und späten Signale bewertet und eine Einstellung des Abtastpunkts anweist. Der Rotatorzähler 342 und der Temperaturcode-Generator 334 erzeugen die 54 Steuersignale für den Phasenrotator, und dieser schließt die CDR-Schleife.

Der Datenpfad enthält ein Schieberegister 350, das die beiden Bits von den Datenkorrelationsblöcken während jedes Halbratenzyklus lädt. Das Schieberegister wird zu einem Wortdatenregister 352 (8 oder 10 Bits) unter Verwendung eines Worttaktes geladen, der aus dem PLL-Takt abgeleitet wird. Ein Ratenzähler 354 steuert das Schieberegister 350 und das 8/10-Bit-Register 352.

Der Empfänger enthält außerdem einen Generator und eine Prüfeinrichtung eines Pseudozufalls-Bitstroms (PRBS) (die innerhalb der gestrichelten Linien 376 gezeigt sind), die eine Selbstprüfung in einer Umschlag-Betriebsart sowie eine Verbindungsprüfung mit einem entsprechenden Empfänger ermöglichen. Eine integrierte Selbstprüfung ist für eine Verwendung in der Empfangsschleife-Rückkopplungs-Betriebsart geeignet. Diese enthält ein Schieberegister 372a mit linearer Rückkopplung (LFSR), das eine Codefolge mit Zufallsmuster erzeugt. In dieser Betriebsart gibt die im Empfängerkern vorhandene Logik die erzeugte Codefolge in die erste Stufe der Empfangslogik ein, überwacht die empfangenen Daten, die nicht mehr in serieller Form sind, synchronisiert die empfangenen Daten auf die Codefolge und überprüft, ob eine übereinstimmende Codefolge, die von einem zweiten LFSR 372b erzeugt wurde, am Empfängerausgang angekommen ist. Die Muster werden unter Verwendung eines Exklusiv-ODER-Gatters 374 verglichen. Die beiden LFSR 372a und 372b sind Teil der PRBS-Funktion.

Die Empfängerschaltung ist von einem Differenztyp, der (zur Energieeinsparung) eine feste Eingangsvorspannung enthält, die das Eingangssignal so übersetzt, dass es mit einem schnellen Differenz-Zwischenspeicher kompatibel ist. Die Ausgangsschaltungen werden eingeschaltet, um die erforderliche Belastung von den Zwischenspeichern und der Verdrahtung zu unterstützen. Die Empfänger-Phasenregelschleife (PLL) ist die Taktquelle zum Überabtasten der Empfangsdaten und läuft bei der Hälfte der Datenrate. Sie besitzt typischerweise einen vorgegebenen Betriebsbereich von z.B. 1,0625 GB/s bis 1,5625 GB/s. Eine Frequenzreferenz wird benötigt, die die Hälfte der Soll-Datenrate aufweist. Für eine Betriebsdatenrate von 1,25 GB/s sind z.B. 625 MHz erforderlich. Sechs Taktphasen werden gepuffert und aus der PLL ausgegeben und sollen eine Phasenrotatorschaltung ansteuern.

Die PLL enthält einen dreistufigen spannungsgesteuerten Ringoszillator, einen Zweifach-Frequenzteiler, einen Phasen-Frequenzdetektor, eine Ladungspumpe und ein Schleifenfilter. Diese Elemente bilden die "Fein"-Steuerungsschleife. Der VCO hat sowohl eine "Fein"- als auch eine "Grob"-Steuerungsschleife, um die erforderliche Verstärkung der Feinschleife zu minimieren. Zusätzlich zu den Elementen der Feinsteuerungsschleife enthält die PLL einen Referenzgenerator, einen Spannungskomparator, einen PLL-Steuerlogik, einen Digital/Analog-Umsetzer (DAC) und ein Tiefpassfilter. Diese Elemente bilden die "Grob"-Steuerungsschleife.

Die Feinsteuerungsschleife ist eine herkömmliche analoge Schleife und soll eine rauscharme Taktquelle mit geringem Jitter für den Empfänger darstellen. Der Bereich, die Verstärkung und die Bandbreite der Schleife sind so beschaffen, dass sie verhältnismäßig hochfrequente, jedoch schwache Störungen infolge von Änderungen der Stromversorgung und der Grobschleife ausgleichen.

Die Grobsteuerungsschleife ist eine digitale Darstellung einer herkömmlichen analogen Steuerungsschleife, die auf einem "verlustbehafteten" Schleifenfilterkondensator beruht. Dieser Typ basiert auf dem Verlust des Schleifenfilterkondensators, um die Steuerspannung unabhängig von der Frequenz des VCO in eine bestimmte Richtung zu steuern. Dieser Verlust wird durch einen Phasendetektor und eine Ladungspumpe, die nur die Ladung an dem Kondensator vergrößert, kompensiert. Die Schleife ist stabil, wenn die Ladung, die dem Kondensator zugeführt wird, die Ladung, die verloren geht, ausgleicht. Die PLL-Steuerlogik in der Grobsteuerungsschleife weist einen Aufwärts/Abwärtszähler auf, dessen Wert die Ladung an einem Schleifenfilterkondensator darstellt. Dieser Zähler wird langsam dekrementiert, um einen Verlust darzustellen. Der Spannungskomparator liegt auf HIGH oder auf LOW in Abhängigkeit davon, ob die Feinsteuerungsschleife in der oberen oder unteren Hälfte ihres Bereichs betrieben wird. Um den Verlust auszugleichen, tastet die Steuerlogik das Ausgangssignal des Komparators ab. Nach mehreren Abtastungen, die den Betrieb im oberen Bereich nachweisen, wird der Aufwärts/Abwärtszähler inkrementiert, um das Vergrößern der Ladung an dem Schleifenfilterkondensator darzustellen. Das Ausgangssignal des Aufwärts/Abwärtszählers wird durch den DAC und ein Tiefpassfilter in eine Steuerspannung umgesetzt. Die Grobsteuerungsschleife ist vorgesehen, um Fertigungstoleranzen und verhältnismäßig niederfrequente, jedoch große Änderungen infolge der Stromversorgung und der Temperaturdrift auszugleichen.

Der Phasenrotator ist eine analoge Schaltung und ist daher eine Einheit, die eine stufenweise störimpulsfreie Modulo-Verschiebung aller n Phasen des Ringoszillators am Eingang zu einem beliebigen Phasenwinkel am Ausgang ermöglicht. Die Modulo-Option garantiert einen Phasen- und Frequenzausgleich, die störimpulsfreie Ausführung stellt sicher, dass während der Drehung keine Bits verloren gehen, und "schnittweise" bedeutet, dass der Betrag der Phasenänderung für jeden Taktzyklus auf eine Phasenlage begrenzt ist.

Das Konzept des Phasenrotators basiert auf Prinzipien des Filters mit endlicher Impulsantwort (FIR-Filter). Ein Ringoszillator kann als eine ringförmige Anordnung von Verzögerungselementen betrachtet werden. Durch Multiplizieren der Ausgangssignale tn der Anordnung mit Gewichtungsfaktoren mn und Summieren der Werte wird ein FIR-Filter gebildet. Die Anzahl der Abgriffe bestimmt den Grad der Überabtastung und somit die Größenordnung eines analogen Filters, das für eine Alias-Filterung erforderlich ist. Wenn die Gewichtungsfaktoren dynamisch geändert werden können, kann das Verhalten des FIR-Filters "fliegend" geändert werden. Dies ermöglicht die dynamische Einstellung der Ausgangsphase eines derartigen Filters.

Die folgende Erläuterung zeigt das Prinzip des Phasenrotators durch Betrachtung von einem seiner Ausgangssignale, wenn ein Ringoszillator mit sechs Phasen als Ansteuerungseinheit verwendet wird. Bei dieser Erläuterung stehen neun unterschiedliche Gewichtungsfaktoren m0 bis m8 zur Verfügung. Jede dieser Zahlen wird gebildet durch Summieren von einigen der Teilfaktoren w1 bis w8. Tabelle 1 zeigt die Zusammensetzung von m0 bis m8 aus den Teilfaktoren w1 bis w8. Die Teilfaktoren können auf eine sehr einfach Weise hergestellt werden, wobei parallel geschaltete Transistoren mit Breitenverhältnissen w1 bis w8 verwendet werden. Der summierte Ausgangsstrom dieser Transistoren entspricht einem Gewichtungsfaktor mn. Zu einem Zeitpunkt wird lediglich ein Teilfaktor addiert oder subtrahiert. Bei einer analogen Ausführung einer Summierung (Stromsummierung) ergeben sich keine Störspitzen. Dies wäre bei einer analogen Multiplikation nicht der Fall.

Die schrittweise Änderung der Ausgangsphase erfolgt, indem nacheinander die Gewichtungsfaktoren, die den Beitrag von jedem Phasenabgriff zum tatsächlichen Ausgangssignal festlegen, geändert werden. Bei einer "geschickten" Einstellung dieser Gewichtungswerte w1 bis w8 wird die Ausgangsphase genau um ein Neuntel einer Phasenlage verschoben. Nach dem letzten Rotationsschritt sind alle Gewichtungen um eine Abgriffposition verschoben worden. Dies entspricht einer Verschiebung von einer Phasenlage am Ausgangssignal des FIR.

Durch Wiederholen der oben genannten Abfolge kann jede beliebige Phaseneinstellung abgestimmt werden. Da dies eine ringförmige Operation darstellt, ist der Bereich der Ausgangsphase nicht auf das Intervall von 0 bis 360 Grad beschränkt. Dies ermöglicht eine kontinuierliche Änderung der Phase und dadurch eine Frequenzeinstellung. Da die Gewichtungsfaktoren geändert werden, indem zu einem Zeitpunkt lediglich ein Teilfaktorelement addiert oder subtrahiert wird, können keine Störspitzen auftreten.

Jeder FIR-Koeffizient wird durch einen Temperaturcode gesteuert, der festlegt, ob ein Teilfaktor "eingeschaltet" oder "ausgeschaltet" ist. Die Temperaturcodes, die die Teilfaktoren für einen Phasenschritt eines 6-Phasen-Oszillators steuern, sind in Tabelle 2 angegeben. Es ist ersichtlich, dass die Codes nach neun Schritten um eine Koeffizientenposition und somit um eine Oszillatorphase modulo-artig nach rechts verschoben sind. Die grundlegende Phasenauflösung des Oszillators (360 Grad, dividiert durch die Anzahl der Oszillatorphasen) wird in diesem Fall durch einen Faktor neun dividiert. Dies ist ein großer Vorteil, da das einen niedrigeren statischen Phasenfehler zur Folge hat.

Tabelle 2

  • Temperaturcodes, die steuern, welche Teilfaktoren summiert werden, um die tatsächlichen Koeffizienten c0 bis c5 zu bilden (Verschiebungen von zwei Phasen)

Es sollte klar sein, dass diese Tabelle 18 Schritte für zwei Phasen des Oszillators zeigt, wobei für alle sechs Phasen eine Gesamtzahl von 54 Schritten erforderlich sind. Der Code für die restlichen 36 Schritte kann aus dem in der Tabelle gezeigten Muster der 18 Schritte leicht ermittelt werden.

Die Empfangsphasenpuffer enthalten Schaltungen, die so beschaffen sind, dass sie mit den Ausgangsansteuerungsabschnitten (alle Phasen) der Phasenrotatorschaltung verbunden werden, wobei der Phasenrotator lediglich einer geringen Belastung unterworfen ist. Die Phasenpuffer steuern dann von dem Phasenrotator eine Gruppe von Zwischenspeichern an, wobei die erforderliche Eingangsansteuerung bereitgestellt wird, die für die Phasenrotatorschaltung erforderlich ist. Die Empfangsphasenpuffer werden bei einer Rate betrieben, die für eine Halbratenkonstruktion erforderlich ist. Die Phasenpuffer gewährleisten außerdem angemessene Anstiegs- und Abfallzeiten, wobei die geschätzten Nettobelastungen berücksichtigt werden.

Den Abtastzwischenspeichern werden Daten durch die Eingangsempfängerschaltung zugeführt, und sie erhalten Taktsignale von der Kombination aus der PLL, der Phasenrotatorschaltung und dem Phasenpufferkomplex. Die in die Abtastzwischenspeicher eingegebenen Daten sind von ihrer Natur her Differenzdaten, und deswegen sind die Abtastzwischenspeicher pseudo-analoge Schaltungen. Der Aufbau des Eingangsempfängers und der Abtastzwischenspeicher ist sehr eng koordiniert, um die Auswirkungen von Rauschen auf den Jitter, der diesen beiden Schaltungen zugehörig ist, minimal zu machen. Der Abtastzwischenspeicher ist typischerweise ein CMOS-Zwischenspeicher, der mit der positiven Flanke getriggert wird.

Das Verfahren zur Steuerung des Phasenrotators ist eine moderne Zweipunktregelungs-Zustandsmaschine mit achtfacher anfänglicher Früh/Spät-Mittelwertbildung, wie etwa jene, die in 3 gezeigt ist. Sie besitzt 16 Zustände und kann unter Verwendung von vier Zwischenspeichern realisiert werden. Die Zustandsmaschine 340 hat zwei Eingänge, einen für frühe Signale und einen für späte Signale. Die frühen und die späten Signale sind eine Funktion des Musters der Eingangsabtastung. Sie werden durch die Verwendung einer Flanken- und Datenkorrelationstabelle des Typs, der in Tabelle 3 gezeigt ist, erzeugt.

  • G = gut, keine Änderung
  • ? = möglicherweise Notwendigkeit der Verschiebung
  • * = deutliche Notwendigkeit der Verschiebung
  • – = keine ausreichenden Informationen

Das Verfahren zur Steuerung des Phasenrotators ist eine moderne Zweipunktregelungs-Zustandsmaschine. Wie in 7 an der Bezugszahl 342 ersichtlich ist, enthält sie eine achtfache anfängliche Früh/Spät-Mittelwertbildung. Sie hat sechzehn Zustände und kann unter Verwendung von vier Zwischenspeichern realisiert werden. In 6 hat die Zustandsmaschine 342 zwei Eingänge, einen Eingang für frühe Signale und einen Eingang für späte Signale. Die Mittelungswirkung wird in der folgenden Weise erreicht. Die Zustandsmaschine 342 wird auf 8 gesetzt. Wenn sich mehrere frühe Signale in einer Zeile befinden, die jedoch nicht ausreichen, um den Zustand auf "1" zu steuern, und ihnen mehrere späte Signale folgen, führt die Zustandsmaschine eine Mittelwertbildung aus. Wenn jedoch ein Übergewicht an frühen oder späten Signalen die Zustandsmaschine in den Zustand "1" oder "14" bringt, stellt die Zustandsmaschine fest, dass das Abtasten zu früh oder zu spät erfolgt und legt fest, ob der Abtastpunkt verändert wird. Die Zustandsmaschine erzeugt ein Signal "spät" ("late"), wenn sie zu einem Zustand "1" geht, und ein Signal "früh" ("early"), wenn sie zu einem Zustand "14" geht. Wenn dieses Ausgangssignal von der Zustandsmaschine ein Signal "spät" ist, weist es den Rotationszähler an, die Abtastung auf einen späteren Punkt einzustellen. Ein Signal "früh" wird dagegen den Zähler anweisen, die Abtastung auf einen früheren Punkt einzustellen.

8 zeigt die Funktionsweise einer zweiten Ausführungsform der Zustandsmaschine. Diese Maschine 380 kombiniert Früh/Spät-Mittelwertbildung mit adaptivem Verhalten, das den Umfang der Mittelwertbildung anhand der Anzahl von aufeinanderfolgenden frühen oder späten Eingangssignalen ändert. Wenn eine anhaltende Folge früher oder später Eingangssignale empfangen wird, verringert diese Zustandsmaschine den Umfang der Mittelwertbildung, um die Schrittrate für den Phasenrotator zu vergrößern. Diese Zustandsmaschine enthält 64 Zustände und erfordert sechs Zwischenspeicher. Wie bei der vorherigen Ausführungsform ist der Zustandsmaschine ein "Aufwärts/Abwärts"-Zähler mit 54 Schritten, der sechs Flip-Flops erfordert, nachgeschaltet. Der Zähler hat 54 Schritte und steuert die Stelle, an der sich der Abtastpunkt sein wird. Der Zähler verarbeitet gleichzeitig zwei Bits parallel. Deswegen gibt es für jedes Bit 27 Positionen, an denen der Abtastpunkt gesetzt werden kann. Wie angemerkt wurde, legt die Zustandsmaschine fest, ob der Abtastpunkt geändert wird, und der Zähler ermittelt, wo der neue Abtastpunkt liegen wird.

In 9 ist ein Blockschaltbild einer analogen Senderarchitektur 410 gezeigt. Die Senderarchitektur 410 wird von drei analogen Hauptblöcken getragen: eine Volldatenraten-Phasenregelschleife (PLL) 412, eine Phasenpufferschaltung 414, um das PLL-Signal neu zu speisen, und eine Off-Chip-Ausgleichstreiberschaltung 416 mit endlichem Impulsverhalten (FIR). In der PLL 412 befinden sich eine "Fein"-Steuerschleifenschaltung 427 und eine "Grob"-Steuerschleife".

Die Sender-PLL 412 ist die Taktquelle für die Sendedaten und wird vorzugsweise bei der vollen Datenrate betrieben. Bei der vollen Datenrate treten eine geringere Verzerrung des Tastverhältnisses und weniger Jitter auf, wobei die vorliegende Erfindung bei der vollen Datenrate wirksam betrieben werden kann. Eine Frequenzreferenz beträgt 1/n der Solldatenrate. Bei n = 4 sind z.B. 625 MHz bei einer Betriebsdatenrate von 2,5 GB/s erforderlich. Eine einzelne Taktphase wird gepuffert und aus der PLL ausgegeben und soll in die Phasenpufferschaltung 414 eingegeben werden.

Die dargestellte PLL 412 enthält einen mehrstufigen spannungsgesteuerten Ringoszillator (VCO) 418, einen Frequenzteiler 420, einen Phasen-Frequenzdetektor 422, eine Ladungspumpe 424 und ein Mehrpol-Schleifenfilter 426 mit "Welligkeits-Kondensator". Diese Elemente bilden eine "Fein"-Steuerungsschleife 427. Obwohl der VCO 418 in der hier beschriebenen Ausführungsform ein vierstufiger Oszillator ist und der Frequenzteiler 420 ein Vierfach-Teiler ist, sind für einen Fachmann andere Stufen- und Teilerzahhen vorstellbar, und die Schleife ist nicht auf die speziell beschriebenen Elemente des vierstufigen Oszillators und des Vierfach-Teilers beschränkt. Die Feinsteuerungsschleife 427 ist eine herkömmliche analoge Schleife und soll eine stabile rauscharme, jitterarme Taktquelle für die Senderschaltung 410 bereitstellen. Der Bereich, die Verstärkung und die Bandbreite der Schleife 427 sind so eingerichtet, dass verhältnismäßig hochfrequente, jedoch kleine Störungen infolge von Änderungen der Stromversorgung und der Grobschleife ausgeglichen werden.

In 10 ist ein Prinzipschaltplan einer Ausführungsform des Schleifenfilters 426 dargestellt. Die dargestellte Schleifenfilterschaltung 426 ist ein CRC-Tiefpassfilter. Ein kleiner "Welligkeits"-Kondensator 428 wird verwendet, um eine Welligkeit der Ladungspumpe zu dämpfen, und ein größerer "Schleifenfilter"-Kondensator 430 wird verwendet, um die Schaltung zu stabilisieren und den Hauptpol einzustellen. Die Schleifenfilterschaltung 426 setzt den Ladungspumpenstrom, der von der Ladungspumpe 424 empfangen wird, in eine Steuerspannung um, die die VCO-Schaltung 418 ansteuert. Widerstände 432 geben einen Nullpegel in die Schaltung ein, um die Wirkung des Pols am Ursprungspunkt (bewirkt durch den VCO 418) zu beseitigen. Die Schleifenfilterschaltung 426 stellt außerdem den Hauptpol der Schaltung ein. Der Welligkeits-Kondensator 428 ist viel kleiner als der Schleifenfilterkondensator 430. Dies hält den Pol im Frequenzbereich auf einem weiter entfernten Wert. Die Widerstände 432 stellen außerdem einen Faktor bei der Verstärkung der offenen Schleife dar, die bei der Stabilität des Systems und der Einstellzeit (oder Reaktionszeit der Schaltung) ins Spiel kommt. Obwohl in der dargestellten Ausführungsform die Verstärkung der VCO-Schaltung 418 in Abhängigkeit vom Prozess und der Temperatur im Bereich von 300 MHz bis 3,8 GHz liegt, können andere Verstärkungswerte erreicht werden, was für einen Fachmann leicht ersichtlich ist. Demzufolge sind die Widerstände 432 schaltbar. Ein Schalter 433 wird durch eine Logik gesteuert anhand des Betriebs der PLL-Schleife 412, wobei die Logik in der aktuellen Ausführungsform vorzugsweise einen Bereich zwischen 2,5 GHz und 3,125 GHz einstellt. Andere Ausführungsformen (nicht gezeigt) können einen größeren oder kleineren Wertebereich haben oder einen anderen Wertebereich abdecken, wobei der beschriebene Bereich lediglich zur Veranschaulichung dient. Der VCO 418 hat sowohl eine "Fein"- als auch "Grob"-Steuerspannung, um die erforderliche Verstärkung der Feinschleife 427 so gering wie möglich zu machen.

In 11 ist ein Prinzipschaltplan einer Ausführungsform einer vierstufigen Verzögerungszelle des Sender-VCO 418 dargestellt. Der eigentliche VCO 418 besitzt eine Form, bei der die Frequenz der Oszillation durch Einstellung der lokalen Rückkopplung in einer Vielzahl von Verzögerungszellen 440 sowie durch Steuerung der Rückkopplung in dem VCO 418, wodurch eine Vorladung der Verzögerungszellen 440 für die Erhöhung der Frequenz geschaffen wird, eingestellt wird. Der VCO sollte vorzugsweise in einem Bereich von 2,125 GHz bis 3,125 GHz bei einem definierten Bereich von Betriebsbedingungen betrieben werden und ein Differenztaktausgangssignal erzeugen. Andere (nicht gezeigte) Ausführungsformen können einen größeren oder kleineren Wertebereich besitzen oder einen anderen Wertebereich abdecken, wobei der beschriebene Bereich lediglich zur Veranschaulichung dient.

Bei einem herkömmlichen Ringoszillator ist die Schwingungsfrequenz als 1/(2Nô) festgelegt, wobei N die Anzahl der Stufen und ô die grundlegende Verzögerungszeit einer Verzögerungszelle sind. Dadurch wird die Schwingungsfrequenz durch die Verzögerungszeit eines Verzögerungselements festgelegt. Eine höhere Betriebsfrequenz und ein größerer Abstimmungsbereich werden in der Ausführungsform der Erfindung, die in 11 gezeigt ist, durch ein zweifaches Verzögerungsschema erreicht. Zweifache Verzögerung bedeutet, dass sowohl Pfade 434 mit negativ versetzter Verzögerung als auch Pfade 436 mit normaler Verzögerung im gleichen Oszillator vorhanden sind. (In 11 sind die Pfade 434 mit negativ versetzter Verzögerung durch normale Linien und die Pfade 436 mit normaler Verzögerung als dickere fett gedruckte Linien angegeben.) Die Pfade 434 mit negativ versetzter Verzögerung verringern die grundlegende Verzögerungszeit unter die Verzögerungszeit eines einzelnen Inverters. Folglich kann eine höhere Betriebsfrequenz erreicht werden. Da außerdem die Pfade 436 mit normaler Verzögerung vorhanden sind, kann der Frequenzbereich des VCO 418 breiter sein als der eines Oszillators, bei dem lediglich Pfade mit versetzter Verzögerung vorhanden sind.

In 12 ist ein Prinzipschaltplan einer Sendeverzögerungszelle 44 des VCO 418 dargestellt. Die Verzögerungszelle 440 sollte vorzugsweise über den Betriebsbereich des VCO 418 eine abstimmbare Verzögerung im Bereich von 80 ps bis 125 ps besitzen. Andere Ausführungsformen (nicht gezeigt) können einen größeren oder kleinere Wertebereich haben oder einen anderen Wertebereich abdecken, wobei der beschriebene Bereich lediglich zur Veranschaulichung dient. Es wird außerdem vorgezogen, dass die Verzögerungszelle 440 voll ausgesteuerte Differenz-Ausgangssignale erzeugt. Im Kern der Verzögerungszelle 440 gibt es ein n-MOS-Differenzpaar (T0, T1) 442 mit einem Paar p-MOS-Zwischenspeicher (T4, T5) als eine aktive Last. Kreuzgekoppelte n-MOS-Transistoren (T1, T3) 446 steuern die maximale Gatespannung eines Paars p-MOS-Lasttransistoren 448 und begrenzen die Belastbarkeit des p-MOS-Zwischenspeichers 444. Wenn die Steuerspannung niedrig ist, wird die Belastbarkeit des Zwischenspeichers 444 gering und der Ausgangsantriebsstrom der Last des p-MOS-Zwischenspeichers 444 nimmt zu. Deswegen kann der Zustand des Zwischenspeichers 444 einfach geändert werden, und die Verzögerungszeit ist geringer. Wenn daher die Steuerspannung hoch ist, wird die Belastbarkeit des Zwischenspeichers 444 groß und er widersteht der Spannungsumschaltung in der Differenz-Verzögerungszelle 440. Folglich vergrößert sich die Verzögerungszeit. Mit Hilfe der positiven Rückkopplung des Zwischenspeichers 444 bleiben die Übergangsflanken der Ausgangssignalform trotz der langsamen Verzögerungszeit steil. Da die Verzögerungszelle 440 grundsätzlich ein einfacher Differenzinverter ist, wird eine voll ausgesteuerte Signalform erzeugt.

Um sowohl Pfade mit negativ versetzter Verzögerung als auch Pfade mit normaler Verzögerung zu verwenden, wird das Paar von p-MOS-Transistoren (T6, T7) 448 den p-MOS-Lasten der Verzögerungszelle 440 hinzugefügt, und es wird verwendet, um die negativ versetzten Signale aufzunehmen. Das negativ versetzte Signal ist mit dem p-MOS-Eingang der Verzögerungszelle 440 verbunden, und das normale Signal ist mit dem n-MOS-Eingang der Verzögerungszelle verbunden. Das negativ versetzte Signal wird von den beiden Stufen vor der Stromverzögerungsstufe entnommen. Das Signal schaltet den p-MOS während des Übergangs des Ausgangssignals frühzeitig ein und gleicht die Leistungsfähigkeit des p-MOS aus, der gewöhnlich langsamer arbeitet als der n-MOS.

Ein zweites Paar von n-MOS-Transistoren (T8, T9) ist parallel zu dem ursprünglichen kreuzgekoppelten n-MOS-Paar 446 geschaltet. Diese Einheiten sind kleiner und länger und besitzen deswegen eine geringere Auswirkung auf die Funktion. Dies ermöglicht eine "Fein"-Steuerung der Verzögerungszelle.

In 9 enthält die PLL 412 zusätzlich zu den Elementen der Feinsteuerungsschleife 427 einen Referenzgenerator 460, einen Spannungskomparator 462, eine PLL-Steuerlogik 464, einen Digital/Analog-Umsetzer (DAC) 466 und ein Tiefpassfilter 468. Diese Elemente bilden die digitale "Grob"-Steuerungsschleife. Diese digitale Grobschleife wird verwendet, um Prozess- und Temperaturänderungen auszugleichen, um den VCO 418 in den richtigen Betriebsbereich zu versetzen. Obwohl die bisher beschriebene Ausführungsform der PLL 412 eine Zweischleifen-PLL ist, die sowohl eine "Fein"- als auch eine "Grob"-Schleife aufweist, könnten alternative Ausführungsformen lediglich eine Schleife verwenden, wobei für diesen Aufbau keine Zweischleifen-PLL-Struktur erforderlich ist. Die analoge Feinschleife 427 kann dann auf dem Referenztakt verriegeln und einen bevorzugten stabilen Takt mit 2,125 GHz/3,125 GHz erzeugen. Andere Ausführungsformen (nicht gezeigt) können andere Taktwerte besitzen, wobei die beschriebenen Werte lediglich zur Veranschaulichung dienen. Es wird vorgezogen, dass der Referenzpegel für den Komparator 462 durch eine Cbias-Schaltung 411 erzeugt wird.

Die Grobsteuerungsschleife ist eine digitale Darstellung einer herkömmlichen analogen Steuerungsschleife, basierend auf einem "verlustbehafteten" Schleifenfilter-Kondensator. Diese Schleifentyp beruht auf einem Verlust aus der Schleifenfilterschaltung 426, um die Steuerspannung unabhängig von der Frequenz des VCO 418 in eine bestimmte Richtung zu steuern. Dieser Verlust wird durch den Phasendetektor 422 und die Ladungspumpe 424 ausgeglichen, die lediglich die Ladung an der Schleifenfilterschaltung 426 vergrößern. Die Schleife ist stabil, wenn die der Schleifenfilterschaltung 426 zugefügte Ladung die Ladung, die verloren geht, ausgleicht.

Die PLL-Steuerlogik 464 in der Grobsteuerungsschleife besitzt einen (nicht gezeigten) Aufwärts/Abwärtszähler, dessen Wert die Ladung an der Schleifenfilterschaltung 426 darstellt. Dieser Zähler wird langsam dekrementiert, um einen Verlust darzustellen. Der Spannungskomparator 462 liegt auf HIGH oder auf LOW in Abhängigkeit davon, ob die Feinsteuerungsspannung in der oberen oder unteren Hälfte ihres Bereichs betrieben wird. Um den Verlust auszugleichen, tastet die Steuerlogik 464 das Ausgangssignal des Komparators 462 ab. Nach mehreren Abtastungen, die den oberen Betriebsbereich zeigen, wird der (nicht gezeigte) Aufwärts/Abwärtszähler inkrementiert, um das Hinzufügen von Ladung zur Schleifenfilterschaltung 426 darzustellen. Das Ausgangssignal des (nicht gezeigten) Aufwärts/Abwärtszählers wird durch den DAC 466 und das Tiefpassfilter 468 in eine Steuerspannung umgesetzt. Die Grobsteuerungsschleife ist vorgesehen, um Fertigungstoleranzen und verhältnismäßig niederfrequente, jedoch große Änderungen infolge der Stromversorgung und der Temperaturdrift auszugleichen. Sie wird unter Bezugnahme auf die 4 bis 8 genauer erläutert.

20 ist ein Blockschaltbild einer weiteren Ausführungsform einer Zweischleifen-PLL. Aus der PLL-Theorie ist bekannt, dass für ein gutes Rausch/Jitter-Verhalten der Phase die Abstimmempfindlichkeit und der Multiplikationsfaktor klein sein sollten. Als eine mögliche Lösung dieser Probleme wird eine zweistufige Referenzfrequenz-Multiplikation mit einem externen Schleifenfilter 712 und einem LC-Oszillator 714 in der ersten Stufe und einer On-Chip-Zweischleifen-PLL 710 in der zweiten Stufe vorgeschlagen. Das erste Schleifenfilter 716 hat eine schmale Bandbreite, die schließlich das Einhalten der Anforderungen der Jitter-Übertragung ermöglicht. Das Rausch/Jitter-Verhalten der Phase sollte durch die Qualität des externen VCO dominiert werden und kann durch den Benutzer festgelegt oder ausgewählt werden. Das zweite PLL-Schleifenfilter (nicht gezeigt) ist möglichst groß, um Ringoszillator-Rauschen zu unterdrücken. Das ist vorgesehen, um eine Verfolgung der Leistung des 625 MHz-Signals von der ersten Schleife zu ermöglichen, das das Gesamt-Jitterverhalten dominiert.

21 ist ein Blockschaltbild der Frequenz-Grobsteuerungsschleife 720 von 20. Die grundlegende Idee besteht darin, in einer Frequenzrichtung einen gesteuerten Betrag des digitalen Verlusts einzuführen. Die Spannung des Feinabstimmungseingangs wird abgetastet, und falls ein im Voraus definierter Pegel überschritten wird, wird die Grobspannung mit einem D/A-Umsetzer 722 digital eingestellt. Bei diesem Lösungsansatz ist die Schleifenverstärkung in einer Richtung im Wesentlichen null. Dies unterbricht die Schleife und garantiert Stabilität. Ein digitaler Integrator (Zähler) 724 realisiert eine Tiefpassfunktion für ein verbessertes Schaltrauschen.

In 9 umfasst eine Phasenpufferschaltung 414 die Phasen-Voransteuerungsschaltungen 470, die Phasenpuffer/Verzögerungsschaltungen 472 und einen Sendephasenpuffer-Zwischenspeicher 474. Die Phasenpuffer 472 steuern den Zwischenspeicher 474 an und erzeugen dadurch den Takt, der für den Vollraten-Aufbau der vorliegenden Ausführungsform erforderlich ist. Die Phasenpuffer 472 müssen außerdem angemessene Anstiegs- und Abfallzeiten schaffen, wobei die geschätzte Nettobelastung berücksichtigt wird.

Die Phasenpuffer 472 können Schaltungen enthalten, die Taktsignale von Quellen zu Schaltungen ansteuern, die eine hohe kapazitive Last infolge der Verdrahtung und/oder der Gatebelastung darstellen. Bei den Taktraten, die in der vorliegenden Erfindung verwendet werden, sind Phasenpuffer 472wichtig, um annehmbare Anstiegs- und Abfallzeiten, Tastverhältnisse und Jitter-Verhalten von Taktsystemen zu gewährleisten. Diese Phasenpuffer 472 werden in dieser Spezifikation später in der Beschreibung der Schaltungsanordnung der Empfänger-PLL genauer beschrieben.

Eine Ausführungsform einer Ausgleichstreiberschaltung 416 ist in 9 dargestellt. Die Ausgleichstreiberschaltung 416 ist ein Ausgleichstreiber mit endlicher Impulsantwort (FIR), der stromgesteuerte Differenztreiberschaltungen umfasst, die durch eine Filterfunktion des FIR-Typs gesteuert werden. Es wird bevorzugt, den Senderdatenstrom durch die Minimierung des Betrags der Zwischensymbolstörung auszugleichen, die durch den Kupfer-Skineffekt und den Leiterplatten-Verlustleistungsfaktor bewirkt wird; wobei der zuerst genannte mit der Wurzel der Betriebsfrequenz in Beziehung steht und der zuletzt genannte mit der Betriebsfrequenz in einer linearen Beziehung steht. Die Sender-FIR-Schaltung 416 ist in der verwandten US-Patentanmeldung A-2002/084870 genau beschrieben. Andere Typen von Ausgleichstreiberschaltungen können verwendet werden, wobei die beschriebene Treiberschaltung lediglich zur Veranschaulichung dient.

In 13 ist ein Blockschaltbild der analogen Empfängerarchitektur 500 gezeigt, die eine Halbdatenraten-PLL-Schaltung 501 und einen Schaltungsblock 502 des analogen Empfängers umfasst. Der Schaltungsblock 502 des analogen Empfängers umfasst eine Phasen-Voransteuerung 504, Phasenrotatorschaltungen 506 und zugehörige Phasenrotator-Vorspannungsschaltungen 507, eine Phasenpufferschaltung 508, um die PLL-Signale aufzufrischen, sechs Abtastzwischenspeicher 510 und einen Zwischenspeicherpuffer 512, der die Empfängerlogik 513 ansteuert. Durch Vorsehen von sechs Zwischenspeichern wird ermöglicht, dass die Schaltung drei Abtastungen pro Datenbit bei einer Halbdatenrate aufweist. Die Abtastzwischenspeicher 510 sind außerdem mit einer Empfängerschaltung 514 verbunden, die von einem Differenztyp ist, der (zur Energieeinsparung) eine feste Eingangsvorspannung 516 besitzt, die das Eingangssignal in ein Signal umsetzt, das mit einem schnellen Differenzzwischenspeicher kompatibel ist. Die Ausgabeschaltungen werden eingeschaltet, um die erforderliche Belastung von den Zwischenspeichern und der Verdrahtung zu unterstützen.

Eine Ausführungsform der Empfängerschaltung 514 ist in 14 dargestellt. Sie ist so eingerichtet, dass eine erforderliche Differenzausgangsspannung an sechs Abtastzwischenspeicher von einem Differenzspannungs-Bitstrom, der bei 2,5 GB/s betrieben wird, geliefert wird. Die bevorzugten Anforderungen an die Empfängerschaltung 514 sind in der nachfolgenden Tabelle 4 angegeben. Die gemessenen Ergebnisse wurden bei derjenigen Betriebsbedingung aufgenommen, bei der sich das schlechteste Verhalten mit zusätzlichem Rauschen von 150 mV Spitze-Spitze auf VDD ergab. Alle Ergebnisse beziehen sich auf eine Grundlage pro Verbindung für den voll ausgesteuerten Empfänger. Es sollte klar sein, dass andere (nicht gezeigte) Ausführungsformen andere Anforderungen haben können und die beschriebenen Werte lediglich der Veranschaulichung dienen.

Die Empfängerschaltung 514 umfasst ein Vorspannungsnetzwerk und zwei Differenzverstärker 520. Eine CBIAS-Zelle 522 liefert eine Referenzgleichspannung für einen p-MOS-Transistor 524, die dann in eine Referenzspannung für einen n-MOS-Transistor 526 umgesetzt wird. Es wurden zwei Verstärkungsstufen ausgewählt, um Verstärkung und Bandbreite so hoch wie möglich zu machen; die Erfindung ist jedoch nicht auf zwei Stufen beschränkt.

15 ist eine schematische Ansicht des Differenzverstärkers 520 von 14. Er ist von herkömmlichem Aufbau mit einem n-MOS-Reststrom und einer Widerstandslast, damit sich die erforderliche Bandbreite ergibt. Der n-MOS-Endabschnitt 531 spiegelt den 100-&mgr;A-CBIAS-Strom, um etwa 3 mA an das Differenzpaar 532 zu liefern. Diese 3 mA basieren auf dem maximal zulässigen Strom für den Empfänger. Die Größe der Widerstände 530 wurde so gewählt, dass die erforderliche Ausgangs-Gleichtaktspannung auf der Grundlage der von jedem Widerstand gezogenen 1,5 mA bereitgestellt wird. Die Eingangstransistoren 532 wurden dann so dimensioniert, dass eine Verstärkung von etwa 20 dB erreicht wird.

8 ist eine schematische Darstellung eines beispielhaften Abtastzwischenspeichers 510, der durch 13 angegeben wird. Den Abtastzwischenspeichern 510 werden Daten durch die Eingangsempfängerschaltung 514 zugeführt und sie erhalten Taktsignale von der Kombination aus der PLL-Schaltung 501, der Phasenrotatorschaltung 506 und dem Phasenpufferkomplex 508. Die in die Abtastzwischenspeicher 510 eingegeben Daten sind von ihrer Natur her Differenzdaten, und deswegen sind die Abtastzwischenspeicher 510 pseudo-analoge Schaltungen. Es ist wichtig, dass der Aufbau des Eingangsempfängers und der Abtastzwischenspeicher sehr eng koordiniert sind, um die Auswirkungen von Rauschen auf den mit diesen beiden Schaltungen verbundenen Jitter so gering wie möglich zu halten.

Der Zwischenspeicher 510, der in 16 dargestellt ist, ist ein CMOS-Zwischenspeicher, der mit der positiven Flanke getriggert wird. Es empfängt Differenzdateneingaben und ein unsymmetrisches Taktsignal und gibt ein unsymmetrisches Signal mit Logikpegel aus. Der Komplex enthält zwei Schaltungen, den eigentlichen Zwischenspeicher 540 und einen Puffer 542, der das Ausgangssignal des Zwischenspeichers 540 steiler macht. Der Zwischenspeicher 540 empfängt seine Differenzdaten von den Empfängerschaltungen 514 und führt an ihnen eine differenzielle oder unsymmetrische Umsetzung aus und steuert das Ausgangssignal an die Empfangslogik 513 an.

Bei einer CLK-Q-Verzögerung < 300 ps (nominell) und einem Abtast- und Haltefenster < 35 ps als Leistungsbegrenzungen wurde eine Ausführungsform der Zwischenspeicherschaltung 510, die in 16 dargestellt ist, bei verschiedenen Prozess-, Temperatur- und Versorgungsbedingungen bei veränderlicher Belastung simuliert. Die geeigneten Parameter wurden gemessen, um bei diesen Bedingungen eine angemessene Leistungsfähigkeit zu gewährleisten. Außerdem wurden Simulationen ausgeführt, um das Einstell- und Haltefenster, das Meta-Stabilitätsfenster und das Jitterverhalten des Zwischenspeichers 510 zu bestimmen. Die folgende Tabelle 5 zeigt verschiedenen Leistungsparameter der Zwischenspeicherschaltung 510.

Die Abtastzwischenspeicherschaltung 510 hat ein negatives Einstell- und Haltefenster. Es wurde in Bezug auf das Ausgangssignal der Zwischenspeicher 510 gemessen (und nicht in Bezug auf das Ausgangssignal des Zwischenspeicherpuffers 512). Jede CLK-Datenverzögerung, die eine größere CLK-Q-Verzögerung als 300 ps zur Folge hat, war ebenfalls in dieser Fensterberechnung eingeschlossen. Das bevorzugte Abtast- und Haltefenster beträgt für diesen Zwischenspeicher 10 ps.

Mit nochmaligem Bezug auf 13 ist die Empfänger-PLL-Schaltung 501 die Taktquelle zum Überabtasten der Empfangsdaten und läuft bei der Hälfte der Datenrate. Eine Frequenzreferenz wird benötigt, die 1/n der Soll-Datenrate beträgt; z.B. werden für n = 2 625 MHz bei einer Betriebsdatenrate von 1,25 GHz benötigt. Sechs Taktphasen werden gepuffert und aus der PLL ausgegeben und sollen die Phasenrotatorschaltung 506 ansteuern.

Die Empfangs-PLL 501 von 13 weist einen sechsstufigen spannungsgesteuerten Ringoszillator (VCO) 550, einen Zweifach-Frequenzteiler 552, einen Phasen-Frequenzdetektor 554, eine Ladungspumpe 556 und ein Mehrpol-Schleifenfilter 558 auf. Diese Elemente bilden die "Fein"-Steuerungsschleife. Der Empfangs-VCO 550 weist sowohl eine "Fein"- als auch eine "Grob"-Steuerspannung auf, um die benötigte Verstärkung der Feinschleife so gering wie möglich zu machen. Außer den Elementen der Feinsteuerungsschleife enthält die Empfangs-PLL 501 einen Referenzgenerator 560, einen Spannungskomparator 562, eine PLL-Steuerlogik 564, einen Digital/Analog-Umsetzer (DAC) 566 und ein Tiefpassfilter 568. Diese Elemente bilden die "Grob"-Steuerungsschleife.

Die Feinsteuerungsschleife 559 ist eine herkömmliche analoge Schleife und ist vorgesehen, um eine stabile rauscharme jitterarme Taktquelle für den Empfänger bereitzustellen. Der Bereich, die Verstärkung und die Bandbreite der Schleife sind so eingerichtet, dass verhältnismäßig hochfrequente, jedoch geringe Störungen infolge von Änderungen in der Stromversorgung und die Grobschleife ausgeglichen werden.

Die Grobsteuerungsschleife ist eine digitale Darstellung einer herkömmlichen Steuerungsschleife, die auf einem "verlustbehafteten" Schleifenfilterkondensator beruht. Dieser Schleifentyp basiert auf dem Verlust des "Schleifenfilterkondensators", um die Steuerspannung unabhängig von der Frequenz des Empfänger-VCO 550 in eine bestimmte Richtung zu steuern. Dieser Verlust wird durch den Phasendetektor 554 und die Ladungspumpe 556 ausgeglichen, die lediglich die Ladung an dem "Kondensator" vergrößern. Die Schleife ist stabil, wenn die dem Kondensator zugeführte Ladung die Ladung, die verloren geht, ausgleicht.

Die Empfangs-PLL-Steuerlogik 564 in der Grobsteuerungsschleife weist einen (nicht gezeigten) Aufwärts/Abwärtszähler auf, dessen Wert die Ladung an einem Schleifenfilterkondensator darstellt. Dieser Zähler wird langsam dekrementiert, um einen Verlust darzustellen. Der Spannungskomparator 562 liegt auf HIGH oder auf LOW in Abhängigkeit davon, ob die Feinsteuerungsschleife in der oberen oder unteren Hälfte ihres Bereichs betrieben wird. Um den Verlust auszugleichen, tastet die Empfangs-PLL-Steuerlogik 564 das Ausgangssignal des Komparators 562 ab. Nach mehreren Abtastungen, die den Betrieb im oberen Bereich nachweisen, wird der Aufwärts/Abwärtszähler inkrementiert, um die Ladung am Schleifenfilterkondensator zu vergrößern. Das Ausgangssignal des Aufwärts/Abwärtszählers wird durch den DAC 566 und das Tiefpassfilter 568 in eine Steuerspannung umgesetzt. Die Grobsteuerungsschleife soll Fertigungstoleranzen und verhältnismäßig niederfrequente, jedoch große Schwankungen infolge der Stromversorgung und der Temperaturdrift auszugleichen.

Die Empfangs-PLL 501 wird vorzugsweise in einem Bereich von etwa 1 GHz bis etwa 1,6 GHz über einen Bereich von Betriebsbedingungen betrieben, wobei sie sechs gleichmäßig beabstandete Phasen erzeugt. Die digitale Grobschleife wird verwendet, um Prozess- und Temperaturwerte auszugleichen, um den Empfangs-VCO 550 in den gewünschten Betriebsbereich einzustellen. Die analoge Feinschleife mit geringerer Bandbreite kann dann auf den Referenztakt verriegeln und sechs stabile Phasen im Bereich von 1,0 GHz bis 1,6 GHz erzeugen. Andere Ausführungsformen (nicht gezeigt) können einen größeren oder einen kleineren Wertebereich haben oder einen anderen Wertebereich abdecken, wobei der beschriebene Bereich lediglich zur Veranschaulichung dient. Der Referenzpegel für den Komparator 562 wird aus cbias erzeugt (nicht gezeigt).

17 ist eine Prinzipdarstellung des Aufbaus eines sechsstufigen Empfangs-VCO 550 von 13 mit zwei Verzögerungswegen, die sechs Verzögerungszellen 552 umfassen. Die Funktionsweise des Oszillators mit zwei Verzögerungswegen wurde oben unter Bezugnahme auf den Sende-VCO 418 und die Verzögerungszellen 440 erläutert.

Der Phasenrotator 506 von 13 ist eine analoge Schaltung und ist daher eine Einheit, die eine schrittweise störimpulsfreie Modulo-Verschiebung aller n Phasen des Empfangs-VCO 550 an dem Eingang zu einem beliebigen Phasenwinkel am Ausgang ermöglicht. Die Modulo-Option garantiert die Möglichkeit des Phasen- und Frequenzausgleichs, wobei die störimpulsfreie Ausführung sicherstellt, dass keine Bits während der Drehung verloren gehen und "schrittweise" bedeutet, dass die Betrag der Phasenänderung für jeden Taktzyklus auf eine Phasenlage beschränkt ist.

Das Konzept des Phasenrotators 506 beruht auf den Prinzipien des FIR-Filters. Der Empfangs-VCO 550 kann als eine kreisförmige Anordnung von Verzögerungselementen betrachtet werden. Durch Multiplizieren der Ausgangssignale t, n der Anordnung mit Gewichtungsfaktoren m, n und Summieren der Werte wird ein FIR-Filter gebildet. Der Anzahl der Abgriffe bestimmt den Betrag der Überabtastung und somit die Ordnung eines analogen Filters, die für eine Alias-Filterung erforderlich ist. Wenn die Gewichtungsfaktoren dynamisch geändert werden können, kann das Verhalten des FIR-Filters "im Fluge" geändert werden. Dies ermöglicht die dynamische Einstellung der Ausgangsphase eines derartigen Filters.

Der Phasenrotator 506 empfängt vorzugsweise alle sechs Phasen von dem Empfangs-VCO 550 und erzeugt eine schrittweise Verschiebung aller Phasen zu einem von 54 möglichen Phasenwinkeln am Ausgang. Er dreht somit alle sechs Phasen in Schritten von 6,67 Grad, was bei einem 2,5 GBit-System 14,8 ps entspricht. Wenn für jede Phase spezielle Gewichtungen verwendet werden, gibt der Phasenrotator 506 6 verschobene Phasen aus. Die Phasen werden in Differenzpaaren erzeugt und dann durch drei Stufen der Phasenpuffer 508 geleitet, bevor sie in die Abtastzwischenspeicher 510 eintreten. Jeder Phasenrotator 506 wird durch 54 Leitungen aus der Logik gesteuert, die die aktuellen Gewichtungen für jeden Phasenbeitrag einstellen.

Die Empfangs-Phasenpuffer 508 enthalten Schaltungen, die so eingerichtet sind, dass sie mit den Ausgangsansteuerungsabschnitten (alle Phasen) der Phasenrotatorschaltung 506 verbunden werden können, während sie den Phasenrotator 506 lediglich mit einer geringen Belastung beaufschlagen. Die Phasenpuffer 508 führen dann eine Ansteuerung vom Phasenrotator 506 zu den Abtastzwischenspeichern 510 aus, während die nötige Eingangsansteuerung bereitgestellt wird, die für die Phasenrotatorschaltung 506 erforderlich ist. Die Empfangs-Phasenpuffer 508 werden vorzugsweise bei einer Rate betrieben, die für einen Halbraten-Aufbau erforderlich ist. Es wird außerdem bevorzugt, dass die Phasenpuffer 508 angemessene Anstiegs- und Abfallzeiten schaffen, wobei die geschätzte Nettobelastung berücksichtigt wird.

Die Empfangs-Phasenpuffer 508 können Schaltungen enthalten, die Taktsignale von Quellen zu Schaltungen steuern, die eine hohe kapazitive Belastung infolge einer Verdrahtung und/oder einer Gatebelastung aufweisen. Für die Empfangs-PLL 501 wird bevorzugt, dass die Phasenpuffer 508 eine gleiche Belastung der einzelnen Verzögerungsstufen und die Ansteuerungsmöglichkeit ermöglichen, um die Taktphasen von einer einzelnen PLL zu vier Sende/Empfangskernen zu verzweigen. Bei den Taktraten, die in der vorliegenden Ausführungsform verwendet werden, sind die Phasenpuffer 508wichtig, um annehmbare Anstiegs- und Abfallzeiten, Arbeitszyklen und Jitterverhalten der Systemtakte sicherzustellen.

Eine bevorzugte Ausführungsform verwendet zwei Schaltungstopologien des Phasenpuffers 508. Die erste ist eine pseudo-differenzielle Zwischenspeicherstufe mit positiver Rückkopplung, die als der Zwischenspeicherpuffer 580 bezeichnet wird und in 18 gezeigt ist. Die zweite Topologie ist einfach ein Paar Inverter und wird als der Inverterpuffer 500 bezeichnet und ist in 19 gezeigt. Die beiden Puffertypen werden für unterschiedliche Anwendungen verwendet. Für jitterkritische Wege mit hoher Leistung wird der Zwischenspeicherpuffer 580 verwendet, da bei der Schaltung eine Möglichkeit der Sperrung der Stromversorgung besteht. Dies beinhaltet die Pufferung der Differenzphasen, die aus der Empfangs-PLL-Schaltung 501 stammen, in den Phasenrotator 506 geführt werden und aus dem Phasenrotator 506 austreten. Die Inverterpuffer 600 werden hauptsächlich verwendet, um einzelne unsymmetrische Taktsignale für Logikpegel-Schaltungen, die die Kernlogik und Abtastzwischenspeicher 510 enthalten, zu Puffern.

In 18 wird der Zwischenspeicherpuffer 580 durch eine Kreuzkopplung von n-Kanal-Einheiten mit einer positiven Rückkopplung betrieben, um einen sehr schnellen Übergang zu schaffen. Dies ist gut für die Vermeidung von Stromversorgungsrauschen, da der zeitliche Ablauf des Übergangs eine Funktion des eingehenden Differenzsignals ist. Das vermeidet die Verwendung von lediglich einer der unsymmetrischen Seiten, um den Zeitpunkt des Übergangs zu bestimmen (wie das eine Inverterstufe tun würde) und vermeidet deswegen die Abhängigkeit von einer stabilen Stromversorgung. Einer der Nachteile dieser Schaltung ist die beträchtlich hohe Gleichstromaufnahme, den normale Inverter nicht haben. Ein weiterer Nachteil ist das Fehlen einer Ausgabe von Schiene zu Schiene. In der gezeigten Ausführungsform sind die p-Kanal-Einheiten immer eingeschaltet, wodurch bewirkt wird, dass der Pegel auf einen Wert von annähernd 200 mV sinkt.

In 19 beruht der Inverterpuffer 600 auf der Verwendung von Paaren der Inverterstufen 602, um Fehlanpassungen zwischen p- und n-Kanal-Einheiten zu verfolgen. Dies verbessert das Jitterverhalten durch die Inverterstufen 602 erheblich. Immer dann, wenn der Inverterpuffer 600 verwendet wird, um die Ansteuerungsleistung einer Schaltung zu erhöhen, wurde die allgemeine Regel des exponentiellen Anstiegs der Invertergrößen um die Potenz von "e" verwendet. Dies hält die Anstiegs- und Abfallzeiten durch alle Stufen der Inverterketten gleich bleibend. Da außerdem Jitter im Wesentlichen eine lineare Funktion der Anstiegs- und Abfallzeit ist, verhindert dies einen übermäßigen Jitter an einer beliebigen Stufe. Um das Tastverhältnis der Taktsignale aufrechtzuerhalten, wurde das Verhältnis von p-Kanal zu n-Kanal in der in 19 gezeigten Ausführungsform so gewählt, dass es 2,5 beträgt, um die ungefähre Fehlanpassung der Ansteuerung der zwei Einheiten in 7SF anzugleichen. Die Inverter sind vorzugsweise so bemessen, dass sie bei einer minimalen Länge eine maximale Geschwindigkeitsleistung haben.

Die Charakteristiken der Phasenpuffer 508 werden hauptsächlich durch den Leistungsverbrauch und den Jitter gemessen. In den meisten Fällen ist es vorzuziehen, einen Kompromiss zwischen erhöhtem Leistungsverbrauch und einem besseren Jitterverhalten zu schließen. Die Tabelle 6 veranschaulicht Jitter- und Leistungsangaben für beispielhafte Ausführungsformen der Phasenpuffer 472 und 508. Die simulierten Jitterangaben beruhen auf Rauschen der Stromversorgung. Bei den Sende-Phasenpuffern 472 betrug der Rauschpegel 75 mV Spitze-Spitze.

Bei den Empfangs-Phasenpuffern 508 betrug die Rauschspannung 150 mV Spitze-Spitze. Alle Angaben gelten für einen Betrieb bei 2,5 GB/s bei einer einzelnen Verbindung.

In 22 ist ein Blockschaltbild der Topografie einer Ausführungsform der Phasenrotatorschaltungen 506, der zugeordneten Cbias-Schaltungen 507 und der Phasenpufferschaltungen 508 gezeigt. Der Phasenrotator 506 umfasst die Phasenrotator-Strompufferschaltungen 610, die Phasenrotator-Stromschaltungen 612 und die Phasenrotator-Kernschaltungen 614. Die Phasenpufferschaltungen 508 umfassen die Phasenpuffer-Kernschaltungen 618 und die Phasenpuffer-Nachpufferschaltungen 620. Die Phasenrotatorschaltungen 506, die zugeordneten Cbias-Schaltungen 507 und die Phasenpufferschaltungen 508 sind in der US-Patentanmeldung A-2002/0009170 vollständiger beschrieben. Beispielhafte schematische Darstellungen von Elementen der 22 werden in der folgenden Weise angegeben.

23 ist eine beispielhafte Prinzipdarstellung der Phasenrotator-Cbias-Schaltung 507.

24 ist eine beispielhafte Prinzipdarstellung der Phasenrotator-Strompufferschaltung 610.

26 ist eine beispielhafte Prinzipdarstellung der Phasenrotator-Strompufferschaltung 612.

28 ist eine beispielhafte Prinzipdarstellung der Phasenrotator-Kernschaltung 614.

Unter Bezugnahme auf die Phasenpufferschaltungen 508 zeigt 29 eine beispielhafte Prinzipdarstellung der Phasenrotatorpuffer-Kernschaltung 618, und 30 zeigt eine beispielhafte Prinzipdarstellung der Phasenrotatorpuffer-Nachpufferschaltung 620.

Es werden auch Blockschaltbilder bereitgestellt, um den Phasenrotator 506 und die Phasenpufferschaltungen 508 deutlicher zu veranschaulichen. 25 ist ein Blockschaltbild eines Phasenrotatorstrompuffers 610 als Sechsfach-Anordnung 611.

27 ist ein Blockschaltbild einer Sechsfach-Anordnung 615 der Phasenrotator-Kernschaltung 614.

31 zeigt eine weitere Ausführungsform, die einen grundsätzlichen Lösungsansatz mit FIR-Filter 632 mit acht Abgriffen t1 bis t8 aus einem 8-Stufen/Phasen-Ringoszillator 630 aufweist. Es wird angenommen, dass fünf unterschiedliche Gewichtungsfaktoren zur Verfügung stehen und diese durch das Summieren von Teilfaktoren w1 bis w4 gebildet werden. Tabelle 7 zeigt die Ausgangskonfiguration für die Gewichtungsfaktoren.

32 zeigt die schrittweise Änderung der Ausgangsphase durch die aufeinander folgende Änderung der Gewichtungsfaktoren, die den Beitrag von jedem Phasenabgriff zu dem tatsächlichen Ausgang festlegen. Im Schritt (a) wird z.B. der Gewichtungsfaktor am Abgriff t1 von w1 zu w1 + w2 geändert, und gleichzeitig wird die Gewichtung am Abgriff t8 auf null geändert. Bei einer "geschickten" Einstellung der Gewichtungswerte w1 bis w4 wird dies die Ausgangsphase genau um ein Viertel einer Phasenlage verschieben. Nach dem letzten Rotationsschritt (d) sind alle Gewichtungen um eine Abgriffposition verschoben worden. Dies entspricht einer Verschiebung von einer Phasenlage am Ausgang des FIR.

Durch Wiederholen der obigen Abfolge kann jede Phaseneinstellung abgestimmt werden. Da. dies eine kreisförmige Operation ist, ist der Bereich der Ausgangsphase nicht auf das Intervall von 0 bis 360 Grad beschränkt. Dies ermöglicht eine kontinuierliche Veränderung der Phase und dadurch eine Frequenzeinstellung. Infolge der Tatsache, dass die Gewichtungsfaktoren lediglich geändert werden, indem nur ein Teilfaktorelement zu einem Zeitpunkt addiert oder subtrahiert wird, können keine Störspitzen auftreten.

Eine vereinfachte schematische Darstellung eines 6 Phasen-Phasenrotators 640 gemäß der vorliegenden Erfindung ist in 33 angegeben. Bei sechs Phasenlagen werden vier mögliche Gewichtungsfaktoren m0 bis m3 durch die veränderliche Summierung der drei Teilfaktoren w0 bis w2 gebildet. Eine Temperaturcodelogik erzeugt die Steuersignale für die leitungsgestützte Summierung von Strömen. Dies ermöglicht die Erzeugung von 18 Phasenschritten für eine 360-Grad-Drehung aus einem dreistufigen Differenz-Ringoszillator. Die Ausgangssignale der FIR-Blöcke werden vorzugsweise durch eine verdrahtete n-Funktion summiert. Um hochwertige Taktsignale zu erzeugen, werden vorzugsweise Differenztaktpuffer verwendet.

34 zeigt eine detaillierte Ansicht von einem der Phasenrotator-Schaltungsblöcke 642 von 33.


Anspruch[de]
System zur seriellen Verbindung, das einen Senderabschnitt und einen Empfängerabschnitt umfasst, wobei der Senderabschnitt umfasst:

eine Sender-Phasenregelschleifen-Steuerschaltung (412);

eine Sender-Phasenpufferschaltung (414), die mit der Sender-Phasenregelschleifen-Steuerschaltung verbunden ist;

eine Sender-Ausgleichstreiberschaltung (416), die mit der Phasenpufferschaltung verbunden ist; und

wobei der Empfängerabschnitt ferner umfasst:

eine Empfänger-Phasenregelschleifen-Steuerschaltung (511);

eine Empfänger-Phasenrotations-Steuerschaltung (506), die mit der Empfänger-Phasenregelschleifenschaltung verbunden ist; und

eine Empfänger-Phasenpufferschaltung (598), die mit der Empfänger-Phasenrotationsschaltung verbunden ist,

wobei die Empfänger-Phasenrotationsschaltung so beschaffen ist, dass sie eine Taktphase von der Empfänger-Phasenregelschleifen-Steuerschaltung erfasst und die Taktphase zu einem gewünschten Phasenwinkel modulo-artig verschiebt.
System zur seriellen Verbindung nach Anspruch 1, wobei die Empfänger-Phasenregelschleifen-Steuerschaltung ferner eine erste Schleife umfasst, wobei diese erste Schleife Folgendes umfasst:

einen spannunggesteuerten Oszillator (550), der mit der Phasenrotationsschaltung verbunden und so beschaffen ist, dass er ein grobes Steuerungsspannungssignal und ein feines Steuerungsspannungssignal empfängt und die Taktphase für den Phasenrotator und ein Signal des spannunggesteuerten Oszillators erzeugt;

einen Frequenzteiler (552), der mit dem spannunggesteuerten Oszillator verbunden ist, um das Signal des spannunggesteuerten Oszillators zu empfangen, wobei der Frequenzteiler so aufgebaut ist, dass er ein Frequenzteilerausgangssignal erzeugt;

einen Phasen-Frequenzdetektor (554), der mit dem Frequenzteiler verbunden und so beschaffen ist, dass er das Frequenzteilerausgangssignal empfängt und ein Phasen-Frequenzdetektorausgangssignal erzeugt; und

eine Ladungspumpe (556), die mit dem Phasen-Frequenzdetektor verbunden und so aufgebaut ist, dass sie das Phasen-Frequenzdetektorausgangssignal empfängt und einen Ladungspumpenausgangssignal erzeugt; und

ein Mehrpol-Schleifenfilter (558), das mit der Ladungspumpe und dem spannunggesteuerten Oszillator verbunden ist, wobei das Mehrpol-Schleifenfilter so aufgebaut ist, dass es das Ladungspumpenausgangssignal empfängt und das feine Steuerungsspannungssignal für den spannunggesteuerten Oszillator erzeugt.
System zur seriellen Verbindung nach Anspruch 2, wobei die Empfänger-Phasenregelschleifen-Steuerschaltung ferner eine zweite Schleife umfasst, wobei diese zweite Schleife Folgendes umfasst:

einen Spannungskomparator (562), der mit dem Mehrpol-Schleifenfilter verbunden und so aufgebaut ist, dass er das feine Steuerungsspannungssignal empfängt;

einen Referenzgenerator (560), der mit dem Spannungskomparator verbunden und so aufgebaut ist, dass er ein Referenzsignal erzeugt, wobei der Spannungskomparator ein Komparatorausgangssignal aus dem feinen Steuerungsspannungssignal und dem Referenzsignal erzeugt;

eine Phasenregelschleifen-Steuerlogikschaltung (564), die mit dem Komparator verbunden und so aufgebaut ist, dass sie das Komparatorausgangssignal abtastet und ein Steuerlogikausgangssignal erzeugt;

einen Digital/Analog-Umsetzer (566), der mit der Phasenregelschleifen-Steuerlogikschaltung verbunden und so aufgebaut ist, dass er das Steuerlogikausgangssignal empfängt und ein Steuerungsspannungsausgangssignal erzeugt;

ein Tiefpassfilter (568), das mit dem Digital/Analog-Umsetzer und mit dem spannungsgesteuerten Oszillator verbunden und so aufgebaut ist, dass es das Steuerungsspannungsausgangssignal empfängt und das grobe Steuerungsspannungssignal erzeugt.
System zur seriellen Verbindung nach Anspruch 2 oder 3, wobei der spannunggesteuerte Oszillator ein spannunggesteuerter Oszillator mit doppelter Verzögerung ist, der Pfade mit negativ versetzter Verzögerung und Pfade mit normaler Verzögerung umfasst. System zur seriellen Verbindung nach Anspruch 4, wobei der spannungsgesteuerte Oszillator ferner eine Vielzahl von abstimmbaren Verzögerungszellen umfasst, wobei die Verzögerungszellen so aufgebaut sind, dass sie eine abstimmbare Verzögerung von etwa 80 ps bis etwa 125 ps aufweisen. System zur seriellen Verbindung nach einem der vorhergehenden Ansprüche, wobei die Phasenpufferschaltung ein Zwischenspeicherpuffer ist, der mit einer positiven Rückkopplung durch kreuzgekoppelte n-Kanal-Einheiten aufgebaut ist. System zur seriellen Verbindung nach einem der Ansprüche 1 bis 5, wobei die Phasenpufferschaltung ein Paar Inverter umfasst. System zur seriellen Verbindung nach einem der Ansprüche 2 bis 5 oder nach Anspruch 6 oder 7, die sich direkt oder indirekt auf Anspruch 2 beziehen, wobei das Mehrpol-Filter ferner einen Welligkeits-Kondensator, der so aufgebaut ist, dass er eine Welligkeit der Ladungspumpe dämpft, und einen Schleifenfilter-Kondensator, der so aufgebaut ist, dass er das Ladungspumpenausgangssignal stabilisiert und einen Hauptpol einstellt, umfasst. System zur seriellen Verbindung nach Anspruch 6, wobei der Zwischenspeicherpuffer wenigstens einen CMOS-Abtastzwischenspeicher mit Zwischenspeicherschaltung, die durch eine positive Flanke getriggert wird, umfasst.






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