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Dokumentenidentifikation DE102006037264A1 14.06.2007
Titel Halbleiterspeicheranordnung mit verzweigtem Steuer- und Adressbus
Anmelder Qimonda AG, 81739 München, DE
Erfinder Schledz, Ralf, 85406 Zolling, DE;
Stecker, Johannes, Dr., 80992 München, DE;
Ruckerbauer, Hermann, 94554 Moos, DE;
Weiss, Christian, Dr., 80992 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 09.08.2006
DE-Aktenzeichen 102006037264
Offenlegungstag 14.06.2007
Veröffentlichungstag im Patentblatt 14.06.2007
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20060809, B, H, DE
IPC-Nebenklasse G11C 7/10(2006.01)A, L, I, 20060809, B, H, DE   
Zusammenfassung Die Erfindung betrifft eine Halbleiterspeicheranordnung zum Betrieb in einem Datenspeichersystem mit wenigstens einem Halbleiterspeicherchip (1.1-1.4, 2.1-2.4, 3.1-3.4, 4.1-4.4) zur Speicherung von Nutzdaten, einem Speicherkontroller (2) zur Steuerung des wenigstens einen Halbleiterspeicherchips, welche wenigstens einen mit dem Speicherkontroller (2) verbundenen, unidirektionalen Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13), welcher mittels einer sich wenigstens einmal verzweigenden Verbindung wenigstens einen Halbleiterspeicherchip mit dem Speicherkontroller direkt verbindet und die Halbleiterspeicherchips untereinander verbindet, umfasst.

Beschreibung[de]

Die vorliegende Erfindung liegt auf dem technischen Gebiet der Halbleiterspeicher und betrifft insbesondere eine Halbleiterspeicheranordnung für ein Datenspeichersystem mit einer Mehrzahl von Halbleiterspeicherchips für Nutzdaten, die über einen Steuer- und Adressbus mit einem Speicherkontroller verbunden sind.

Vor dem Hintergrund einer stetig steigenden Prozessorarbeitsgeschwindigkeit in Computern, wie Personal Computer, Workstations und Server, ist es zur Vermeidung von Leistungseinbußen unerlässlich, die Arbeitsgeschwindigkeit von Halbleiterspeichern zu steigern. So sind in den letzten Jahren Speichermodule mit sehr schnellen und hochdichten Speicherbausteinen, sog. DDR-DRAMs (Double Data Rate Dynamic Random Access Memory) der Generationsstufen 1, 2 und 3 entwickelt worden, in denen die Arbeitsgeschwindigkeit immer weiter verbessert werden konnte.

Bei einem herkömmlichen DIMM-Halbleiterspeichermodul mit DDR-DRAMs als Halbleiterspeicherchips sind beispielsweise zwei oder vier Ränke pro Halbleiterspeichermodul vorgesehen, wobei im ersten Fall jeweils ein Rank auf Vorder- bzw. Rückseite des Halbleiterspeichermoduls und im zweiten Fall jeweils 2 Ränke stapelförmig auf einer gleichen Seite des Halbleitermoduls angeordnet sind. Als "Rank" wird hierbei nach gängiger Definition die Menge an Halbleiterspeicherchips (DRAMs) verstanden, die notwendig ist, um die komplette Bitbreite eines die Halbleiterspeichereinheiten mit einem Speicherkontroller verbindenden Steuer- und Adressbusses zu belegen. Bei einer Busbreite von 64 Bit, bzw. 72 Bit einschließlich einem Fehlerkorrekturbaustein ECC (Error Correction Code), benötigt man demnach pro Rank 16 (bzw. 18 mit ECC) Halbleiterspeicherchips mit 4 Bit Datenbreite oder 8 (bzw. 9 mit ECC) Halbleiterspeicherchips mit 8 Bit Datenbreite. Beispielsweise sind in sog. Registered DIMMs, in denen, neben den Speicherbausteinen, spezielle Pufferbausteine zur Signalkonditionierung und zur Entkopplung eines auf der Systemplatine ausgeführten Bussystems von den jeweils auf den Speichermodulen ausgeführten Bussystemen vorgesehen sind, 4 Ränke mit jeweils 8 Bit breiten Speichereinheiten realisiert. Genauer können sich auf einem x8 basierten DIMM mit 4 Ränken auf Vorder- und Rückseite der Verdrahtungsplatte jeweils zwei Ränke à 8 Speicherbausteine befinden, die mittels durch die Verdrahtungsplatte hindurchgehende Vias und Signalleitungszüge in mehreren Verdrahtungsebenen miteinander verdrahtet sind

Als Lane bezeichnet man einen Bus mit einer bestimmte Breite. Im Falle einer DDR3-Architektur spricht man von einer Byte-Lane, die dann aus 8 bit besteht. Bei x4 basieren DRAMs spricht man von einer Nibble-Lane. Generell werden durch den Begriff Lane eine Gruppe von Signalen zusammengefasst, die untereinander identisch sind, sich jedoch als Gruppe von anderen Signalen unterscheiden.

Bei einer herkömmlichen Speicherchiptopologie, wie sie etwa in DDR3-DRAMs realisiert ist, sind die einzelnen Speicherchips über eine „Fly-by-Topologie" mit dem Speicherkontroller verbunden. Hier sind die Steuer- und Adresssignalpins der einzelnen Speicherchips jeweils seriell mit einem vorbeilaufenden Bus („Flyby-Bus") verbunden.

Als wesentlicher Nachteil der Fly-by-Topologie-Topologie hat sich eine zu geringe Bandbreite bei hohen Datenraten von beispielsweise 1,6 Gbit/s/pin und eine zu geringe Dichte von Halbleiterspeicherbausteinen erwiesen.

Demgegenüber liegt eine Aufgabe der vorliegenden Erfindung darin, eine verbesserte Halbleiterspeicheranordnung anzugeben, mit welcher auch bei hohen Datenraten von wenigstens 1,6 Gbit/s/pin eine große Bandbreite und hohe Strukturdichte realisiert werden kann.

Diese Aufgabe wird erfindungsgemäß durch eine Halbleiterspeicheranordnung gemäß dem unabhängigen Anspruch gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Unteransprüche angegeben.

Demnach ist erfindungsgemäß eine Halbleiterspeicheranordnung zum Betrieb in einem Datenspeichersystem gezeigt, bei welcher wenigstens ein Halbleiterspeicherchip zur Speicherung von Nutzdaten, ein Speicherkontroller zur Steuerung der Halbleiterspeicherchips, und wenigstens ein unidirektionaler Signalleitungsbus für Steuer- und Adresssignale vorgesehen sind. Der wenigstens eine unidirektionale Signalleitungsbus für Steuer- und Adresssignale verzweigt sich wenigstens einmal und verbindet hierbei einerseits den Speicherkontroller mit wenigstens einem Halbleiterspeicherchip der Halbleiterspeicheranordnung direkt, während er andererseits die Halbleiterspeicherchips untereinander verbindet. Hierbei kann sich der wenigstens eine unidirektionale Signalleitungsbus für Steuer- und Adresssignale bereits zur direkten Verbindung des Speicherkontrollers mit wenigstens zwei Halbleiterspeicherchips (beispielsweise mittels einer 1-Punkt-zu-2-Punkt-Verbindung) verzweigen. Eine Verbindung der Halbleiterspeicherchips untereinander eines jeden Zweigs des Signalleitungsbusses für Steuer- und Adressdaten kann dann unverzweigt, seriell erfolgen. Andererseits kann sich der wenigstens eine unidirektionale Signalleitungsbus für Steuer- und Adresssignale erst bei der Verbindung der Halbleiterspeicherchips untereinander wenigstens einmal verzweigen. Eine solche Verzweigung bei der Verbindung der Halbleiterspeicherchips untereinander kann beispielsweise lediglich eine einzige 1-Punkt-zu-2-Punkt-Verbindung umfassen. Andererseits kann diese baumartig ausgebildet sein.

Der den Speicherkontroller mit den Halbleiterspeicherchips und die Halbleiterspeicherchips untereinander verbindende Signalleitungsbus für Steuer- und Adresssignale ist beispielsweise aus 1-Punkt-zu-m-Punkt-Verbindungen aufgebaut, wobei m eine natürliche Zahl im Bereich von 1 bis 4, insbesondere 2 bis 4, ist, so dass der sich verzweigende Signalleitungsbus in Signalleitungsrichtung den Speicherkontroller mit ein oder zwei Halbleiterspeicherchips, und jeweils einen Halbleiterspeicherchip mit einem weiteren Halbleiterspeicherchip oder 2, 3 oder 4 weiteren Halbleiterspeicherchips verbindet, um so insbesondere, jedoch nicht zwingend, eine baumartige Verzweigungsstruktur aufzubauen. In der Verbindung der Halbleiterspeicherchips untereinander kann der Signalleitungsbus für Steuer- und Adresssignale beispielsweise auch lediglich eine einzige 1-Punkt-zu-2-Punkt-Verbindung aufweisen.

Entgegen der Signalleitungsrichtung betrachtet, d. h. signalempfangsseitig, ist jeder Halbleiterspeicherchip jeweils nur mit einer einzigen Signalleitung verbunden, so dass jeder Halbleiterspeicherchip jeweils mit einer einzelnen die Steuer- und Adresssignale zuführenden Signalleitung des Signalleitungszugs und einer Mehrzahl, vorzugsweise 1 bis 4, von die Steuer- und Adresssignale weiterleitenden Signalleitungen des Signalleitungszugs verbunden ist. Zur Erzielung einer hohen Dichte von Speicherbausteinen (Strukturdichte) werden vorteilhaft lediglich nächste Nachbarn eines Halbleiterspeicherchips von diesem Halbleiterspeicherchip kontaktiert. Zum Erzielen einer vergleichsweise hohen Strukturdichte erweisen sich hierbei, wie oben dargestellt, 1-Punkt-zu-4-Punkt Verbindungen zwischen nächsten Nachbarn von Speicherchips als vorteilhaft. Um einen geringen Zeitverlust bei der Signalübertragung zwischen Speicherkontroller und Halbleiterspeicherchips zu realisieren, ist es bevorzugt, dass die Halbleiterspeicherchips in einer baumartigen Verschaltung so miteinander verschaltet sind, dass an maximal zwei Halbleiterspeicherchips in Reihe eine Weiterleitung der Steuer- und Adresssignale des Speicherkontrollers erfolgt. Ferner kann hierdurch vorteilhaft eine Aufsummierung von Jitter durch häufiges Weiterschalten vermieden werden.

Ferner umfasst die Halbleiterspeicheranordnung vorteilhaft wenigstens einen unidirektionalen (oder auch bidirektionalen) seriellen Signalleitungsbus für Lesedaten. Der uni- oder bidirektionale Signalleitungsbus für Lesedaten verbindet die Halbleiterspeicherchips mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell miteinander, wobei wenigstens ein Halbleiterspeicherchip mit dem Speicherkontroller direkt verbunden ist.

Weiterhin kann es erfindungsgemäß von Vorteil sein, dass wenigstens ein Halbleiterspeicherchip mit einem Bewertungsmittel zum Bewerten der dem Speicherkontroller entstammenden Steuer- und Adresssignale und/oder einem Weiterleitungsmittel ("Re-Drive"-Funktionalität) zum Weiterleiten in Vorwärtsrichtung empfangener Steuer- und Adresssignale versehen ist. Eine Bewertung der Steuer- und Adresssignale durch das Bewertungsmittel erfolgt in der Weise, dass durch das Bewertungsmittel festgestellt wird, ob empfangene Steuer- und Adresssignale für den zu dem Bewertungsmittel gehörenden Halbleiterspeicherchip relevant sind, d. h. zur Ausführungen durch diesen Halbleiterspeicherchip vorgesehen sind. Im Falle einer positiven Bewertung durch das Bewertungsmittel erfolgt eine Ausführung der Steuer- und Adresssignale durch den jeweiligen Halbleiterspeicherchip, wie etwa ein Lese- oder ein Schreibvorgang, wobei zudem eine Weiterleitung der empfangenen Steuer- und Adresssignale in Vorwärtsrichtung erfolgen kann. Zum Weiterleiten von Lesedaten sind die Halbleiterspeicherchips vorteilhaft jeweils mit Weiterleitungsmitteln zum Weiterleiten in Vorwärtsrichtung der Lesedaten versehen.

Bei einer vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung ist diese, neben Signalleitungsbussen für Steuer- und Adressdaten sowie Lesedaten, mit wenigstens einem unidirektionalen (oder bidirektionalen) seriellen Signalleitungsbus für Schreibdaten versehen, bei dem der Speicherkontroller mit wenigstens einem Halbleiterspeicherchip der Halbleiterspeicheranordnung direkt verbunden ist, während die Halbleiterspeicherchips untereinander mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell miteinander verbunden sind. Zum Weiterleiten von Schreibdaten können die Halbleiterspeicherchips jeweils mit Weiterleitungsmitteln zum Weiterleiten in Vorwärtsrichtung der von dem Speicherkontroller empfangenen Schreibdaten versehen sein.

Der Signalleitungsbus für Steuer-/Adresssignale und/oder der Signalleitungsbus für Schreibdaten und/oder der Signalleitungsbus für Lesedaten können miteinander kombiniert sein. Ebenso können die Signalleitungsbusse jeweils mit einem Taktsignal kombiniert sein.

Bei einer vorteilhaften Ausgestaltung der Erfindung kann ein Signalleitungsbus für Steuer- und Adresssignale jeweils wenigstens einem Rank, vorzugsweise zwei Ränken, zugeordnet sein. Alternativ kann ein Signalleitungsbus für Steuer- und Adresssignale einer oder mehreren Lanes zugeordnet sein. Jedenfalls müssen die Steuer- und Adresssignale nicht zwingend innerhalb einer einzelnen Lane weiter verteilt werden, sondern können auch zwischen mehreren Lanes verteilt werden. Diese Verteilung der Steuer- und Adresssignale verhindert einen kombinierten Bus für Schreibdaten und Steuer- und Adresssignale. Insbesondere in diesen Fällen können der Signalleitungsbus für Lesedaten und/oder der Signalleitungsbus für Schreibdaten jeweils einer einzelnen Lane zugeordnet sein.

Um eine besonders große Bandbreite bei hohen Datenraten zu erzielen, ist eine differentielle Leitungsführung für die in der erfindungsgemäßen Halbleiterspeicheranordnung eingesetzten Signalleitungsbusse vorteilhaft.

In der erfindungsgemäßen Halbleiterspeicheranordnung sind die Halbleiterspeicherchips vorteilhaft als DRAM-Bausteine ausgebildet, die insbesondere jeweils eine DDR-Schnittstelle aufweisen können.

Die erfindungsgemäße Halbleiterspeicheranordnung kann als solche auf einer Systemplatine ausgebildet sein; alternativ kann sie jedoch auch auf einem Halbleiterspeichermodul, insbesondere DIMM-Halbleiterspeichermodul, angeordnet sein, welches geeignet und bestimmt sein kann, in einen Steckplatz auf der Systemplatine eingesteckt zu werden.

Im Falle einer auf einem Halbleiterspeichermodul angeordneten Halbleiterspeicheranordnung ist diese praktischerweise mit jeweils auf einer Vorder- und auf einer Rückseite angeordneten Halbleiterspeicherchips bestückt, wobei vorteilhaft ein nur mit den Halbleiterspeicherchips auf der Vorderseite des Halbleiterspeichermoduls verbundener Signalleitungsbus für Steuer- und Adressdaten und ein weiterer (davon unabhängiger) nur mit den Halbleiterspeicherchips auf der Rückseite des Halbleiterspeichermoduls verbundener Signalleitungsbus für Steuer- und Adressdaten vorgesehen ist. Hierdurch kann eine Latenzzeit für das Weiterleiten von Steuer- und Adressdaten des Speicherkontrollers in vorteilhafter Weise stark reduziert werden.

Die Erfindung erstreckt sich ferner auf ein Datenspeichersystem mit einer wie oben beschriebenen Halbleiterspeicheranordnung.

Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Gleiche bzw. gleichwirkende Elemente sind in den Zeichnungen mit den gleichen Bezugszeichen versehen.

1 veranschaulicht in schematischer Weise die Signalleitungsbustopologie in einer Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung;

2 veranschaulicht in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung;

3 veranschaulicht in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung;

4 veranschaulicht in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung; und

5 veranschaulicht in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung.

Zunächst wird Bezug auf 1 genommen, worin in schematischer Weise die Signalleitungsbustopologie in einer Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung gezeigt ist. Demnach sind auf einem x4 basierten DIMM-Halbleiterspeichermodul, das insgesamt mit der Bezugszahl 1 bezeichnet ist, 8 DRAM-Speicherchips 2 auf einer Vorderseite und 8 DRAM-Speicherchips auf einer Rückseite des Halbleiterspeichermoduls vorgesehen. Auf der Vorderseite des DIMM-Moduls 1 sind die DRAMs 1.1, 1.2, 1.3 und 1.4, welche einem ersten Rank zugeordnet werden können, sowie die DRAMs 2.1, 2.2, 2.3 und 2.4, welche einem zweiten Rank zugeordnet werden können, angeordnet. Auf der Rückseite des DIMM-Moduls 1 sind die DRAMs 3.1, 3.2, 3.3 und 3.4, welche einem dritten Rank zugeordnet werden können, sowie die DRAMs 4.1, 4.2, 4.3 und 4.4, welche einem vierten Rank zugeordnet werden können, angeordnet.

Das DIMM-Modul 1 ist mittels eines ersten unidirektionalen Signalleitungsbusses 3 für Steuer- und Adresssignale, eines zweiten unidirektionalen Signalleitungsbusses 4 für Steuer- und Adresssignale, sowie vier unidirektionalen kombinierten Signalleitungsbussen 5 für Schreib- und Lesedaten mit einem Speicherkontroller 2 verbunden, von denen in 1 aus Gründen der Übersichtlichkeit lediglich ein einziger dargestellt ist.

Der erste Signalleitungsbus 3 für Steuer- und Adresssignale ist hierbei lediglich mit DRAMs auf der Vorderseite des DIMM-Moduls 1 verbunden, während der zweite Signalleitungsbus 4 für Steuer- und Adresssignale lediglich mit DRAMs auf der Rückseite des DIMM-Moduls 1 verbunden ist. Genauer verbindet der erste Signalleitungsbus 3 für Steuer- und Adresssignale den Speicherkontroller 2 zunächst mit dem DRAM 1.2 mittels einer 1-Punkt-zu-1-Punkt-Verbindung. DRAM 1.2 ist mittels einer 1-Punkt-zu-3-Punkt-Verbindung mit den angrenzenden DRAMs 1.3, 2.2 und 2.3 verbunden, wobei DRAM 2.2 weiterhin mit den DRAMs 2.1 und 1.1 verbunden ist, während DRAM 2.3 weiterhin mit den DRAMs 2.4 und 1.4 verbunden ist. Demgegenüber verbindet der zweite Signalleitungsbus 4 für Steuer- und Adresssignale den Speicherkontroller 2 zunächst mit dem DRAM 4.3 mittels einer 1-Punkt-zu-1-Punkt-Verbindung. DRAM 4.3 ist mittels einer 1-Punkt-zu-3-Punkt-Verbindung mit den angrenzenden DRAMs 3.3, 3.2 und 4.2 verbunden, wobei DRAM 3.3 weiterhin mittels einer 1-Punkt-zu-2-Punkt-Verbindung mit den DRAMs 3.4 und 4.4 verbunden ist, während DRAM 3.2 weiterhin mittels einer 1-Punkt-zu-2-Punkt-Verbindung mit den DRAMs 3.1 und 4.1 verbunden ist. Insofern findet in den beiden Signalleitungsbussen 3, 4 für Steuer- und Adresssignale maximal eine zweifach hintereinander geschaltete Weiterleitung der Steuer- und Adresssignale des Speicherkontrollers 2 statt, so dass die Signallaufzeiten verhältnismäßig kurz sind. Dies erlaubt, alle DRAMs innerhalb kurzer Zeit mit Steuer- und Adressdaten zu versorgen.

Die beiden Signalleitungsbusse 3, 4 für Steuer- und Adresssignale weisen innerhalb der DRAMs eine sich verzweigende, baumartige Struktur auf. Ferner sind die beiden Signalleitungsbusse 3, 4 für Steuer- und Adresssignale jeweils als 4 bit breite Signalleitungsbusse in Kombination mit einem Taktsignal ausgeführt (3.1 CA). Jedem einzelnen bit ist hierbei ein differentielles Signalleitungspaar zugeordnet.

Die nicht randständigen DRAMs sind weiterhin mit Vorrichtungen zum Weiterleiten von Steuer- und Adresssignalen des Speicherkontrollers versehen, welche eine Weiterleitung der Steuer- und Adresssignale des Speicherkontrollers an den (die) damit verbundenen DRAM(s) bewirken, falls der betreffende DRAM nicht Adressat ist. Jedoch kann auch eine Weiterleitung der Steuer- und Adresssignale erfolgen, falls der jeweilige DRAM Adressat ist. Beispielsweise erfolgt eine Weiterleitung von Steuer- und Adresssignalen des Speicherkontrollers von DRAM 1.2 an die DRAMs 1.3, 2.3 und 2.2, falls DRAM 1.2 nicht Adressat der Steuer- und Adresssignale des Speicherkontrollers ist. Entsprechendes gilt für die DRAMs 1.3, 2.3 und 2.2. Insofern ist ein einzelner Signalleitungsbus für Steuer- und Adresssignale jeweils zwei Ränken zugeordnet. Somit versorgt in der Konfiguration von 1 jeder der beiden Steuer- und Adressbusse je zwei Ränke komplett.

Die kombinierten Signalleitungsbusse für Schreib- und Lesedaten dienen zur Verbindung des Speicherkontrollers 2 mit den DRAMs einer Lane. Der dargestellte kombinierte Signalleitungsbus 5 für Schreib- und Lesedaten verbindet hierbei in einer Schleife ("forward loop") den Speicherkontroller 2, mit DRAM 1.1, DRAM 1.2, DRAM 3.1 und DRAM 4.1, wobei von DRAM 4.1 eine Signalleitung zurück zum Speicherkontroller 2 führt. Hierbei werden Schreibdaten von dem Speicherkontroller 2 zu den DRAMs geleitet und andererseits Lesedaten von den DRAMs zu dem Speicherkontroller 2 geleitet. Der kombinierte Signalleitungsbus 5 für Schreib- und Lesedaten umfasst eine 5 bit breite Datenleitung für 4 bit Schreibdaten, welchen ein separates Taktsignal zugeordnet ist (4.1 wD), sowie eine 9 bit breite Datenleitung für 8 bit Lesedaten, welchen ebenso ein separates Taktsignal zugeordnet ist (8.1 rD). Der kombinierte Signalleitungsbus 5 für Schreib- und Lesedaten ist in differentiellen Leitungspaaren pro bit realisiert. Nicht näher dargestellt in 1 sind weitere kombinierte Signalleitungsbusse für Schreib- und Lesedaten zur Verbindung des Speicherkontrollers 2 mit DRAMs jeweils weiterer Lanes, nämlich ein kombinierter Signalleitungsbus zur Verbindung des Speicherkontrollers 2 mit den DRAMs 1.2, 2.2, 3.2 und 4.2 sowie zur Verbindung von DRAM 4.2 mit dem Speicherkontroller (einzelne Lane), ein kombinierter Signalleitungsbus zur Verbindung des Speicherkontrollers 2 mit den DRAMs 1.3, 2.3, 3.3 und 4.3 sowie zur Verbindung von DRAM 4.3 mit dem Speicherkontroller 8 (einzelne Lane), und ein kombinierter Signalleitungsbus zur Verbindung des Speicherkontrollers 2 mit den DRAMs 1.4, 2.4, 3.4 und 4.4 sowie zur Verbindung von DRAM 4.4 mit dem Speicherkontroller.

Es wird nun Bezug auf 2 genommen, worin in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung dargestellt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Halbleiterspeicheranordnung von 1 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.

Demnach sind die DRAMs in einem DIMM-Modul 1 mittels eines ersten unidirektionalen Signalleitungsbusses 6 für Steuer- und Adresssignale, eines zweiten unidirektionalen Signalleitungsbusses 7 für Steuer- und Adresssignale, sowie vier unidirektionalen kombinierten Signalleitungsbussen 8, 9, 10, 11 für Schreib- und Lesedaten mit einem Speicherkontroller 2 verbunden. Im Unterschied zur Ausführungsform von 1 sind in der Ausführungsform von 2 die beiden Signalleitungsbusse 6, 7 mit DRAMs auf der Vorderseite und auf der Rückseite des DIMM-Moduls 1 verbunden. Genauer verbindet der erste Signalleitungsbus 6 für Steuer- und Adresssignale den (in 2 nicht dargestellten) Speicherkontroller 2 zunächst mit dem DRAM 1.2 mittels einer 1-Punkt-zu-1-Punkt-Verbindung. DRAM 1.2 ist mittels einer 1-Punkt-zu-3-Punkt-Verbindung mit den angrenzenden DRAMs 1.1, 2.1 und 2.2 verbunden, wobei DRAM 2.1 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 3.1 und 4.1 auf der Rückseite des DIMM-Moduls 1 verbunden ist, während DRAM 2.2 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 3.2 und 4.2 auf der Rückseite des DIMM-Moduls 1 verbunden ist. Demgegenüber verbindet der zweite Signalleitungsbus 7 für Steuer- und Adresssignale den Speicherkontroller 2 zunächst mit dem DRAM 1.3 mittels einer 1-Punkt-zu-1-Punkt-Verbindung. DRAM 1.3 ist mittels einer 1-Punkt-zu-3-Punkt-Verbindung mit den angrenzenden DRAMs 1.4, 2.3 und 2.4 verbunden, wobei DRAM 2.3 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 3.3 und 4.3 auf der Rückseite des DIMM-Moduls 1 verbunden ist, während DRAM 2.4 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 3.4 und 4.4 auf der Rückseite des DIMM-Moduls 1 verbunden ist. Somit werden die Steuer- und Adresssignale des Speicherkontrollers maximal zweimal weitergeleitet bis sie ihren Adressaten erreichen. In der Konfiguration von 2 ist somit, im Unterschied zur Konfiguration von 1, jeder Rank auf beide Steuer- und Adressbusse verteilt.

In der Ausführungsform von 2 sind ferner kombinierte Signalleitungsbusse 8, 9, 10 und 11 für Schreib- und Lesedaten zur Verbindung des Speicherkontrollers 2 mit DRAMs jeweils einer Lane dargestellt. Der erste kombinierte Signalleitungsbus 8 für Schreib- und Lesedaten verbindet hierbei den Speicherkontroller 2 mit den DRAMs 1.1, 1.2, 3.1 und 4.1, wobei von DRAM 4.1 eine Signalleitung zurück zum Speicherkontroller 2 führt. Weiterhin verbindet der zweite kombinierte Signalleitungsbus 9 für Schreib- und Lesedaten den Speicherkontroller 2, mit den DRAMs 1.2, 2.2, 3.2 und 4.2, wobei von DRAM 4.2 eine Signalleitung zurück zum Speicherkontroller 2 führt. Weiterhin verbindet der dritte kombinierte Signalleitungsbus 10 für Schreib- und Lesedaten den Speicherkontroller 2, mit den DRAMs 1.3, 2.3, 3.3 und 4.3, wobei von DRAM 4.3 eine Signalleitung zurück zum Speicherkontroller 2 führt. Weiterhin verbindet der vierte kombinierte Signalleitungsbus 11 für Schreib- und Lesedaten den Speicherkontroller 2, mit den DRAMs 1.4, 2.4, 3.4 und 4.4, wobei von DRAM 4.4 eine Signalleitung zurück zum Speicherkontroller 2 führt.

Es wird nun Bezug auf 3 genommen, worin in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung dargestellt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Halbleiterspeicheranordnung von 1 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.

Demnach sind die DRAMs in einem DIMM-Modul 1 mittels eines ersten unidirektionalen Signalleitungsbusses 12 für Steuer- und Adresssignale, eines zweiten unidirektionalen Signalleitungsbusses 13 für Steuer- und Adresssignale, sowie vier unidirektionalen kombinierten Signalleitungsbussen für Schreib- und Lesedaten, von denen in 3 lediglich einer dargestellt ist (Bezugszahl 14) mit einem (nicht dargestellten) Speicherkontroller 2 verbunden. Wie schon in der Ausführungsform von 1 sind in der Ausführungsform von 3 die beiden Signalleitungsbusse 6, 7 jeweils nur mit DRAMs auf der Vorderseite oder auf der Rückseite des DIMM-Moduls 1 verbunden. Genauer verbindet der erste Signalleitungsbus 12 für Steuer- und Adresssignale den Speicherkontroller 2 zunächst mit dem DRAM 1.1 mittels einer 1-Punkt-zu-1-Punkt-Verbindung. DRAM 1.1 ist mittels einer 1-Punkt-zu-3-Punkt-Verbindung mit den angrenzenden DRAMs 1.2, 2.1 und 2.2 verbunden, wobei DRAM 1.2 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 1.3 und 2.3 verbunden ist, während DRAM 1.3 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 1.4 und 2.4 verbunden ist. Demgegenüber verbindet der zweite Signalleitungsbus 13 für Steuer- und Adresssignale den Speicherkontroller 2 zunächst mittels einer 1-Punkt-zu-1-Punkt-Verbindung mit dem DRAM 3.1 auf der Rückseite des DIMM-Moduls 1. DRAM 3.1 ist mittels einer 1-Punkt-zu-3-Punkt-Verbindung mit den angrenzenden DRAMs 3.2, 4.1 und 4.2 verbunden, wobei DRRM 3.2 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 3.3 und 4.3 verbunden ist, während DRAM 3.3 mittels einer 1-Punkt-zu-2-Punkt-Verbindung weiterhin mit den DRAMs 3.4 und 4.4 verbunden ist. Somit werden die Steuer- und Adresssignale des (in 2 nicht näher dargestellten) Speicherkontrollers maximal dreimal umgeschaltet, bis sie ihren Adressaten erreichen.

In der Ausführungsform von 3 sind ferner kombinierte Signalleitungsbusse für Schreib- und Lesedaten zur Verbindung des Speicherkontrollers 2 mit DRAMs jeweils einer Lane dargestellt. Der erste kombinierte Signalleitungsbus 14 für Schreib- und Lesedaten verbindet hierbei den Speicherkontroller 2 mit den DRAMs 1.1, 1.2, 3.1 und 4.1, wobei von DRAM 4.1 eine Signalleitung zurück zum Speicherkontroller 2 führt. Weiterhin verbindet der (in 3 nicht dargestellte) zweite kombinierte Signalleitungsbus 9 für Schreib- und Lesedaten den Speicherkontroller 2 mit den DRAMs 1.2, 2.2, 3.2 und 4.2, wobei von DRAM 4.2 eine Signalleitung zurück zum Speicherkontroller 2 führt. Weiterhin verbindet der (in 3 nicht dargestellte) dritte kombinierte Signalleitungsbus 10 für Schreib- und Lesedaten den Speicherkontroller 2 mit den DRAMs 1.3, 2.3, 3.3 und 4.3, wobei von DRAM 4.3 eine Signalleitung zurück zum Speicherkontroller 2 führt. Weiterhin verbindet der (in 3 nicht dargestellte) vierte kombinierte Signalleitungsbus 11 für Schreib- und Lesedaten hierbei den Speicherkontroller 2 mit den DRAMs 1.4, 2.4, 3.4 und 4.4, wobei von DRAM 4.4 eine Signalleitung zurück zum Speicherkontroller 2 führt. Ein Vorteil dieser Ausführungsform liegt darin, dass nur 1-Punkt-zu-2-Punkt-Verbindungen auf dem DIMM vorhanden sind, so dass höhere Signalgeschwindigkeiten möglich sind. Nachteilig ist, dass das Signal dreimal weitergeleitet wird, was zu einer höheren Latenz führt.

Es wird nun Bezug auf 4 genommen, worin im Unterschied zu den baumartigen Strukturen der Signalleitungsbusse für Steuer- und Adresssignale der 1, 2 und 3, in schematischer Weise die Signalleitungsbustopologie in einer Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung anhand einer einzelnen Lane veranschaulicht ist. Hierbei ist der Speicherkontroller mittels einer sich verzweigenden Verbindung (1-Punkt-zu-2-Punkt-Verbindung) des Signalleitungsbusses für Steuer- und Adresssignale mit zwei Halbleiterspeicherchips direkt verbunden.

In 4 ist lediglich eine einzige Lane, welche insgesamt mit der Bezugszahl 15 bezeichnet ist, eines x8 basierten DIMM-Halbleiterspeichermoduls mit insgesamt 4 gleichen Lanes dargestellt. Demnach sind 4 DRAM-Speicherchips pro Lane dargestellt. Vorgesehen sind 1, 2, 4, 6 oder 8 DRAMs pro Lane. Jede Lane 15 des DIMM-Moduls ist mittels eines unidirektionalen Signalleitungsbusses 16 für Steuer- und Adresssignale, welcher mit einem unidirektionalen Signalleitungsbus für Schreibdaten kombiniert ist, sowie mit zwei parallelen Signalleitungsbussen 17, 18 für Lesedaten mit einem (nicht dargestellten) Speicherkontroller verbunden.

Der kombinierte Signalleitungsbus 16 für Steuer- und Adresssignale sowie Schreibdaten weist eine Verzweigung zur direkten Verbindung des Speicherkontrollers mit zwei DRAMs eines gleichen Ranks auf. Die weiteren DRAMs dieser Lane 15 des DIMM-Moduls sind mittels 1-Punkt-zu-1-Punkt-Verbindungen mit den direkt vom Speicherkontroller kontaktierten DRAMs seriell verbunden. Ein jeder der beiden parallelen Signalleitungsbusse für Lesedaten 17, 18 verbindet zwei DRAMs seriell miteinander und ist zudem mit dem Speicherkontroller verbunden, um die gelesenen Daten zu verarbeiten.

Der kombinierte Signalleitungsbus 16 für Steuer- und Adresssignale sowie Schreibdaten ist als ein mit einem Taktsignal kombinierter Datenbus mit einer Bitbreite von 7 Bit vorgesehen, von denen 6 Bit für Datensignale beansprucht werden. Die beiden Signalleitungsbusse 17, 18 für Lesedaten sind jeweils 4 Bit breite Busse, welche mit einem Taktsignal kombiniert sind.

Es wird nun Bezug auf 5 genommen, worin in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung der erfindungsgemäßen Halbleiterspeicheranordnung anhand einer einzelnen Lane veranschaulicht ist. In 5 ist lediglich eine einzige Lane, welche insgesamt mit der Bezugszahl 15 bezeichnet ist, eines x4 basierten DIMM-Halbleiterspeichermoduls mit insgesamt 4 gleichen Lanes dargestellt, wobei sich dies auf die Lesedaten-Busbreite bezieht. Demnach sind 4 DRAM-Speicherchips pro Lane vorgesehen. Jede Lane 15 des DIMM-Moduls ist mittels eines unidirektionalen Signalleitungsbusses 16 für Steuer- und Adresssignale, welcher mit einem unidirektionalen Signalleitungsbus für Schreibdaten kombiniert ist, sowie mit zwei parallelen Signalleitungsbussen 17, 18 für Lesedaten mit einem (nicht dargestellten) Speicherkontroller verbunden. Im Unterschied zur in 4 veranschaulichten Signalleitungsbustopologie verbindet der kombinierte Signalleitungsbus 16 für Steuer- und Adresssignale sowie Schreibdaten der Anordnung von 5 den Speicherkontroller direkt mit lediglich einem einzigen DRAM, wobei sich der kombinierte Signalleitungsbus 16 für Steuer- und Adresssignale sowie Schreibdaten hinter diesem DRAM mittels einer 1-Punkt-zu-zwei-Punkt-Verbindung verzweigt und zwei weitere DRAMs der Lane kontaktiert. Der verbleibende DRAM der Lane ist schließlich mittels einer 1-Punkt-zu-2-Punkt-Verbindung mit einem der beiden bereits kontaktierten DRRMs seriell verbunden.

Halbleiterspeicheranordnung mit verzweigtem Steuer- und Adressbus

1
DIMM-Modul
2
Speicherkontroller
3
Signalleitungsbus für Steuer- und Adresssignale
4
Signalleitungsbus für Steuer- und Adresssignale
5
Signalleitungsbus für Lese- und Schreibdaten
6
Signalleitungsbus für Steuer- und Adresssignale
7
Signalleitungsbus für Steuer- und Adresssignale
8
Signalleitungsbus für Lese- und Schreibdaten
9
Signalleitungsbus für Lese- und Schreibdaten
10
Signalleitungsbus für Lese- und Schreibdaten
11
Signalleitungsbus für Lese- und Schreibdaten
12
Signalleitungsbus für Steuer- und Adresssignale
13
Signalleitungsbus für Steuer- und Adresssignale
14
Signalleitungsbus für Lese- und Schreibdaten
15
Lane
16
Signalleitungsbus für Steuer-/Adresssignale und Schreibdaten
17
Signalleitungsbus für Lesedaten
18
Signalleitungsbus für Lesedaten
1.1–1.4, 2.1–2.4, 3.1–3.4, 4.1–4.4
Halbleiterspeicherchip, DRAM


Anspruch[de]
Halbleiterspeicheranordnung zum Betrieb in einem Datenspeichersystem mit wenigstens einem Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) zur Speicherung von Nutzdaten, einem Speicherkontroller (2) zur Steuerung des wenigstens einen Halbleiterspeicherchips, welche wenigstens einen mit dem Speicherkontroller (2) verbundenen, unidirektionalen Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13), der mittels einer sich wenigstens einmal verzweigenden Verbindung wenigstens einen Halbleiterspeicherchip mit dem Speicherkontroller (2) direkt verbindet und die Halbleiterspeicherchips untereinander verbindet, umfasst. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der wenigstens eine Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13) 1-Punkt-zu-m-Punkt-Verbindungen umfasst, wobei m eine natürliche Zahl im Bereich von 1 bis 4 ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass sich der wenigstens eine Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13) zur direkten Verbindung des Speicherkontroller (2) mit wenigstens zwei Halbleiterspeicherchips (1.11.4, 2.12.4, 3.13.4, 4.14.4) verzweigt. Halbleiterspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet, dass der wenigstens eine Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13) die Halbleiterspeicherchips (1.11.4, 2.12.4, 3.13.4, 4.14.4) eines jeden Zweigs des Signalleitungsbusses für Steuer- und Adresssignale unverzweigt, seriell miteinander verbindet. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der wenigstens eine Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13) die Halbleiterspeicherchips (1.11.4, 2.12.4, 3.13.4, 4.14.4) in einer baumartigen Struktur miteinander verbindet. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 5, welche wenigstens einen Signalleitungsbus für Lesedaten (5, 8, 9, 10, 11, 14) umfasst, wobei der Signalleitungsbus für Lesedaten einen Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) mit dem Speicherkontroller (2) direkt verbindet und die Halbleiterspeicherchips untereinander mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell miteinander verbindet. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass wenigstens ein Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) mit einem Steuer-/Adresssignal-Weiterleitungsmittel zum Weiterleiten von Steuer- und Adresssignalen versehen ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass wenigstens ein Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) mit einem Steuer-/Adresssignal-Bewertungsmittel zum Bewerten von Steuer- und Adresssignalen versehen ist. Halbleiterspeicheranordnung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass wenigstens ein Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) mit einem Lesesignal-Weiterleitungsmittel zum Weiterleiten von Lesesignalen versehen ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass diese mit wenigstens einem Signalleitungsbus für Schreibdaten (5, 8, 9, 10, 11, 14) versehen ist, wobei der Signalleitungsbus für Schreibdaten wenigstens einen Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) mit dem Speicherkontroller (2) direkt verbindet und die Halbleiterspeicherchips untereinander mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell miteinander verbindet. Halbleiterspeicheranordnung nach Anspruch 10, dadurch gekennzeichnet, dass wenigstens ein Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) mit einem Schreibsignal-Weiterleitungsmittel zum Weiterleiten von Schreibsignalen versehen ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass ein Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13) jeweils wenigstens einem Rank, insbesondere 2 oder 4 Ränken, zugeordnet ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass ein Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13) jeweils wenigstens einer Lane (15), insbesondere mehreren Lanes (15) zugeordnet ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass ein Signalleitungsbus für Lesedaten (5, 8, 9, 10, 11, 14) jeweils einer Lane (15) zugeordnet ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass ein Signalleitungsbus für Schreibdaten (5, 8, 9, 10, 11, 14) jeweils einer Lane (15) zugeordnet ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass wenigstens ein Signalleitungsbus, gewählt aus dem Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13), dem Signalleitungsbus für Lesedaten (5, 8, 9, 10, 11, 14) und dem Signalleitungsbus für Schreibdaten (5, 8, 9, 10, 11, 14), aus differentiellen Signalleitungspaaren aufgebaut ist. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass wenigstens ein Signalleitungsbus, gewählt aus dem Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13), dem Signalleitungsbus für Lesedaten (5, 8, 9, 10, 11, 14) und dem Signalleitungsbus für Schreibdaten (5, 8, 9, 10, 11, 14), mit einem Signalleitungsbus für Taktsignale kombiniert ist. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche 1 bis 17, dadurch gekennzeichnet, dass wenigstens zwei Signalleitungsbusse, gewählt aus dem Signalleitungsbus für Steuer- und Adresssignale (3, 4, 6, 7, 12, 13), dem Signalleitungsbus für Lesedaten (5, 8, 9, 10, 11, 14) und dem Signalleitungsbus für Schreibdaten (5, 8, 9, 10, 11, 14), miteinander kombiniert sind. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche 1 bis 18, dadurch gekennzeichnet, dass jeder Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) als DRAM-Baustein ausgebildet ist. Halbleiterspeicheranordnung nach Anspruch 19, dadurch gekennzeichnet, dass jeder Halbleiterspeicherchip (1.11.4, 2.12.4, 3.13.4, 4.14.4) jeweils eine DDR-Schnittstelle aufweist. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche 1 bis 20, dadurch gekennzeichnet, dass die Halbleiterspeicheranordnung auf einem Halbleiterspeichermodul, insbesondere DIMM-Halbleiterspeichermodul (1), angeordnet ist. Halbleiterspeicheranordnung nach Anspruch 21, gekennzeichnet durch ein Halbleiterspeichermodul mit jeweils auf einer Vorder- und auf einer Rückseite angeordneten Halbleiterspeicherchips (1.11.4, 2.12.4, 3.13.4, 4.14.4), sowie einen den Halbleiterspeicherchips auf der Vorderseite des Halbleiterspeichermoduls zugeordneten Signalleitungsbus für Steuer- und Adressdaten und einen weiteren, den Halbleiterspeicherchips auf der Rückseite des Halbleiterspeichermoduls zugeordneten Signalleitungsbus für Steuer- und Adressdaten. Datenspeichersystem mit einer Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche 1 bis 22.






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