PatentDe  


Dokumentenidentifikation DE69535142T2 14.06.2007
EP-Veröffentlichungsnummer 0000753215
Titel ELEKTROSTATISCHE ENTLADUNGSSCHUTZSCHALTUNGEN UNTER VERWENDUNG POLARISIERTER UND ABGESCHLOSSENER PNP TRANSISTORKETTEN
Anmelder Intel Corp., Santa Clara, Calif., US
Erfinder MALONEY, J., Timothy, Palo Alto, CA 94306, US
Vertreter Zenz, Helber, Hosbach & Partner GbR, 45128 Essen
DE-Aktenzeichen 69535142
Vertragsstaaten DE, FR
Sprache des Dokument EN
EP-Anmeldetag 27.03.1995
EP-Aktenzeichen 959148958
WO-Anmeldetag 27.03.1995
PCT-Aktenzeichen PCT/US95/03787
WO-Veröffentlichungsnummer 1995026587
WO-Veröffentlichungsdatum 05.10.1995
EP-Offenlegungsdatum 15.01.1997
EP date of grant 02.08.2006
Veröffentlichungstag im Patentblatt 14.06.2007
IPC-Hauptklasse H02H 9/00(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse H02H 9/04(2006.01)A, L, I, 20051017, B, H, EP   H01L 27/02(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf das Gebiet der Schutzschaltungen gegen elektrostatische Entladung. Insbesondere bezieht sich die vorliegende Erfindung auf Einrichtungen der elektrostatischen Entladung, um einen Schutz zwischen den Spannungsversorgungsschienen in einer integrierten CMOS-Schaltung bereitzustellen.

HINTERGRUND DER ERFINDUNG

Seit vielen Jahren ist bekannt, dass sich auf Grund des Aufbaus einer statischen Aufladung äußerst hohe Spannungen (z.B. 10,000 Volt oder höher) in der Umgebung einer integrierten Schaltung (IC) entwickeln können. Eine elektrostatische Entladung (ESD) bezeichnet das Phänomen, bei dem als Folge einer, auf dem IC-Gehäuse oder auf einem nahe gelegenen Körper, wie zum Beispiel ein Mensch oder eine IC-Bearbeitungsmaschine, aufgebauten statischen Aufladung eine elektrische Entladung mit einem hohen Strom und einer kurzen Dauer an den Gehäusespannungsknoten einer integrierten Schaltung erzeugt wird. Eine elektrostatische Entladung stellt für Halbleitereinrichtungen ein ernsthaftes Problem dar, da sie das Potential zur Deaktivierung oder Zerstörung der gesamten integrierten Schaltung aufweist. Da ESD-Ereignisse am häufigsten über die an die Gehäusespannungsknoten angeschlossenen Siliziumschaltungen auftreten, haben Schaltungsentwickler ihre Bemühungen auf die Entwicklung angemessener Schutzmechanismen für diese empfindlichen Schaltungen konzentriert. Eine ESD-Schutzeinrichtung sollte idealerweise zum Schutz eines IC gegen jede denkbare statische Entladung durch eine Weiterleitung großer Ströme in einer kurzen Zeit in einer zerstörungsfreien Art und Weise in der Lage sein.

Eine Schwierigkeit bei der Entwicklung von ESD-Schaltungen sind die einzuhaltenden anspruchsvollen Anforderungen an das Leistungsverhalten. Zum Beispiel erfordert eine der wichtigsten Industrienormen zur Messung der ESD-Robustheit – MILSTD-883C, Verfahren 3015.7, amtliche Mitteilung 8 (1989) und ihre Folgenorm Nr. 5.1 (1993) von der EOS/ESD Vereinigung – ein ESD-„Überschlagen" [„zapping"] für eine möglichst große Anzahl von Pin- and Spannungsversorgungskombinationen. In der Vergangenheit hatten ESD-Schutzschaltungen Schwierigkeiten bei der Einhaltung dieser strengen Militärnormanforderungen an das Leistungsverhalten bei gleichzeitiger Aufrechterhaltung einer angemessenen Störfestigkeit.

Bei den ESD-Tests des Human Body Model [Körper-Entladungsmodell] (HBM) wurden integrierte Schaltungen infolge einer wiederholten Beanspruchung der Spannungsversorgungsschienen belastet, was zur Abnutzung bei verschiedenen Durchschlagsstellen auf beispielsweise den Vcc-Leitungen führt. Um während der ESD-Beanspruchung den Rest der Vcc-Schiene zu entlasten, wird eine zuverlässige Spannungsversorgungs-Klemmeinrichtung benötigt.

Wie man sehen wird, stellt die vorliegende Erfindung eine ESD-Schutzschaltung bereit, die die Ziele der Industrie zum Leistungsverhalten übersteigt, während sie durch die Verwendung mehrerer Spannungsversorgungen angemessene Störsicherheitsgrenzen und Produktkompatibilität gestattet.

Die parallel anhängige Anmeldung Nr. 08/138,472, eingereicht am 15. Oktober 1993, bezieht sich auf Einrichtungen zum Schutz einer integrierten Schaltung (IC) gegen eine elektrostatische Entladung (ESD). Der grundlegende Aufbau einer in der parallel anhängigen Anmeldung beschriebenen Einrichtung ist zur Ausführung für eine Vielzahl verschiedener Schaltungsschutzanforderungen in der Lage. Bei einem Ausführungsbeispiel kann die offenbarte Einrichtung zum Beispiel zum Schutz eines Eingangspuffers nur gegen ein ESD-Ereignis verwendet werden. Bei einem weiteren Ausführungsbeispiel kann ein Ausgangspuffer einer integrierten Schaltung geschützt werden und bei noch einem weiteren Beispiel kann die ESD-Schutzschaltung zum Schutz eines Anschlusses einer integrierten Schaltung genutzt werden, die sowohl zum Empfang von Eingaben als auch zur Bereitstellung von Ausgaben als ein externes Signal in der Lage ist.

In jedem Fall umfasst die in der oben erwähnten, parallel anhängigen Anmeldung offenbarte Einrichtung als ein Hauptmerkmal einen selbsttriggernden Thyristor [Silicon Controlled Rectifier] (SCR), der vorzugsweise über die internen Versorgungspotentiale der integrierten Schaltung gekoppelt ist. Wenn die Anode des SCR mit einem ersten Versorgungspotential gekoppelt ist und die Kathode mit einem zweiten internen Versorgungspotential gekoppelt ist, zeigt der SCR einen rückwärts gerichteten Kippvorgang [snap-back] in seiner Strom-Spannungs-Kennlinie, der während eines ESD-Ereignisses bei einer vorgegebenen Spannung ausgelöst wird. Beim Aufbau großer Spannungen über der Chip-Kapazität wird die vorgegebene Spannung des SCR bei einem Potential ausgelöst, das hinreichend klein ist, um die internen Verbindungen des IC vor einem zerstörenden Durchschlag in Sperrrichtung zu schützen. Am Triggerpunkt stellt der SCR einen Pfad mit einem geringen Widerstand zwischen dem ersten und zweiten Versorgungspotential bereit.

Bei einem Ausführungsbeispiel weist der SCR eine pnpn-Halbleiterstruktur auf, die eine in einem p-Substrat angeordnete n-Wanne umfasst. Ein erster n+-Bereich und ein p-leitender Bereich sind beide in der n-Wanne angeordnet. Die n+ und p-leitenden Bereiche sind versetzt angeordnet und zur Bildung der Anode des SCR elektrisch verbunden. Ein zweiter n+-Bereich ist ebenfalls enthalten. Es gibt jedoch Triggerschwierigkeiten, die aus verschiedenen Gründen aus der Verwendung eines SCR als eine Spannungsversorgungsklemme entstehen. Erstens gibt es eine minimale SCR-Triggerspannung, die sich nahe der Durchschlagsspannung der n+-Verbindung auf der übrigen Stromschiene befindet. Dies bedeutet, dass der ESD-Strom üblicherweise mit anderen Schaltungen auf der Stromschiene geteilt wird. Ferner hat jede SCR-Klemme einen minimalen Triggerstrom für den niedrigen Spannungszustand. Auf diese Weise kann auf Grund des SCR-Funktionsfehlers, den niedrigen Spannungszustand zu erreichen, die Stromschiene nahe der (höheren) Triggerspannung „Hemmungen haben". Dies führt zu einer Stromteilung mit der gesamten Stromschiene.

Zusätzlich zur Verwendung eines SCR als eine Spannungsversorgungsklemme zur Bereitstellung eines ESD-Schutzes wurde es in den letzten Jahren üblich, als Bestandteil eines routinemäßigen ESD-Schutzes bei Produkten, wie zum Beispiel der von Intel Corporation hergestellte Mikroprozessor 80486SL(Enhanced) [Erweitert], Diodenketten einzufügen, und zwar besonders über Spannungsversorgungen.

Diodenketten wurden erfolgreich zur Kopplung peripherer Spannungsversorgungen mit ihren entsprechenden Basisspannungsversorgungen bei ESD-Ereignissen verwendet. Dabei wurde zur Verhinderung einer unerwünschten Koppelung im Normalbetrieb eine angemessene Spannungstrennung ermöglicht. In ihrer Rolle als „Ladungskoppler" haben sie die Leistungsfähigkeit des Charged Device Models [Modell vom geladenen Objekt] (CDM) verbessert. Noch deutlicher, es gibt zunehmende Hinweise, dass sie Produkten mit mehreren, elektrisch getrennten Spannungsversorgungen zum Bestehen der Mehr-Pin-Kombinationstests des HBM-ESD-Tests, dem gebräuchlichsten Standardtest der Industrie, verhilft. Umgekehrt hatten die meisten Produkte mit mehreren, elektrisch getrennten Spannungsversorgungen, die aus dem einen oder anderen Grund die Diodenketten nicht verwendet haben, Schwierigkeiten beim Bestehen der HBM-Pin-Kombinationstests. In diesen Fällen waren Fehler oft schwer bestimmbar. Sie schienen zufällig auf Grund der „Abnutzung" von peripheren Stromschienen aufzutreten. Es scheint eine bessere Befestigung der Spannungsversorgungsklemme und eine bessere Kopplung der Ladung an „sichere" Entladungspfade erforderlich zu sein. Das Folgende ist eine Erklärung, wie die Diodenketten dies erreichen und wie bestimmte Verbesserungen zur Erweiterung und Erhöhung des ESD-Schutzes verwendet werden können.

Ein typisches Beispiel einer Diodenkette wäre eine mit der Basis- oder Substrat-Vss, zweifach geklemmte Vsso (z.B. eine gestörte Ausgangsversorgung), wie in 1a gezeigt. Die einzelne Diode ist natürlich die n+-Verbindung auf dem p-Substrat, während der Viererstapel eine Zelle einer Diodenkette ist. In 1b ist auch eine typische Diodenkette zwischen Vcco und einer Basis-Vcc gezeigt. Man beachte, dass die Vsso-Vss-Anordnung bidirektional ist (wegen der parasitären Diode), während die Vcco-Vcc-Kopplung unidirektional ist.

Der Aufbau der Diodenkette beginnt mit einer Unterzelle, die der in einer schematischen Draufsicht in 2 gezeigten Diode ähnlich ist. Die grundlegende p-n-Verbindung wird mit eng angeordneten p-Diffusionen minimaler Breite und n+-Stufen von n-Wannen mit schwebendem Potential hergestellt. Eine parallele Kombination dieser Zellen bildet eine Diode mit dem gewünschten Bereich, der unter Berücksichtigung der Gesamtlänge der metallkontaktierten p+-Finger gegenüber metallkontaktierten n+-Stufen-Fingern gemessen wird. Auf diese Art und Weise wird die Stromdichte in Strom pro Mikrometer gemessen. Als Nächstes werden die Dioden in Reihe geschaltet, wie es im Querschnitt in 3 gezeigt ist. Jeden Wanne ist abgestuft und mit der p+-Verbindung der nächsten Diode gekoppelt. Auf diese Art und Weise kann eine beliebige Anzahl von p-n-Verbindungen aneinandergereiht werden (wenngleich es einen Punkt verringerter Gewinne gibt, wie nachstehend behandelt); für den Zweck dieser Beschreibung wird der 4-stufige Fall gezeigt und beschrieben, der eine verbreiteter Fall darstellt.

In 3 bilden die Wannen mit schwebendem Potential auch eine unvermeidbare gleichrichtende Verbindung mit dem Substrat, mit dem Ergebnis, dass die „Diodenkette" tatsächlich eine Kette von Darlington-gekoppelten PNP-Transistoren darstellt, die in 4 schematisch gezeigt ist. Dies wirft die Frage nach dem Einfluss der vertikalen Stromverstärkung (&bgr;) auf den Betrieb der Diodenkette auf, der bedeutend sein kann. Es wird tatsächlich gezeigt werden, dass die Stromverstärkung zur Ausarbeitung von Entwürfen mit einer verbesserten Effizienz und Vielseitigkeit verwendet werden kann. Zuerst müssen jedoch die p-n-Diodengleichungen und die Temperaturabhängigkeit entwickelt werden.

Zur Bereitstellung eines für ein Verständnis der vorliegenden Erfindung notwendigen, weiterführenden Hintergrundes wird jetzt das grundlegende Diodenverhalten bezüglich der Temperaturabhängigkeit und der Strom-Spannungs-Beziehung beschrieben.

a. Temperaturabhängigkeit

Es wird mit der I-U-Beziehung der p-n-Verbindung begonnen: I = Is(exp(qV/nkT)-1), mit Is = Io exp(-Eg(T)/kT),[Gl. 1]

Dabei ist n der Diodenidealitätsfaktor (nahe 1), Eg(T) die Bandlücke, T die absolute Temperatur, k die Boltzmann-Konstante und q die Elementarladung. Der Ausdruck -1 kann ignoriert werden, solange V>3kT/q ist, etwa 100 mV für einen typischen Produkttemperaturbereich. Jede Temperaturabhängigkeit von Io wird durch die Temperaturabhängigkeit des folgenden exponentiellen Faktors ausgeglichen. Daher kann Gl. 1 geschrieben werden als: ln(l/Io) = (qV-nEg(T))/nkT,[Gl. 2] und sichergestellt werden, dass diese Größe für einen konstanten Strom I nahezu unabhängig von der Temperatur ist. In einem typischen, interessierenden Produkttemperaturbereich (-55 C bis 125 C) wurde die Siliziumbandlücke mit Eg(T) = Ego – bT gemessen, mit Ego = 1,206 eV und b = 2,7325 × 10-4 eV/K, wie von Y.P. Tsividis, "Accurate Analysis of Temperature Effects in Ic-Vbe Characteristics with Application to Bandgap Reference Sources", IEEE J. Solid State Circuits, SC-15, 1076-1084 (1980), beschrieben.

Wenn man eine nur unterhalb der Zimmertemperatur geltende geringe Temperaturkorrektur zweiter Ordnung nicht berücksichtigt, ist Ego folglich die extrapolierte 0K-Bandlücke und wird fortan in Volt ausgedrückt. Man beachte, dass wenn Gl. 2 erweitert wird, der lineare Koeffizient b nichts zur Temperaturabhängigkeit der rechten Seite beiträgt. Somit ist eine weitere temperaturunabhängige Größe (qV-nEgo)/nkT

Das bedeutet, dass wenn die Diodendurchlassspannung Vf bei der absoluten Temperatur T0 bekannt ist, die Spannung beim gleichen Durchlassstrom für eine andere Temperatur T1 leicht berechnet werden kann: Vf(T1) = nEgo + (T1/T0)(Vf(T0) – nEgo)[Gl. 3] Folglich wird der Temperaturkoeffizient von Vf negativ sein. Üblicherweise ist T0 die Zimmertemperatur und Vf ist etwa 0,55-0,6V für einen Durchlassstrom von 1-10 &mgr;A. Dies ergibt einen Temperaturkoeffizient für Vf von etwa -2,2 mv/K.

b. Strom-Spannung

Der Diodenidealitätsfaktor kann aus einem halblogarithmischen Diagramm der Dioden-I-U gemessen werden. Dies wird am zweckmäßigsten auf einem HP4145 Semiconductor Parameter Analyzer vorgenommen. Eine ideale Diode (n=1) ergibt für niedrige Ströme bei Zimmertemperatur (0,060V ≈ 300k ln(10)/q) den bekannten Anstieg von 60 mV/Dekade.

Sobald der einzelne Diodenidealitätsfaktor bestimmt ist, interessiert der halblogarithmische I-U-Anstieg einer Diodenkette. Für eine Reihe von m Dioden kann gezeigt werden, dass der I-U-Anstieg bei niedrigem Strom mnkT ln(10)/q Volt pro Dekade beträgt, oder m × 60 mV/Dekade für ideale Dioden bei Zimmertemperatur. Dieses Ergebnis gilt selbst bei einer endlichen PNP-Stromverstärkung &bgr;, solange &bgr; unabhängig vom Strom ist. Wie nachstehend beschrieben, verstärkt die bipolare Stromverstärkung nur den bei einer gegebenen Spannung weitergeleiteten Strom in einer nur von &bgr; selbst abhängigen Art und Weise.

Eine Modellierung der Wirkung der Transistorfunktion, und zwar der Stromverstärkung, und eine Modellierung im Leckstromregime und im ESD-Regime stellt weitere nützliche Einblicke in ein richtiges Verständnis der Erfindung bereit.

Stromverstärkung und Modellierung im Leckstromregime

Für eine Analyse der Wirkung der bipolaren PNP-Stromverstärkung, oder &bgr;, auf das Leistungsverhalten der Diodenkette ist eine einzelne Stufe der Darlington-gekoppelten Reihe mit den allgemein bekannten, für die Emitter-, Basis- und Kollektorströme gezeigten Beziehungen in 5 gezeigt:

Da die nächste Diodenstufe einen in ihren Emitter fließenden, reduzierten Strom aufweist, wird die Durchlassspannung in Stufe 2 um einen von &bgr; abhängigen Betrag reduziert: ln(I1/Is) = qV1/nkT; ln(I2/Is) = qV2/nkT = ln (I1/((&bgr;+1)Is)) = ln(I1/Is) – ln(&bgr; + 1), so dass V2 = V1 – (nkT/q)ln(&bgr; + 1), oder V2 = V2 – ln(10)(nkT/q)log (&bgr;+1).[Gln. 4]

Jetzt sei Vo = ln(10)(nkT/q), 60 mV für eine ideale Diode bei Zimmer-T. Die Analyse der Gln. 4 wird auf mehrere Stufen angewandt, was eine Verminderung einer zusätzlichen Vo·log(&bgr; + 1) bei jeder Stufe ergibt. Dies ergibt eine Gesamtspannung Vt einer Kette von m identischen Dioden bei Strom I1 von wobei V1 die Basis-Emitter-Spannung für eine Diode (Kollektor und Basis kurzgeschlossen) bei Emitterstrom I1 ist. Offensichtlich hängt dieses Modell von einer Konstante &bgr; und nicht von der Wirkung eines Reihenwiderstandes ab, was im niedrigen Leckstrombereich üblicherweise der Fall ist. Die Wirkung der Temperatur auf die Diodenketteneffizienz ist in 6 deutlich gezeigt, in der Gl. 5 für zwei Temperaturen aufgetragen ist.

Bei Vorgabe einiger Basisdiodendaten, wie beispielsweise Idealitätsfaktor und Durchlassspannung, für einen gegebenen Strom bei einer Bezugstemperatur (wie zum Beispiel Zimmer-T) kann die V1 bei der interessierenden Temperatur berechnet und Gl. 5 angewendet werden. Gleichung 5 und die bis zu ihr führende Summation zeigt, dass ein großes &bgr; zu einer abnehmenden zusätzlichen Spannung für jede nachfolgende Diodenstufe führt. Die Ursache besteht darin, dass die letzte Stufe immer weniger Emitterstrom aufweist. Dies führt zu einem immer geringeren Spannungsabfall für diese Stufe. Das Modell versagt, wenn diese Spannung so niedrig ist, dass der Ausdruck -1 in Gl. 1 wieder bedeutend wird und die Spannung jeder zusätzlichen Stufe auf Null geht. Nie subtrahiert eine zusätzliche Diode tatsächlich von Vt.

Stromverstärkung und Modellierung im ESD-Regime

Wenn ein ESD-Impuls die Diode/Transistoren durchläuft, ist die Stromdichte viele Dekaden höher als im vorstehend behandelten Leckstromregime. Es gibt nicht nur einen Leckstrom von Mikroamperes, sondern Milliamperes pro Mikrometer der p+-Fingerlänge in der Anfangsdiodenstufe. In diesem Regime werden Diodenwiderstandseffekte wichtig, und die Stromverstärkung verringert sich.

Die erwartete Funktionsform von in Abhängigkeit von der Stromdichte aufgetragenem &bgr; ist in 7 gezeigt. Wenn der Logarithmus von &bgr; gegen den Logarithmus von Je, die Emitterstromdichte, aufgetragen wird, ergibt sich auch eine linear abfallende Flanke. Dies vereinfacht ebenfalls die Modellierung. Der Abfall von &bgr; mit der Kollektorstromdichte wird in allen Bipolartransistoren erwartet (Siehe W. M. Webster, "On the Variation of Junction-Transistor Current Amplification Factor with Emitter Current", Proc. IRE 42, 914 (1954), zitiert in S. M. Sze, Physics of Semiconductor Devices, 2-te Auflage (Wiley, 1981), S. 142-143). Das Ergebnis besteht darin, dass es ein großes &bgr; bei einem geringem Strom gibt, was auf Grund eines Diodenleckstroms unerwünscht ist, und dass es ein geringes &bgr; bei einem großen Strom gibt, wodurch &bgr; einem ESD-Strom den Zufluss zum Substrat gestattet. Dennoch kann bei einer geschickten Verwendung der Entwicklungsmöglichkeiten eine kostengünstige Schutzeinrichtung innerhalb des verfügbaren Bereichs entworfen werden. Weitere Beispiele von Techniken des Standes der Technik sind in US 5,290,724 und IBM Technical Disclosure Bulletin, Band 34, Nr. 4A, September 1991, offenbart.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung ist eine Verbesserung des in der parallel anhängigen Anmeldung Nr. 08/138,472, eingereicht am 15. Oktober 1993, beschriebenen ESD-Schutzes.

Es ist bekannt, dass eine elektrostatische Entladung (ESD) eine integrierte Schaltung irreparabel beschädigen kann. Integrierte Schaltungen sind zum Betrieb unter Verwendung einer relativ niedrigen Spannungsversorgung entwickelt, üblicherweise 2.5–5 V. Die Beschädigung tritt ein, wenn an einen Eingangs- oder Ausgangspuffer der integrierten Schaltung ein hohes Potential angelegt wird, was durch eine Person eintreten kann, die einfach einen Gehäuse-Pin berührt, das sich in elektrischem Kontakt mit einem Eingangs- oder Ausgangspuffer der integrierten Schaltung befindet.

Obwohl zahlreiche, einen ESD-Schutz bereitstellende Schaltungen existieren, müssen bei Nutzung neuer integrierter Schaltungsprozesse häufig neue Maßnahmen zur Bereitstellung eines ESD-Schutzes eingesetzt werden, da die Verwendung von Standardzellen, die einzeln betrachtet für sehr hohe ESD-Testspannungen im Human Body Model (HBM) geeignet waren, keinen ausreichenden Schutz bereitstellen, was zum Funktionsausfall einer integrierten Schaltung führt. Ein allgemein bekanntes Thema bei diesen Funktionsausfällen war die Aufteilung von Vcc-Spannungsversorgungsschienen in beispielsweise einem SQFP-Gehäuse und ein resultierender Vcc-Leckstromfunktionsausfall nach dem Test der vielen erforderlichen Pin-Kombinationen. Manchmal kann der Funktionsausfall mit einer Testaufteilung vermieden werden, d.h. einer Verteilung der vielen erforderlichen „Überschläge" [zaps] auf eine Anzahl von Komponenten gemäß den letzten Industrieteststandards. Dies ist aber nur etwa zur Hälfte der Zeit erfolgreich.

Benötigt wird eine Überarbeitung der "Modularität" des Standardzellverfahrens für ESD-Zellen. Wenn ein Satz von Standardeingangs- und -Ausgangseinrichtungen auf einem Testchip richtig funktioniert, muss gewährleistet sein, dass seine Verwendung bei einer Vielfalt von Produkten ähnliche Ergebnisse ergibt. Die ESD-Leistungsfähigkeit eines Produkts war wegen des ESD-Strompfads von einer Spannungsversorgung zu einer anderen (siehe 8) uneinheitlich, was durch eine Fehleranalyse und die Tatsache nachgewiesen ist, dass nahezu alle ESD-Probleme verschwinden, wenn alle Spannungsversorgungen künstlich miteinander kurzgeschlossen werden, wodurch sich der Strompfad auf kaum mehr als die Standardzellmodule selbst reduziert. Auf diese Weise wird deutlich, dass ein geeigneter Satz von Spannungsversorgungsklemmmodulen diesen Abschnitt des Strompfads regeln kann, und das sein kann, was benötigt wird, um ein Produkt in die Lage zu versetzen, ESD-Tests wie gewünscht zu erfüllen. 8 zeigt, wie eine Spannungsversorgungskopplung einen ESD-Strom über die gewünschten Strompfade ermöglicht.

Bei Verwendung als Spannungsversorgungsklemmen haben Eingangsschutzeinrichtungen Triggerprobleme und nehmen nicht den gesamten, zum Schutz der IC notwendigen ESD-Strom auf. Die in derzeitig verwendeten Diodenketten vorhandene Bipolarfunktion wurde als äußerst vorteilhaft für eine Spannungsversorgungsklemme erkannt. Gegenwärtig überbrücken diese Diodenketteneinrichtungen eine Stromschiene mit einer anderen, und können nur verwendet werden, wenn beide Spannungsversorgungen immer dicht genug zueinander verlaufen, so dass eine Querkopplung nicht nachteilig ist. Diese Erfindung erweitert die Zweckmäßigkeit von gemäß diesem Bipolarfunktionsprinzip arbeitenden Spannungsversorgungsklemmen, indem ihnen eine „Unabhängigkeit" und ein Festklemmen bestimmter Spannungsversorgungsschienen an das Substrat ermöglicht wird.

Die vorliegende Erfindung nutzt als Hauptelemente ein Vorspannungsnetzwerk [bias network], das dazu verwendet wird, die Diodenkette zu erweitern, um einen kleinen aber signifikanten Durchlassstrom an die Dioden, wie in 14 gezeigt, oder die einseitig gespannten (cantilever) Dioden, die einen Darlington-PNP-Verstärkungsblock bereitstellen, wie in 19 gezeigt, und die Anschlüsse, wie in den 20a-20c gezeigt, zu verteilen. Beim Ausführungsbeispiel von 14 besteht das Hauptneuheitselement der Verwendung eines mehrstufigen Darlington-Transistors eher im ESD-Schutz als zur Verstärkung von Signalen in bipolaren ICs. Beim Ausführungsbeispiel von 19 ist der Anschluss das Hauptelement der Neuheit der Einrichtung, und das, was die Schutzeinrichtung „unabhängig" macht. Der Anschluss liefert für eine begrenzte Zeitdauer (abhängig von der Zeitkonstante RC des Hochziehens des p-Gate) einen endgültigen Basisstrom an den Verstärkungsblock, so dass eine ESD-Ladung schadlos durch die PNP-Kette abgeleitet werden kann. Es ist jedoch sichergestellt, dass die Struktur langfristig keinen Strom von einer stabilen Spannungsversorgung zieht. Die gesamte Struktur ist sowohl zur Aufnahme von Störspitzen als auch von ESD-Impulsen in der Lage. Der Anschluss stellt auch eine Entladung seines Kondensators zwischen den ESD-Impulsen bereit, wie es für einen standardisierten Test erforderlich ist.

Die Erfindung ist als IC-Spannungsversorgungsklemme von Nutzen und reduziert den während einer umfassenden ESD-Teststellung häufig an IC-Spannungsversorgungen beobachteten Schaden. Heutige Einrichtungen werden infolge der Pin-Zahl und mehrerer Spannungsversorgungsleitungen hundert- oder gar tausendfach im Human Body Model (HBM) der ESD des Industriestandards beansprucht. Es gibt bereits Indizien für den Hinweis, dass PNP-Ketteneinrichtungen der hier behandelten Art für den Ersterfolg in einer ESD-Produktteststellung unbedingt notwendig sind, und dass sie das Bestehen der HBM-Tests mit nur einigen wenigen Komponentenproben ermöglichen. Dies vereinfacht das ESD-Eignungsverfahren außerordentlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird anhand der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen vollständiger verstanden werden. Die Zeichnungen sollen jedoch nicht zur Begrenzung der Erfindung auf die gezeigten speziellen Ausführungsbeispiele angesehen werden, sondern dienen nur zur Erklärung und dem Verständnis. Zum Beispiel soll die in den Zeichnungen gezeigte relative Schichtdicke nicht als Repräsentation der tatsächlichen Dicke ausgelegt werden.

1a and 1b sind eine schematische Darstellung typischer Diodenketten zwischen peripheren und Basisspannungsversorgungen.

2 ist eine repräsentative Draufsicht eines Layouts einer Diodenunterzelle.

3 ist eine Querschnittsansicht einer 4-stufigen Diodenkette in einem CMOS-p-Substrat.

4 ist eine vierstufige Diodenkette von 3, die als eine Kette von PNP-Transistoren angesehen wird.

5 veranschaulicht Stromverstärkungseffekte in dem durch eine Diodenstufe gebildeten Bipolartransistor.

6 ist ein Graph, der die Einschaltspannung einer Diodenkette für zwei Temperaturen für &bgr;=6 aufzeigt.

7 ist ein Graph, der für einen typischen Diodenketten-PNP-Transistor den Logarithmus der Stromverstärkung in Abhängigkeit vom Logarithmus der Kollektorstromdichte aufzeigt.

8 veranschaulicht den bevorzugten ESD-Strompfad durch die Schaltung der vorliegenden Erfindung während eines positiven elektrostatischen Entladungsereignisses in Bezug auf Vss.

9 veranschaulicht eine Schaltung zum elektrostatischen Entladungstest nach MIL-STD 883C, Verfahren 3015.7, Hinweis 8.

10(a) ist eine schematische Schaltungsdarstellung der Schutzschaltung gegen eine elektrostatische Entladung der vorliegenden Erfindung mit einer vorgespannten Diodenkette und einer einseitig gespannten Diodenkette.

10(b) ist eine schematische Schaltungsdarstellung einer verallgemeinerten Schutzschaltung gegen eine elektrostatische Entladung gemäß der vorliegenden Erfindung.

11 ist eine Querschnittansicht der 3 gleichartigen Diodenspannungsversorgungsklemme, die in einem Ausführungsbeispiel der vorliegenden Erfindung verwendet wird.

12 ist eine schematische Schaltungsdarstellung eines weiteren Ausführungsbeispiels der Erfindung, das einen ESD-Schutz für lediglich einen Eingangs-Pin bereitstellt.

13 veranschaulicht den Strompfad durch die Schaltung der vorliegenden Erfindung während eines negativen elektrostatischen Entladungsereignisses in Bezug auf eine periphere Vss.

14 ist ein Vorspannungsnetzwerk für eine aus 6 Dioden bestehende, gemischte Spannungsversorgungsklemmkette, die zur Maximierung der Temperatur, bei der ein Leckstrom von &Dgr;V/R=2.5/R bei Verwendung eines minimalen Gesamtwiderstands fließt, ausgelegt ist.

15 ist ein Vorspannungsnetzwerk für eine aus 8 Dioden bestehende, gemischte Spannungsversorgungsklammerungskette, die mit den gleichen Zielstellungen wie das Netzwerk in 14 ausgelegt ist.

16 veranschaulicht einen gemessenen Leckstrom für eine, in 14 bildhaft dargestellte, 6-stufige, ummantelte Diodenkette bei 3.0-5.5V. Die Werte wurden so gewählt, dass sie einen niedrigen Leckstrom bis zu 100 C gestatten.

17 ist ein in p-Kanal-FETs ausgeführtes Vorspannungsnetzwerk für eine aus 6 Dioden bestehende, gemischte Spannungsversorgungsklemmkette.

18 zeigt eine alternative p-Kanal-Gateanordnung für eine ummantelte Diodenkette, die auf eine Begrenzung eines verstärkten n-Wannen-Leckstroms auf Grund einer p-Gate-Abschaltung gerichtet ist.

19 zeigt die von der vorliegenden Erfindung verwendeten Hauptbestandteile, speziell einseitig gespannte Dioden, die einen PNP-Darlington-Verstärkungsblock bereitstellen.

20(a)-20(e) zeigen verschiedene Anschlüsse, die mit der in der vorliegenden Erfindung verwendeten, einseitig gespannten Diodenkette verwendet werden können.

21 zeigt eine zweistufige RC-Verzögerungsschaltung.

22 zeigt eine sechsstufige, einseitig gespannte Diodenkette mit einem ohmschen Vorspannungsnetzwerk und einer 20(c) gleichenden Anschlussschaltung.

23a-23d zeigen fehlerhafte, einseitig gespannte Diodenanschlussschaltungen.

24 zeigt ein PPN-Zelllayout, das zur Verbesserung von &bgr; eine Stromentnahme an der Oberseite gestattet.

25 veranschaulicht die Verwendung eines p-Wannen-Implantats innerhalb einer n-Wanne bei einem Versuch zur Verbesserung eines vertikalen &bgr;.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Es wird eine robuste Schutzschaltung gegen eine elektrostatische Entladung (ESD) zur Verwendung in CMOS, und insbesondere integrierten n-Wannen- und p-Substrat-CMOS-Schaltungen beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details dargelegt, wie zum Beispiel Schaltungskonfigurationen, Arten der Leitfähigkeit, Ströme, Spannungen etc., um ein vollständiges Verständnis der vorliegenden Erfindung bereitzustellen. Es wird jedoch für einen Fachmann offensichtlich sein, dass diese speziellen Details nicht zur Umsetzung der vorliegenden Erfindung notwendig sein können. In anderen Fällen wurden zur Vermeidung einer unnötigen Verschleierung der vorliegenden Erfindung bekannte Schaltungselemente und Strukturen nicht im einzelnen Detail beschrieben.

9 veranschaulicht den Impulstest des Human Body Model (HBM), der zur Erfüllung des MIL-STD 883C Verfahrens 3015.7, Hinweis 8, verwendet wird. Gemäß diesem Test wird eine Einrichtung 12 über ein die Widerstände R1, R2, den Schalter S1 und den Kondensator C1 aufweisendes Netzwerk mit einer geregelten Hochspannungsversorgung 11 gekoppelt. Der Entladungsimpuls oder „Überschlag" wird durch den eine Kapazität von 100 Pikofarad aufweisenden Kondensator C1 erzeugt, der über den Widerstand R1 auf mehrere Tausend Volt aufgeladen wurde. Der Widerstand R1 weist einen Wert zwischen 1 und 10 MOhm auf.

Bei der Testdurchführung wird der Kondensator C1 zuerst über R1 angemessen aufgeladen. Dann wird das Relais S1 umgeschaltet, so dass der Kondensator C1 über den Widerstand R2 mit der Einrichtung 12 gekoppelt wird. Das Potential auf dem Kondensator C1 wird dann über den Widerstand R2 (1,5KOhm) zum getesteten Pin entladen. Die MIL-STD erfordert, dass der Überschlag für alle möglichen Entladungskombinationen dreimal positiv und dreimal negativ geliefert wird. Diese Kombinationen sind wie folgt:

  • 1. Alle Signal-Pins sind in Bezug auf jede einzelne Span nungsversorgung mit Masse verbunden.
  • 2. Alle Versorgungs-Pins mit einer gesonderten Spannungsversorgung sind in Bezug zueinander mit Masse verbunden.
  • 3. Alle Signal-Pins sind in Bezug auf alle anderen Signal- Pins mit Masse verbunden.

Es wird jetzt auf 10(a) Bezug genommen, in der eine schematische Schaltungsdarstellung der ESD-Schutzschaltung der vorliegenden Erfindung gezeigt ist, die sowohl vorgespannte Diodenketten (BDS) als auch eine einseitig gespannte Diodenkette (CDS) verwendet. Im allgemeinsten Fall wird die Schaltung von 10(a) zur Bereitstellung eines ESD-Schutzes an einem Eingangs-/Ausgangs(I/O)-Puffer genutzt und nutzt getrennte Vcc- und Vss-Spannungsversorgungen. Die getrennten Spannungsversorgungen werden als Vcc1 und Vss1 dargestellt, die die Spannungsversorgungen für die Peripherie, im Gegensatz zur internen Schaltungstechnik, kennzeichnen. Es sollte verstanden werden, dass die Schaltung von 10(a) vorteilhafterweise im gleichen Siliziumsubstrat gebildet wird, das die zu schützende integrierte Schaltung bildet. Auf diese Weise wird die erfundene ESD-Schutzschaltung leicht als Teil eines üblichen Herstellungsprozesses einer integrierten Schaltung hergestellt.

Die zum Schutz eines typischen I/O-Pins verwendeten Hauptschaltungselemente werden jetzt in weiteren Einzelheiten beschrieben. Diese Schaltungselemente weisen eine Kombination von diskreten Einrichtungen und parasitären Strukturen auf.

Eines der ersten, bei der ESD-Schutzschaltung von 10(a) zu beachtenden Dinge ist, dass sie getrennte Spannungsversorgungen einsetzt. Zum Beispiel sind die peripheren Spannungsversorgungen Vcc1 and Vss1 mit den Knoten 44 beziehungsweise 45 gekoppelt, wohingegen die internen Spannungsversorgungen Vcc and Vss mit den entsprechenden Knoten 33 und 34 gekoppelt sind. Jede der peripheren Spannungsversorgungen ist über eine Diodenklemme mit ihrer entsprechenden internen Spannungsversorgung gekoppelt. Zum Beispiel verbindet die vorgespannte Diodenkette (BDS) 26 Knoten 44 mit Knoten 33, wohingegen Diodenkette (DS) 27 Knoten 45 mit Knoten 34 verbindet.

Man beachte, dass die Pufferschaltung, die gewöhnlich einen Teil der Eingangs-/Ausgangsschaltung der IC bildet, in 10(a) durch die Kombination von PMOS-Transistor 42 und NMOS-Transistor 41 gezeigt ist. Die Transistoren 41 und 42 sind zwischen den Knoten 45 und 44 in Reihe gekoppelt.

Die Fachleute werden verstehen, dass bei der vorliegenden Erfindung die in 10(a) gezeigte Eingangs-/Ausgangspufferschaltung mit den peripheren Spannungsversorgungen gekoppelt ist. Dies bedeutet, dass jede von den I/O-Einrichtungen erzeugte Störung von den internen Versorgungsleitungen der IC wirksam getrennt ist. Jede der Diodenketten 26 und 27 arbeitet zur Aufrechterhaltung einer Trennung zwischen den gestörten peripheren Versorgungsleitungen und den internen Spannungsversorgungen als eine Diodenklemme. Der Diodenklemmmechanismus stellt auch den geringstmöglichen Impedanzpfad zwischen der Peripherie eines Chips und den Basisspannungseinrichtungen bereit. Die Diodenketten 26 und 27 können in Abhängigkeit von dem zwischen den beiden Versorgungen gewünschten Störentkopplungspegel eine oder mehrere Dioden in Reihe aufweisen. Wenn zum Beispiel eine Bereitstellung von mindestens 2,0 Volt Störentkopplung zwischen Vccp und Vcc gewünscht wird, sollte die Diodenkette 26 mindestens vier in Reihe gekoppelte Dioden aufweisen.

11 ist eine Querschnittansicht einer Diodenklemmstruktur, die aus vier in Reihe gekoppelten Dioden zusammengesetzt ist. Die Diode ist als aus einem Satz von in Substrat 50 angeordneten, getrennten Strukturen bestehend gezeigt. Jede Struktur umfasst in einer n-Wanne mit schwebendem Potential 89 angeordnete p+ als auch n+-Diffusionen (93 beziehungsweise 94). Jeder der vier getrennten n-Wannenbereiche 89a-89d wird in einem p-leitendem Substrat 50 gebildet. Zum Beispiel weist die erste Diode in den Reihen die Diffusionsbereiche 93a und 94a auf, wobei der p+-Diffusionsbereich 93a mit der peripheren Spannungsversorgung Vccp gekoppelt ist.

Die Reihenschaltung getrennter, die Diodenklemme aufweisender Dioden kann unter Verwendung jeder verfügbaren Metallschicht zusammengekoppelt werden. Die Metallverbindungen bestehen immer vom n+-Bereich der vorhergehenden Diodenstufe zum p+-Bereich der nächsten Stufe. Das heißt, der n+-Bereich 94a ist mit dem p+-Bereich 93b gekoppelt, der n+-Bereich 94b ist mit dem p+-Bereich 93c gekoppelt und so weiter. Am Kathodenanschluss der Diodenklemme ist der n+-Bereich 94d mit der internen Spannungsversorgung Vcc gekoppelt. Man beachte, dass die Spannungsversorgungsdiodenkette 27 unter Verwendung des gleichen, in den 3 und 11 gezeigten Konzepts der n-Wannen mit schwebendem Potential ausgeführt werden kann. Für die Diode 27 ist jedoch die p+-Seite mit der peripheren Vssp-Versorgung verbunden, und die n+-Seite der Diode ist mit der internen Vss verbunden. Man beachte, dass die Diodenketten 26 und 27 zur Bereitstellung eines Strompfads während eines Ereignisses einer elektrostatischen Entladung ausgelegt sind.

Einige der Hauptelemente in der ESD-Schutzschaltung von 10(a) sind die Verwendung einer Diodenvorspannung, einer Abstufung und einseitig gespannter Dioden.

Der Betrieb der einseitig gespannten Diodenkette 30 bewirkt ein Ableiten jedes zerstörerischen Stroms von der internen Chipkapazität, wodurch der Kern der IC geschützt wird.

Es wird weiter Bezug auf 10(a) genommen. Über das lokale Eingangs-Gate-Klemmnetzwerk, das die Widerstände Rs (als Widerstand 37 gekennzeichnet) und die Dioden 23 und 24 aufweist, wird die Verbindung zwischen dem Pad und dem Eingangsgate hergestellt. Ein typischer Wert für Widerstand 37 liegt in der Größenordnung von 100 Ohm. In den meisten Fällen sind die Dioden 23 und 24 zur Aufrechterhaltung einer geringen Spannung am besten benachbart zu der Eingangs-Gate-Schaltung angeordnet. Die lokale Eingangs-Gate-Klemme fungiert als ein Netzwerk zur Senkung der Spannung, das die Gate-Spannung der Eingangsseite des I/O-Puffers auf einen zulässigen Pegel festklemmt. Dieser Pegel kann zum Beispiel die dielektrische Durchschlagsspannung des Gates eines Eingangs- oder Ausgangspuffers darstellen. Bei einem Ausführungsbeispiel weist der Widerstand 37 einen üblichen Polysiliziumwiderstand auf. Man beachte weiter, dass die Dioden 23 und 24 üblicherweise von kleiner Größe sind (z.B. 30 Mikrometer breit) und aus den gleichen, zum Aufbau der Diodenketten 26 und 27 verwendeten Diodenzellen aufgebaut werden können.

Eines der Probleme der Gestaltungen gemäß dem Stand der Technik, die Diffusionen durch eine Salizidierung umfassen, ist das Problem der Beschädigung an den dem I/O-Puffer zugeordneten Transistoreinrichtungen. Da eine Salizidierung im Wesentlichen den normalen, der Diffusion der Drain-Elektrode zugeordneten Widerstand entfernt, ist bei diesen Technologien eine Stromaufteilung nicht länger vorhanden und eine Beschädigung kann sowohl in den Bereichen der Source- als auch in denen der Drain-Elektrode auftreten.

Es wird erneut Bezug auf 10(a) genommen. Die bisher nicht behandelten, verbleibenden Schaltungselemente umfassen die Dioden 21, 22 und 25. Die Diode 22 ist zwischen dem Pad und Knoten 44 gekoppelt und bewirkt ein Ableiten von Strom an die Spannungsversorgung Vccp, wenn das Pad oder das Pin einen positiven Überschlag erhält. Die Diode 22 ist zur Minimierung des Widerstands zwischen der Anode der Diode 22 und der Drain-Elektrode von Transistor 42 vorzugsweise benachbart zu Transistor 42 angeordnet. In gleicher Weise ist die Diode 21 zwischen dem Pad und Knoten 34 gekoppelt gezeigt. Die Diode 21 ist im Layout des Ausgangspuffers inhärent und sichert immer dann vor einem ESD-Ereignis ab, wenn das Pad in Bezug auf Vss einen negativen Überschlag erhält. Die Diode 25 ist ebenfalls im Aufbau des Ausgangspuffers inhärent und ist zwischen Vss und Vssp geschaltet. Beide Dioden 21 und 25 weisen große, zwischen den n-kanaligen Bereichen der Drain-/Source-Elektroden des Transistors und dem p-Substrat ausgebildete, vertikale Dioden auf.

12 veranschaulicht ein alternatives Ausführungsbeispiel der ESD-Schutzschaltung der vorliegenden Erfindung für einen typischen ausschließlichen Eingangs-Pin. Ohne das Vorhandensein der Ausgangstransistoren 41 und 42 wird die Schaltung von 12 wesentlich vereinfacht. Man beachte, dass in diesem Ausführungsbeispiel von 12 mit der Ausnahme, dass die Transistoren 41, 42 und der zugeordnete Widerstand 38 und die Diode 25 nicht enthalten sind, die gleiche Grundstruktur von 11 aufrechterhalten wird. Da die Schaltung von 12 zur Behandlung von ausschließlich Eingangssignalen konzipiert ist, gibt es auch keinen Bedarf an getrennten Spannungsversorgungen und den Klemmdioden 26 und 27. Die Eingangs-Pins sind üblicherweise mit den internen Spannungsversorgungen verbunden. Dies macht die speziellen ESD-Spannungsversorgungsdiodenklemmen nicht erforderlich. In allen anderen Beziehungen ist die Schaltung von 12 gleich der vorstehend für 11 beschriebenen. Fachleute werden verstehen, dass ein Entfernen der MOS-Ausgangstreiber die schwachen, dünnen Gates entfernt und auf diese Weise die Zellkapazität verringert wird.

8 und 13 sind als Beispiele zur weiteren Erklärung dargestellt, wie die vorliegende Erfindung während eines ESD-Ereignisses funktioniert. 8 veranschaulicht den Strompfad durch die Schaltung von 10(a) während eines positiven Überschlags in Bezug auf Vss. Demgegenüber veranschaulicht 13 den Strompfad während eines negativen ESD-Überschlags in Bezug auf eine periphere Vssp.

Bei Anwendung dieser Theorie auf die I/O-ESD-Schutzschaltung von 10(a) kann man leicht erkennen, wo der Strom während eines ESD-Ereignisses fließt. Zum Beispiel hebt Pfeil 47 in 8 den während eines ESD-Ereignisses genommen Strompfad hervor, wenn das Pin einen positiven Überschlag in Bezug auf Vss erhält. In diesem Fall sind die Diode 22 und die vorgespannte Diodenkette 26 eingeschaltet. Dabei wird der Strom zum Kern abgeleitet und der Chip-Kondensator auf Vss aufgeladen. Dieser große Kondensator (etwa 10,000 Pikofarad für einen Mikroprozessor) wandelt beim Aufladen den größten Teil der ESD-Energie um. Mit zunehmender ESD-Überschlagsspannung erreicht das resultierende Potential über der Chip-Kapazität schließlich 12-13 Volt. Bei diesem Punkt bewirkt die einseitig gespannte Diodenkette 30 die Bereitstellung eines niederohmigen Pfades zu Vss.

13 hebt den gegenteiligen Fall hervor, bei dem das I/O-Pin einen negativen Überschlag in Bezug auf die periphere Versorgungsspannung Vssp erhält. Hier fließt der Strom von der peripheren Vss1 über die Diodenklemme 27 zu Vss. Dann setzt der Entladungsstrompfad über die n-Kanal-Drainelektroden-Diode 21 fort und kommt am Ende am Pin heraus.

Bei der Ausführung eines ESD-Schutzes sollte verstanden werden, dass die Verbindungsfähigkeit eine wichtige Rolle für den Erfolg der Schaltung spielt. Im Fall der ESD-Schutzschaltung von 10(a) können die Spannungsversorgungsklemmdiodenketten 26 und 27 und die einseitig gespannte Diodenkette 30 entfernt vom eigentlichen I/O-Puffer angeordnet werden, für dessen Schutz sie konzipiert sind. Die Strompfadwiderstände der Schaltung sollten jedoch minimal gehalten werden, so dass andere parasitäre Pfade nicht der bevorzugte Entladungspfad werden. Demgegenüber werden zur Minimierung von Spannungsabfällen die Dioden 23 und 24 vorzugsweise so dicht wie möglich am Eingangsknoten der Einrichtung 35 angeordnet.

Darüber hinaus erhält die Metallbreite eine maßgebliche Bedeutung, da unmittelbare ESD-Überschlagsströme leicht mehrere Ampere überschreiten und für mehrere Nanosekunden andauern können. Beispielsweise kann sich vom Bond-Pad zur I/O-Zelle an Knoten 35 erstreckendes Metall („Leitungsmetall" genannt) während eines ESD-Ereignisses durchschmelzen, wenn die Metallbreite nicht breit genug ist. Aus diesem Grund sollte das Leitungsmetall eine Breite aufweisen, die für eine angemessene Behandlung eines großen Entladungsereignisses ausreichend ist.

10(b) veranschaulicht eine verallgemeinerte Ausführung der Erfindung, in der optionale oder nicht erforderliche Elemente mit gepunkteten Linien gezeigt sind. Die Pads können p-Kanal-Einrichtungen 22 zu den peripheren Spannungsversorgungen Vcc1 und Vcc2 aufweisen oder nicht. Wenn dies jedoch der Fall ist, haben sie die in 10(b) gezeigte Richtung. Ebenso liefern die peripheren Spannungsversorgungen Vss1 oder die Vss2-Spannungsversorgung zu den immer vorhandenen, internen Vss-Spannungsversorgungseinrichtungen die ursprüngliche Wanne zu den Substratdioden 27. Die (nicht vorgespannten) Diodenketten 28 von Vss1 oder Vss2 zu Vss sind jedoch optional. Die in 10(b) gezeigten neuen Aspekte der vorliegenden Erfindung sind die Klemme 32 von Vcc zu Vss, die eine einseitig gespannte Diode oder eine vorgespannte Diodenkette sein kann, und die vorgespannten Diodenketten 26 von Vcc1 und Vcc2 zu Vcc. Es sei angemerkt, dass die Einrichtungen 21 ohne einen Pfeil bezüglich ihrer Fähigkeit zur Weiterleitung von ESD-Strom bidirektional sind.

Das Verhalten der aus n-Wannen mit schwebendem Potential im CMOS-p-Substrat hergestellten Diodenketten zum Schutz vor elektrostatischer Entladung (ESD) wird sowohl im Leckstromregime als auch im ESD-Stromregime beschrieben. Die bipolare PNP-Aktivität ist sowohl für eine unerwünschte Niederspannungsleitung als auch für ein äußerst wünschenswertes Festklemmen von Überspannungen der Spannungsversorgung verantwortlich.

Wie vorher angemerkt, ist die Erfindung eine Schaltung zur Verbesserung des Schutzes vor elektrostatischer Entladung (ESD) in integrierten Schaltungen (IC). Die Schaltung nutzt Einrichtungen, die im Wesentlichen zur Bereitstellung eines ESD-Schutzes zwischen Spannungsversorgungsschienen auf einer integrierten CMOS-Schaltung (im Wesentlichen n-Wanne, CMOS-p-Substrat) gedacht sind. Die Erfindung setzt bestimmte Verbesserungen der Gestaltung zur Ausnutzung von &bgr; und zur Begrenzung ihrer unerwünschten Effekte durch ein Vorspannen und Abstufen von Dioden und einseitig gespannten Dioden und zur Verbesserung von &bgr; mit einer PPN-Zelle ein.

Verbesserung von &bgr; und Begrenzung ihrer unerwünschten Effekte

Wie vorstehend angemerkt, gibt es die folgenden Effekte der PNP-Stromverstärkung auf die Leistungsfähigkeit von Diodenketten:

  • a) Das &bgr; für niedrige Ströme ist unerwünscht, da es die Einschaltspannung der Kette begrenzt.
  • b) Das &bgr; für große Ströme ist sehr vorteilhaft, da es die Diodenkette zu einer sehr wirksamen Spannungsversorgungsklemme zur Substrat-Vss verwandelt. Dies übertrifft ihre Rolle als ein reiner Ladungskanal zu einer anderen Stromschiene.

Obwohl &bgr; bedauerlicherweise bei niedrigen Strömen größer ist, gibt es dennoch Möglichkeiten zur Verwendung von &bgr; zum ESD-Festklemmen, indem ihre Wirkung auf die Diodenkettenleistungsfähigkeit im Leckstromregime minimiert wird. Das Folgende ist ein Überblick dieser Technik, deren Ziel eine Eliminierung der unerwünschten Effekte von &bgr; ohne Beeinträchtigung der ESD-Leistungsfähigkeit ist.

i. Diodenabstufung

Gleichung 5 beschreibt die Gesamtspannung Vt der Diodenkette für einen Satz identischer Dioden. Der Bereich (d.h. die p+-Fingerlänge) der nachfolgenden Dioden/PNP-Stufen kann sich jedoch ändern. Man nehme an, der Bereich jeder nachfolgenden PNP-Stufe einer Diodenkette nimmt um genau einen Faktor (&bgr; + 1) ab. Dann ist die Stromdichte bei jeder Diode genau gleich und die vollständige Spannung von mV1 wird über der Kette erreicht. Gleichung 5 kann als ein Spezialfall der Gleichung angesehen werden, wobei Li die Fingerlänge (Diodenbereich) der i-ten Stufe in Bezug auf die erste Stufe ist, d.h. L1 = 1. Wenn die Dioden/PNP-Kette gemäß dem erwarteten Wert von &bgr; teilweise abgestuft wird, wird der zweite Ausdruck daher verschwinden oder zumindest reduziert werden. Eine geeignet abgestufte Diodenkette beseitigt nicht nur das mit &bgr; verbundene Problem der Trennspannung, sondern verwendet einen kleineren Bereich.

Es sei jedoch angemerkt, dass die Diodenleitfähigkeit begrenzt ist. Somit erfordert das ESD-Stromregime Dioden einer bestimmten Größe. Selbst wenn die Kette mit Augenmerk auf das hochstromige &bgr; (das niedrig ist) abgestuft wird, werden in jeder Diode gleichartige Spannungsabfälle an den Widerständen existieren, die akzeptabel sein können oder nicht.

ii. Vorspannungsnetzwerke

Der Grund für die abnehmende Differenzspannung über der Diodenkette ist auf Grund des Stromflusses zur Masse natürlich eine geringere Stromdichte in den letzten Stufen. Damit der gewünschte Gesamtspannungsabfall über die verfügbaren Stufen mehr oder weniger gleich aufgeteilt wird, ist daher eine Verstärkung der Stromdichte in den letzten Stufen ein angemessenes Ziel. Eine Abstufung leistet dies. Das Hauptproblem mit einer Abstufung besteht aber darin, dass eine Verwendung dieses Verfahrens zur Minimierung des Leckstroms in einer Diodenkette nicht mit einer Maximierung der ESD-Leistungsfähigkeit vereinbar ist, wie vorstehend behandelt. Durch das Hinzufügen eines Vorspannungsnetzwerks zur Diodenkette für eine Verteilung eines kleinen, aber bedeutsamen Durchlassstroms an die Dioden gibt es jedoch noch ein weiteres Verfahren zur Anhebung der sinkenden Kurven von 6, ohne die ESD-Leistungsfähigkeit überhaupt zu beeinflussen. Die resultierende Diodenkette gilt manchmal als ummantelt und die Kette wird der Einfachheit halber ummantelte Dioden genannt. Ein in 14 bildhaft dargestelltes Netzwerk dieser Art gestattet den Dioden, in Segmenten von ein oder mehr Dioden vorgespannt zu sein, so dass die erreichbare Spannung über der Kette ein Vielfaches der Spannung über dem Segment ist. Die Leckstromanforderung ist dann über einen weiten Temperaturbereich relativ konstant.

14 zeigt eine vorgespannte Diodenkette mit den Höchstwerten der angelegten, gemischten 3,3-5V-Spannungsversorgungen. Die übliche Kette von PNP-Transistoren wird als Dioden mit einer verteilten Masse als gemeinsamer Kollektor gezeigt. In diesem Fall sind die Wahlmöglichkeiten der Entwicklung für ein Vorspannungsnetzwerk durch einen Wunsch zur Minimierung des verwendeten Bereichs bedingt. Das bedeutet sowohl eine Minimierung des damit verbunden Gesamtwiderstands als auch der Gesamtanzahl der Widerstände. Die effizienteste Wahl eines Widerstands ist die langkanalige PMOS-Einrichtung. Um die gewünschten 2.5V über der Kette in 14 bei einer gegebenen Temperatur (angenommen 100°C) zu erreichen, ist die Bestimmung, welcher Strom Io von zwei bei &Dgr;V/3=2,5/3=0,833V vorgespannten PNP-Diode/Transistoren bei dieser hohen Zieltemperatur erforderlich ist, notwendig. Dann wird R so gewählt, dass Io durch jedes Diodenpaar fließt, d.h. der Gesamtleckstrom beträgt &Dgr;V/3R=2,5/3R=Io und 2,5/R=3Io. Dies funktioniert wie folgt: 2Io fließt durch den ersten Widerstand, dann wird Io zum zweiten Diodenpaar abgeleitet (im ungünstigsten Fall wird eine unendliche PNP-Verstärkung angenommen, so dass nach jedem Segment kein Diodenstrom verbleibt) und über dem zweiten Widerstand entsteht der gleiche Spannungsabfall IoR. Schließlich fließt der vorab berechnete Io durch die beiden letzten Dioden. Folglich ist der Gesamtstrom durch die Diodenkette 3Io=&Dgr;V/R oder geringer (hier &Dgr;V=5,5V-3,0V=2,5 V), solange Io mindestens &Dgr;V/3 in einem Segment erzeugt. Dies wird nachstehend verallgemeinert.

Diese vereinfachte Darstellung ist ein Entwicklungsverfahren des ungünstigsten Falls. Dabei nimmt man an, dass &bgr; groß ist und dass die zum nächsten Diodensegment weitergeleitete Strommenge vernachlässigbar ist, was nicht immer der Fall ist. Eine vollständigere Modellierung kann eine genaue Antwort geben. Ein endliches &bgr; wird jedoch nur die Leckstromleistungsfähigkeit der Diodenkette verbessern.

Man beachte, wie die Diodenketten im ESD-Modus durch das Einbringen von Vorspannungswiderständen nicht betroffen werden, die so groß sind, dass sie immer einen sehr geringen Strom durchleiten. Es ist wichtig sicherzustellen, dass die Widerstandseinrichtungen keine leicht aktivierbaren parasitären Durchschlagsmodi aufweisen. Die Fähigkeit der Diodenketten zum Festklemmen bei niedrigen Spannungen ermöglicht dies jedoch.

Um sich nun einer Verallgemeinerung des Verfahrens durch eine Überprüfung einer Kette aus 8 Dioden, die eine noch größere Trennung (weniger Strom) zwischen den Spannungsversorgungen bei hohen Temperaturen gestatten, anzunähern, ist es vorteilhaft, wie in 15 gezeigt, über 4 Segmente mit je 2 Dioden zu verfügen.

Erneut ist der (vereinfachte) Gesamtstrom &Dgr;V/R. Dies ergibt jetzt aber 4Io, wobei Io in einem Segment &Dgr;V/4 oder in diesem Fall 2,5/4 Volt erzeugt. Die Modellentwicklung ist eindeutig; für eine gleiche Aufteilung der Spannung in n gleiche Segmente einer Diodenkette ist beginnend vom positiven Ende der Kette die Widerstandsfolge

Der Gesamtstrom In wird &Dgr;V/R nicht überschreiten, solange das Treiben von Io (=In/n) durch ein Segment mindestens &Dgr;V/n Volt erzeugt. Die von rechts beginnende Widerstandsfolge folgt dem, was Mathematiker die harmonische Reihe nennen:

Die Strategie der Widerstandsummantelung kann mit einer aus einer Stadt heraus verlaufenden Schnellstraße verglichen werden, die zuerst 3 Spuren, dann zwei, dann eine Spur in einer bestimmten Richtung aufweist. So wie Stromeinheiten zum Vorspannen des Diodensegments auf die gleiche Spannung wie der nächste Widerstand austreten, wird die zugehörige „Spur" im nächsten Widerstand nicht zum Einrichten einer gleichen Spannung benötigt. Es wird angenommen, dass diese Strategie den geringsten Gesamtwiderstand ermöglicht (der sich in den verwendeten p-Kanalbereich überträgt), der zum Erreichen der Leckstrom- und Spannungsziele bei einer Zieltemperatur erforderlich ist, wie vorstehend behandelt. Man kann leicht zeigen, dass getrennte Widerstände für jedes Segment, solange sie wirksam sind, sehr viel mehr Ohm (mindestens ein Faktor von (n-1), n ist die Anzahl der Segmente) zum Erreichen eines gleichen Resultats verwenden. Dies entspricht dem Bau getrennter Schnellstraßen zu verschiedenen Zielen, die in der gleichen Richtung liegen.

Wenn eine Diodenabstufung enthalten ist, muss eine Anpassung der Werte der harmonischen Reihe für die Widerstände vorgenommen werden, da die Spannungen der Diodensegmente letztendlich von der Stromdichte abhängen. Wenn man noch einmal jeden Vorspannungswiderstand als eine von vielen Stromleitungs-„Spuren" ansieht, muss die Leitfähigkeit jeder „Spur" reduziert werden, um mit der Skalierung des Segments übereinzustimmen, für das ihr Strom bestimmt ist, wenn der Erhalt der gleichen Aufteilung der Spannungen und ein minimierter Gesamtleckstrom gewünscht ist.

Eine Verwendung der harmonischen Reihe der Widerstände basiert auf der Annahme, dass ein hoher Temperaturleckstrom ein Problem darstellt, und dass die Temperatur, bei der das Ziel eines bestimmten Leckstroms erreicht wird, bei einem gegebenen Ziel der Spannung maximiert werden muss. Wenn es viel zusätzlichen Spielraum gibt und eine gewisse Stabilisierung erforderlich ist, könnte eine andere Reihenkette verwendet werden. Wenn zum Beispiel bei der hohen Zieltemperatur eine n-mal Segmentspannung Vo wesentlich gröber als &Dgr;V ist, können alle Vorspannungswiderstände auf R eingestellt werden und nur das letzte Segment wird eingeschaltet sein. Andere Segmente werden ausgeschaltet sein und

Dies maximiert nicht die Temperatur, bei der In erreicht wird, kann aber zur Minimierung des Stroms bei der Zieltemperatur verwendet werden. Die gleiche Art der Analyse trifft für den Fall der niedrigen Temperatur zu, wenn die ummantelten Dioden nach der Begrenzung der harmonischen Reihe für eine hohe Temperatur entwickelt wurden. Erneut werden alle außer dem letzten Segment praktisch ausgeschaltet sein. Das bedeutet, dass die Kette aus 6 Dioden in 14 dann weniger als Zweidrittel von &Dgr;V über die Widerstände erhält (ohne die Dioden viel vorzuspannen), insgesamt 1,5R, so dass der Gesamtleckstrom geringer als Vierneuntel &Dgr;V/R ist. Der genaue Wert hängt von Vo bei der niedrigeren Temperatur ab. Dieser ist aber nicht drastisch niedriger als der Leckstrom der hohen Temperatur, was zeigt, dass das Vorspannungsnetzwerk die Schaltung unempfindlich gegenüber Temperaturänderungen macht.

Experimentell wirkt ein Hinzufügen von Widerständen zu einer abstufbaren Diodenkette genau wie erwartet, wie in 16 gezeigt ist.

Die ummantelten Diodenkettenwiderstände werden mit p-Kanal-FETs ausgeführt, wie vorstehend erklärt. 17 zeigt eine Kette aus 6 Dioden, bei der Spannungen der Gate-Oxidschicht größer als 3,6V nicht zulässig sind. Folglich werden die p-Kanal-Widerstands-Gates auf 3V bezogen. Dies gestattet auf jeden Fall eine Verwendung von p-Kanal-Einrichtungen einer vorteilhafteren (kleineren) Größe, da die Leitfähigkeit niedriger ist, als wenn die Gates bei 0V liegen würden. Die Widerstandsverbindungen zu 3V und 0V verhindern das Auftreten ungehinderter Spannungen der Spannungsversorgung über einer dünnen Gate-Oxidschicht. Die Widerstandsverbindung zu Vss (Masse) wird mit einer n-Kanal-Einrichtung ausgeführt; andernfalls würde es eine Spannung der Spannungsversorgung über einer Gate-Oxidschicht geben.

Das Vorspannungswiderstandsnetzwerk bietet einen weiteren Vorteil für den Betrieb der Darlington-PNP-Transistorkette. Es ist die Bereitstellung von Leckstrom an die entfernt von der Spannungsversorgung mit der höchsten Spannung befindlichen n-Wannen mit schwebendem Potential (Transistorbasen). Dies ist besonders bei einer hohen Temperatur wichtig. Obwohl ein n-Wannen-Leckstrom selbst bei einer hohen Betriebstemperatur üblicherweise nicht größer als ein paar 10-tel Nanoamper ist, ist es wichtig, die Bereitstellung dieses Stroms an die entfernten n-Wannen über mehrere verstärkende PNP-Stufen zu vermeiden. Der Gesamtleckstrom wird der mit mehreren Faktoren von (&bgr;+1) multiplizierte Basisleckstrom. Bei der Konfiguration von 17 wird der Leckstrom der n-Wannen mit schwebendem Potential über höchstens eine PNP-Stufe gespeist. Somit wird der Gesamtleckstrom auf Grund dieses Effekts niedrig gehalten. Sogar bei Zimmertemperatur und gleichen Vcc-Spannungen kann dieser Sachverhalt schwerwiegend werden, wenn die Dioden Licht ausgesetzt werden (insbesondere einem Mikroskoplicht während einer Fehleranalyse), da dann der n-Wannen-„Leckstrom" ein recht beträchtlicher Photoelektronenstrom ist. Es ergibt sich ein Darlington-Photoelektroneneffekt und der Vcc-Vss-Strom wird sehr groß, da der Photoelektronenstrom über einen Verstärker bereitgestellt werden muss. Ein geeignetes Vorspannungsnetzwerk kann den Gesamtstrom reduzieren und die Aufmerksamkeit des Fehleranalytikers davon ablenken.

Eine interessante Situation entsteht, wenn beide Spannungsversorgungen von 17 auf 3,3V gleich eingestellt werden, was eine Option ist. Dann schalten sich die p-Kanal-Vorspannungswiderstands-Einrichtungen ab und nur ein Leckstrom unterhalb der Schwelle (wahrscheinlich unzureichend) muss die n-Wannen speisen. Die n-Wannen spannen sich dann unterhalb von 3,3V selbst vor, um einen Leckstrom in die 5-te Diode einzuspeisen, die eine Sperrung in Bezug auf 3,3V erlangt. Aber erfreulicherweise ist infolge des PNP-&bgr; von ungefähr 3 manchmal der Leckstrom unter derartigen Bedingungen immer noch niedriger als 100 nA, selbst bei acht 152 &mgr;m-Dioden bei 100° C. Prozesse mit einem höheren &bgr; (z.B. 7) und einer dünneren Oxidschicht können das p-Kanal-Abschaltproblem vermeiden, da das Auftreten der vollen 5,5V über der dünnen Oxidschicht zulässig ist. Das bedeutet, dass sich die p-Gates bei 0V befinden können. In einem vorstellbaren zukünftigen Prozess mit PNP-Einrichtungen mit großem &bgr; und einer auf niedrige Werte beschränkten Spannung der Gate-Oxidschicht wird die Konfiguration von 17 zur Bereitstellung irgendeiner Begrenzung der durch den Leckstrom verursachten Spannungsabfälle in der Kette angepasst werden müssen. 18a zeigt ein Verfahren, das einen übermäßig verstärkten Leckstrom (einschließlich eines Photoelektronenstroms) bei Vhoch = Vniedrig [Vhigh = Vlow] durch eine Neugestaltung des n-FET zur Bildung eines langkanaligen „Leckstrompaars" [„leaker pair"] verhindert. Dabei wird für die p-Widerstands-Gates eine Spannung unterhalb von Vniedrig aufbaut, so dass sie sich nie abschalten, jedoch dennoch keinen dielektrischen Durchschlag erleiden. Das Leckstrompaar kann für den Bedarf eines minimalen Leckstroms von Vniedrig gestaltet werden.

Es sei angemerkt, dass die über der vorgespannten Diodenkette angelegte Spannung nicht immer von zwei Vccx-Versorgungen auf einem gemischten Spannungsversorgungschip kommen kann. Sie kann zum Beispiel auch zwischen einer Vcc und einer Vss liegen, wobei eine Haupt-Vcc die wahrscheinlichste Wahl ist. Mit fortschreitender Technologie und bei immer niedrigeren Spannungen arbeitenden ICs mit einer entsprechend niedrigeren Einbrennspannung ist diese Art einer Spannungsversorgungsklemme eine andersartige Möglichkeit. Zum Beispiel kann eine Kette von 8 Dioden zum Festklemmen einer Versorgung von 2,5-3V mit einem niedrigen Leckstrom angeordnet werden, und auch ein Einbrennen bei 3-3,6V bis zu hohen Temperaturen (125-150°C) überstehen, zumindest mit den in hochentwickelten Technologien beobachteten, eher niedrigen PNP-Beta-Werten.

Mit einer derartig langen Diodenkette, die ihre größte Differenzspannung beim Einbrennen aushält (bei dem die Temperaturen das pnp-beta ansteigt), kann immer noch ein Verfahren zum Pumpen eines zusätzlichen Stroms in die Zwischenstufen gewünscht sein. Aber der Stromnachschub bei hohen Temperaturen und der Einbrennspannung kann die Produktleistungsfähigkeit bei einer niedrigeren Temperatur und einer niedrigeren Spannung stark beeinträchtigen, sofern nicht eine Verbesserung an den bisher behandelten Vorspannungs-Verfahren vorgenommen wird.

18b zeigt das Konzept eines gepufferten Spannungsteilers, der zum Aufbau einer gleichmäßigen Aufteilung der Spannung entlang der Kette verwendet wird. Dieses Verfahren kann auf jede vorgespannte Diodenkette angewendet werden und die Pufferung kann auf jede Anzahl von Zwischenstufen in der Kette angewendet werden. Vcc-Vss-Klemmen sind ein Hauptkandidat, da es immer eine beträchtliche Differenzspannung über der Kette gibt. Man möchte einen kleinen Standby [Bereitschaft]-Leckstrom durch den Teiler, und für den Verstärker eine Lieferung eines geringen Stroms von Vcc, sofern er nicht benötigt wird, z.B. bei hohen Temperaturen. Dies würde dann auf Kosten einer kleinen, zusätzlichen Schaltungstechnik den Leckstrom verringern, wie in 16 bei allen Temperaturen gezeigt ist. 18c zeigt, wie ein derartiges Verfahren in CMOS-Schaltungstechnik ausgeführt werden kann.

Das Leckstrompaar T1 und T2 ist immer eingeschaltet, aber als Einrichtungen mit einem sehr langen Kanal ziehen sie keinen bedeutsamen Icc. Wenn der, der vierten Diode folgende Knoten auf eine Schwelle unterhalb von Vout absinkt, wie bei hohen Temperaturen, schaltet sich der Sourcefolger T3 (eine für viele Mikroampere Strom zulässige, robustere Einrichtung) ein, bis der untere Teil der Kette angemessen aufgefüllt ist. T3 ist aber vollständig ausgeschaltet oder bezieht sehr geringe Ströme bei niedrigeren Temperaturen, bei denen Vcc leicht bei geringen Strömen aufrechterhalten wird. Der Body-Effekt in T3 beeinflusst seinen Auslösepunkt, das Leckstrompaar kann aber oft unter Beachtung dessen ausgelegt werden.

Die Neuheit der vorstehenden Konzepte zum Vorspannen einer PNP-Transistorkette ist bedeutend. Allein durch die Verwendung der Vorspannungsverfahren werden sowohl ein ESD-Schutz als auch die temperaturabhängige Spannungs-Strom-Ziele vollständig erfüllt und ermöglicht, wie behandelt wurde. Obwohl der Darlington-Transistor nicht neu ist, befindet sich der diese Einrichtungen betreffende Stand der Technik nicht beim ESD-Schutz, sondern bei dem zur Verstärkung von Signalen in bipolaren ICs verwendeten, zweistufigen Darlington {z.B. P. Hornwitz und W. Hill, The Art of Electronics, 2-te Ausgabe (Cambridge University Press, 1989), S. 94-95. und P. Gray und R. Meyer, Analysis and Design of Analog Integrated Circuits, 3-te Ausgabe (Wiley, 1993), S. 223}. In diesem Fall werden Vorspannungswiderstände (zwischen dem Emitter des ersten Transistors und der Basis des Zweiten) hauptsächlich zur Beschleunigung der Einrichtung angeordnet, und im Übrigen zur Vermeidung eines verstärkten Leckstroms. Der Ausdruck „Vorspannungsnetzwerk" wurde von dieser Literatur übernommen und wurde als eine knappe und präzise Beschreibung einiger der hier behandelten, neuen Schaltungen gewählt. Es gibt weder einen bekannten Präzedenzfall der hier behandelten mehrstufigen Darlington-Konfiguration (der für eine Signalumschaltung langsam und ungünstig sein würde) noch für die ESD-Schutz-Anwendung für den mehrstufigen Darlington.

iii. Einseitig gespannte Dioden

Eine Diodenabstufung erkennt, dass von jeder nachfolgenden Stufe der Dioden/PNP-Kette immer weniger Strom angefordert wird. Diese Tatsache ist auf andere Arten und Weisen nützlich. Gemäß der in 4 gezeigten PNP-Kette ist der Strom am Ausgang infolge der Stromverstärkung bei jeder Stufe um einen Faktor von (&bgr; + 1)4 geringer als der Eingangsstrom. Folglich fließt selbst für ein ziemlich niedriges &bgr; die Mehrheit des Stroms zum Substrat. Für ein kleines &bgr;, sogar kleiner als 10, ist der am Ausgang erforderliche Basisstrom niedrig genug, dass Alternativen zum Verbinden des Ausgangs mit einer anderen Stromversorgung in Betracht kommen können. Irgendeine kleine Schaltung kann ausreichend sein und würde den Anwender davon befreien, sicherzustellen, dass beide Spannungsversorgungen immer innerhalb der Spannungsgrenzen verlaufen. Die Idee, am anderen Ende der Diodenkette keine Spannungsversorgungsverankerung aufzuweisen, wurde als einseitig gespannte oder an einer Seite gespannte Dioden bekannt. Sie kann zur Erzeugung effizienterer, vielseitigerer Gestaltungen von Diodenketten mit einer Diodenabstufung und Vorspannungsnetzwerken kombiniert werden.

Ein einfacher Kondensator am Ausgang kann ein ausreichender Anschluss für einseitig gespannte Dioden sein. Er muss aber nach jedem Impuls zurückgesetzt werden oder er wird sich aufladen und die Diodenkette ausschalten. Dies wird infolge der wiederholten Impulse des HBM-Tests der Fall sein, bei dem Spannungsversorgungen (direkt oder indirekt) hunderte oder tausende Mal, Sekunden auseinander, beansprucht werden. Ein Kondensator kann eine kleine Hochziehdiode am Eingang benötigen, um sich innerhalb einer Sekunde zu entladen. Ein beträchtlicher Leckstrom kann unzureichend sein.

Es wurde festgestellt, dass die architektonischen Vorteile von einseitig gespannten Dioden beachtlich sind. Auch wenn Differenzen der 3,0-5.5V Spannungsversorgung bei allen Temperaturen durch eine gut konzipierte Dioden/PNP-Kette widerstanden werden können, können Optionen der Einschaltablaufsteuerung ihre Verwendung in einem gegebenen Produkt verhindern. Auch ohne ein Verfahren unabhängiger Dioden gibt es (fast) keine Möglichkeit zur Verwendung von Diodenketten zum Schutz einer Basis-Vcc. Eine ausreichend große, periphere Vcc würde einer Diodenkette in der entgegengesetzten Richtung ihre Verwendung als Anschluss gestatten. Infolge von &bgr; fließt der meiste Strom zum Substrat, und die periphere Vcc wird nicht bedroht. Während üblicherweise eine Basis-Vcc die beste Vcc auf dem Chip und sehr ESD-tolerant ist, ist dies nicht immer der Fall, wie von C. Duvvury, R. N. Rountree und O. Adams, "Internal Chip ESD Phenomena Beyond the Protection Circuit", Proceedings of the IEEE International Reliability Physics Symposium, 1988, S. 19-25, angegeben. Eine gute Basisspannungsversorgungsklemme könnte die Art der unbedeutenden Schwäche entschuldigen, die von C. Duvvury et al. und C. C. Johnson, S. Qawami, and T. J. Maloney, "Two Unusual Failure Mechanisms on a Mature CMOS Process", 1993 EOS/ESD Symposium Proceedings, S. 225-231, behandelt wird.

Ein einseitig gespannter Diodenanschluss, der während der Dauer eines ESD-Impulses eine beträchtliche Basisstrommenge zieht, sich aber langfristig selbst ausschaltet, ist in 19 gezeigt. Vier Stufen werden gezeigt, es können aber mehr hinzugefügt werden. Bis zu mehrere mA Basisstrom werden durch den p-FET (T1) gezogen, dessen Gate auf Grund des Kondensators am Anfang mit Masse verbunden ist. Der Kondensator der dünnen Oxidschicht hat etwa 1 pF und wird von einem langkanaligen p-FET (T3) mit einem entsprechenden Widerstand im Megaohm-Bereich hochgezogen, um eine RC-Zeitkonstante von einer Mikrosekunde oder mehr zu ermöglichen. T2 ist eine weitere langkanalige Einrichtung, die einen Leckstrom an das Ende der Kette liefert. Dies vermeidet das Problem eines verstärkten Leckstroms. T2 kann von zusätzlichen Widerstandseinrichtungen begleitet werden, die sich mit der Mitte der Diodenkette verbinden, wie im vorherigen Abschnitt beschrieben wurde. T4 ist ein kleiner nFET, der die Gates von T2 und T3 mit Masse verbindet. Nach der RC-bedingten Zeitverzögerung schaltet sich T1 aus und es gibt keine langfristige Verbindung zur Masse. Die p-Diode von T3 am Eingang stellt sicher, dass die Kondensatorspannung nicht höher als der Eingang geht, wie es bei wiederholten Impulsen sein würde, wenn es keine derartige Diode geben würde. Auf Grund eines Leckstroms auf Vccx erholt sich deshalb die Schaltung nach jedem Impuls.

Verschiedene alternative Anschlüsse mit einer einseitig gespannten Diode sind in den 20(a)-20(e) gezeigt. Der einfache Kondensator (mit einer Hochziehdiode für eine Ladungsentspannung) ist in 20(a) gezeigt, während die Schaltung von 19 in 20(b) gezeigt ist. Nachstehend wird beschrieben, wie der ohmsche Hochzieh-FET des Kondensators durch sein Verbinden mit einer niedrigeren Spannung als Vccx kleiner gemacht werden kann. Wegen eines dielektrischen Gate-Durchschlags in langkanaligen p-FETs mit mit Masse verbundenen Gates, sind die in 20(b) gezeigten Konfigurationen aber nicht in Prozessen zulässig, in denen Vccx auf nominal 5V gesetzt wird. Die Konfiguration in 20(c) ist analog zu 19, da sie zum Aufbau der erwünschten p-FET-Gatespannung unterhalb von Vcc das Leckstrompaar verwendet (Basis-Vcc ist auf nominal 3.3V beschränkt). Jetzt sind alle FET-Gate-Spannungen gültig, jedoch liegt Vccx über dem p-FET-Gate von T1 zu Drain und auch über dem Kondensator an. Beide Elemente sind nicht in 19 enthalten. Der Kondensator kann deshalb nicht eine einzelne dünne Gate-Oxidschicht sein. Zwei derartige Einrichtungen in Reihe sind wahrscheinlich die beste Ausführung und werden in 20(c) gezeigt. Der üblicherweise mit einem Polysilizium-Gate auf dem Substrat oder der n-Wanne hergestellte Kondensator würde zwei derartige Einrichtungen in Reihe darstellen, mit dem Polysilizium-Gate als gemeinsamer Anschluss, so dass ein ungleicher Leckstrom vermieden wird und die Spannung wirklich zwischen den Kondensatoren aufgeteilt wird. Bedauerlicherweise funktioniert die übliche Praxis der Bildung eines Speicherkondensators (Polysilizium-Gate auf einer mit Masse verbundenen n-Wanne) nicht für beide Einrichtungen in diesem „antiparallen" [back to back] Verfahren. Mit dem Ergebnis, dass mindestens eine Inversionseinrichtung verwendet werden muss. Der p-FET T1 weist keine 5V zwischen Gate und Wanne auf, weist aber statische 5V über der Kante zwischen Gate und Drain auf. Dies kann nach den Richtlinien für einen dielektrischen Durchschlag zulässig sein oder nicht. Wenn nicht, wird ein gestapelter Ersatz für T1 benötigt. Auf Grund dieser Komplexität ist die Verwendung der vorgespannten Diodenkette zur Basis-Vcc der bevorzugte Weg zum Schutz einer hohen Vccx-Spannung bei bestimmten Prozessen, wie im vorstehend behandelten Vorspannungsnetzwerk.

20(d) zeigt eine Möglichkeit zur Ausführung des einseitig gespannten Anschlusses mit n-Kanal-Einrichtungen. Während der Kondensator zu Vcc kein Speicherkondensator in CMOS-p-Substrat/n-Wanne sein kann, gibt es Vorteile der n-Kanal-Ausführung, wie zum Beispiel eine größere Leitfähigkeit pro Längeneinheit in der großen Anschlusseinrichtung.

Abschließend zeigt 20(e) einen bipolaren NPN-Anschluss, der in einem BiCMOS-Prozess sehr effizient sein kann. Bipolartransistoren dieser Art weisen eine hohe Verstärkung und eine hohe Leitfähigkeit pro Bereichseinheit auf. Von ihnen kann das Festklemmen einer Spannung bei wenigen Zehnteln eines Volt (Sättigung) erwartet werden, statt der Einschaltspannung mit einer quadratischen Kennlinie eines FET zu unterliegen. In diesem Fall muss jedoch die übliche RC-Schaltung auf Vcc, wie gezeigt, gepuffert werden, um einen ausreichenden Basisstrom in den Bipolartransistor zuzulassen.

Ein anderer nennenswerter, einseitig gespannter Diodenanschluss, der gut zu funktionieren scheint, ist in 21 gezeigt. Er weist zwei Stufen einer RC-Verzögerung auf und wird zum Anschluss einer 6-stufigen abgestuften Diodenkette verwendet.

Die ursprüngliche 6-stufige, einseitig gespannte Diode von 22 könnte ein Vorspannungsnetzwerk verwendet haben, oder zumindest die in 19 gezeigte Art von einem langkanaligen p-FET zu Vccx, das/die für den AUS-Knoten ein Bootstrap-Prozess zu Vccx ausführt und einen erforderlichen Leckstrom bei einer hohen Temperatur liefert. Mit einem &bgr; für geringe Ströme von über 30 (größer bei einer höheren Temperatur) und einem Leckstrom unterhalb der Schwelle von p-FET von einigen 10 Nanoampere erhitzte sich eine Version der Einrichtung selbst in einen thermischen Ausreißer auf 125°C Umgebungstemperatur und brannte selbst durch. Dies war ein unerwünschter Tribut an die enorme Verstärkungsleistung der PNP-Transistorkette. Durch eine einfache Installation des Vorspannungsnetzwerks und eine Verhinderung eines verstärkten Leckstroms kann ein überhöhter Leckstrom und ein thermischer Ausreißer vermieden werden. 22 ist ein Beispiel einer sechsstufigen, einseitig vorgespannten Diodenkette mit einem Vorspannungsnetzwerk und einer Anschlussschaltung. Der Hochzieh-Kondensator geht auf eine höhere Spannung als AUS, um sicher zu sein, dass er aktiviert ist. Die Spannung liegt jedoch unterhalb von Vccx, wie gezeigt, so dass die Gesamtgatespannung niedriger ist und der FET-Widerstand hoch ist.

Es sei auch angemerkt, dass bei Verwendung von Anschlussschaltungen mit einer einseitig gespannten Diode einige zu vermeidende Entwicklungsideen in 23a-23d gezeigt sind. Die Verwendung eines langkanaligen n-FET zum Hochziehen wie in

23(a) würde attraktiv erscheinen, wenn die |Vt| des n-FET niedriger als die des kurzkanaligen p-FET ist, was oft der Fall ist, selbst wenn der Body-Effekt für den n-FET berücksichtigt wird. In der Praxis gibt es ein auf Teststrukturen beobachtetes Problem. Der Kondensator erhält eine Ladung und eine Spannung unmittelbar wenn Vccx, offensichtlich auf Grund des Einschwingens bei Inbetriebnahme auf dem n-FET, pulsförmig wird. Elektronen fließen vom Kondensatorknoten in die Source, um den Kanal zu füllen. Folglich ist es empfehlenswert, die Sourcen (ob p oder n) an die Spannungsversorgungen angeschlossen zu lassen.

Die Schaltung in 23(b) ist nicht empfehlenswert, da der den Kondensator und das kurzkanalige p-FET-Gate speisende langkanalige p-FET bei einem VT unterhalb von Vccx hängen bleibt und dem kurzkanaligen p-FET das Ausschalten nicht gestatten kann, was im stationären Zustand erforderlich ist. Das ohmsche Hochziehen des Kondensators ist mit einer Masse auf dem Gate des langkanaligen p-FET stabiler, wie in 20(c). Jedoch sollte die feste Masse von 23(c) vermieden werden, da nur eine kleine dünne Oxidschichtkante zwischen Vccx und Masse vorliegt. Diese Oxidschicht kann auf Grund des zu ihr Parallelgeschaltetem alle ESD-Ereignisse des CDM überstehen. Diese parallelen Elemente können aber nicht gewährleistet werden.

Abschließend kann die in 23(d) gezeigte Schaltung bei ein paar hundert mV auf dem anschließenden kurzkanaligen p-FET hängen bleiben, wenn der Kanalstrom des FET von den Vorspannungswiderständen geliefert wird und die Gate-Spannung irgendwie unterhalb von Masse geht, was die Einrichtung einschaltet. Es wurde beobachtet, dass dies bei Zimmerbeleuchtung eintritt, wenn sich ein Depletion [Verarmung]-Kondensator auf dem Gate befindet. Es wird angenommen, dass das Licht die n-leitende Polysilizium-Kondensatorplatte unter Masse treibt, während sich der langkanalige p-FET unterhalb der Schwelle befindet und den Kondensatorknoten nicht zum Ausschalten des Kanals heraufziehen kann. Es wird bevorzugt, den langkanaligen p-FET auf eine deutlich höhere Spannung (wie in 19 und 22) zu setzen. Ein durch den Vorspannungswiderstand eingespeister Kanalstrom zieht den langkanaligen p-FET automatisch hoch genug, um ihn einzuschalten und das Gate des großen p-FET abzuschalten.

Die einseitig gespannte Diodenkette leitet die ESD-Ladung ab, da sie immer eingeschaltet ist, so oft die Spannung auf ihrer Eingangsverbindung plötzlich angehoben wird. Dies ist der Grund, warum sie keine gute Eingangsschutzeinrichtung zu Masse bildet – sie ist für jedes sich ändernde Signal einem Wechselstromkurzschluss ähnlich (und kann auf diese Weise beim Dämpfen von Umschaltstörungen helfen). Als eine Spannungsversorgungsklemme hat die Diodenkette kein Triggerspannungs- oder Überschwingproblem und sollte solange in Ordnung sein, bis der Einschwingvorgang bei Inbetriebnahme der Vcc annehmbar ist. Erfreulicherweise liegt die ESD-Ladung für das HBM in der Größenordnung von 100 pF × 2000V = 0,2 &mgr;C, und für das CDM ist sie sogar niedriger. Um als eine wirksame ESD-Klemme zu dienen, leitet die Dioden/PNP-Kette somit in der Größenordnung von Mikrocoulomb. Da 3,6 &mgr;C 10-9 Ah sind, oder etwa 10-9 einer Batterieladung, ist der Einschwingvorgang bei Inbetriebnahme von geringer Bedeutung für den Betrieb eines Produktes und ist wahrscheinlich unwesentlich unter den vielen anderen Einschwingvorgängen bei Inbetriebnahme auf einer Vcc.

Einseitig gespannte Dioden werden von einer einzelnen Spannungsversorgung mit dem Substrat verbunden und dienen als eine sehr wirksame ESD-Spannungsversorgungsklemme, die keine der Trigger-Schwierigkeiten der TFO- oder SCR-Spannungsversorgungsklemmen aufweist. Mit der einzelnen Vcc-Verbindung gibt es kein Problem einer ausreichenden Spannungsversorgungstrennung auf Grund einer Störung, einer Einschaltablaufsteuerung oder von Extremfällen gemischter Versorgungen, und keine zugehörigen Schwierigkeiten infolge der PNP-Stromverstärkung. Tatsächlich wird die Stromverstärkung vollständig ausgenutzt und ist für ihren Betrieb wesentlich. Während der Webster-Effect (&bgr;-Verlust bei einem hohen Strom) den gewünschten Bedingungen zuwiderläuft, sollte üblicherweise von einer mehrstufigen PNP-Kette genügend Verstärkung verfügbar sein, um durch eine kleine Schaltung eine Lieferung eines Ausgangsbasisstroms zuzulassen.

Die Geschichte der Halbleitereinrichtungen und der Elektronik allgemein ist mit Fällen einer Verwendung der verfügbaren Verstärkung zur Lösung jeder und aller Probleme reichlich versehen. Diese Darlington-gekoppelte Reihe von PNP-Transistoren ist ein Verstärkungsblock. Sie würde aber als irgendeine Art eines herkömmlichen Verstärkers mangelhaft funktionieren und hat als solcher kein allgemeines Ansehen in der Chip-Entwicklung. Wegen ihrer Stromverstärkung beginnt sie jedoch, bei der Lösung eines wesentlichen ESD-Schutzproblems, dem mehrerer Spannungsversorgungsklemmen, zu helfen. Wegen ihres „eigenständigen" Status und einfacheren Anwendung könnten einseitig gespannte Dioden die wichtigste ESD-Spannungsversorgungsklemme in den Prozessen werden, für die sie entwickelt werden können.

Verfahren zur Verbesserung von &bgr;

Die vorstehende Beschreibung zeigt, wie wünschenswert es ist, einseitig gespannte Dioden in so vielen Prozessen wie möglich zu entwickeln. Die einseitig gespannte Diodenkette erfordert aber einen bestimmten Betrag an PNP-Stromverstärkung, oder &bgr;, der nicht automatisch in jedem Prozess bei hohen Strömen auftreten kann. Da begründet wurde, dass &bgr; nützlich ist, könnte es sich bei einer Entwicklung richtig lohnen. Wie üblich, ist jeder Vorteil einer Einrichtung legitim, der durch ein Layout erzielt werden kann, während der Prozess als eingefroren angesehen wird. Ein eindeutiges Verfahren dafür ist in 24 gezeigt, in der die grundlegende Diodenunterzelle zur PPN-Ausführung modifiziert wurde, um sowohl eine seitliche Stromabnahme als auch eine vertikale Stromabnahme zuzulassen.

Die schmale Basisbreite in der PNP der Oberseite kann auch ein schnelleres Erreichen eines &bgr; im stationären Zustand gestatten. In einem Prozess erreichte jedoch ein 30%-iger Bereichsnachteil eine 10%-ige &bgr;-Verbesserung. Das zeitabhängige Verhalten wurde nicht vollständig studiert. Dieses Ergebnis wird jedoch sowieso als nicht groß bewertet. Während es in diesem einen Prozess nicht ersichtlich war, gibt es ein Risiko bei einer PPN-Struktur, welches darin besteht, dass, wenn der Strom in einen Kollektor der Oberseite fließt, er wegen des kleineren Bereichs als bei dem Kollektor der Rückseite auf Grund einer Überhitzung Schaden erleiden wird. Infolge des Spannungsabfalls wird an einer in Sperrrichtung vorgespannten Kollektor-Basis-Verbindung sehr viel mehr Wärme abgeleitet als bei einer in Durchlassrichtung vorgespannten Emitter-Basis-Verbindung.

Ein weiterer Weg zur Erhöhung von &bgr; ist die Verwendung des p-Wannen-Implantats in der p-EPI, was jetzt im allgemeinen bei CMOS-Prozessen unter Verwendung von p-EPI und einem p+-Substrat getan wird. Dieses Implantat wird am Ende flacher als die n-Wanne, und wenn sie (unkonventionell) in einer n-Wanne angeordnet wird, wird sie entgegengesetzt dotieren. Folglich können die p+-Verbindungen in der herkömmlichen Diodenstruktur oder PPN-Struktur mit dem p-Wannen-Implantat vertieft werden, was eine schmalere Basis zulässt (25). Die Wirkung auf die Emittereffizienz, den Reihenwiderstand und den Layoutbereich kann alle Vorteile überwiegen. Somit bleibt jedoch das gesamte Konzept bis zur Erprobung durch Messungen theoretisch. Während einem Fachmann nach dem Lesen der vorangehenden Beschreibung zweifellos viele Abänderungen und Modifikationen der vorliegenden Erfindung ersichtlich werden, sollte verstanden werden, dass die gezeigten und als Veranschaulichung beschriebenen, speziellen Ausführungsbeispiele in keiner Art und Weise gedacht sind, als begrenzend angesehen zu werden. Daher ist ein Bezug auf die Details des bevorzugten Ausführungsbeispiels nicht zur Begrenzung des Umfangs der Ansprüche gedacht, die selbst nur diejenigen Merkmale rezitieren, die als für die Erfindung wesentlich angesehen werden.


Anspruch[de]
Eine Einrichtung zum Schutz einer einen Eingabe/Ausgabe-Puffer aufweisenden integrierten Schaltung gegen elektrostatische Entladung, wobei der Eingabe/Ausgabe-Puffer eine erste Diode (22), deren Anode mit einem Pad der integrierten Schaltung und deren Kathode mit einem ersten peripheren Versorgungspotential gekoppelt ist, eine zweite Diode (24), deren Anode mit einem Eingangsknoten der integrierten Schaltung und deren Kathode mit einem ersten internen Versorgungspotential gekoppelt ist, eine dritte Diode (23), deren Anode mit einem zweiten internen Versorgungspotential und deren Kathode mit dem Eingangsknoten gekoppelt ist, eine vierte Diode (25), deren Anode mit dem zweiten internen Versorgungspotential und deren Kathode mit einem zweiten peripheren Versorgungspotential gekoppelt ist, und einen Widerstand (37), der zwischen dem Pad und dem Eingangsknoten der integrierten Schaltung geschaltet ist, aufweist, wobei die Schutzeinrichtung umfaßt:

eine vorgespannte Diodenkette (biased diode string) (26), die als Diodenklammer arbeitet, um eine Rauschisolation zwischen dem ersten peripheren Versorgungspotential und dem ersten internen Versorgungspotential zur Verfügung zu stellen, wobei die vorgespannte Diodenkette eine mit dem ersten peripheren Versorgungspotential gekoppelte Anode und eine mit dem ersten internen Versorgungspotential gekoppelte Kathode aufweist.
Die Schutzeinrichtung nach Anspruch 1, wobei die vorgespannte Diodenkette (26) einen Satz vorspannender Widerstände und einen entsprechenden Satz von jeweils wenigstens zwei in Reihe geschalteten Dioden benutzt, wobei jeder vorspannende Widerstand parallel zu einem der entsprechenden Sätze von wenigstens zwei in Reihe geschalteten Dioden gekoppelt ist. Die Schutzeinrichtung nach Anspruch 2, wobei es eine gleichmäßige Aufteilung der Spannung über jeden Satz von wenigstens zwei in Reihe geschalteten Dioden in der vorgespannten Diodenkette gibt. Die Schutzeinrichtung nach Anspruch 3, wobei der Widerstand für jeden Satz von wenigstens zwei in Reihe geschalteten Dioden definiert ist durch die Sequenz: beginnend bei dem positiven Ende der Kette. Die Schutzeinrichtung nach Anspruch 1, wobei die vorgespannte Diodenkette derart abgestuft ist, daß die p+-Fingerlänge jeder nachfolgenden Stufe kleiner als oder gleich der p+-Fingerlänge ihrer vorhergehenden Stufe ist und daß die p+-Fingerlänge wenigstens einer der Stufen geringer ist als die p+-Fingerlänge wenigstens einer der vorhergehenden Stufe. Die Einrichtung nach Anspruch 5, wobei die p+-Fingerlänge jeder nachfolgenden Stufe, welche eine p+-Fingerlänge hat, die kleiner als die ihrer vorhergehenden Stufen ist, sich um einen vorgegebenen Faktor verringert. Die Einrichtung nach Anspruch 6, wobei der vorgegebene Faktor durch eine Bauelementemodellierung bestimmt wird, die ein stromabhängiges PNP-&bgr; und den Bauelementewiderstand für das Testregime der elektrostatischen Entladung und ein gewünschtes Leckverhalten über die Temperatur für das Betriebsregime des Bauelements berücksichtigt. Die Einrichtung nach Anspruch 3, wobei ein gepufferter Spannungsteiler verwendet wird, um eine gleichmäßige Aufteilung der Spannung über jeden der Sätze von wenigstens zwei in Reihe geschalteten Dioden zur Verfügung zu stellen. Die Einrichtung nach Anspruch 8, wobei der gepufferte Spannungsteiler so arbeitet, daß er einen zusätzlichen Bias-Strom zur Mitte der Diodenkette liefert. Die Einrichtung nach Anspruch 8, wobei der gepufferte Spannungsteiler ein mehr Leckströme aufweisendes Paar von Transistoren und einen Spannungsfolgertransistor aufweist, um den zusätzlichen Bias-Strom nur dann zu liefern, wenn er benötigt wird.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com