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Dokumentenidentifikation DE102006001601A1 12.07.2007
Titel Halbleiterwafer mit Rückseitenidentifizierung und Verfahren zur Herstellung desselben
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Bradl, Stephan, Dr., 93051 Regensburg, DE;
Holmer, Rainer, Dr., 94377 Steinach, DE
Vertreter Schweiger & Partner, 80333 München
DE-Anmeldedatum 11.01.2006
DE-Aktenzeichen 102006001601
Offenlegungstag 12.07.2007
Veröffentlichungstag im Patentblatt 12.07.2007
IPC-Hauptklasse H01L 23/544(2006.01)A, F, I, 20060111, B, H, DE
Zusammenfassung Die Erfindung betrifft einen Halbleiterwafer (1) mit Rückseitenidentifizierung (2) und ein Verfahren zur Herstellung desselben. Dazu weist die Rückseitenidentifizierung eine Vielzahl von Informationen zur monokristallinen und Oberflächen- sowie Rückseitenbeschaffenheit auf. Auf der Oberseite (3) des Halbleiterwafers (1) ist eine Vielzahl in Zeilen (4) und Spalten (5) angeordneter Halbleiterbauteilpositionen vorgesehen, wobei an einer exponierten Halbleiterbauteilposition (7) ein Informationschip (8) angeordnet ist, der mindestens die Informationen der Rückseitenidentifizierung (2) aufweist.

Beschreibung[de]

Die Erfindung betrifft einen Halbleiterwafer mit Rückseitenidentifizierung, die eine Vielzahl von Informationen zur monokristallinen und Oberflächen- und Rückseitenbeschaffenheit aufweist.

Diese Rückseitenidentifizierung wird von dem Halbleiterwaferhersteller auf der Rückseite des Halbleiterwafers eingebracht, um die Oberseite des Halbleiterwafers für die aktiven Bauelemente zu reservieren und nicht durch Identifizierungsmarkierungen zu beeinträchtigen. Einerseits würden derartige Identifizierungsmarkierungen wertvolle Halbleiteroberfläche verbrauchen und zum anderen kann beim Einbringen der Markierung die hohe Qualität der für aktive Bauelemente reservierten Oberseite des Halbleiterwafers beeinträchtigt werden. Derartige Rückseitenidentifizierungen werden ätztechnisch und/oder mit Laserschreibtechniken eingebracht und sollen es ermöglichen, die spezifischen Eigenschaften der einzelnen Halbleiterwafer nach unterschiedlichen monokristallinen Kristallzuchtverfahren, Dotierverfahren und/oder nach Epitaxieverfahren, mit denen Epitaxieschichten auf der aktiven Oberseite vom Halbleiterwaferhersteller aufgebracht werden, zu charakterisieren.

Derartige Informationen gehen jedoch beim Prozess der Dünnung der Halbleiterwafer verloren, da derartige Dünnungsvorgänge von der Rückseite des Halbleiterwafers aus erfolgen. Es besteht jedoch der Bedarf, diese Informationen zu erhalten und sie um weitere Prozessdaten, die beim Herstellen von Halbleiterbauteilstrukturen auf der aktiven Oberseite des Halbleiterwafers hinzukommen, zusätzlich zu speichern.

Aus der Druckschrift US 5,733,711 ist ein Verfahren bekannt, bei dem unabhängig voneinander sowohl fest vorgegebene als auch variable Muster innerhalb einer einzigen Fotolackschicht gebildet werden können. So können festliegende allgemeine Ausrichtungsmarkierungsmuster und ein variables Identifikationsmarkierungsmuster in einer einzigen Fotolackschicht gebildet werden und beide Muster werden auf ein darunter liegendes Substrat mit einem einzelnen Ätzschritt übertragen. Jedes gebildete Muster ist dabei unabhängig von dem anderen durch Aufbringen unterschiedlicher Reticle-Masken gebildet. Die Informationen, die durch Strukturieren einer einzelnen Fotolithographieschicht bzw. durch Ätzen mit Hilfe einer Fotolackmaske auf der Oberseite eines Halbleiterwafers eingebracht werden können, sind äußerst begrenzt und dienen lediglich der Identifizierung und/oder einer Justage des Halbleiterwafers bei weiteren Fotolackschichten. Ein derartiges Muster ist jedoch nicht in der Lage, Informationen, insbesondere Prozessinformationen, zu speichern und für Prozessanalysen bereitzustellen.

Aus der Druckschrift Lynn Dwyer et al., "Lithographic Chip Identification: Meeting the Failure Analysis Challenge", SPIE Vol., Proceedings of Integrated Circuit Metrology, Inspection and Process Control IV, 1992, Seiten 615–629, ist ein Verfahren unter Verwendung von schrittweiser Fotolithographie bekannt, bei dem jedes einzelne Halbleiterchip eines Halbleiterwafers identifiziert wird, um eine nachträgliche Fehleranalyse zu ermöglichen. Ein derartiges Verfahren ist aufwändig und verbraucht für jeden Halbleiterchip eines Halbleiterwafers einen Extrabereich, in dem die Identifizierung angeordnet ist. Für ein Speichern von Prozessinformationen ist diese Halbleiterchipmarkierung weder vorgesehen noch geeignet. Ferner ist auch nicht vorgesehen, die Rückseitenidentifizierung des Halbleiterwafers vor einer Vernichtung zu bewahren.

Aufgabe der Erfindung ist es, eine Möglichkeit zu schaffen, sowohl die Informationen, die in einer Rückseitenidentifizierung eines Halbleiterwafers stecken als auch die bis zum Dünnen des Halbleiterwafers angewandten Prozessdaten abrufbar zu speichern.

Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Erfindungsgemäß wird ein Halbleiterwafer mit Rückseitenidentifizierung, die eine Vielzahl von Informationen zur monokristallinen und Oberflächen- sowie Rückseitenbeschaffenheit aufweist, vorgesehen, bei dem die Oberseite eine Vielzahl in Zeilen und Spalten angeordneter Halbleiterchippositionen aufweist. Dabei ist an einer exponierten Halbleiterbauteilposition ein Informationschip angeordnet, der mindestens die Informationen der Rückseitenidentifizierung aufweist.

Ein derartiger Halbleiterwafer hat den Vorteil, dass es möglich ist, ohne Informationsverlust auf die Rückseitenidentifizierung zu verzichten bzw. noch vor einem Dünnen des Halbleiterwafers sämtliche Informationen, die in der Rückseitenidentifizierung stecken, in dem bis dahin bereits fertiggestellten Informationschip abzulegen bzw. zu speichern. Dabei wird die Tatsache benutzt, dass vor dem Dünnen eines Halbleiterwafers bereits sämtliche Halbleiterbauteilpositionen auf der aktiven Oberseite des Halbleiterwafers voll funktionsfähige Halbleiterchips aufweisen, die bereits auch die obere Metallisierung tragen, so dass zum Zwecke der Speicherung der Rückseitenidentifizierung auf der aktiven Oberseite des mit Speicherzellen ausgestatteten Informationschips, dessen Speicherzellen mit der Rückseitenidentifizierung belegt werden können.

Darüber hinaus hat dieser Halbleiterwafer den Vorteil, dass sämtliche Prozessdaten, die bei der Strukturierung des Halbleiterwafers zu Halbleiterchips in den Halbleiterbauteilpositionen geführt haben, ebenfalls in dem Informationschip gespeichert werden können. Schließlich ist es möglich, diesen Informationschip beim Auftrennen des Halbleiterwafers in einzelne Halbleiterchips und dem nachfolgenden Zusammenbau zu einzelnen Halbleiterbauelementen gleichzeitig zu einem Informationsbauelement zusammenzufügen, so dass für ein Fertigungslos praktisch ein Protokollbauelement mitgeliefert werden kann, das den Informationschip aufweist, der sämtliche Fertigungsdaten gespeichert hat.

In einer bevorzugten Ausführungsform der Erfindung weist der Umfang des Halbleiterwafers mindestens eine Markierung in Form einer Aussparung auf, wobei die exponierte Halbleiterwaferposition mit dem Informationschip im Randbereich des Halbleiterwafers benachbart zu der Markierung angeordnet ist. Derartige Markierungen in Form von Aussparungen werden von dem Hersteller mitgeliefert, um die kristallographische Ausrichtung und Orientierung des monokristallinen Halbleiterwafers zu kennzeichnen. Außerdem wird die Markierung verwendet, um die Rückseitenidentifizierung an einer vorgegebenen Stelle auf der Rückseite anzubringen, so dass auf diese Stelle mit der Rückseitenidentifizierung zügig zugegriffen werden kann.

In einer bevorzugten Ausführungsform der Erfindung ist der Halbleiterwafer ein von seiner Rückseite aus gedünnter Halbleiterwafer, dessen Rückseitenidentifizierung nicht mehr vorhanden ist. Aufgrund des vorgesehenen Informationschips auf der aktiven Oberseite des Halbleiterwafers kann auf die Rückseitenidentifizierung in dem Augenblick verzichtet werden, in dem der Informationschip in der exponierten Halbleiterbauteilposition funktionsfähig ist.

Vorzugsweise weist der Informationschip eine Oxidschichtstruktur und/oder Metallverdrahtungsstruktur auf, welche eine optische Auswertung ermöglicht. Eine derartige strukturierte Oxidschichtstruktur und/oder Metallverdrahtungsstruktur hat den Vorteil, dass der Informationschip nicht nur der Informationsspeicherung dient, sondern auch für optische Justagezwecke eingesetzt werden kann.

Weiterhin ist es vorgesehen, dass der Informationschip eine Metallverdrahtungsstruktur mit Kontaktflächen aufweist, über welche gespeicherte Halbleiterwaferdaten mit Hilfe von Messsonden bzw. Messspitzen abrufbar bzw. lesbar sind. Diese Ausführungsform setzt voraus, wie oben bereits diskutiert, dass der Informationschip voll funktionsfähig ausgebildet ist, bevor die Rückseitenidentifizierung auf der Rückseite beispielsweise durch Dünnen entfernt wird. Außerdem setzt dieser Informationschip voraus, dass die obere Metallisierung der Oberseite des Halbleiterwafers mit den Kontaktflächen in den Halbleiterchippositionen abgeschlossen ist.

Vorzugsweise weist der Informationschip einen "ID-Tag" auf der Basis eines "Low Cost Chipcard"-Produktes auf. Dieses hat den Vorteil, dass auf die Rückseitenidentifizierung für das Layout des Informationschips zurückgegriffen werden kann, wie es für die "Low Chip Cards"-Produkte bekannt ist. Vorzugsweise weist der Informationschip Identifikations- und Waferprozessinformationen eines Wafer-Fertigungsloses auf. Mit diesen Identifikations- und Waferprozessonformationen ist der Vorteil verbunden, dass eine komplette Analyse eines Fertigungsloses nach Fertigstellung der Halbleiterchips möglich wird. So kann, wie bereits oben erwähnt, der Informationschip zu einem Protokollhalbleiterbauteil zusammengebaut werden, um eine automatische Analyse zu ermöglichen.

In einer weiteren bevorzugten Ausführungsform der Erfindung weist die Metallisierungsstruktur des Halbleiterwafers im Randbereich Kopplungsstrukturen, die mit dem Informationschip elektrisch in Verbindung stehen, für eine kontaktlose elektrische Kopplung auf. Eine derartige kontaktlose elektrische Kopplung kann über kapazitiv koppelnde Metallflächen oder über eine induktiv koppelnde Induktionsschleife oder schließlich über eine Antennenstruktur zur elektromagnetischen Kopplung hergestellt werden. Dieses hat den Vorteil, dass nicht mit einem großflächigen Barcode-Laser die Informationen optisch und berührungsfrei ausgelesen werden, sondern mit Hilfsstrukturen, welche bei der Strukturierung der letzten Metallisierungsschicht des Halbleiterwafers eingebracht werden können, und eine kontaktfreie Kopplung mit entsprechenden Sensoren möglich ist.

Zwar ist nach wie vor eine direkte ohmsche Kontaktierung über die Kontaktflächen des Informationschips möglich, jedoch kann durch die kapazitive oder elektromagnetische Kopplung ein schneller und sicherer Datenaustausch zwischen dem Informationschip und den Analysegeräten hergestellt werden. Ferner haben die Kopplungsstrukturen den Vorteil, dass sie nicht durch mechanische Berührung beschädigt werden können. Die kapazitive Kopplung wie auch die Induktionsschleifenkopplung haben den Vorteil, dass keine besonderen Maskensätze für das Herstellen der kapazitiven Fläche des bzw. für das Herstellen der Induktionsschleife erforderlich sind, da im letzten Metallisierungsschritt der gesamte Halbleiterwafer metallisiert wird, und eine Strukturierungsmaske eingesetzt werden kann, welche die Metallisierung im Randbereich des Halbleiterwafers vollständig beibehält. Lediglich kurze Leiterbahnen sind zum Anschluss der auf dem Umfang der Scheibe angeordneten Induktionsschleife bzw. auf dem Umfang der Scheibe angeordneten kapazitiven metallischen Kopplungsfläche erforderlich, um den Informationschip mit diesen Kopplungselementen elektrisch zu verbinden.

Ein Verfahren zur Herstellung eines Halbleiterwafers mit einer Identifizierung, wobei zunächst auf der Rückseite des Halbleiterwafers eine Rückseitenidentifizierung angeordnet ist, die eine Vielzahl von Informationen zur monokristallinen und Oberflächen- sowie Rückseitenbeschaffenheit des Halbleiterwafers aufweist, ist durch nachfolgende Verfahrensschritte gekennzeichnet:

Zunächst wird eine Vielzahl von Halbleiterchipstrukturen in Halbleiterbauteilpositionen in Zeilen und Spalten auf der Oberseite des Halbleiterwafers eingebracht. Gleichzeitig wird eine Informationschipstruktur in einer exponierten Halbleiterbauteilposition auf der Oberseite des Halbleiterwafers eingebracht. Nach Fertigstellen der Vielzahl von Halbleiterchipstrukturen und der Informationschipstruktur in einer exponierten Halbleiterbauteilposition, werden Halbleiteridentifizierungsdaten der Rückseitenidentifizierung und Informationen von Halbleiterprozessen eines Fertigungsloses in dem Informationschip gespeichert.

Danach können bei Bedarf die in dem Informationschip gespeicherten Halbleiterwaferidentifizierung und die Halbleiterprozessinformationen eines Fertigungsloses abgerufen werden, insbesondere nach einem Dünnen des Halbleiterwafers von seiner Rückseite aus.

Dieses Verfahren hat den Vorteil, dass ein Halbleiterwafer hergestellt wird, der trotz Dünnens sämtliche Informationen, die in der Rückseitenidentifizierung aufgenommen sind, und sämtliche Halbleiterprozessinformationen in einem speziell dafür vorgesehenen Informationschip speichert. Außerdem hat das Verfahren den Vorteil, dass die Rückseiteninformation trotz Dünnens des Halbleiterwafers nicht verloren geht, sondern auf die aktive Oberseite vor dem Dünne übertragen werden kann.

In einem bevorzugten Durchführungsbeispiel des Verfahrens ist es vorgesehen, dass der Informationschip mittels eines "shared Reticle"-Satzes in die Struktur der Oberseite des Halbleiterwafers an der exponierten Position eingebracht wird. Durch den Einsatz eines "shared Reticle"-Satzes ist es möglich, mit den Masken und Retikeln, die für die übrigen Halbleiterbauteilpositionen vorgesehen sind, gleichzeitig den Informationschip zu strukturieren und für die Aufnahme der Prozessinformationen sowie der Informationen der Rückseitenidentifizierung des Halbleiterwafers so weit vorzubereiten, dass unmittelbar vor dem Dünnen diese Rückseiteninformationen auf die aktive Oberseite des Halbleiterwafers übertragen werden können.

Darüber hinaus ist das Verfahren durch vorbereitende Verfahrensschritte gekennzeichnet, um beispielsweise eine Markierung in Form einer Aussparung auf dem Umfang des Halbleiterwafers vorzusehen. Dazu wird mindestens eine Markierung in Form einer Aussparung in die Mantelfläche eines monokristallinen Siliziumstabes parallel zur Stabachse eingebracht, bevor dieser zu einzelnen Halbleiterwafern aufgetrennt wird.

Mit diesem vorbereitenden Schritt kann sichergestellt werden, dass die Orientierung des monokristallinen Siliziumstabes durch die Positionierung und Art der Ausführung der Aussparung am Umfang des Halbleiterwafers für alle Halbleiterwafer, die aus einem und demselben Stab herausgearbeitet werden, sichergestellt ist. Dazu wird nach dem Auftrennen des Stabes in einzelnen Halbleiterwafer die Rückseite jedes Halbleiterwafers mit der Rückseitenidentifizierung versehen, um die Informationen zur monokristallinen und Oberflächensowie Rückseitenbeschaffenheit des Halbleiterwafers zu dokumentieren.

In einem weiteren Durchführungsbeispiel des Verfahrens wird der Halbleiterwafer von seiner Rückseite aus gedünnt, nachdem auf seiner aktiven Oberseite die Strukturierung der Halbleiterbauteilpositionen und damit auch die Strukturierung des Informationschips abgeschlossen ist. Dazu wird die Rückseitenidentifizierung beim Dünnen erst dann entfernt, wenn die dort enthaltenen Informationen in dem Informationschip auf der Oberseite des Halbleiterwafers gespeichert sind.

In einem weiteren Durchführungsbeispiel des Verfahrens ist es vorgesehen, dass der Informationschip mit einer Oxidschichtstruktur und/oder Metallverdrahtungsstruktur versehen wird, welche eine optische Auswertung ermöglicht. Eine derartige Auswertung kann eine Identifizierung, eine Abfrage von Verfahrensparametern und/oder eine Justagehilfe betreffen, was den Vorteil hat, dass eine berührungslose optische Auswertung der Informationsdaten des Informationschips möglich ist.

Andererseits ist es auch möglich, dass auf den Informationschip eine Metallverdrahtungsstruktur mit Kontaktflächen aufgebracht wird, über welche im Informationschip gespeicherte Halbleiterwaferdaten abrufbar und lesbar werden.

Ferner ist es möglich, diese Kontaktflächen zu nutzen, um über entsprechende Verbindungselemente einen Informationschip in einem Halbleiterelementgehäuse unterzubringen. Dabei entsteht ein Halbleiterelement, das als ein Protokollbauteil zur Verfügung steht, welches für ein Fertigungslos eines Halbleiterwafers sämtliche Prozessdaten einschließlich der Rückseitenidentifizierung des Halbleiterwafers gespeichert hat.

Darüber hinaus kann in den Informationschip ein "ID-Tag" auf der Basis eines "low cost chipcard"-Produktes eingebracht werden. Die Vorteile, die damit verbunden sind, wurden bereits oben erörtert und werden an dieser Stelle nicht erneut wiederholt. Um nach dem Dünnen des Halbleiterwafers die Informationen abrufen zu können, werden vorzugsweise in dem Informationschip Identifikations- und Waferprozessinformationen eines Waferfertigungsloses gespeichert. Die Vorteile eines derartigen Speichervorgangs sind gegenüber herkömmlichen Techniken enorm, da beliebig detaillierte Informationen und Daten in dem Informationschip abgelegt werden können und für eine Analyse und Auswertung jederzeit abrufbar zur Verfügung stehen.

Ferner werden in die Metallisierungsstruktur im Randbereich des Halbleiterwafers Kopplungsstrukturen für kontaktlose elektrische Verbindungen zum Informationschip hin eingebracht. Diese Kopplungsstrukturen können eine Induktionsschleife umfassen, die einer induktiven Kopplung dient. Eine kapazitive Kopplung kann durch eine Metallfläche in die Metallisierungsstruktur des Informationschip eingebracht werden. Schließlich ist es auch möglich, Antennenstrukturen mit dem Informationschip elektrisch zu verbinden, so dass eine Verbindung zwischen Informationschip und externer Auswertung über elektromagnetische Kopplung möglich wird.

Zusammenfassend ist festzustellen, dass für die Wettbewerbsfähigkeit eines Produktes neben der optimalen maßgeschneiderten Lösung für den Kunden vor allem die Zuverlässigkeit und Qualität des gelieferten Produktes maßgeblich und entscheidend sind. Dazu werden umfangreiche Messungen und statistische Querkorrelationen durchgeführt, um aussagekräftige Prozessparameter auszuloten und um preislich und qualitativ den optimalen Herstellungsprozess für Halbleiterwafer zu erkunden. Untrennbar ist hiermit die Forderung verbunden, zu jedem Zeitpunkt und an jedem Ort eine Identität des aktuell prozessierten Halbleiterwafers zu kennen, um damit eindeutige Zuordnungen bezüglich der einzelnen Prozessparameter treffen zu können.

Steigender Kostendruck und die wachsenden Anforderungen an die Bauteilqualität in Bezug auf die Performance und Zuverlässigkeit zwingen die Hersteller integrierter Schaltungen darüber hinaus zu immer rationelleren und qualitativ hochwertigeren Produktionsmethoden. Neben der Reduzierung der Bauteilgröße steht vor allem eine möglichst effiziente Ausnutzung der Scheibengeometrie im Vordergrund, um auf der Kostenseite wettbewerbsfähig zu bleiben. Auf der Waferseite wird eine verbesserte Randreduzierung angestrebt und eine Erhöhung des Waferdurchmessers vorgeschlagen, um die Herstellungskosten zu reduzieren. Demgegenüber besteht jedoch die Notwendigkeit einer eindeutigen Halbleiterwafermarkierung, denn nur sie gewährleistet in einem automatisierten Fertigungsprozess die richtige Zuordnung von Prozessen und Prozessabläufen zu dem jeweiligen Halbleiterprodukt.

Derzeit wird mit Barcodes und Klarschrift-Beschriftung sowohl auf der Waferoberseite als auch auf der Waferunterseite gearbeitet. Der dafür benötigte Platz steht der Flächenausnutzung des Halbleiterwafers jedoch im Wege. Dieser Nachteil wird jedoch mit der erfindungsgemäßen Lösung nun behoben, so dass ein Halbleiterwafer zur Verfügung steht, bei dem keinerlei Vorinformationen verloren gehen und dennoch der Flächenbedarf auf die Größe einer Halbleiterchipposition reduziert ist.

Dazu wird zu Beginn der Waferfertigung eine Rückseitenidentifizierung der Halbleiterwafer auf die Rückseite eingebrannt, beispielsweise durch Lasermarkierungen. Dadurch wird überhaupt erst die individuelle Halbleiterwafercharakterisierung bzw. eine Prozessverfolgung und Analyse möglich. Durch die Rückseitenidentifizierung bleibt die Waferoberseite von dieser Markierung gänzlich unberührt und kann entsprechend für den Aufbau von Halbleiterchips mit verwendet werden.

Im Rahmen des Halbleiterchipaufbaus wird an einer exponierten Stelle auf dem Halbleiterwafer mittels eines "shared Reticle"-Satzes ein ID-Tag auf Basis eines "low cost chipcard"-Produktes platziert und aufgebaut. Spätestens nach der ersten Metallisierungsebene kann dieser ID-Tag mit den zugehörigen Informationen beschrieben und im Anschluss daran als Halbleiterwaferidentifizierung verwendet werden.

Nachfolgende Prozessschritte, wie z.B. die Modifizierung und Veränderung der Waferrückseite, wie es beim Waferdünnen oder beim Rückseitenmetallisieren erfolgt, können nun in vorteilhafter Weise unbeeinträchtigt vom ehemaligen Barcode-Markieren durchgeführt werden, da sich zu diesem Zeitpunkt die zugehörige Halbleiterwaferidentifizierung bereits auf der Oberseite des Halbleiterwafers in dem Informationschip befindet.

Als weiterer wesentlicher Vorteil des neuen Halbleiterwafers und des Verfahrens zu seiner Herstellung ist die Tatsache anzusehen, dass in dem Informationschip einzig und allein begrenzt durch sein Speichervolumen sämtliche relevante Prozessparameter für ein einzelnes Fertigungslos bzw. für den zugehörigen Halbleiterwafer detailliert angelegt werden können und für weitere Prozesskontrollen bzw. Prozessanalysen sofort und unmittelbar zur Verfügung stehen. Selbst Aufteilungen und Prozessvariationen innerhalb eines Loses können mit Hilfe des Informationschips verfolgt und gesteuert werden. Darüber hinaus eröffnet die Verwendung des Informationschips natürlich auch weitreichende Möglichkeiten der schnellen und kontaktlosen Halbleiterwaferidentifizierung, die zur Fertigungsoptimierung verwendet werden können, wenn entsprechende Kopplungselemente auf dem Halbleiterwafer in Verbindung mit dem Informationschip vorgesehen werden.

Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.

1 zeigt eine schematische Untersicht auf die Rückseite eines Halbleiterwafers;

2 zeigt einen schematischen Querschnitt durch den Halbleiterwafer der 1;

3 zeigt eine schematische Draufsicht auf die Oberseite eines Halbleiterwafers nach Aufbringen von Halbleiterchipstrukturen,

4 zeigt einen schematischen Querschnitt des Halbleiterwafers der 3;

5 zeigt eine schematische Untersicht nach Dünnen des Halbleiterwafers der 4;

6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 5;

7 zeigt eine schematische Draufsicht auf den Halbleiterwafer gemäß 6;

8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 7.

9a und 9b zeigen Prinzipskizzen eines gedünnten Halbleiterwafers mit Randmetallisierung zum kapazitiven Koppeln des Informationschips,

10a und 10b zeigen Prinzipskizzen eines gedünnten Halbleiterwafers mit Induktionsschleife zur induktiven Kopplung des Informationschips;

11a und 11b zeigen Prinzipskizzen eines gedünnten Halbleiterwafers mit Antennenstruktur zur elektromagnetischen Kopplung des Informationschips.

1 zeigt eine schematische Untersicht auf die Rückseite 12 eines Halbleiterwafers 1. Der Halbleiterwafer 1 weist eine Aussparung 10 zur Markierung der Kristallorientierung des monokristallinen Siliziummaterials an seinem Umfang 9 auf. In der Nachbarschaft zu dieser Aussparung 10 ist im Randbereich 11 des Halbleiterwafers eine Markierung 18 angeordnet, die eine Vielzahl von Informationen zur monokristallinen und Oberflächen- sowie Rückseitenbeschaffenheit aufweist. Diese Rückseitenidentifizierung 2 wird vom Hersteller des Halbleiterwafers 1 aufgebracht und kann entweder durch selektive Ätztechnik oder durch Laserabtrag eingebracht sein.

2 zeigt einen schematischen Querschnitt durch den Halbleiterwafer der 1. Komponenten mit gleichen Funktionen wie in 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert. Der Halbleiterwafer 1 weist in 2 noch seine komplette Dicke D auf, die bei einem 8-Zoll-Wafer zwischen 400 &mgr;m und 800 &mgr;m liegt.

Auf der Rückseite 12 ist die Position der Rückseitenidentifizierung 2 bzw. die Rückseitenmarkierung 18 mit einer gestrichelten Linie angedeutet. Während auf der Rückseite 12 die Rückseitenidentifizierung 2 angeordnet ist, ist die aktive Oberseite 3 des Halbleiterwafers 1 spiegelpoliert und weist keinerlei Markierungen auf. Auf dieser Oberseite 3 können bereits monokristalline Epitaxieschichten aufgebracht sein, wobei deren Spezifikation ebenfalls in der Rückseitenidentifizierung 2 eingeprägt sein kann.

3 zeigt eine schematische Draufsicht auf die Oberseite 3 des Halbleiterwafers 1 gemäß 2 nach Einbringen bzw. Aufbringen von Halbleiterchipstrukturen 19. Dieser Halbleiterchipstrukturen 19 sind in Zeilen 4 und Spalten 5 in Halbleiterbauteilpositionen 6 angeordnet. In einer exponierten Halbleiterbauteilposition 7 in der Nähe der Aussparung 10 ist die Struktur eines Informationschips 8 auf die Oberseite 3 des Halbleiterwafers 1 aufgebracht.

Dieser Informationschip 8 weist eine Oxidstruktur und eine Metallverdrahtungsstruktur auf, welche eine optische Auswertung ermöglicht. Darüber hinaus weist die Metallverdrahtungsstruktur Kontaktflächen auf, über welche gespeicherte Halbleiterwaferdaten abrufbar und auslesbar sind. Schließlich sind in dem Informationschip nicht nur die Rückseitenidentifizierung, sondern auch Waferprozessinformationen eines Waferfertigungsloses eingespeichert.

4 zeigt einen schematischen Querschnitt des Halbleiterwafers 1 gemäß 3. Der Querschnitt zeigt insbesondere auf der Oberseite 3 die exponierte Halbleiterbauteilposition 7 des Informationschips 8 im Verhältnis zu der auf der Unterseite 12 angeordneten Rückseitenidentifizierung. In diesem Zustand des Halbleiterwafers 1 ist bereits die gesamte Information, welche in der Rückseitenidentifizierung 2 steckt, in dem Informationschip 8 auf der aktiven Oberseite 3 des Halbleiterwafers 1 gespeichert.

5 zeigt eine schematische Untersicht nach Dünnen des Halbleiterwafers der 4. Durch das Dünnen entsteht der gedünnte Halbleiterwafer 13, der auf seiner Rückseite 12 keine Rückseitenidentifizierung mehr aufweist, da das Dünnen von der Rückseite aus erfolgt. Lediglich die Aussparung 10 zur Orientierung der monokristallinen Halbleitersiliziumscheibe ist nach wie vor vorhanden und erleichtert das Auffinden der exponierten Halbleiterbauteilposition mit dem Informationschip.

6 zeigt einen schematischen Querschnitt durch den gedünnten Halbleiterwafer 13 gemäß 5, der nun eine Dicke d in Mikrometern aufweist, die zwischen 50 und 250 &mgr;m liegt. Dabei bleibt die Oberseite 3 mit den Halbleiterchipstrukturen unverändert, so dass sich dort auch der Informationschip 8 mit gespeicherten Daten der Rückseitenidentifizierung befindet.

7 zeigt eine schematische Draufsicht auf den gedünnten Halbleiterwafer 13 gemäß 6. Die Oberseite 3 entspricht voll und ganz der Oberseite 3 gemäß 3, wobei Komponenten mit gleichen Funktionen wie in 3 mit gleichen Bezugszeichen gekennzeichnet sind und nicht extra erörtert werden.

8 zeigt einen schematischen Querschnitt des gedünnten Halbleiterwafers 13 gemäß 7, wobei nun die Oberseite 3 auch zeichnerisch in der normalen Bearbeitungsposition angeordnet ist.

9a und 9b zeigen Prinzipskizzen eines gedünnten Halbleiterwafers 13 mit Randmetallisierungen als Kopplungsstruktur 14 zur kapazitiven Kopplung des Informationschips 8 für entsprechende Mess- und Auswertegeräte. Dazu zeigt 9a eine Draufsicht auf die Oberseite 3 und 9b einen Querschnitt durch den gedünnten Halbleiterwafer 13. Die kapazitiv koppelnde Metallfläche 16 kann auf dem Halbleiterwafer 13 im Randbereich ohne zusätzlichen Flächenbedarf angeordnet werden. Sie entsteht praktisch bei der letzten oder oberen Metallisierung des Halbleiterwafers 13, indem die Metallisierungsschicht im Randbereich 11 des Halbleiterwafers 13 nicht entfernt wird.

Während die Metallfläche 16 im Randbereich des Halbleiterwafers zu den einzelnen Halbleiterchipstrukturen 19 beabstandet ist, kontaktiert die Metallfläche 16 den Informationschip 9, um einen Signalaustausch über kapazitive Kopplung mit dem Informationschip zu ermöglichen. Wird die Metallfläche 16 im Randbereich 11 des Halbleiterwafers 13 im Bereich des Informationschip 8 geteilt, so kann die Randmetallisierung auch als Induktionsschleife mit dem Informationschip 8 in Verbindung stehen. Außerdem kann die Randmetallisierung auch als Antennenstruktur dienen, um bei elektromagnetischer Kopplung gespeicherte Informationen aus dem Informationschip auszulesen.

10a und 10b zeigen Prinzipskizzen eines gedünnten Halbleiterwafers 13 mit Induktionsschleife 15 zur induktiven Kopplung des Informationschips 8. In diesem Fall wird eine Induktionsschleife 15 verwirklicht, die im Randbereich 11 benachbart zu der Aussparung 10 auf dem Umfang 9 des Halbleiterwafers 13 angeordnet ist und mit dem Informationschip 8 elektrisch in Verbindung steht.

11a und 11b zeigen Prinzipskizzen eines gedünnten Halbleiterwafers 13 mit Antennenstruktur 17 zur elektromagnetischen Kopplung des Informationschips 8. In dieser Ausführungsform der Erfindung ist eine Stabantenne als Antennenstruktur 17 im Randbereich t des gedünnten Halbleiterwafers 13 benachbart zu der Aussparung 10 auf dem Umfang 9 des Halbleiterwafers 13 angeordnet. Die Stabantenne steht elektrisch mit dem Informationschip 8 in Verbindung, so dass über diese Antennenstruktur 17 kontaktfrei gespeicherte Informationen des Informationschips 8 abgerufen werden können. Die Ausführungsformen der 9 bis 11 haben den Vorteil, dass kontaktfrei die gespeicherten Informationen einer Auswerteschaltung zugeführt werden können.

1
Halbleiterwafer
2
Rückseitenidentifizierung
3
Oberseite des Halbleiterwafers
4
Zeilen
5
Spalten
6
Halbleiterbauteilposition
7
exponierte Halbleiterbauteilposition
8
Informationschip
9
Umfang des Halbleiterwafers
10
Aussparung
11
Randbereich des Halbleiterwafers
12
Rückseite des Halbleiterwafers
13
gedünnter Halbleiterwafer
14
Kopplungsstruktur
15
Induktionsschleife
16
Metallfläche
17
Antennenstruktur
18
Markierung
19
Halbleiterchipstrukturen
D
Dicke des Halbleiterwafers
d
Dicke des gedünnten Halbleiterwafers


Anspruch[de]
Halbleiterwafer mit Rückseitenidentifizierung (2), die eine Vielzahl von Informationen zur monokristallinen und Oberflächen-, sowie Rückseitenbeschaffenheit aufweist, wobei die Oberseite (3) eine Vielzahl in Zeilen (4) und Spalten (5) angeordneter Halbleiterchippositionen (6) aufweist, und wobei an einer exponierten Halbleiterchipposition (7) ein Informationschip (8) angeordnet ist, der mindesten die Informationen der Rückseitenidentifizierung (2) aufweist. Halbleiterwafer nach Anspruch 1, dadurch gekennzeichnet, dass der Umfang (9) des Halbleiterwafers (1) mindestens eine Markierung in Form einer Aussparung (10) aufweist und die exponierte Halbleiterchipposition (7) im Randbereich (11) des Halbleiterwafers (1) benachbart zu der Markierung angeordnet ist. Halbleiterwafer nach Anspruch 2, dadurch gekennzeichnet, dass der Halbleiterwafer (1) ein von seiner Rückseite (12) aus gedünnter Halbleiterwafer (13) ist, dessen Rückseitenidentifizierung (2) nicht mehr vorhanden ist. Halbleiterwafer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Informationschip (8) eine Oxidsschichtstruktur und/oder Metallverdrahtungsstruktur aufweist, welche eine optische Auswertung ermöglicht. Halbleiterwafer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Informationschip (8) eine Metallverdrahtungsstruktur mit Kontaktflächen aufweist, über welche gespeicherte Halbleiterwaferdaten abrufbar bzw. lesbar sind. Halbleiterwafer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Informationschip (8) einen ID-Tag auf der Basis eines "low cost chipcard" Produktes aufweist. Halbleiterwafer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Informationschip (8) Identifikations- und Waferprozessinformationen eines Waferfertigungsloses aufweist. Halbleiterwafer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallisierungsstruktur des Halbleiterwafers (1) im Randbereich Kopplungsstrukturen (14), die mit dem Informationschip (8) elektrisch verbunden sind, für eine kontaktlose elektrische Kopplung zum Informationschip (8) aufweist. Halbleiterwafer nach Anspruch 8, dadurch gekennzeichnet, dass die Metallisierungsstruktur des Halbleiterwafers (1) im Randbereich (11) eine Induktionsschleife (15), die mit dem Informationschip (8) elektrisch verbunden ist, zur induktiven Kopplung aufweist. Halbleiterwafer nach Anspruch 8 oder Anspruch 9, dadurch gekennzeichnet, dass die Metallisierungsstruktur des Informationschips (8) eine Metallfläche (16) zur kapazitiven Kopplung aufweist. Halbleiterwafer nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Metallisierungsstruktur des Halbleiterwafers (8) im Randbereich (11) eine Antennenstruktur (17), die mit dem Informationschip (8) elektrisch verbunden ist, zur elektromagnetischen Kopplung aufweist. Verfahren zur Herstellung eines Halbleiterwafers (1) mit einer Identifizierung, wobei zunächst auf der Rückseite (12) des Halbleiterwafers (1) eine Rückseitenidentifizierung (2) angeordnet ist, die eine Vielzahl von Informationen zur monokristallinen und Oberflächen-, sowie Rückseitenbeschaffenheit des Halbleiterwafers (1) aufweist, wobei das Verfahren folgende Verfahrensschritte aufweist:

– Einbringen einer Vielzahl von Halbleiterchipstrukturen in Halbleiterchippositionen (6), die in Zeilen (4) und Spalten (5) auf der Oberseite (3) des Halbleiterwafers (1) angeordnet werden;

– Einbringen einer Informationschipstruktur in einer exponierten Halbleiterchipposition (7) der Oberseite (3) des Halbleiterwafers (1);

– Speichern von Halbleiteridentifizierungsdaten der Rückseitenidentifizierung (2) und von Halbleiterprozessinformationen eines Fertigungsloses in dem Informationschip (8) der Informationsstruktur;

– Abrufen der in dem Informationschip (8) gespeicherten Halbleiterwaferidentifizierung und der Halbleiterprozessinformationen eines Fertigungsloses bei Bedarf, insbesondere nach einem Dünnen des Halbleiterwafers (1) von seiner Rückseite (12) aus.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Informationschip (8) mittels eines "shared Reticle"-Satzes in die Struktur der Oberseite (3) des Halbleiterwafers (1) an der exponierten Position (7) eingebracht wird. Verfahren nach Anspruch 12 oder Anspruch 13, dadurch gekennzeichnet, dass mindestens eine Markierung (18) in Form einer Aussparung (10) in die Mantelfläche eines monokristallinen Siliziumstabes parallel zur Stabachse eingebracht wird, bevor dieser zu Halbleiterwafern (1) aufgetrennt wird. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass der Halbleiterwafer (1) von seiner Rückseite (12) aus gedünnt wird, wobei dessen Rückseitenidentifizierung (2) entfernt wird. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass der Informationschip (8) mit einer Oxidschichtstruktur und/oder einer Metallverdrahtungsstruktur versehen wird, welche eine optische Auswertung ermöglicht. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass auf den Informationschip (8) eine Metallverdrahtungsstruktur mit Kontaktflächen aufgebracht wird, über welche im Informationschip (8) gespeicherte Halbleiterwaferdaten abrufbar bzw. lesbar werden. Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass in den Informationschip (8) ein "ID-Tag" auf der Basis eines "low cost chipcard" Produktes eingebracht wird. Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass in dem Informationschip (8) Identifikations- und Waferprozessinformationen eines Waferfertigungsloses gespeichert werden. Verfahren nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, dass in die Metallisierungsstruktur des Halbleiterwafers (1) im Randbereich (11) Kopplungsstrukturen (14) für kontaktlose elektrische Verbindungen zum Informationschip (8) eingebracht werden. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass als Kopplungsstruktur, die mit dem Informationschip (8) elektrisch verbunden wird, in die Metallisierung im Randbereich (11) des Halbleiterwafers 81) eine Induktionsschleife (15) zur induktiven Kopplung eingebracht wird. Verfahren nach einem der Ansprüche 20 oder Anspruch 21, dadurch gekennzeichnet, dass zur kapazitiven Kopplung eine Metallfläche (16) in die Metallisierungsstruktur des Informationschips (8) eingebracht wird. Halbleiterwafer nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass eine Antennenstruktur (17), die mit dem Informationschip (8) elektrisch verbunden wird, in die Metallisierungsstruktur im Randbereich (11) des Halbleiterwafers (1) zur elektromagnetischen Kopplung eingebracht wird.






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