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Dokumentenidentifikation DE102006007022A1 23.08.2007
Titel Volldigitales PLL-System (ADPLL-System)
Anmelder Texas Instruments Deutschland GmbH, 85356 Freising, DE;
Texas Instruments Inc., Dallas, Tex., US
Erfinder Vanselow, Frank, 85356 Freising, DE;
Chan, Roger, Coppell, US
Vertreter Prinz und Partner GbR, 80335 München
DE-Anmeldedatum 15.02.2006
DE-Aktenzeichen 102006007022
Offenlegungstag 23.08.2007
Veröffentlichungstag im Patentblatt 23.08.2007
IPC-Hauptklasse H03L 7/197(2006.01)A, F, I, 20060517, B, H, DE
Zusammenfassung Ein volldigitales Phasenregelkreissystem zur Erzeugung eines Oszillatorausgangssignals unter Steuerung eines digitalen Referenzeingangssignals umfasst einen digital gesteuerten Oszillator, ein digitales Schleifenfilter zur Erzeugung eines digitalen Mehrbitsteuersignals für den digital gesteuerten Oszillator, einen Sigma-Delta-Modulator zur Erzeugung eines zusätzlichen digitalen 1-Bit-Steuersignals für den digital gesteuerten Oszillator, einen digitalen Teiler, der das Oszillatorausgangssignal teilt und ein geteiltes digitales Signal bereitstellt, und einen digitalen Addierer mit einem ersten, additiven Eingang, an den das digitale Referenzeingangssignal angelegt wird, und einem zweiten, subtraktiven Eingang, an den das geteilte digitale Signal angelegt wird. Der digitale Addierer stellt ein digitales Ausgangssignal bereit, dessen höchstwertige Bits an einen Eingang des digitalen Schleifenfilters angelegt werden und dessen niedrigstwertige Bits an einen Eingang des Sigma-Delta-Modulators angelegt werden. In der bevorzugten Ausführungsform hat der Sigma-Delta-Modulator eine zweistufige MASH-Konfiguration.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein volldigitales Phasenregelkreissystem zur Erzeugung eines Oszillatorausgangssignals unter Steuerung eines digitalen Referenzeingangssignals.

Ein volldigitaler Phasenregelkreis (ADPLL) besteht im Wesentlichen aus einem digital gesteuerten Oszillator (DCO), einem digitalen Schleifenfilter, das ein Mehrbitsteuerwort an den DCO anlegt, einem digitalen Addierer mit einem Ausgang, der den Eingang des Schleifenfilters versorgt, und einem ersten Eingang, der ein digitales Referenzeingangssignal empfängt, und einem digitalen Teiler zur Teilung des Ausgangssignals des Oszillators und zum Anlegen des geteilten Oszillatorausgangssignals an einen zweiten, subtrahierenden Eingang des digitalen Addierers. Da der kleinstmögliche Frequenzschritt bei einem solchen ADPLL von der Frequenz des Referenzeingangssignals vorgegeben wird, wurde die Bruchteilung eingefürt, indem in dem Kreis ein Sigma-Delta-Modulator eingebaut wurde, der das Teilungsverhältnis moduliert, siehe „A Pipelined Noise Shaping Coder for Fractional-N Frequency Synthesis" von Kozak et al., IEEE Transactions on Instrumentation and Measurement, Vol. 50, NO. 5, Oktober 2001. Dieses Dokument offenbart ebenfalls eine Mehrstufenrauschformungstechnik („multi-stage noise shaping", MASH) für einen Sigma-Delta-Modulator.

Die vorliegende Erfindung verfolgt einen dahingehend unterschiedlichen Ansatz, dass nicht das Teilungsverhältnis moduliert wird. Stattdessen wird von dem Sigma-Delta-Modulator das niedrigstwertige Bit des an den DCO angelegten Steuerwortes moduliert. Das erfindungsgemäße volldigitale Phasenregelkreissystem zur Erzeugung eines Oszillatorausgangssignals unter Steuerung eines digitalen Referenzeingangssignals umfasst einen digital gesteuerten Oszillator, ein digitales Schleifenfilter zur Erzeugung eines digitalen Mehrbitsteuersignals für den digital gesteuerten Oszillator, einen Sigma-Delta-Modulator zur Erzeugung eines zusätzlichen digitalen 1-Bit-Steuersignals für den digital gesteuerten Oszillator, einen digitalen Teiler, der das Oszillatorausgangssignal teilt und ein geteiltes digitales Signal bereitstellt, und einen digitalen Addierer mit einem ersten, additiven Eingang, an den das digitale Referenzeingangssignal angelegt wird, und einem zweiten, subtraktiven Eingang, an den das geteilte digitale Signal angelegt wird. Der digitale Addierer stellt ein digitales Ausgangssignal bereit, dessen höchstwertige Bits an den Eingang des digitalen Schleifenfilters angelegt werden, und dessen niedrigstwertige Bits an einen Eingang des Sigma-Delta-Modulators angelegt werden.

Die Verwendung des Sigma-Delta-Modulators in dem ADLL erhöht die Frequenzauflösung. Der Sigma-Delta-Modulator erzeugt jedoch auch Rauschen und Störungen. Die Phasenrauschleistung wird auf Grund der von dem Sigma-Delta-Modulator erzeugten Störfrequenzen erhöht.

Allgemein gibt es zwei Wege zur Verringerung des Rauschens und der Störungen des Sigma-Delta-Modulators. Einer besteht in der Erhöhung der Abtastfrequenz. Die Abtastfrequenz wird durch die eingesetzte Technologie begrenzt. Der zweite Weg besteht in der Erhöhung der Ordnung des Sigma-Delta-Modulators. Eine Erhöhung der Ordnung des Sigma-Delta-Modulators ergibt eine Verbesserung von 6dB pro Ordnung. Bei Sigma-Delta-Modulatoren höherer Ordnung stellt Stabilität jedoch ein großes Problem dar.

In der bevorzugten Ausführungsform der Erfindung hat der Sigma-Delta-Modulator eine zweistufige MASH 1-1 Konfiguration. Da ein Sigma-Delta-Modulator bei einem relativ statischen Signaleingang tendenziell periodische Störungen erzeugt, stellt die Erfindung ferner einen Dithering-Mechanismus bereit, der solche Störungen verringert. Der Dithering-Mechanismus führt ein kleines Signal mit einem Zeitmittelwert ungleich Null in die Schleife ein. Jede Stufe des Sigma-Delta-Modulators enthält einen Quantisierer mit einem Eingang, zu dem ein Dithering-Wert addiert wird.

Es wurde bewiesen, dass ein Sigma-Delta-Modulator zweiter Ordnung mit einer Mash 1-1 Architektur in Bezug auf Rauschminderung und Stabilität im Vergleich zu herkömmlichen Sigma-Delta-Modulatoren höherer Ordnung Vorteile aufweist. Aber man fand auch heraus, dass der in Bezug auf die Geschwindigkeit kritische Pfad von dem Ausgangsregister des Addierers durch den Quantisierer, den Multiplexer, den Subtrahierer und den Addierer zurück zu dem Register verläuft. Zur Erhöhung der Geschwindigkeit wird in jeder der beiden Stufen des Sigma-Delta-Modulators Parallelismus angewendet. In der bevorzugten Ausführungsform der Erfindung umfasst jede Stufe des Sigma-Delta-Modulators zwei parallele Eingangskanäle mit je einem Subtrahierer, einem Kanalregister und einem Addierer und ferner einen Multiplexer, ein Stufenregister, einen Addierer und einen Quantisierer. Der Subtrahierer des ersten Kanals hat einen ersten n Bit breiten Eingang und einen zweiten n Bit breiten Eingang. Der Subtrahierer des zweiten Kanals hat einen ersten n Bit breiten Eingang und einen zweiten n Bit breiten Eingang. Der erste Eingang des Subtrahierers in dem ersten Kanal empfängt ein n Bit breites digitales Eingangssignal. Der erste Eingang des Subtrahierers in dem zweiten Kanal empfängt dasselbe n Bit breite digitale Eingangssignal wie der Subtrahierer in dem ersten Kanal. Der zweite Eingang des Subtrahierers in dem ersten Kanal empfängt ein digitales Signal, das gleich +2n ist. Der zweite Eingang des Subtrahierers in dem zweiten Kanal empfängt ein digitales Signal, das gleich –2n ist. Der Ausgang des Subtrahierers in dem ersten Kanal ist mit einem Eingang des Kanalregisters in demselben Kanal verbunden. Der Ausgang des Subtrahierers in dem zweiten Kanal ist mit einem Eingang des Kanalregisters in demselben Kanal verbunden. Das Kanalregister in dem ersten Kanal hat einen (n + 2) Bit breiten Ausgang, der mit einem ersten Eingang des Addierers des ersten Kanals verbunden ist. Das Kanalregister in dem zweiten Kanal hat einen (n + 2) Bit breiten Ausgang, der mit einem ersten Eingang des Addierers des zweiten Kanals verbunden ist. Der Addierer des ersten Kanals hat einen Ausgang, der mit einem ersten Eingang des Multiplexers verbunden ist. Der Addierer des zweiten Kanals hat einen Ausgang, der mit einem zweiten Eingang des Multiplexers verbunden ist. Der Multiplexer hat einen Ausgang, der mit einem Eingang des Stufenregisters verbunden ist. Der Quantisierer empfängt ein Eingangssignal von dem Stufenregister und stellt ein digitales 1-Bit-Ausgangssignal bereit, das an einen Steuereingang des Multiplexers angelegt wird. In dieser Ausführungsform wird die Subtraktion aus dem kritischen Pfad entfernt, wobei Subtraktionen des negativen und des positiven Rückkopplungswertes in der vorhergehenden Stufe parallel durchgeführt werden. Die beiden Ergebnisse werden dann gleichzeitig mit dem Rückkopplungswert addiert. Ja nach dem Ergebnis des Quantisierers, oder Doppelbegrenzers, dessen Ausgang den Multiplexer steuert, wird dann der richtige Wert an das Ausgangsregister geleitet. Vorzugsweise hat jede Stufe einen Addierer mit einem ersten Eingang, der mit dem Ausgang des Stufenregisters verbunden ist, einem zweiten Eingang, an den ein Dithering-Wert angelegt wird, und einem Ausgang, der mit dem Eingang des Quantisierers verbunden ist.

Die bevorzugte Ausführungsform wird nun ausführlicher in Bezug auf die beigefügten Zeichnungen offenbart. Es zeigen:

1 ein schematisches Blockdiagramm eines volldigitalen Phasenregelkreissystems;

2 eine schematische Darstellung eines Sigma-Delta-Modulators in einer MASH 1-1 Konfiguration;

3 ein Diagramm, das eine digitale Implementierung einer der beiden Stufen in 1 zeigt; und

4 die bevorzugte digitale Implementierung jeder Stufe des Modulators.

Der volldigitale Phasenregelkreis in 1 besteht aus einem digital gesteuerten Oszillator (10), dessen Ausgang ein gewünschtes Oszillatorsignal OUT bereitstellt, einem Schleifenfilter 12, das dem Oszillator 10 die höchstwertigen Steuerbits bereitstellt, einem Sigma-Delta-Modulator 14, der dem Oszillator 10 das niedrigstwertige Steuerbit bereitstellt, einem Rückkopplungsteiler 16, der das Oszillatorsignal OUT durch eine ganze Zahl teilt, und einen Eingangsaddierer 18, der ein Eingangssignal IN empfängt, von dem er das geteilte Rückkopplungssignal subtrahiert. In der offenbarten beispielhaften Ausführungsform hat der Eingangsaddierer ein Ausgangssignal mit 22 Bit, von dem die 11 höchstwertigen Bits an einen Eingang des Schleifenfilters 12 angelegt werden und die 11 niedrigstwertigen Bits dem Eingang des Sigma-Delta-Modulators 14 zugeführt werden.

Wie oben erläutert, erzeugt ein Sigma-Delta-Modulator in einem ADPLL tendenziell Rauschen und Störungen, besonders bei einem relativ statischen Eingangssignal. Doch anstatt die Ordnung des Sigma-Delta-Modulators zu erhöhen, um zu versuchen, das Rauschen zu verringern, verwendet die bevorzugte Ausführungsform einen Sigma-Delta-Modulator 14 mit einer MASH 1-1 Architektur, d.h. er hat je zwei Stufen erster Ordnung, wobei der Eingang der zweiten Stufe mit dem Eingang der Quantisiererstufe verbunden ist und deren Ausgangssignal zu dem Ausgangssignal der ersten Stufe addiert wird. Wie in 2 ersichtlich, weist die erste Stufe einen Eingangsaddierer auf, der das Eingangssignal X(z) empfängt und sein Ausgangssignal einem Verzögerungskreis I1(z) zuführt, der einen Quantisierer speist, dessen Ausgangssignal einem Ausgangsaddierer durch einen weiteren Verzögerungskreis H1(z) bereitgestellt wird. Das Ausgangssignal des Quantisierers wird ebenfalls von dem Eingangssignal X(z) subtrahiert. Die zweite Stufe weist eine gleichartige Konfiguration auf, wobei die darin enthaltenen Verzögerungskreise als I2(z) bzw. H2(z) bezeichnet werden, wobei das Eingangssignal nach dem Verzögerungskreis I1(z) der ersten Stufe abgegriffen wird, und das Ausgangssignal zu dem Ausgangssignal der ersten Stufe addiert wird, um das Ausgangssignal Y(z) bereitzustellen.

3 zeigt eine digitale Implementierung einer Stufe des Modulators gemäß 2 mit einem zusätzlichen Dithering-Mechanismus.

In 3 folgt auf ein Eingangsregister 20 ein Subtrahierer 22 mit einem ersten Eingang, der das Ausgangssignal des Registers 20 empfängt, und einem Ausgangssignal, das einem ersten Eingang eines Addierers 24 zugeführt wird. Das Ausgangssignal des Addierers 24 wird einem Register 26 bereitgestellt, und das Ausgangssignal des Registers 26 wird an einen ersten Eingang eines Addierers 28 und an einen zweiten Eingang des Addierers 24 angelegt. Ein zweiter Eingang des Addierers 28 empfängt einen Dithering-Wert. Ein Dithering-Wert ist ein digitales Signal, das ein Rauschen mit einem Zeitmittel ungleich Null darstellt. Der Addierer 28 addiert den Dithering-Wert zu dem Ausgangssignal des Registers 26, um die Bruchbits zu modulieren. Das Ausgangssignal des Addierers 28 wird an einen Quantisierer 30 angelegt, bei dessen Ausgangssignal es sich einfach um das höchstwertige Bit MSB von dessen digitalem Eingangswert handelt. Das Ausgangssignal des Quantisierers 30 wird an einen Steuereingang eines Multiplexers 32 angelegt, der zwei Eingänge und einen Ausgang aufweist, der mit einem zweiten Eingang des Subtrahierers 22 verbunden ist. Der erste Eingang des Multiplexers 32 empfängt einen konstanten positiven Digitalwert, der in dem gezeigten Beispiel einem Dezimalwert von +8191 entspricht, und der zweite Eingang des Multiplexers 32 empfängt einen konstanten negativen Digitalwert, der in dem gezeigten Beispiel einem Dezimalwert von –8191 entspricht. Allgemein ist der positive Digitalwert gleich +2n, und der negative Digitalwert ist gleich –2n, wenn das Eingangssignal der Stufe n Bit breit ist. In Abhängigkeit von dem MSB des Ausgangssignals des Quantisierers addiert der Addierer 22 entweder den positiven oder den negativen Digitalwert zu dem Ausgangssignal des Registers 20.

Es sollte klar sein, dass beide Stufen des Sigma-Delta-Modulators eine gleichartige Konfiguration haben und beide Stufen in einer MASH 1-1 Konfiguration verbunden sind, wie in 2 gezeigt. Im Vergleich zu einem herkömmlichen Sigma-Delta-Modulator zweiter Ordnung wird die Rückkopplungsschleife durch die MASH 1-1 Struktur um einen Faktor von 2 verkürzt. Außerdem kann die Anzahl von Eingangsbits um ein Bit verringert werden, wodurch ein kleinerer Addierer benötigt wird. Mit dieser Struktur wird außerdem die Stabilität des Schaltkreises sichergestellt.

In dem Aufbau gemäß 3 kann bewiesen werden, dass die Schleife von dem Subtrahierer 22 durch den Addierer 24, das Register 26, den Addierer 28, den Quantisierer 30 und den Multiplexer 32 zurück zu dem Subtrahierer 22 den in Bezug auf die Geschwindigkeit kritischen Pfad darstellt. In 3 ist der kritische Pfad durch eine fette, gestrichelte Linie „L" gekennzeichnet. In einer Weiterentwicklung der Erfindung wird Parallelismus angewendet, um die Geschwindigkeit des Sigma-Delta-Modulators zu erhöhen, wie aus der folgenden Beschreibung unter Bezugnahme auf 4 ersichtlich wird. Da die Struktur in 4 allgemein gleichartig wie die in 3 ist, werden gleichartige Referenzzahlen für gleichartige Bauelemente verwendet.

In der Ausführungsform gemäß 4 wird der Subtrahierer 22 aus 3 aus dem kritischen Pfad entfernt und in den Eingang der Stufe verlegt. Der Schaltkreis in 4 hat zwei parallele Eingangskanäle. Ein erster Eingangskanal besteht aus dem Subtrahierer 22a, dem Register 20a und dem Addierer 24a; ein zweiter Eingangskanal besteht aus dem Subtrahierer 22b, dem Register 20b und dem Addierer 24b. Das Eingangssignal an die Stufe des Sigma-Delta-Modulators wird parallel an beide Subtrahierer 22a und 22b angelegt. Ein zweites Eingangssignal an den Subtrahierer 22a ist der konstante positive Digitalwert, von dem in dem Beispiel wiederum angenommen wird, dass er einer dezimalen +8191 entspricht, und ein zweites Eingangssignal an den Subtrahierer 22b ist der konstante negative Digitalwert, von dem in dem Beispiel wiederum angenommen wird, dass er einer dezimalen –8192 entspricht. Beide Addierer 24a und 24b empfangen parallel die Schleifenrückkopplung von dem Ausgang des Registers 26. Die Eingänge des Multiplexers 32 sind mit den Ausgängen der Addierer 24a, 24b verbunden, und sein Ausgang ist mit dem Eingang des Registers 26 verbunden. In diesem Ausführungsbeispiel wird die Subtraktion (Delta) aus dem kritischen Pfad entfernt, und Subtraktionen werden parallel, d.h. gleichzeitig, in den Eingangskanälen durchgeführt. Die beiden Ergebnisse werden dann gleichzeitig zu dem Rückkopplungswert addiert (Sigma). Je nach dem Ergebnis von dem Quantisierer 30 wird dann der richtige Wert ausgewählt und an das Register 26 geleitet. Der Parallelismus in dieser Ausführungsform erhöht die Geschwindigkeit der Stufe drastisch, da die Dithering-Addition und die Doppelbegrenzung durch den Quantisierer 30 parallel zu der Addition durchgeführt werden.

In 4 ist der in Bezug auf die Geschwindigkeit kritische Pfad ebenfalls durch eine fette, gestrichelte Linie „L" gekennzeichnet. Wie ersichtlich ist, wurde der kritische Pfad durch Entfernung des Subtrahierers verkürzt. Die Erhöhung der Geschwindigkeit wird auf mäßige Kosten einer Verdoppelung eines Eingangskanals der Stufe erreicht.


Anspruch[de]
Volldigitales Phasenregelkreissystem zur Erzeugung eines Oszillatorausgangssignals unter Steuerung eines digitalen Referenzeingangssignals, umfassend:

– einen digital gesteuerten Oszillator (10),

– ein digitales Schleifenfilter (12) zur Erzeugung eines digitalen Mehrbitsteuersignals für den digital gesteuerten Oszillator (10),

– einen Sigma-Delta-Modulator (14) zur Erzeugung eines zusätzlichen digitalen 1-Bit-Steuersignals für den digital gesteuerten Oszillator (10),

– einen digitalen Teiler (16), der das Oszillatorausgangssignal teilt und ein geteiltes digitales Signal bereitstellt,

– und einen digitalen Addierer (18) mit einem ersten, additiven Eingang, an den das digitale Referenzeingangssignal angelegt wird, und einem zweiten, subtraktiven Eingang, an den das geteilte digitale Signal angelegt wird;

bei dem:

– der digitale Addierer (18) ein digitales Ausgangssignal bereitstellt, dessen höchstwertige Bits an einen Eingang des digitalen Schleifenfilters (12) angelegt werden, und dessen niedrigstwertige Bits an einen Eingang des Sigma-Delta-Modulators (14) angelegt werden.
Volldigitales Phasenregelkreissystem gemäß Anspruch 1, bei dem der Sigma-Delta-Modulator eine zweistufige MASH-Konfiguration aufweist. Volldigitales Phasenregelkreissystem gemäß Anspruch 1 oder Anspruch 2, bei dem jede Stufe des Sigma-Delta-Modulators (14) einen Quantisierer mit einem Eingang umfasst, an den ein Dithering-Wert angelegt wird. Volldigitales Phasenregelkreissystem gemäß Anspruch 2 oder Anspruch 3,

bei dem

jede Stufe des Sigma-Delta-Modulators zwei parallele Kanäle mit jeweils einem Subtrahierer, einem Kanalregister und einem Addierer umfasst, und ferner einen Multiplexer, ein Stufenregister, einen Addierer und einen Quantisierer umfasst,

bei dem

– der Subtrahierer des ersten Kanals einen ersten n Bit breiten Eingang und einen zweiten n Bit breiten Eingang hat,

– der Subtrahierer des zweiten Kanals einen ersten n Bit breiten Eingang und einen zweiten n Bit breiten Eingang hat,

– der erste Eingang des Subtrahierers in dem ersten Kanal ein n Bit breites digitales Eingangssignal empfängt,

– der erste Eingang des Subtrahierers in dem zweiten Kanal dasselbe n Bit breite digitale Eingangssignal wie der Subtrahierer in dem ersten Kanal empfängt,

– der zweite Eingang des Subtrahierers in dem ersten Kanal ein digitales Signal empfängt, das gleich +2n ist,

– der zweite Eingang des Subtrahierers in dem zweiten Kanal ein digitales Signal empfängt, das gleich –2n ist,

– der Ausgang des Subtrahierers in dem ersten Kanal mit einem Eingang des Kanalregisters in demselben Kanal verbunden ist,

– der Ausgang des Subtrahierers in dem zweiten Kanal mit einem Eingang des Kanalregisters in demselben Kanal verbunden ist,

– das Kanalregister in dem ersten Kanal einen (n + 2) Bit breiten Ausgang hat, der mit einem ersten Eingang des Addierers des ersten Kanals verbunden ist,

– das Kanalregister in dem zweiten Kanal einen (n + 2) Bit breiten Ausgang hat, der mit einem ersten Eingang des Addierers des zweiten Kanals verbunden ist,

– der Addierer des ersten Kanals einen Ausgang hat, der mit einem ersten Eingang des Multiplexers verbunden ist,

– der Addierer des zweiten Kanals einen Ausgang hat, der mit einem zweiten Eingang des Multiplexers verbunden ist,

– der Multiplexer einen Ausgang hat, der mit einem Eingang des Stufenregisters verbunden ist,

– der Quantisierer ein Eingangssignal von dem Stufenregister empfängt und ein digitales 1-Bit-Ausgangssignal bereitstellt, das an einen Steuereingang des Multiplexers angelegt wird.
Volldigitales Phasenregelkreissystem gemäß Anspruch 4, bei dem jede Stufe einen Addierer mit einem ersten Eingang, der mit dem Ausgang des Stufenregisters verbunden ist, einem zweiten Eingang, an den ein Dithering-Wert angelegt wird, und einem Ausgang aufweist, der mit dem Eingang des Quantisierers verbunden ist.






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