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Dokumentenidentifikation DE112005002261T5 23.08.2007
Titel Gepufferter kontinuierlicher Mehrpunkt-Taktring
Anmelder Intel Corp., Santa Clara, Calif., US
Erfinder McCall, James, Beaverton, Oreg., US;
Walker, Clinton, Portland, Oreg., US
Vertreter BOEHMERT & BOEHMERT, 28209 Bremen
DE-Aktenzeichen 112005002261
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM
WO-Anmeldetag 29.09.2005
PCT-Aktenzeichen PCT/US2005/035390
WO-Veröffentlichungsnummer 2006039608
WO-Veröffentlichungsdatum 13.04.2006
Date of publication of WO application in German translation 23.08.2007
Veröffentlichungstag im Patentblatt 23.08.2007
IPC-Hauptklasse G06F 1/10(2006.01)A, F, I, 20050929, B, H, DE

Beschreibung[de]
Gebiet der Erfindung

Ausführungsformen der Erfindung betreffen die Leistung und Leistungsfähigkeit in Computerspeichersystemen. Insbesondere betreffen Ausführungsformen der Erfindung das Bereitstellen eines Taktsignals innerhalb eines untergeordneten Speichersystems.

Allgemeiner Stand der Technik

Das Verhältnis von Leistung zu Leistungsfähigkeit in der Personalcomputer (PC) – Umgebung übt noch immer Druck auf Plattformdesigner aus, um die Leistung bei minimalen Kosten zu steigern. Leider erfordern frühe voll gepufferte Dual-Inline-Speichermodule(DIMM) (FBD) zur Aufnahme eines älteren dynamischen wahlfreien Zugriffsspeichers (DRAM), der den Merkmalssatz mit doppelter Datengeschwindigkeit 2 (DDR2) gemäß dem Industriestandard verwendet, hohe Leistungspegel und vorherige Entwicklungsansätze als Folge der Zugabe eines Pufferchips. Dieser Merkmalssatz ist in dem JEDEC-Standard DDR2 SDRAM Spezifikation JESD79-2A, veröffentlicht im Januar 2004, (der DDR2-Standard) definiert. Darüber hinaus schränkte der DDR2-Merkmalssatz die Fähigkeit ein, Merkmale in der Puffer-DRAM-Schnittstelle zu aktivieren, um die Leistung zu verringern und die Leistungsfähigkeit bei niedrigeren Kosten zu verbessern.

Existierende Gestaltungen benutzen eine Architektur mit bidirektionalen Abtastimpulsen, die von dem Pufferchip für den DRAM erzeugt werden. In dieser Gestaltung wird ein Ausgabeabtastimpuls pro DRAM benötigt, wobei die Abtastimpulsgestaltung bei höheren Geschwindigkeiten zu Zeitgabeproblemen führt, was auf der Ungewissheit beruht, die durch Driftwirkungen zwischen Eingabebefehlen und N Einheitsintervallen verursacht wird, bis er ausgeführt wird. Während ein Takt im stabilen Zustand diese Ungewissheit beseitigt, würde er bewirken, dass die Anzahl der Anschlussstifte sowohl an dem DRAM als auch dem Pufferchip um das Zweifache zunimmt. Solch eine erhöhte Anzahl der Anschlussstifte führt zu erhöhten Kosten und Leistungsverlust.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung ist in den Figuren der beiliegenden Zeichnungen beispielhaft und nicht einschränkend dargestellt, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen. Man muss verstehen, dass Bezugnahmen auf „eine" Ausführungsform in dieser Offenbarung nicht unbedingt die gleiche Ausführungsform betreffen und dass solche Bezugnahmen mindestens eine bedeuten.

1 ist ein Blockdiagramm eines Systems einer Ausführungsform der Erfindung.

2 ist ein Zeitdiagramm von Zeitverschiebungsdaten, um eine resultierende Zeitverschiebung in einem freilaufenden Takt in einer Ausführungsform der Erfindung aufzunehmen.

3 ist ein Zeitdiagrmm eines Beispiels des freilaufenden Takts in einer Ausführungsform der Erfindung.

AUSFÜHRLICHE BESCHREIBUNG

1 ist ein Blockdiagramm eines Systems einer Ausführungsform der Erfindung. Ein Prozessor 102 ist durch einen Systembus 104 mit dem Chipsatz 106 verbunden. Der Chipsatz 106 stellt eine Schnittstelle zwischen dem Prozessor 102 und Eingabe/Ausgabe- (L/O) Vorrichtungen 108 über einen I/O-Bus 110 bereit. Außerdem weist der Chipsatz 102 eine Speichersteuerung 112 auf, welche über eine Hochgeschwindigkeitsverbindung 114 mit einem Pufferchip 120 eines Dual-Inline-Speichermoduls (DIMM) 100 kommuniziert. In einer alternativen Ausführungsform kann ein Single-Inline-Speichermodul (SIMM) benutzt werden.

Das DIMM 100 kann in einen Speicherkartenschlitz mit einer nicht dargestellten Hauptplatine eingefügt werden. Das DIMM 100 weist zwei Banken von Speichereinheiten auf, eine erste Bank (rechte Bank), die dynamische wahlfreie Zugriffsspeicher 142-1 bis 142-4 (kollektiv DRAM 142) aufweist, und eine zweite Bank (linke Bank), die DRAMS 152-1 bis 152-4 (kollektiv DRAM 152) aufweist. Mehr oder weniger Speichereinheiten können in jeder Bank von Speichereinheiten existieren. In einer alternativen Ausführungsform kann ein Single-Inline-Speichermodul (SIMM) benutzt werden. Der Pufferchip 120 steuert die Lese- und Schreibvorgänge von den mehreren Speichereinheiten, zum Beispiel DRAMs 142 und 152. Der Pufferchip 120 kann eine integrierte Schaltung (IC) sein, die mittels jeder beliebigen herkömmlichen oder später entwickelten Technologie hergestellt wird.

Der Pufferchip 120 weist mindestens einen Taktgenerator 122 auf, um ein freilaufendes (kontinuierliches) Taktsignal zu erzeugen und zu beziehen. In einer Ausführungsform existieren für jede Bank von Speichereinheiten getrennte Taktgeneratoren. In einer anderen Ausführungsform wird das kontinuierliche Taktsignal aus einem einzigen Taktgenerator 122 aufgeteilt und wird an beide Banken von Speichereinheiten geliefert.

In einer Ausführungsform ist ein Taktsignal durch einen untergeordneten Satz der Speichereinheiten, zum Beispiel DRAMs 142 entlang der Taktleitung 140 seriell verteilt. In einer Ausführungsform wird das Taktsignal in einem Ring durch DRAM 142-1 bis DRAM 142-2 bis DRAM 142-3 bis DRAM 142-4 seriell geleitet und durch DRAM 142-4, DRAM 142-3, DRAM 142-2, DRAM 142-1 zurückgeleitet und kehrt dann zu dem Pufferchip 120 zurück. In einer Ausführungsform dient der Takt als ein Schreibtakt, während er sich durch die Speichereinheiten in abnehmender Nähe zu dem Pufferchip 120 bewegt, und dient als ein Lesetakt, während er mit zunehmender Nähe zu dem Pufferchip 120 zurückkehrt.

Eine Punkt-zu-Punkt-Verbindung zwischen dem Pufferchip und jedem DRAM ist ebenfalls vorhanden. Diese Punkt-zu-Punkt-Verbindung ist ein Weg, durch den Daten zu jedem DRAM gesendet werden können. Dieser Weg wird hierin auch als eine Datenspur bezeichnet. In einer Ausführungsform ist jede Datenspur 8 Bit breit. Folglich sind die Datenspuren 162-1 bis 162-4 (kollektiv 162) und 172-1 bis 172-4 (kollektiv 172) dargestellt. Die Benutzung des freilaufenden Mehrpunkttakts reduziert die Anzahl von Anschlussstiften sowohl auf den DRAMs als auch dem Pufferchip gegenüber Pulsbetriebverfahren des Standes der Technik. Jedoch führt die Mehrpunkttakt-Topologie zu einer Verzögerung der Ankunft des Taktsignals bei den DRAMs bezüglich der Ankunft von Daten über die Punkt-zu-Punkt-Verbindung. Diese Verzögerung nimmt mit zunehmendem Abstand von (abnehmender Nähe zu) dem Pufferchip 120 zu. Folglich würde das Taktsignal unter der Annahme, dass es gleichzeitig in Quadratur mit den Daten auf der Datenspur 162-4 gesendet wird, eine Beziehung am weitesten entfernt von der Quadratur aufweisen, bei der es bei DRAM 142-4 ankommt. Jedoch kann durch Bereitstellen von Zeitverschiebern 124 zum zeitlichen Verschieben von Daten, die über die Datenspuren 162 gesendet werden, eine Quadratursynchronisation an jeder der Inline-Speichereinheiten erreicht werden. Da der Abstand bekannt ist und die Verzögerung für jeden Punkt simuliert werden kann, kann die Verzögerung für jeden Zeitverschieber im Voraus festgelegt werden, indem Verzögerungsregelschleifen 160-1 bis 160-4 benutzt werden. In einer Ausführungsform kann der Zeitverschieber 124-1 ausgelassen werden, da das Signal an dem ersten DRAM ankommen sollte, was im Wesentlichen die gleiche Beziehung ist wie diejenige, die es bei Verlassen des Pufferchips 120 hatte. In einer anderen Ausführungsform können die Zeitverschieber 124 nur für Datenspuren benutzt werden, bei denen bestimmt wird, dass die Taktverzögerung wahrscheinlich Fehler beim Schreiben gültiger Daten verursachen wird.

In ähnlicher Weise wird das Taktsignal bereitgestellt, wenn ein Taktsignal durch jede Speichereinheit in Serie zurückkehrt. Folglich wird der Lesevorgang zum Beispiel an Punkt 158 initiiert. Jedoch wird das Taktsignal bis nach Empfang der Lesedaten an dem Pufferchip über die Datenspur 172-4 nicht zu dem Pufferchip 120 zurückkehren. Folglich ist es notwenig, die Lesedaten mit dem zurückkehrenden Takt zu synchronisieren. Eine Synchronisationslogik 126 stellt das Synchronisieren der Phasenbeziehung der empfangenen Daten und des zurückkehrenden Taktsignals auf der Signalleitung 150 bereit. Mehrere Verzögerungsregelschleifen können eingesetzt werden, um den Takt zum Synchronisieren dieser Phasenbeziehung angemessen zu verzögern. Dies gewährleistet, dass gültige Daten zu der Speichersteuerung 112 zum Gebrauch von dem Prozessor oder einer anderen anfordernden Vorrichtung zurückgesendet werden.

Wenngleich der Lesevorgang bezüglich der linken Bank von Speichereinheiten beschrieben worden ist und die Schreibvorgänge bezüglich der rechten Bank von Speichereinheiten beschrieben worden sind, muss man verstehen, dass Lese- und Schreibvorgänge über beide Banken von Speichereinheiten auftreten und analog auf jeder Seite des DIMM 100 ausgeführt werden. Folglich wird die Synchronisationslogik in einer Ausführungsform dupliziert und ist zum Gebrauch von jeder Bank von Speichereinheiten verfügbar. In ähnlicher Weise werden Zeitverschieber für jede Bank von Speichereinheiten bereitgestellt. Darüber hinaus existieren, wie oben erwähnt, in einer Ausführungsform zwei Taktgeneratoren auf dem Pufferchip 120, einer zur Lieferung eines Takts über die Signalleitung 140 und einer zur Lieferung eines Takts über die Signalleitung 150. In einer anderen Ausführungsform wird ein Signaltaktgenerator benutzt, um Takte sowohl über die Signalleitung 140 als auch die Signalleitung 150 zu liefern.

2 ist ein Zeitdiagramm von Zeitverschiebungsdaten, um eine resultierende Zeitverschiebung in einem freilaufenden Takt in einer Ausführungsform der Erfindung aufzunehmen. Wie zu sehen ist, weist der Takt an dem Pufferchip eine Quadraturbeziehung mit den Daten auf. Während das Taktsignal durch jede aufeinander folgende Speichereinheit geht, wird die Zeitverschiebung T1SFT, T2SFT, T3SFT, T4SFT jedoch zunehmend größer. Wenn die Daten folglich über die Datenspuren gleichzeitig mit dem Takt gesendet würden, der den Puffer verlässt, würden die Speichereinheiten, die entfernter von dem Pufferchip liegen, mit zunehmender Wahrscheinlichkeit ungültige Daten schreiben. Somit wird innerhalb des Pufferchips eine Zeitverschiebung der Daten eingeführt, um zu gewährleisten, dass die Quadraturbeziehung zwischen dem Takt an dem Speichermodul und dem Empfang gültiger Daten bewahrt wird.

3 ist ein Zeitdiagramm eines Beispiels des freilaufenden Takts in einer Ausführungsform der Erfindung. Der Takt erscheint an der Speichereinheit, die von dem Pufferchip am weitesten entfernt ist, zuerst als zurückgeführt. Da die Speichereinheit keine Logik aufweist, um eine bestimmte Phasenbeziehung mit dem Takt zu gewährleisten, ordnet die Speichereinheit die Daten auf der Punktverbindung in Antwort auf den Empfang des Takts ungeachtet der Phasenbeziehung/Taktzeit an. Ein abnehmender Taktversatz bezüglich der zurückgesendeten Daten tritt auf, wenn der Takt zu dem Puffer in zunehmender Nähe für jede aufeinander folgende Speichereinheit zurückkehrt. An dem Puffer gewährleistet die Synchronisationslogik die Quadraturphasenbeziehung durch Verzögern der Daten aus den jeweiligen Speichereinheitszeiten T4, T3, T2 and T1. Auf diese Weise gewährleistet die Synchronisationslogik auf dem Pufferchip die Erfassung gültiger Daten an dem Pufferchip.

In der vorstehenden Beschreibung ist die Erfindung mit Bezug auf spezifische Ausführungsformen davon beschrieben worden. Es ist jedoch offensichtlich, dass verschiedene Modifikationen und Veränderungen daran vorgenommen werden können, ohne den Geist im weiteren Sinne und den Schutzbereich der Erfindung zu verlassen, der in den angehängten Ansprüchen dargestellt ist. Die Beschreibung und die Zeichnungen sind dementsprechend im veranschaulichenden und nicht im einschränkenden Sinne zu verstehen.

ZUSAMMENFASSUNG:

Ein Verfahren, ein System und eine Vorrichtung zum Verteilen eines Taktsignals unter mehreren Speichereinheiten in einer Speicherarchitektur. Ein Pufferchip ist mit mehreren Speichereinheiten jeweils durch eine Punkt-zu-Punkt-Verbindung verbunden. Der Pufferchip weist einen Taktgenerator auf, um einen kontinuierlichen freilaufenden Takt zu erzeugen, der durch einen untergeordneten Satz von Speichereinheiten in der Architektur seriell geleitet werden kann. Das Senden von Daten wird über die Punkt-zu-Punkt-Verbindung auf der Grundlage der Nähe der Speichereinheiten zu dem Pufferchip verzögert, um eine Verzögerung in das Mehrpunkttaktsignal einzubringen.


Anspruch[de]
Vorrichtung, die umfaßt:

mehrere Speichereinheiten; und

einen Puffer, um über mehrere Punkt-zu-Punkt-Datenspuren zu kommunizieren, wobei eine Datenspur für jede der mehreren Speichereinheiten vorgesehen ist, und um einen kontinuierlichen Takt durch jede Speichereinheit seriell weiterzuleiten, um die mehreren Datenspuren anzutreiben.
Vorrichtung nach Anspruch 1, wobei der Puffer umfaßt:

mehrere Zeitverschieber, um ein Timing von Daten, die auf den Punkt-zu-Punkt-Datenspuren übertragen werden, auf der Grundlage einer Nähe der Speichereinheit zu dem Puffer zu verschieben.
Vorrichtung nach Anspruch 2, wobei jeder Zeitverschieber eine Verzögerungsregelschleife umfaßt. Vorrichtung nach Anspruch 1, wobei jede Speichereinheit einen dynamischen wahlfreien Zugriffsspeicher umfaßt. Vorrichtung nach Anspruch 1, wobei jede Datenspur 8 Bit breit ist. Vorrichtung nach Anspruch 1, wobei der Puffer Folgen einen Taktgenerator umfaßt, um einen freilaufenden Takt bereitzustellen. Verfahren, das umfaßt:

ein Erzeugen eines kontinuierlichen Taktsignals; und

ein serielles Weiterleiten des Taktsignals durch mehrere Speichereinheiten in abnehmender Nähe zu einer Taktquelle.
Verfahren nach Anspruch 7, das ferner umfaßt:

ein serielles Rückleiten des Taktsignals durch mehrere Speichereinheiten in zunehmender Nähe zu der Taktquelle.
Verfahren nach Anspruch 8, das ferner umfaßt:

ein Synchronisieren des Taktsignals bezüglich eines Datensignals über eine Punkt-zu-Punkt-Verbindung von einer Speichereinheit zu der Taktquelle.
Verfahren nach Anspruch 7, das ferner umfaßt:

ein Liefern von Daten zu einer Speichereinheit über eine Punkt-zu-Punkt-Verbindung in Quadratur mit dem Taktsignal.
Verfahren nach Anspruch 10, wobei das Liefern umfaßt:

ein Verzögern der Datenlieferung auf einer Punkt-zu-Punkt-Verbindung zu einer der mehreren Speichereinheiten auf der Grundlage der Nähe der Speichereinheit zu der Taktquelle.
System, das umfaßt:

einen Prozessor;

eine Speichersteuerung, die mit dem Prozessor verbunden ist;

ein Dual-Inline-Speichermodul (DIMM), das mit der Speichersteuerung verbunden ist, wobei das DIMM einen Pufferchip aufweist, um Daten zu empfangen, die an eine beliebige von mehreren Speichereinheiten auf dem DIMM gerichtet sind, wobei der Puffer ein Taktsignal erzeugt, das in einem Ring durch einen untergeordneten Satz von Speichereinheiten und zurück zu dem Puffer geleitet wird.
System nach Anspruch 12, wobei jede Speichereinheit einen dynamischen wahlfreien Zugriffsspeicher (DRAM) umfasst. System nach Anspruch 12, wobei das DIMM umfaßt:

mehrere Datenspuren, die jeweils eine Punkt-zu-Punkt-Verbindung zwischen dem Pufferchip und einer Speichereinheit bereitstellen.
System nach Anspruch 14, wobei der Puffer umfaßt:

eine Verzögerungslogik, um die Datenlieferung auf einer Datenspur auf der Grundlage der Nähe des einen Speichers zu dem Puffer zu verzögern.
System nach Anspruch 14, wobei der Puffer umfaßt:

eine Synchronisationslogik, um das Taktsignal, das aus den Speichereinheiten zurückkehrt, mit Daten auszurichten, die über die Datenspuren bereitgestellt werden.






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