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Dokumentenidentifikation DE602004003134T2 23.08.2007
EP-Veröffentlichungsnummer 0001611674
Titel LINEARER PHASENDETEKTOR MIT MULTIPLEXIERTEN VERRIEGELUNGSSCHALTUNGEN
Anmelder Koninklijke Philips Electronics N.V., Eindhoven, NL
Erfinder SANDULEANU, A., Mihai, NL-5656 AA Eindhoven, NL
Vertreter Eisenführ, Speiser & Partner, 10178 Berlin
DE-Aktenzeichen 602004003134
Vertragsstaaten AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LI, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR
Sprache des Dokument EN
EP-Anmeldetag 23.03.2004
EP-Aktenzeichen 047226139
WO-Anmeldetag 23.03.2004
PCT-Aktenzeichen PCT/IB2004/050316
WO-Veröffentlichungsnummer 2004086605
WO-Veröffentlichungsdatum 07.10.2004
EP-Offenlegungsdatum 04.01.2006
EP date of grant 08.11.2006
Veröffentlichungstag im Patentblatt 23.08.2007
IPC-Hauptklasse H03D 13/00(2006.01)A, F, I, 20061205, B, H, EP
IPC-Nebenklasse H03L 7/089(2006.01)A, L, I, 20061205, B, H, EP   

Beschreibung[de]

Die Erfindung betrifft einen linearen Phasendetektor.

Die Erfindung betrifft des Weiteren eine Taktgewinnungsvorrichtung und einen Datenregenerator sowie eine Vorrichtung, die eine solche Taktgewinnungsvorrichtung und einen solchen Datenregenerator umfasst.

Ein solcher linearer Phasendetektor wird zum Beispiel in Taktgewinnungsvorrichtungen und Datenregeneratoren einer Offenkreiskonfiguration oder einer Geschlossenkreiskonfiguration (wie beispielsweise einem Phasenregelkreis) verwendet und findet sich zum Beispiel in optischen Empfängern. Ein solcher linearer Phasendetektor steuert die Phase eines Taktes (wie beispielsweise einen gesteuerten Oszillator), der mit den ankommenden Daten synchronisiert werden muss. Dazu umfasst das erste Steuersignal zum Beispiel ein Aufwärtssignal oder umfasst ein Fehlersignal, und das zweite Steuersignal umfasst zum Beispiel ein Abwärtssignal oder umfasst ein Referenzsignal usw.

Eine solche Taktgewinnungsvorrichtung und ein solcher Datenregenerator umfasst beispielsweise den linearen Phasendetektor, der Daten empfängt (zum Beispiel an einem Dateneingang) und auf den ein Filter folgt, einen gesteuerten Oszillator und einen Frequenzteiler mit Rückkopplung zu dem linearen Phasendetektor (zum Beispiel zu einem Takteingang des linearen Phasendetektors). Diese Vorrichtung umfasst zum Beispiel einen optischen Empfänger zum Empfangen eines optischen Signals und umfasst einen Konverter zum Konvertieren des optischen Signals in ein elektrisches Signal und umfasst die Taktgewinnungsvorrichtung und den Datenregenerator zum Gewinnen eines Taktsignals und zum Regenerieren eines Datensignals aus dem elektrischen Signal.

US-A-5,712,580 offenbart einen linearen Phasendetektor, der ein Aufwärtssignal über einen ersten Auffang-Flipflop erzeugt, der ein Eingangssignal von einem zweiten Auffang-Flipflop empfängt, der in einer Rückkopplungsschleife angeordnet ist, und der ein Abwärtssignal über einen dritten Auffang-Flipflop, der ein Eingangssignal von dem ersten Auffang-Flipflop empfängt, auf der Grundlage von Quadraturtaktsignalen erzeugt.

US-A-2001/031028 offenbart eine Datentaktrückgewinnungsschaltung, die einen steuerbaren Quadraturtaktoszillator, der mit der halben Datenrate der Daten arbeitet, die in die Schaltung eingespeist werden, und eine Phasendetektorlogik umfasst, die Detektoreingänge, die mit dem Dateneingang verbunden sind, und einen Detektorausgang aufweist, der mit einem Frequenzsteuereingang des Quadraturtaktoszillators verbunden ist. Die Datentaktrückgewinnungsschaltung umfasst des Weiteren eine Parallelschaltung aus Abtastbauelementen, insbesondere Flipflops, die jeweils einen mit dem steuerbaren Quadraturtaktoszillator verbundenen Takteingang, einen Dateneingang für die in die Schaltung eingespeisten Daten sowie einen mit dem Phasendetektor verbundenen Datenausgang aufweisen. Mit dem Schaltkreis der vorliegenden Erfindung ist eine präzise Steuerung der Phase von rückgewonnenen Daten möglich, wobei dieser Schaltkreis problemlos auf einer begrenzten Chipfläche und auf stromsparend arbeitende Weise integriert werden kann.

Es ist unter anderem eine Aufgabe der Erfindung, einen schnelleren linearen Phasendetektor bereitzustellen, der für den Betrieb bei höheren Frequenzen geeignet ist.

Durch Bereitstellen eines linearen Phasendetektors gemäß der vorliegenden Erfindung, wie in Anspruch 1 definiert, mit parallelen Zwischenspeichern und Multiplexern zum Multiplexieren von Zwischenspeicher-Ausgangssignalen arbeitet jedes Paar paralleler Zwischenspeicher im Wesentlichen gleichzeitig, wobei der Multiplexer die Ergebnisse dieser Operationen multiplexiert. Infolge dessen wird die Verzögerung von Eingängen eines Zwischenspeicher-Paares in dem ersten Schaltkreis zu einem Ausgang eines Multiplexers des zweiten Schaltkreises verringert, wodurch der lineare Phasendetektor schneller wird.

Es ist zu beachten, dass jedes Paar paralleler Zwischenspeicher deshalb als parallel definiert ist, weil sie im Wesentlichen gleichzeitig arbeiten ("im Wesentlichen" aufgrund möglicher unterschiedlicher Pfadlängen, verschiedener parasitärer Kondensatoren usw.), weil beide wenigstens ein gleiches Eingangssignal (ein Datensignal oder ein Taktsignal usw.) erhalten und/oder weil beide Zwischenspeicher ihre Ausgangssignale in denselben Multiplexer einspeisen. So empfängt das Zwischenspeicher-Paar wenigstens ein gleiches Eingangssignal, und/oder es speist seine Ausgangssignale in denselben Multiplexer ein. Bei diesen Zwischenspeichern handelt es sich, in anderen Worten ausgedrückt, um multiplexierte Zwischenspeicher.

Durch Einspeisen des Datensignals in die ersten Zwischenspeicher des ersten Schaltkreises und Einspeisen des Ausgangssignals des ersten Multiplexers in den zweiten Zwischenspeicher des zweiten Schaltkreises kann der lineare Phasendetektor effizient in Halbleitertechnologie konstruiert werden.

Durch Hinzufügen des ersten logischen Schaltungsaufbaus und des zweiten logischen Schaltungsaufbaus, wie beispielsweise EXOR-Gatter, wurde ein kostengünstiger, unkomplizierter und stromsparend arbeitender linearer Phasendetektor konstruiert.

Es ist des Weiteren zu beachten, dass es zum Stand der Technik gehörende nicht-lineare Phasendetektoren gibt, die multiplexierte parallele Zwischenspeicher umfassen. Doch erstens handelt es sich bei diesen zum Stand der Technik gehörenden Phasendetektoren um nicht-lineare Phasendetektoren, und zweitens sind bei diesen nicht zum Stand der Technik gehörenden Phasendetektoren beide Schaltkreise nicht in Reihe geschaltet ("in Reihe geschaltet" bedeutet, dass das Datensignal in den ersten Schaltkreis eingespeist wird und dass das Ausgangssignal des ersten Signals als ein Datensignal in den zweiten Schaltkreis eingespeist wird usw.).

Eine erste Ausführungsform des linearen Phasendetektors gemäß der Erfindung ist in Anspruch 2 definiert.

Durch Hinzufügen des dritten Schaltkreises und des vierten Schaltkreises wurde ein schneller linearer Phasendetektor konstruiert, bei dem das kombinierte Ergebnis der Steuersignale nach der Tiefpassfilterung von der Anzahl der Datenübergänge in dem Datensignal unabhängig geworden ist. Oder anders ausgedrückt: Dieses kombinierte Ergebnis hat nach der Tiefpassfilterung einen Durchschnittswert von Null, und die Verstärkung des linearen Phasendetektors ist von der Anzahl der Übergänge in dem Datensignal unabhängig geworden, wobei diese Unabhängigkeit von Vorteil ist.

Eine zweite Ausführungsform des linearen Phasendetektors gemäß der Erfindung ist in Anspruch 3 definiert.

Durch Einspeisen des Ausgangssignals des zweiten Schaltkreises oder des Ausgangssignals des zweiten Multiplexers in die dritten Zwischenspeicher und Einspeisen des Ausgangssignals des dritten Multiplexers in die vierten Zwischenspeicher kann der lineare Phasendetektor mit einer von Datenübergängen unabhängigen Verstärkung effizient in Halbleitertechnologie konstruiert werden.

Eine dritte Ausführungsform des linearen Phasendetektors gemäß der Erfindung ist in Anspruch 4 definiert.

Durch Hinzufügen des dritten logischen Schaltungsaufbaus und des vierten logischen Schaltungsaufbaus, wie beispielsweise EXOR-Gatter, wurde ein kostengünstiger, unkomplizierter und stromsparend arbeitender linearer Phasendetektor mit einer von Datenübergängen unabhängigen Verstärkung konstruiert.

Eine vierte Ausführungsform des linearen Phasendetektors gemäß der Erfindung ist in Anspruch 5 definiert.

Durch Anschließen einer jeden der logischen Schaltungsaufbauten an einen Addierer/Subtrahierer kann das kombinierte Ergebnis von diesem Addierer/Subtrahierer (zum Beispiel Addieren des ersten und vierten Steuersignals und Subtrahieren des zweiten und dritten Steuersignals) in eine Ladungspumpe und/oder ein Tiefpassfilter eingespeist werden.

Ausführungsformen der Taktgewinnungsvorrichtung und des Datenregenerators gemäß der Erfindung, des Verfahrens gemäß der Erfindung, des Prozessorprogrammprodukts gemäß der Erfindung und der Vorrichtung gemäß der Erfindung entsprechen den Ausführungsformen des linearen Phasendetektors gemäß der Erfindung.

Die Erfindung gründet sich unter anderem auf die Erkenntnis, dass eine Verzögerung im Allgemeinen von der Pfadlänge zwischen Eingang und Ausgang und von der Anzahl der Operationen abhängt, die zwischen Eingang und Ausgang stattfinden, und basiert unter anderem auf dem Grundgedanken, dass bei einem linearen Phasendetektor ein Paar paralleler Zwischenspeicher zuzüglich eines Multiplexers je Schaltkreis diese Verzögerung minimiert (minimale Pfadlänge und minimale Anzahl an Operationen).

Die Erfindung löst unter anderem das Problem des Bereitstellens eines schnelleren linearen Phasendetektors und ist unter anderem insofern vorteilhaft, als ein solcher schnellerer linearer Phasendetektor bei höheren Frequenzen arbeiten kann (wie beispielsweise bei einer Frequenz, die zweimal so hoch ist usw. wie bei zum Stand der Technik gehörenden Detektoren bei Verwendung der gleichen Technologie), wodurch der lineare Phasendetektor durch eine von Datenübergängen unabhängige Verstärkung weiter verbessert werden kann.

Diese und weitere Aspekte der Erfindung gehen aus der oder den im Folgenden beschriebenen Ausführungsformen hervor oder können daraus abgeleitet werden.

1 veranschaulicht in Blockschaubildform einen linearen Phasendetektor gemäß der Erfindung mit zwei Schaltkreisen.

2 veranschaulicht in Blockschaubildform ein Zeitsteuerungsdiagramm für den linearen Phasendetektor mit zwei Schaltkreisen.

3 veranschaulicht in Blockschaubildform einen linearen Phasendetektor gemäß der Erfindung mit vier Schaltkreisen.

4 veranschaulicht in Blockschaubildform ein Zeitsteuerungsdiagramm für den linearen Phasendetektor mit vier Schaltkreisen.

Der in 1 gezeigte lineare Phasendetektor gemäß der Erfindung umfasst einen ersten Schaltkreis 1 mit einem Zwischenspeicher 10, der an seinen Dateneingängen (wobei der obere der normale Dateneingang ist und der untere der umgekehrte Dateneingang ist) die Datensignale empfängt und an seinen jeweiligen Takteingängen (wobei der linke Takteingang der normale Takteingang ist und der rechte Takteingang der umgekehrte Takteingang ist) die Taktsignale bei 00 Grad (erstes Taktsignal) empfängt. Ein normaler Ausgang (der obere Ausgang) des Zwischenspeichers 10 ist mit einem ersten normalen Eingang eines Multiplexers 12 verbunden, und ein umgekehrter Ausgang (der untere Ausgang) des Zwischenspeichers 10 ist mit einem ersten umgekehrten Eingang des Multiplexers 12 verbunden.

Der Schaltkreis 1 umfasst des Weiteren einen Zwischenspeicher 11, der an seinen Dateneingängen (wobei der obere der normale Dateneingang ist und der untere der umgekehrte Dateneingang ist) die Datensignale empfängt und an seinen jeweiligen Takteingängen (wobei der linke Takteingang der normale Takteingang ist und der rechte Takteingang der umgekehrte Takteingang ist) die Taktsignale bei 00 Grad über – im Vergleich zum Zwischenspeicher 10 – vertauschte Anschlüsse empfängt. Ein normaler Ausgang (der untere Ausgang) des Zwischenspeichers 11 ist mit einem zweiten umgekehrten Eingang des Multiplexers 12 verbunden, und ein umgekehrter Ausgang (der höhere Ausgang) des Zwischenspeichers 11 ist mit einem zweiten normalen Eingang des Multiplexers 12 verbunden.

Der Multiplexer 12 empfängt an seinen Steuereingängen (wobei der obere der normale Steuereingang ist und der untere der umgekehrte Steuereingang ist) die Taktsignale bei 00 Grad über – im Vergleich zum Zwischenspeicher 10 – nicht-vertauschte Anschlüsse.

Der Schaltkreis 1 umfasst des Weiteren einen logischen Schaltungsaufbau 13, wie beispielsweise ein EXOR-Gatter, das die Datensignale und die Multiplexer-Ausgangssignale zum Erzeugen eines ersten Steuersignals (Aufwärts-Signals-"UP") empfängt.

Der in 1 gezeigte lineare Phasendetektor gemäß der Erfindung umfasst des Weiteren einen zweiten Schaltkreis 2 mit einem Zwischenspeicher 20, der an seinen Dateneingängen (wobei der obere der normale Dateneingang ist und der untere der umgekehrte Dateneingang ist) die Multiplexer-Ausgangssignale von den Ausgängen des Multiplexers 12 (wobei der obere der normale Ausgang ist und der untere der umgekehrte Ausgang ist) über nicht-vertauschte Anschlüsse empfängt und an seinen jeweiligen Takteingängen (wobei der linke Takteingang der normale Takteingang ist und der rechte Takteingang der umgekehrte Takteingang ist) die Taktsignale bei 90 Grad (zweites Taktsignal) empfängt. Ein normaler Ausgang (der obere Ausgang) des Zwischenspeichers 20 ist mit einem ersten normalen Eingang eines Multiplexers 22 verbunden, und ein umgekehrter Ausgang (der untere Ausgang) des Zwischenspeichers 20 ist mit einem ersten umgekehrten Eingang des Multiplexers 22 verbunden.

Der Schaltkreis 2 umfasst des Weiteren einen Zwischenspeicher 21, der an seinen Dateneingängen (wobei der obere der normale Dateneingang ist und der untere der umgekehrte Dateneingang ist) die Datensignale empfängt und an seinen jeweiligen Takteingängen (wobei der linke Takteingang der normale Takteingang ist und der rechte Takteingang der umgekehrte Takteingang ist) die Taktsignale bei 90 Grad über – im Vergleich zum Zwischenspeicher 20 – vertauschte Anschlüsse empfängt. Ein normaler Ausgang (der untere Ausgang) des Zwischenspeichers 21 ist mit einem zweiten umgekehrten Eingang des Multiplexers 22 verbunden, und ein umgekehrter Ausgang (der höhere Ausgang) des Zwischenspeichers 21 ist mit einem zweiten normalen Eingang des Multiplexers 22 verbunden.

Der Multiplexer 22 empfängt an seinen Steuereingängen (wobei der obere der normale Steuereingang ist und der untere der umgekehrte Steuereingang ist) die Taktsignale bei 90 Grad über – im Vergleich zum Zwischenspeicher 20 – nicht-vertauschte Anschlüsse.

Der Schaltkreis 2 umfasst des Weiteren einen logischen Schaltungsaufbau 23, wie beispielsweise ein EXOR-Gatter, das die Multiplexer-Ausgangssignale von den Ausgängen der Multiplexer 12 und 22 zum Erzeugen eines zweiten Steuersignals (Abwärts-Signals-"DOWN") empfängt.

In 2 ist das Zeitsteuerungsdiagramm des in 1 veranschaulichten linearen Phasendetektors gezeigt, wobei CKI das erste Taktsignal bei 00 Grad ist, Q(L1) das Ausgangssignal des Zwischenspeichers 10 ist, Q(L2) das Ausgangssignal des Zwischenspeichers 11 ist, S das Steuereingangssignal des Multiplexers 12 ist, A das Ausgangssignal des Multiplexers 12 bezeichnet, CKQ das zweite Taktsignal bei 90 Grad ist, B das Ausgangssignal des Multiplexers 22 bezeichnet, "UP" (Aufwärts) das Ausgangssignal des Schaltungsaufbaus 13 ist, "DOWN" (Abwärts) das Ausgangssignal des Schaltungsaufbaus 23 ist, PD das Signal des linearen Phasendetektors bezeichnet, das durch Kombinieren des Aufwärts-Signals und des Abwärts-Signals erzeugt wird, und LPF (Low Pass Filtering) das PD-Signal nach der Tiefpassfilterung bezeichnet.

Weil LPF einen Durchschnittswert von ungleich Null hat, hat der lineare Phasendetektor, der zwei Schaltkreise 1, 2 umfasst, wie in 1 veranschaulicht, keine Verstärkung, die von der Anzahl der Übergänge in dem Datensignal unabhängig ist.

Der in 3 gezeigte lineare Phasendetektor gemäß der Erfindung umfasst vier Schaltkreise, nämlich 1, 2, 3 und 4, wobei die Schaltkreise 1 und 2 denen entsprechen, die in 1 gezeigt sind, und wobei die Schaltkreise 3 bzw. 4 gleich aufgebaut sind (und die Zwischenspeicher 30, 31 bzw. 40, 41 und die Multiplexer 32 bzw. 42 und die logischen Schaltungsaufbauten 33 bzw. 43 umfassen, die allesamt nicht gezeigt sind) und das erste Taktsignal (bei 00 Grad) bzw. das zweite Taktsignal (bei 90 Grad) empfangen, und wobei der Schaltkreis 3 des Weiteren das Ausgangssignal des Schaltkreises 2 (genauer gesagt, das Ausgangssignal des Multiplexers 22) empfängt und der Schaltkreis 4 das Ausgangssignal des Schaltkreises 3 (genauer gesagt, das Ausgangssignal des nicht gezeigten Multiplexers 32) empfängt. Die logischen Schaltungsaufbauten 13, 23, 33 und 43 erzeugen vier Steuersignale, nämlich U1 (das als aufwärts zu verwenden ist), U2 (das als abwärts zu verwenden ist), U3 und U4, die in einen Addierer/Subtrahierer 5 eingespeist werden, der zum Beispiel U1 und U4 addiert und U2 und U3 subtrahiert und der das Signal PD erzeugt.

In 4 ist das Zeitsteuerungsdiagramm des in 3 veranschaulichten linearen Phasendetektors gezeigt, wobei CKI das erste Taktsignal bei 00 Grad ist, Q(L1) das Ausgangssignal des Zwischenspeichers 10 ist, Q(L2) das Ausgangssignal des Zwischenspeichers 11 ist, S das Steuereingangssignal des Multiplexers 12 ist, A das Ausgangssignal des Multiplexers 12 bezeichnet, CKQ das zweite Taktsignal bei 90 Grad ist, B das Ausgangssignal des Multiplexers 22 bezeichnet, U1 das Ausgangssignal des Schaltungsaufbaus 13 ist, U2 das Ausgangssignal des Schaltungsaufbaus 23 ist, U3 das Ausgangssignal des Schaltungsaufbaus 33 ist und U4 das Ausgangssignal des Schaltungsaufbaus 43 ist.

Das Signal PD ist nicht gezeigt, kann aber durch Berechnen von U1 – U2 – U3 + U4 hergestellt werden und bezeichnet das Signal des linearen Phasendetektors, das durch Kombinieren von U1, U2, U3 und U4 erzeugt wird. Das Signal LPF ist nicht gezeigt, kann aber problemlos durch Integrieren des PD-Signals hergestellt werden (mit Integrieren entsprechend der Tiefpassfilterung). Weil LPF keinen Durchschnittswert von Null hat, hat der lineare Phasendetektor, der vier Schaltkreise 1, 2, 3 und 4 umfasst, wie in 3 veranschaulicht, eine Verstärkung, die von der Anzahl der Übergänge in dem Datensignal unabhängig ist. Diese Unabhängigkeit ist von großem Vorteil.

Die in den 1 und 3 gezeigten Phasendetektoren haben Doppelanschlüsse, um eine sogenannte ausgeglichene Situation herzustellen. Aber die Erfindung ist nicht auf diese ausgeglichene Situation beschränkt und kann auch in der sogenannten unausgeglichenen Situation mit Einzelanschlüssen verwendet werden.

Der Ausdruck "für" in "für K" und "für L" schließt nicht aus, dass auch andere Funktionen "für M" usw. – sei es gleichzeitig oder nicht – ausgeführt werden. Die Ausdrücke "X mit Y verbunden" und "eine Verbindung zwischen X und Y" und "verbindet X und Y" usw. schließen nicht aus, dass sich ein Element Z zwischen X und Y befindet. Die Ausdrücke "P umfasst Q" und "wobei P Q umfasst" usw. schließen nicht aus, dass auch ein Element R umfasst wird bzw. enthalten ist.

Es ist zu beachten, dass die oben angesprochenen Ausführungsformen die Erfindung nicht einschränken, sondern vielmehr veranschaulichen, und dass der Fachmann in der Lage ist, viele alternative Ausführungsformen zu entwerfen, ohne den Geltungsbereich der angehängten Ansprüche zu verlassen. In den Ansprüchen sind in Klammern gesetzte Bezugszeichen nicht so zu verstehen, als würden sie den Anspruch einschränken. Der Gebrauch des Verbs "umfassen" und seiner Konjugierungen schließt nicht das Vorhandensein von anderen Elementen oder anderen Schritten als den in einem Anspruch genannten Elementen bzw. Schritten aus. Ein unbestimmter Artikel vor einem Element schließt nicht das Vorhandensein mehrerer solcher Elemente aus. Die Erfindung kann mittels Hardware, die mehrere voneinander unterscheidbare Elemente umfasst, und mittels eines in geeigneter Weise programmierten Computers implementiert werden. In dem Vorrichtungs-Anspruch, wo verschiedene Mittel aufgezählt sind, können verschiedene dieser Mittel durch ein und dasselbe Hardware-Element verkörpert sein. Der bloße Umstand, dass bestimmte Messgrößen in voneinander verschiedenen Ansprüchen angegeben sind, bedeutet nicht, dass nicht auch eine Kombination dieser Messgrößen vorteilhaft genutzt werden kann.

Die Erfindung gründet sich unter anderem auf die Erkenntnis, dass eine Verzögerung im Allgemeinen von der Pfadlänge zwischen Eingang und Ausgang und von der Anzahl der Operationen abhängt, die zwischen Eingang und Ausgang stattfinden, und basiert unter anderem auf dem Grundgedanken, dass bei einem linearen Phasendetektor ein Paar paralleler Zwischenspeicher zuzüglich eines Multiplexers je Schaltkreis diese Verzögerung minimiert (minimale Pfadlänge und minimale Anzahl an Operationen).

Die Erfindung löst unter anderem das Problem des Bereitstellens eines schnelleren linearen Phasendetektors und ist unter anderem insofern vorteilhaft, als ein solcher schnellerer linearer Phasendetektor bei höheren Frequenzen arbeiten kann (wie beispielsweise bei einer Frequenz, die zweimal so hoch ist usw. wie bei zum Stand der Technik gehörenden Detektoren bei Verwendung der gleichen Technologie), wodurch der lineare Phasendetektor durch eine von Datenübergängen unabhängige Verstärkung weiter verbessert werden kann.

Legende der Zeichnungen Fig. 4

  • Error: Fehler


Anspruch[de]
Linearer Phasendetektor, umfassend:

– einen ersten Schaltkreis (1), der so angeschlossen ist, dass er ein erstes Taktsignal (CLK00) empfangen kann, wobei der erste Schaltkreis (1) Folgendes umfasst: erste Zwischenspeicher (10, 11) zum Empfangen eines Datensignals (DATA), einen ersten Multiplexer zum Multiplexieren von Ausgangssignalen der ersten Zwischenspeicher zum Erzeugen eines Ausgangssignals des ersten Multiplexers, einen ersten logischen Schaltungsaufbau (13) zum Empfangen des Datensignals (DATA) und des Ausgangssignals des ersten Multiplexers zum Erzeugen eines ersten Steuersignals (UP, U1), und

– einen zweiten Schaltkreis (2), der so angeschlossen ist, dass er ein zweites Taktsignal (CLK90) empfangen kann, wobei der zweite Schaltkreis (2) zweite Zwischen-speicher (20, 21) zum Empfangen des Ausgangssignals des ersten Multiplexers und einen zweiten Multiplexer (12, 22) zum Multiplexen von Ausgangssignalen der zweiten Zwischenspeicher zum Erzeugen eines Ausgangssignals des zweiten Multiplexers umfasst, und

– einen zweiten logischen Schaltungsaufbau (23) zum Empfangen des Ausgangssignals des ersten Multiplexers und des Ausgangssignals des zweiten Multiplexers zum Erzeugen eines zweiten Steuersignals (DOWN, U2) sowie ein Mittel (5) zum Erzeugen eines Signals des linearen Phasendetektors (PD) durch Kombinieren des ersten und des zweiten Steuersignals.
Linearer Phasendetektor nach Anspruch 1, wobei der lineare Phasendetektor wenigstens einen dritten Schaltkreis (3) zum Empfangen des ersten Taktsignals (CLK00) und zum Erzeugen wenigstens eines dritten Steuersignals (U3) sowie wenigstens einen vierten Schaltkreis (4) zum Empfangen des zweiten Taktsignals (CLK90) und zum Erzeugen wenigstens eines vierten Steuersignals (U4) umfasst, wobei jeder der Schaltkreise (3, 4) wenigstens zwei Zwischenspeicher und wenigstens einen Multiplexer zum Multiplexieren von Zwischenspeicher-Ausgangssignalen umfasst. Linearer Phasendetektor nach Anspruch 2, wobei dritte Zwischenspeicher des dritten Schaltkreises (3) wenigstens ein Ausgangssignal des zweiten Schaltkreises empfangen, wobei ein dritter Multiplexer des dritten Schaltkreises (3) wenigstens ein Ausgangssignal des dritten Multiplexers erzeugt, das in die vierten Zwischenspeicher des vierten Schaltkreises (4) eingespeist wird. Linearer Phasendetektor nach Anspruch 3, wobei ein dritter logischer Schaltungsaufbau des dritten Schaltkreises (3) das Ausgangssignal des zweiten Schaltkreises und das Ausgangssignal des dritten Multiplexers zum Erzeugen des dritten Steuer-signals (U3) empfängt, wobei ein vierter logischer Schaltungsaufbau des vierten Schaltkreises (4) das Ausgangssignal des dritten Multiplexers und wenigstens ein Ausgangssignal des vierten Multiplexers empfängt. Linearer Phasendetektor nach Anspruch 4, wobei jede der logischen Schaltungsaufbauten an einen Addierer/Subtrahierer (5) angeschlossen ist. Taktgewinnungsvorrichtung und Datenregenerator, die einen linearen Phasendetektor nach einem der vorangehenden Ansprüche umfassen. Vorrichtung, die eine Taktgewinnungsvorrichtung nach Anspruch 6 umfasst.






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