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Dokumentenidentifikation DE102007006194A1 06.09.2007
Titel Adaptiver Zyklus-Verrutscht-Detektor zur Erfassung eines entriegelten Zustands bei Phasenregelschleifenanwendungen
Anmelder Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif., US
Erfinder Louveaux, Sebastien, Loveland, Col., US;
Cresens, Wim, Loveland, Col., US;
Mar, Wing J., Loveland, Col., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 07.02.2007
DE-Aktenzeichen 102007006194
Offenlegungstag 06.09.2007
Veröffentlichungstag im Patentblatt 06.09.2007
IPC-Hauptklasse H03L 7/08(2006.01)A, F, I, 20070207, B, H, DE
IPC-Nebenklasse H03L 7/095(2006.01)A, L, I, 20070207, B, H, DE   
Zusammenfassung Ein adaptiver Zyklus-Verrutscht-Detektor ("ACSD") zur Verwendung bei einer Phasenregelschleifenschaltung ("PLL"-Schaltung). Der ACSD kann einen Phasenkomparator, einen Phasenverschieber in Signalkommunikation mit dem Phasenkomparator und einen Zyklus-Verrutscht-Detektor ("CSD") in Signalkommunikation mit dem Phasenverschieber umfassen.

Beschreibung[de]

Eine Phasenregelschleifenvorrichtung („PLL"-Vorrichtung; PLL = Phase-Locked Loop) ist im Grunde genommen ein Frequenzsteuersystem mit geschlossener Schleife, das die Phase und die Frequenz zweier Signale, eines Referenzsignals und eines Rückkopplungssignals, vergleicht und ein Fehlersignal erzeugt, das proportional zu der Differenz zwischen diesen zwei Signalen ist. PLL-Schaltungen können bei vielen Anwendungen verwendet werden, wobei die anfänglichen Anwendungen bei Funkfernsehempfängern liegen. Mit der Entwicklung von kostengünstigen Integrierte-Schaltung-Gehäusen („IS"-Gehäusen) wurde das PLL-Prinzip auf Fehler anderer Anwendungen erweitert, einschließlich PLL-Empfängern, die zum Wiedergewinnen niederpegeliger Signale von Satelliten in der Lage sind, AM- und FM-Demodulatoren, FSK-Decodierern, Motordrehzahlsteuerungen, Trenngliedern bzw. Isolatoren und Funksteuerempfängern und -sendern.

Typischerweise kann eine PLL einen Phasendetektor, ein Schleifenfilter und einen spannungsgesteuerten Oszillator („VCO" = Voltage Controlled Oscillator) umfassen, die miteinander in der Form einer Schleife mit negativer Rückkopplung verbunden sind. 1 zeigt ein vereinfachtes Blockdiagramm eines Beispiels einer herkömmlichen PLL-Schaltung 100. Die PLL-Schaltung 100 kann einen Phasendetektor 102, ein Schleifenfilter 104, einen spannungsgesteuerten Oszillator („VCO") 106, einen Teiler 108 und einen optionalen Teile-durch-M-Zähler 110 umfassen.

Bei einem Betriebsbeispiel der PLL-Schaltung 100 vergleicht der Phasendetektor 102 die Phase von zwei Signalen, eines Frequenzreferenzeingangsignals („FEIN") 112 und eines Rückkopplungssignals 120, und erzeugt ansprechend darauf ein Phasenfehlerausgangssignal 122, das proportional zu der Differenz zwischen den Eingangsphasen von FEIN 112 und dem Rückkopplungssignal 120 ist. Das Phasenfehlerausgangssignal 122 kann in dem Schleifenfilter 104 gefiltert und verstärkt werden, um ein gefiltertes Signal 124 zu erzeugen. Das gefilterte Signal 124 wird zu dem VCO 106 eingegeben, der ein Ausgangssignal („FVCO") 126 einstellt, um die Verriegelungsbedingungen der PLL-Schaltung 100 zu erfüllen.

Das Ausgangssignal FVCO 126 kann durch den Teiler 108 (wie beispielsweise einen Teile-durch-N-Zähler) hindurch zurück zu dem Phasendetektor 102 gespeist werden. Der Teile-durch-N-Zähler 106 kann entweder ein ganzzahliger Teiler, in welchem Fall der verriegelte VCO 106 auf N Mal die Phasendetektorreferenzfrequenz 128 abgestimmt wird, oder ein gebrochener Teiler sein, in welchem Fall der verriegelte VCO 106 auf NF Mal die Phasendetektorreferenzfrequenz 128 abgestimmt wird. Falls der optionale Teile-durch-M-Zähler 110 in dem Referenzeingang platziert ist, ist eine Teilerschaltung erzeugt und ist die Phasendetektorreferenzfrequenz 128 ein Teileingangssignal 130, das gleich FEIN 112 geteilt durch M ist, und ist das Ausgangssignal FVCO 126 gleich N/M × FEIN. Im Allgemeinen bewirkt das Phasenfehlersignal 122, dass die Frequenz des VCO 106 FEIN durch das Verhältnis N/M verfolgt.

Bei einer häufigen Anwendung einer PLL kann ein Modulo-N-Zähler (108) zwischen den Ausgang des VCO 106 und den Phasendetektor 102 in dem Rückkopplungsweg geschaltet sein, wobei so eine Frequenz FVCO 126 des VCO 106 erzeugt wird, die ein ganzzahliges Vielfaches der Eingangsreferenzfrequenz FEIN 128 ist. Dies ist ein ideales Verfahren zum Erzeugen von Taktpulsen mit einem Vielfachen der Leistungsleitungsfrequenz zum Integrieren von A/D-Wandlern (mit doppelter Flanke, ladungsausgleichend), um eine unendliche Unterdrückung einer Interferenz bzw. Störung bei der Leistungsleitungsfrequenz und der Oberschwingungen derselben aufzuweisen. Dasselbe liefert auch die grundlegende Technik von Frequenzsynthesizern.

Falls die Bedingungen stimmen, „verriegelt" der VCO 106 schnell auf FEIN 128, wobei eine feste Beziehung zu dem Eingangsreferenzsignal FEIN 128 beibehalten wird. Im Allgemeinen gibt es zwei häufige Verfahren, um zu erfassen, ob eine PLL verriegelt ist, d. h. die Ausgabe des VCO 106 FEIN 128 verfolgt: ein analoges Verfahren basierend auf einem Fensterdetektor und ein digitales Verfahren basierend auf einem Zyklus-Rutsch-Detektor. Bei dem analogen Verfahren überwacht der Fensterdetektor („FD") typischerweise entweder die Abstimmspannung (das gefilterte Signal 124) in den VCO 106 oder die Ausgangsspannung des Phasenfrequenzdetektors 102 (das Phasenfehlersignal 122). Falls diese Spannungen einen erwarteten Bereich überschreiten, ist die PLL 100 höchstwahrscheinlich entriegelt. Weil jedoch das Fenster typischerweise breit genug gesetzt ist, um Entwurfstoleranzen aufzunehmen, ist es möglich, dass die PLL manchmal entriegelt ist, ohne zu bewirken, dass der FD die entriegelte Bedingung erfasst.

Der Zyklus-Rutsch-Detektor („CSD" = Cycle-Slip Detector) ist ein digitaler Detektor eines entriegelten Zustands, der auf dem gleichen Prinzip arbeitet, dass es, sobald die PLL verriegelt ist, eine Zyklus-Für-Zyklus-Entsprechung zwischen dem Rückkopplungssignal und dem Eingangsreferenzsignal geben muss, das an den Phasendetektor angelegt ist. Eine jegliche Abweichung von der Eins-Zu-Eins-Zyklus-Für-Zyklus-Entsprechung gibt eine Zyklus-Verrutscht-Bedingung an, die ferner eine entriegelte Bedingung für die PLL ist. Im Allgemeinen kann ein einfacher CSD unter Verwendung von Flip-Flops und Logikgattern aufgebaut sein.

Leider gibt es mehrere Probleme, die auftreten können, wenn ein CSD verwendet wird, um zu bestimmen, wann eine PLL-Schaltung verriegelt. Das erste ist eine Transient-Falsch-Verriegelung-Erfassung, d. h. eine Angabe, dass die Schaltung verriegelt ist, wenn die Schaltung tatsächlich nicht verriegelt ist, was bei einem einfachen CSD ohne einen Zähler auftreten kann. Eine Transient-Falsch-Verriegelung-Erfassung kann durch ein Verwenden eines Verriegelungszählers stark reduziert werden, der eine spezifizierte Anzahl von verriegelten Zyklen erfordert, die auftreten, bevor das Entriegelungssignal deaktiviert wird, d. h. der CSD zu der Verriegelungsstellung rückgesetzt wird. Durch ein Einstellen des Werts des Verriegelungszählers kann die Nähe der Ausgangsfrequenz zu der endgültigen Frequenz der PLL, wenn das Entriegelungssignal deaktiviert ist, vorbestimmt und spezifiziert werden. Dies ist nützlich, wenn auf die PLL-Frequenz schnell aufgesprungen werden muss und die Einschwingzeit für die PLL auf das größtmögliche Ausmaß reduziert sein muss.

Ein zusätzliches Problem besteht darin, dass die zwei Eingangssignale zu dem CSD phasenversetzt sein müssen, um ein simultanes Takten zu vermeiden. Bei hohen Eingangsfrequenzen wird die Phaseneinstellung entscheidender, da die Variation der differenziellen Verzögerung der zwei Signale sich einem erheblichen Abschnitt der Referenzperiode nähern kann. Dieses Problem wird verschlimmert, wenn eine Bruchteilung verwendet wird, die mit einem Zittern bzw. Dithern implementiert wird, wobei das Fenster eines zulässigen Phasenversatzes weiter reduziert wird. Der Phasenversatz kann immer manuell eingestellt werden, um über einen begrenzten Bereich einer Referenzfrequenz zu arbeiten, falls die Signalverzögerung fest ist. Wenn die Referenzfrequenz über einem wesentlichen Bereich verändert werden muss, ist jedoch eine Neueinstellung des Phasenversatzes nötig. Der adaptive Phasenverschieber kann verwendet werden, um die manuelle Phasenversatzeinstellung zu eliminieren, wobei so eine optimale Spanne bzw. Marge über einem breiten Bereich einer Referenzfrequenz sichergestellt ist.

Deshalb besteht ein Bedarf nach einem CSD mit einem adaptiven Phasenverschieber, der die aktiven Flanken der Eingangssignale zu dem CSD automatisch positioniert, um eine symmetrische Erfassung eines entriegelten Zustands und somit eine maximale Marge zum Aufnehmen geditherter Signale zu liefern, die durch eine Bruchteilung erzeugt werden, und der ferner einen Verriegelungszähler aufweist, der Transient-Falsch-Verriegelung-Angaben durch ein Erfordern einer spezifizierten aufeinanderfolgenden Anzahl von Signalperioden eliminiert, die auftreten müssen, bevor die CSD-Ausgabe zu der Verriegelungsposition rückgesetzt werden kann.

Es ist die Aufgabe der vorliegenden Erfindung, einen adaptiven Zyklus-Verrutscht-Detektor und ein Verfahren zum Bestimmen, ob ein Rückkopplungssignal von einer Phasenregelschleifenschaltung auf ein Referenzsignal von einer Frequenzquelle verriegelt ist, mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch einen Detektor gemäß Anspruch und Anspruch9 und ein Verfahren gemäß Anspruch2 gelöst.

Es ist ein adaptiver Zyklus-Verrutscht-Detektor („ACSD" = Adaptive Cycle-Slipped Detector) für eine Verwendung bei einer Phasenregelschleifenschaltung („PLL"-Schaltung) offenbart. Der ACSD kann einen Phasenkomparator, einen Phasenverschieber in Signalkommunikation mit dem Phasenkomparator und einen Zyklus-Verrutscht-Detektor („CSD") in Signalkommunikation mit dem Phasenschieber umfassen. Der Phasenkomparator kann konfiguriert sein, um ein Referenzsignal von einer Frequenzquelle und ein Rückkopplungssignal von der PLL-Schaltung zu vergleichen und um ein Phasenrückkopplungssignal ansprechend auf den Vergleich zu erzeugen. Der Phasenverschieber kann konfiguriert sein, um das Referenzsignal zu empfangen und um ein verschobenes Referenzsignal zu erzeugen, und der CSD kann konfiguriert sein, um die Phasen des verschobenen Referenzsignals und des Rückkopplungssignals zu vergleichen und um ein Zyklus-Verrutscht-Signal ansprechend auf den Vergleich zu erzeugen.

Bei einem Betriebsbeispiel kann der ACSD bei einer PLL-Anwendung wie beispielsweise einem Frequenzsynthesizer verwendet werden, um einen Prozess durchzuführen, der ein Verschieben der Phase eines Referenzsignals um die Hälfte der Periode des Referenzsignals und ein Vergleichen des versetzten Referenzsignals mit einem Ausgangssignal von einer PLL in einem Zyklus-Rutsch-Detektor umfasst, um zu bestimmen, ob die Signale verriegelt sind. Der ACSD kann ferner einen Zyklus-Rutsch-Zähler umfassen, der eine vorbestimmte Anzahl von verriegelten Zyklen zählt, bevor das Entriegelungs-Signal deaktiviert wird, d. h. die ACSD-Ausgabe zu der verriegelten Position gesetzt wird.

Andere Systeme, Verfahren und Merkmale der Erfindung sind oder werden einem Fachmann auf dem Gebiet auf eine Untersuchung der folgenden Figuren und der detaillierten Beschreibung hin ersichtlich. Es ist beabsichtigt, dass alle derartigen zusätzlichen Systeme, Verfahren, Merkmale und Vorteile innerhalb dieser Beschreibung enthalten sein sollen, innerhalb des Schutzbereichs der Erfindung liegen sollen und durch die zugehörigen Ansprüche geschützt sein sollen.

Die Erfindung wird mit Bezug auf die folgenden Figuren besser verständlich. Die Komponenten in den Figuren sind nicht zwangsläufig maßstabsgetreu, wobei anstelle dessen eine Betonung auf ein Veranschaulichen der Prinzipien der Erfindung gelegt ist. In den Figuren bezeichnen ähnliche Bezugszeichen entsprechende Teile überall in den unterschiedlichen Ansichten.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein vereinfachtes Blockdiagramm eines Beispiels einer Implementierung einer herkömmlichen PLL-Schaltung 100;

2 ein Blockdiagramm eines Beispiels einer Implementierung eines adaptiven Zyklus-Verrutscht-Detektors („ACSD");

3 ein Blockdiagramm eines Beispiels einer Implementierung einer Gebrochen-N-Phasenregelschleifenvorrichtung (Gebrochen-N-PLL-Vorrichtung) mit einem ACSD;

4 Beispiele von Signalverläufen für das Referenz- und das Rückkopplungssignal der in 3 gezeigten PLL;

5 ein Schaltungsdiagramm eines Beispiels einer Implementierung des in 3 gezeigten ACSD; und

6 ein schematisches Diagramm eines Beispiels einer Implementierung des ACSD von 3, der ein feldprogrammierbares Gatterarray („FPGA" = Field-Programmable Gate Array) verwendet.

In der folgenden Beschreibung des bevorzugten Ausführungsbeispiels wird Bezug auf die zugehörigen Zeichnungen genommen, die einen Teil derselben bilden und die durch eine Veranschaulichung ein spezifisches Ausführungsbeispiel zeigen, in dem die Erfindung praktiziert werden kann. Andere Ausführungsbeispiele können verwendet werden und strukturelle Veränderungen können vorgenommen werden, ohne von dem Schutzbereich dieser Erfindung abzuweichen.

In 2 ist ein Blockdiagramm eines Beispiels einer Implementierung eines adaptiven Zyklus-Verrutscht-Detektors („ACSD") 200 gezeigt. Der ACSD 200 kann einen Phasenkomparator 202, einen Phasenverschieber 204 und einen Zyklus-Verrutscht-Detektor („CSD") 204 umfassen. Der Phasenkomparator 202 kann sich über Signalwege 210 bzw. 212 in Signalkommunikation mit dem Phasenverschieber 206 und einer Phasenregelschleifenschaltung 208 („PLL"-Schaltung) befinden. Der CSD 206 kann sich über Signalwege 214 bzw. 216 in Signalkommunikation mit dem Phasenverschieber 204 und der PLL-Schaltung 208 befinden. Bei diesem Beispiel können sich der Phasenkomparator 202, der Phasenverschieber 204 und die PLL-Schaltung 208 über Signalwege 222, 220 bzw. 224 in Signalkommunikation mit einer Frequenzquelle 218 (wie beispielsweise einem Oszillator) befinden.

Bei einem Betriebsbeispiel ist der Phasenkomparator 202 eine Vorrichtung, die konfiguriert ist, um ein Referenzsignal 226 von der Frequenzquelle 218 und ein Rückkopplungssignal 228 von der PLL-Schaltung 208 zu vergleichen und um ein Phasenrückkopplungssignal 230 ansprechend auf den Vergleich zu erzeugen. Der Phasenverschieber 204 ist eine Vorrichtung, die konfiguriert ist, um das Referenzsignal 226 zu empfangen und um ein verschobenes Referenzsignal 232 zu erzeugen, das zu dem CSD 206 weitergeleitet wird. Der CSD 206 ist eine Vorrichtung, die konfiguriert ist, um die Phase des verschobenen Referenzsignals 232 und die Phase des Rückkopplungssignals 228 zu vergleichen und um ein Zyklus-Verrutscht-Signal 234 ansprechend auf den Vergleich zu erzeugen.

In Betrieb kann der ACSD 200 die aktiven Flanken der Eingangssignale 228 und 232 zu dem CSD 206 automatisch positionieren, um eine symmetrische Entriegelungserfassung und somit die maximale Spanne zum Aufnehmen geditherter Signale zu liefern, die durch eine Bruchteilung erzeugt werden. Der ACSD 200 kann ferner einen Taktzähler (nicht gezeigt) umfassen, der Transient-Falsch-Verriegelung-Angaben durch ein Erfordern einer spezifizierten aufeinanderfolgenden Anzahl von Signalperioden eliminiert, die auftreten müssen, bevor die Ausgabe des ACSD 206 (das Zyklus-Verrutscht-Signal 234) zu der Verriegelungsposition rückgesetzt wird.

In 3 ist ein Blockdiagramm eines Beispiels einer Implementierung einer Gebrochen-N-PLL 300 gezeigt, die einen ACSD 302 aufweist. Die PLL 300 kann einen Phasenfrequenzdetektor 304, einen Schleifenintegrator 306, einen VCO 308, einen Teiler 310 und den ACSD 302 umfassen. Der Phasenfrequenzdetektor 304 kann sich über Signalwege 316, 314 bzw. 318 in Signalkommunikation mit dem Schleifenintegrator 306, dem Teiler 310 und einer Frequenzquelle 312 befinden. Der VCO 308 kann sich über Signalwege 320 bzw. 322 in Signalkommunikation mit dem Schleifenintegrator 306 und dem Teiler 310 befinden. Der ACSD 302 kann sich über Signalwege 324 bzw. 326 in Signalkommunikation mit sowohl dem Teiler 310 als auch der Frequenzquelle 312 befinden. Als ein Beispiel kann die Frequenzquelle 312 ein Oszillator sein und kann der Teiler 310 ein Bruchschleifenteiler sein, wie beispielsweise ein Teile-durch-N.F-Teiler.

Bei einem Betriebsbeispiel kann die Frequenzquelle 312 ein Frequenzreferenzsignal („FREF") 328 erzeugen, das zu dem Phasenfrequenzdetektor 304 gesendet wird. Der Phasenfrequenzdetektor 304 erzeugt ein Phasenfehlersignal 330, das zu dem Schleifenintegrator 304 eingegeben wird. Die Ausgabe des Schleifenintegrators 306 ist das Abstimmspannungssignal („VABSTIMM") 332, das die Ausgangsfrequenz („FVCO") 334 des VCO 308 steuert. Die Ausgangsfrequenz FVCO 334 ist das Äquivalent der Frequenzausgabe FVCO 126 (d. h. N/M × FEIN) die in 1 gezeigt ist, wobei M gleich ist und N gleich N.F ist.

Die FVCO 334 wird zu dem Bruchschleifenteiler 310 eingegeben, wo dieselbe durch einen Teile-durch-N.F-Zähler geteilt wird, der ein programmierbarer Teile-durch-N-Zähler oder irgendein anderer ähnlicher Typ einer Vorrichtung sein kann, um das Rückkopplungssignal („FRückkopplung") 336 in einer Negativrückkopplungsschleife 338 zu erzeugen. Diese Negativrückkopplungsschleife 336 kann durch die Elemente 304, 306, 308 und 310 definiert sein und dieselbe zwingt FRückkopplung 336, FREF 328 zu verfolgen, derart, dass die Frequenz von FRückkopplung 336 die gleiche wie diese von FREF 328 ist. An diesem Punkt beträgt die Ausgangsfrequenz 340 der Gebrochen-N-PLL 300 N.F × FREF.

Die Eigenschaft, dass FRückkopplung 336 FREF 328 verfolgt, wenn die Gebrochen-N-PLL 300 verriegelt ist, kann für eine Verriegelungserfassung verwendet werden. Falls mehr als ein Zyklus von FRückkopplung 336 innerhalb eines einzigen Zyklus von FREF 328 auftritt, oder umgekehrt, dann ist ein Zyklus verrutscht bzw. durchgerutscht, und die Gebrochen-N-PLL 300 ist nicht mehr phasenverriegelt. Wenn die Gebrochen-N-PLL 300 verriegelt ist, würde die hohe DC-Schleifenverstärkung der Gebrochen-N-PLL 300 aufgrund des Schleifenintegrators 306 natürlich die aktive Flanke von FRückkopplung 336 zwingen, sich mit der aktiven Flanke von FREF 328 auszurichten, um den Phasenfehler zu minimieren. Wenn FRückkopplung 336 und FREF 328 vollkommen ausgerichtet sind, kann irgendeine Abweichung innerhalb eines Zyklus erfasst werden. In der Praxis ist eine derartige Ausrichtung gewöhnlich nicht verwendbar, weil die normalen Jitter von FRückkopplung 336 oder FREF 328 Zyklus-Verrutscht-Ausgaben erzeugen würden.

Für eine Störungsoptimierung und um die Totzone des typischen digitalen Phasenfrequenzdetektors zu vermeiden, wird häufig ein Versatz in die Gebrochen-N-PLL 300 eingebracht, wobei FRückkopplung 336 und FREF 328 gezwungen werden, sich phasenmäßig voneinander zu versetzen. Dieser Phasenversatz ist häufig ausreichend, um zu ermöglichen, dass der ACSD 302 ordnungsgemäß arbeitet. Beispielsweise kann ein idealer Versatz für einen ACSD 302 darin bestehen, FREF 328 und FRückkopplung 336 voneinander um80 Grad versetzt zu haben, wie es in 4 gezeigt ist. Dieser Versatz für den ACSD 302 ist jedoch eventuell nicht die optimale Phasenverschiebung für eine optimale Störungsleistungsfähigkeit.

4 zeigt einen exemplarischen idealen Signalverlauf 400 des Referenzsignals FREF 328, 3, und einen exemplarischen idealen Signalverlauf 402 des Rückkopplungssignals FRückkopplung 336, 3, für eine Zyklus-Verrutscht-Erfassung. Weil die aktiven Flanken (d. h. die „ansteigenden Flanken") von FREF 404, 406, 408 und 410 und FRückkopplung 412, 414, 416 und 418 um die Hälfte der FREF-Periode (180 Grad) 420 versetzt sind, kann sich somit die aktive Flanke von FRückkopplung in beide Richtungen mit der gleichen Spanne bewegen, bevor eine Zyklus-Rutschung bzw. Zyklus-Durchrutschung auftreten kann. Obwohl der Bruchschleifenteiler Dither in das FRückkopplung einbringt, derart, dass die gemittelte Periode von FRückkopplung gleich der Periode von FREF ist, verändert sich die augenblickliche Periode von FRückkopplung mit jedem Referenzzyklus. Durch ein Versetzen von FREF von FRückkopplung um 180 Grad können die gebrochenen Dither einfacher aufgenommen werden, ohne falsche Zyklus-Rutschungen zu bewirken.

Wenn FRückkopplung um die Hälfte der FREF-Periode versetzt ist, müsste die FRückkopplung-Periode um mehr als die Hälfte der FREF Periode abweichen, um eine Zyklus-Rutschung innerhalb eines einzigen FREF-Zyklus auszulösen. Falls beispielsweise FREF 50 MHz beträgt, beträgt jede FREF-Periode 20 Nanosekunden. Somit müsste die Periode von FREF sich auf mehr als 30 Nanosekunden erhöhen oder sich auf weniger als0 Nanosekunden verringern, um eine Zyklus-Rutschung innerhalb eines FREF-Zyklus zu bewirken. Die entsprechende Frequenz von FRückkopplung,um eine Zyklus-Rutschung in einem FREF-Zyklus auszulösen, beträgt dann eventuell weniger als 33,3 MHz oder mehr als00 MHz.

Wenn beispielsweise die Gebrochen-N-PLL von einer hohen Frequenz auf eine niedrige Frequenz hüpft, die die Hälfte der anfänglichen Frequenz beträgt, wird der Wert von N.F unmittelbar auf die Hälfte des vorhergehenden Werts desselben reduziert. Der VCO bleibt momentan bei der anfänglichen Frequenz aufgrund der Verzögerung der Schleife, was darin resultiert, dass FRückkopplung momentan00 MHz erreicht, und bewirkt, das der CSD eine Zyklus-Rutschung innerhalb eines FREF-Zyklus erfasst. Bei einem kleineren Frequenzsprung, bei dem die resultierende FRückkopplung Abweichung kleiner ist, ist der CSD nicht in der Lage, die Zyklus-Rutschung unmittelbar zu erfassen. Ungleich einem analogen Fensterdetektor jedoch erfasst der digitale CSD, genügend Zeit vorausgesetzt, immer eine Zyklus-Rutschung, ganz gleich, wie nahe FREF und FRückkopplung sich frequenzmäßig sind.

5 zeigt ein Schaltungsdiagramm eines Beispiels einer Implementierung eines ACSD 500. Der ACSD 500 kann einen Phasenverschieber 502, einen Phasenkomparator 504, einen CSD 506 und einen Zyklus-Rutschung-Zähler 508 umfassen. Der Phasenverschieber 502 kann sich in Signalkommunikation mit dem Phasenkomparator 504 und dem Zyklus-Verrutscht-Detektor 506 befinden und der Zyklus-Verrutscht-Detektor 506 kann sich in Signalkommunikation mit dem Zyklus-Rutschung-Zähler 508 befinden.

Bei einem Betriebsbeispiel arbeitet der ACSD 500 gut, wenn sowohl das FREF-Signal 510 als auch das FRückkopplung-Signal 512 einen Belastungszyklus nahe 50 % aufweisen. Weil beide dieser Signale häufig von Frequenzteilern in der PLL (nicht gezeigt) erzeugt werden, können dieselben pulsähnliche Signale mit asymmetrischen Belastungszyklen sein. Folglich können Flip-Flops U1 514 und U2 516 als Teile-durch-2-Teiler verwendet werden, die Taktsignale Clk A 518 bzw. Clk B 520 erzeugen, die eventuell näherungsweise vollkommene Rechteckwellen sind. Falls jedoch das FRückkopplung-Signal 512 und das FREF-Signal 510 beide Belastungszyklen aufweisen, die nahe an 50 % sind, dann werden eventuell die Flip-Flops U1 512 und U2 516 nicht benötigt.

Um die Phase zwischen dem FREF-Signal 510 und dem FRückkopplung-Signal 512 automatisch zu setzen, wird die Phase des FREF-Signals 510 oder die Ableitung 520 desselben (d. h. das Clk-B-Signal 520) verschoben, bis die aktive Flanke desselben mit der abfallenden Flanke des FRückkopplung-Signals 512 oder der Ableitung 518 desselben (d. h. dem Clk-A-Signal 518) ausgerichtet ist. Dies kann unter Verwendung eines einfachen Verfahrens vorgenommen werden, das mit einer Verzögerungsschleife („DLL" = Delay-Locked Loop) implementiert ist, die eine gewöhnliche Takterzeugungskomponente bei einem modernen Feldprogrammierbares-Gatterarray-Entwurf („FPGA"-Entwurf) ist, oder irgendeiner anderen geeigneten Technik. Im Allgemeinen kann eine DLL ein programmierbares Verzögerungselement (nicht gezeigt) verwenden, um die Verzögerung und somit die Phase des Ausgangssignals einzustellen, um die Ausgangsphase mit der Eingangsphase auszurichten. Der Phasenverschieber 502 kann ein Beispiel eines programmierbaren Verzögerungselements der DLL sein. Der Phasenkomparator 504 liefert ein Rückkopplungssignal 522 zu dem Phasenverschieber 502, um zu bestimmen, wann die zwei Signale (d. h. das Taktsignal Clk B 520 und das Rückkopplungssignal 526) ordnungsgemäß ausgerichtet wurden. Das Verfahren kann wie folgt sein: einer der Takte wird als eine Referenz verwendet und wird kontinuierlich durch den anderen Takt abgetastet. Wenn eine EINS abgetastet wird, wird die Phase erhöht, bis eine NULL zu sehen ist. Sobald eine NULL zu sehen ist (möglicherweise am Anfang des Prozesses), wird die Phase verringert, bis lediglich EINSEN abgetastet werden. Dies fällt mit der abfallenden Flanke des abgetasteten Takts zusammen. Es kann ein manueller Phasenversatz 524 zu dem Phasenverschieber 502 hinzugefügt werden, um die Phasenausrichtung wie gewünscht zu verschieben. Der manuelle Phasenversatz 524 kann verwendet werden, um interne Verzögerungen zu kompensieren, die die tatsächliche Phasenbeziehung verändern. Der manuelle Phasenversatz 524 wird mit Bezug auf die Referenz angewandt, die durch das vorhergehende Verfahren erhalten wird. Der Kalibrierungsprozess wird neu gestartet, sobald die zwei Takte wieder verriegelt werden, nachdem dieselben entriegelt wurden.

Der CSD 506 vergleicht die Eingangstakte Clk A 518 und einen phasenverschobenen Clk B 526, um ein Rutschung-Erfasst-Signal 528 zu erzeugen. Das Rutschung-Erfasst-Signal 528 setzt ein Flip-Flop U3 530, um ein Zyklus-Verrutscht-Signal 532 zu erzeugen. Das Rutschung-Erfasst-Signal 528 löst ferner den Zyklus-Rutschung-Zähler 508 aus (der ein wiederladbarer N-Bit-Zyklus-Rutschung-Zähler sein kann). Falls der Zyklus-Rutschung-Zähler 508 den Endzählwert desselben erreichen darf, wird das Flip-Flop U3 530 durch das Endzählwert-Signal 534 rückgesetzt, um das Zyklus-Verrutscht-Signal 532 zu deaktivieren. Falls das Rutschung-Erfasst-Signal 528 den Zyklus-Rutschung-Zähler 508 kontinuierlich wieder auslöst, bleibt das Zyklus-Verrutscht-Signal 532 aktiviert.

Solange das FRückkopplung-Signal 512 und das FREF-Signal 510 nicht phasenveriegelt sind, wird der Zyklus-Rutschung-Zähler 508 wieder ausgelöst, um die Zyklus-Verrutscht-Ausgabe desselben hoch zu halten. Falls der Zyklus-Rutschung-Zähler 508 mit dem Zählwert K (durch den Zähleingang 536) wieder geladen wird, wenn das Zyklus-Verrutscht-Signal 532 niedrig wird, ist sicher, dass es zumindest K-Zyklen gab, bei denen keine Zyklus-Rutschung auftrat. Falls Tref die Periode des FREF-Signals 510 ist und der Phasenversatz zwischen dem FREF-Signal 510 und dem FRückkopplung-Signal 512 Tref/2 beträgt, dann beträgt die gemittelte Phasenabweichung des FRückkopplung-Slgnals 512 pro Zyklus des FREF-Signals 510 vor einem Verriegeln Tref/2K. In dem Moment, in dem das Zyklus-Verrutscht-Signal 532 niedrig wird, beträgt die gemittelte Frequenz des FRückkopplung-Signals 512 näherungsweise:

für große K. Falls K000 beträgt, berichtet beispielsweise der CSD 506 die PLL als verriegelt, wenn der VCO 308, 3, innerhalb näherungsweise 0,05 % der Verriegelungsfrequenz liegt. Der CSD 506, der das Verriegelungssignal erzeugt, ist somit eine Angabe, dass die PLL einen spezifizierten Frequenzbereich erreicht hat. Bei einer gut gesteuerten PLL ohne Überschwingungen sollte die PLL-Ausgabefrequenz nach einer Schrittveränderung bei dem Wert von N oder dem FREF-Signal 510 sich der endgültigen Frequenz monoton nähern. Nachdem dieser Verriegelungspunkt erreicht wurde, sollte der Frequenzfehler weiter fallen, ohne dass eine Überschwingung eine Zyklus-Rutschung auslöst.

6 zeigt ein Beispiel einer Implementierung einer Teil-FPGA-Implementierung des CSD 506 von 5. Der CSD 600 ist entworfen, um eine Frequenzdifferenz zwischen zwei Takten zu erfassen: Clk A 602 und Clk B 604, und um ein „Rutschung-Erfasst"-Flag 630 zu erzeugen, das synchron zu einem der zwei Takte ist, in diesem Fall Clk A 602, die verwendet werden, um eine andere Logik zu treiben.

Jeder Takt treibt einen freilaufenden 2-Bit-Zähler 606, 608, der den Wert desselben bei der ansteigenden Flanke des Takts inkrementiert, und der bei binär „11" zurückspringt bzw. wrapt. Der Wert der zwei Zähler 606 und 608 wird kombinatorisch für eine Wertedifferenz von exakt 2 in einem Zählerdifferenz=2-Detektor („CD2D" = Counter Difference = 2 Detector) 610 ausgewertet. Wenn eine Differenz von exakt 2 auftritt, ist dies eine Angabe, dass zwei ansteigende Flanken eines Takts innerhalb der Periode des anderen Takts aufgetreten sind. Bei diesem Auftreten wird das Signal Ddet 612 aktiviert. Das Signal Ddet 612 wird durch jeden der zwei Takte durch zwei Register (SYNC 1) 614 wieder getaktet, was darin resultiert, dass DdetA synchron zu Clk A 602 und DdetB synchron zu Clk B 604 ist. Das Signal DdetA wird dann zu dem Clk-B-Bereich überquert, und umgekehrt für DdetB. Die überquerten Signale werden dann durch den anderen Takt erneut wieder getaktet, die nicht überquerten Signale werden jeweils gleichmäßig verzögert (SYNC 2) 616, was in den Signalen DdetAA DdetBA, DdetAB und DdetBB resultiert.

DdetAA DdetBA werden durch ein ODER-Gatter 618 einer ODER-Verknüpfung unterzogen, um DdetA' zu erzeugen, das eine Zyklus-Rutschung-Erfassung in dem Clk-A-Bereich angibt. DdetBB und DdetBA werden in einem ODER-Gatter 620 einer ODER-Verknüpfung unterzogen, um DdetB' zu erzeugen, das eine Zyklus-Rutschung-Erfassung in dem Clk-B-Bereich angibt.

DdetB' wird dann erneut zu dem Clk-A-Bereich überquert und wieder verriegelt. DdetA' wird gleichmäßig verzögert. Schließlich erzeugt das ODER-verknüpfte Ergebnis der wieder getakteten Signale DdetA' und DdetB' das Zyklus-Rutschung-Erfasst-Signal 630, das gänzlich synchron zu dem Clk-A-Bereich ist.

Schließlich wird das Rutschung-Erfasst-Signal 630 verwendet, um die zwei Zähler 606 und 608 asynchron rückzusetzen, um denselben einen anderen gleichen Startpunkt für ein Zählen zu geben. Weil die zwei Takte asynchron sind, bevor eine Phasenverriegelung auftrat, gibt es eine beträchtliche Menge an Redundanz bei dem Wiedertakten und Überqueren von Signalen, um eine Metastabilität des CSD 600 zu minimieren.

Es ist ersichtlich, dass die vorhergehende Beschreibung zahlreicher Implementierungen zu Veranschaulichungs- und Beschreibungszwecken präsentiert wurde. Dieselbe ist nicht erschöpfend und begrenzt die beanspruchte Erfindung nicht auf die präzisen offenbarten Formen. Modifikationen und Variationen sind angesichts der obigen Beschreibung möglich oder können aus einem Praktizieren der Erfindung gewonnen werden. Die Ansprüche und die Äquivalente derselben definieren den Schutzbereich der Erfindung.


Anspruch[de]
Adaptiver Zyklus-Verrutscht-Detektor („ACSD") (200) zur Verwendung bei einer Phasenregelschleifenschaltung („PLL"-Schaltung) (208), wobei der ACSD (200) folgende Merkmale aufweist:

einen Phasenkomparator (202), wobei der Phasenkomparator (202) konfiguriert ist, um ein Referenzsignal von einer Frequenzquelle und ein Rückkopplungssignal von der PLL-Schaltung (208) zu vergleichen und um ein Phasenrückkopplungssignal ansprechend auf den Vergleich zu erzeugen;

einen Phasenverschieber (204) in Signalkommunikation mit dem Phasenkomparator (202), wobei der Phasenverschieber (204) konfiguriert ist, um das Referenzsignal zu empfangen und um ein verschobenes Referenzsignal zu erzeugen; und

einen Zyklus-Verrutscht-Detektor („CSD") (206) in Signalkommunikation mit dem Phasenverschieber (204), wobei der CSD (206) konfiguriert ist, um die Phasen des verschobenen Referenzsignals und des Rückkopplungssignals zu vergleichen und ein Zyklus-Verrutscht-Signal ansprechend auf den Vergleich zu erzeugen.
ACSD (200) gemäß Anspruch, bei dem das Zyklus-Verrutscht-Signal aktiviert wird, wenn der CSD (206) erfasst, dass mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt oder mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt. ACSD (200) gemäß Anspruch 2, bei dem das Zyklus-Verrutscht-Signal deaktiviert wird, wenn der CSD (206) erfasst, dass nicht mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt und nicht mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt. ACSD (200) gemäß Anspruch 3, bei dem das Zyklus-Verrutscht-Signal ansprechend auf einen Vergleich eines vorbestimmten Werts mit einem Zyklus-Rutschung-Zähler in Signalkommunikation mit dem CSD (206) deaktiviert wird. ACSD (200) gemäß Anspruch 4, bei dem der vorbestimmte Wert in den Zyklus-Rutschung-Zähler wiederladbar ist. ACSD (200) gemäß Anspruch 5, wobei der ACSD (200) als eine monolithische integrierte Schaltung („IS") implementiert ist. ACSD (200) gemäß einem der Ansprüche bis 6, bei dem der Phasenverschieber (204) die Phase des Referenzsignals ansprechend auf das Phasenrückkopplungssignal von dem Phasenkomparator (202) verschiebt. ACSD (200) gemäß Anspruch 7, bei dem die Phase des Referenzsignals verschoben wird, bis eine aktive Flanke des Referenzsignals mit einer abfallenden Flanke des Rückkopplungssignals zusammenfällt. ACSD (200) gemäß Anspruch 8, bei dem der Phasenverschieber (204) eine Verzögerungsschleifenschaltung („DDL"-Schaltung) umfasst. ACSD (200) gemäß Anspruch 8 oder 9, bei dem der Phasenverschieber (204) eine Einrichtung zum manuellen Einstellen des Phasenversatzes umfasst. ACSD (200) gemäß einem der Ansprüche bis0, bei dem der CSD (206) ein feldprogrammierbares Gatterarray („FPGA") umfasst. Ein Verfahren zum Bestimmen, ob ein Rückkopplungssignal von einer Phasenregelschleifenschaltung (208) („PLL"-Schaltung) mit einem Referenzsignal von einer Frequenzquelle verriegelt ist, wobei das Verfahren folgende Schritte aufweist:

Vergleichen der Phase des Rückkopplungssignals und des Referenzsignals;

Erzeugen eines Phasenrückkopplungssignals ansprechend auf den Vergleich;

Verschieben des Referenzsignals ansprechend auf das Phasenrückkopplungssignal;

Vergleichen des verschobenen Referenzsignals und des Rückkopplungssignals in einem Zyklus-Rutschung-Detektor (206); und

Erzeugen eines Zyklus-Verrutscht-Signals ansprechend auf den Vergleich.
Verfahren gemäß Anspruch2, das ferner ein Aktivieren des Zyklus-Verrutscht-Signals umfasst, wenn der Zyklus-Verrutscht-Detektor (206) erfasst, dass mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt oder mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt. Verfahren gemäß Anspruch3, das ferner ein Deaktivieren des Zyklus-Verrutscht-Signals umfasst, wenn der Zyklus-Verrutscht-Detektor (206) erfasst, dass nicht mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt und nicht mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt. Verfahren gemäß Anspruch4, das ferner folgende Schritte umfasst:

Inkrementieren eines Zyklus-Rutschung-Zählers für jeden Zyklus des Referenzsignals, für den der Zyklus-Verrutscht-Detektor (206) erfasst, dass nicht mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt und nicht mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt;

Vergleichen des Zyklus-Rutschung-Zählers mit einem vorbestimmten Wert; und

Deaktivieren des Zyklus-Verrutscht-Signals, wenn der Zyklus-Rutschung-Zähler gleich dem vorbestimmten Wert ist oder denselben überschreitet.
Verfahren gemäß Anspruch5, das ferner ein Wiederladen des vorbestimmten Werts in den Zyklus-Rutschung-Zähler umfasst. Verfahren gemäß einem der Ansprüche2 bis6, das ferner ein Verschieben der Phase des Referenzsignals umfasst, bis die aktive Flanke desselben mit der abfallenden Flanke des Rückkopplungssignals ausgerichtet ist. Verfahren gemäß Anspruch7, das ferner folgende Schritte umfasst:

Abtasten des Referenzsignals mit dem Rückkopplungssignal, bis eine Eins abgetastet wird;

Erhöhen der Phase des Referenzsignals;

Wiederabtasten des verschobenen Referenzsignals;

Wiederholen der Schritte des Erhöhens der Phase des Referenzsignals und des Wiederabtastens des verschobenen Referenzsignals, bis eine Null abgetastet wird;

Verringern der Phase des Referenzsignals;

Wiederabtasten des verschobenen Referenzsignals und;

Wiederholen der Schritte des Verringerns der Phase des Referenzsignals und des Wiederabtastens des verschobenen Referenzsignals, bis eine Eins abgetastet wird.
Adaptiver Zyklus-Verrutscht-Detektor („ACSD") (200) für eine Verwendung bei einer Phasenregelschleifenschaltung („PLL"-Schaltung) (208), wobei der ACSD (200) folgende Merkmale aufweist:

eine erste Einrichtung (202) zum Vergleichen eines Referenzsignals von einer Frequenzquelle und eines Rückkopplungssignals von der PLL-Schaltung (208) und zum Erzeugen eines Phasenrückkopplungssignals ansprechend auf den Vergleich;

eine zweite Einrichtung (204) in Signalkommunikation mit der ersten Einrichtung (202), wobei die zweite Einrichtung (204) zum Empfangen des Referenzsignals und zum Erzeugen eines verschobenen Referenzsignals vorgesehen ist; und

eine dritte Einrichtung (206) in Signalkommunikation mit der zweiten Einrichtung (204), wobei die dritte Einrichtung (206) zum Vergleichen der Phasen des verschobenen Referenzsignals und des Rückkopplungssignals und zum Erzeugen eines Zyklus-Verrutscht-Signals ansprechend auf den Vergleich vorgesehen ist.
ACSD (200) gemäß Anspruch9, bei dem das Zyklus-Verrutscht-Signal aktiviert wird, wenn die dritte Einrichtung (206) erfasst, dass mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt oder mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt, und bei dem das Zyklus-Verrutscht-Signal deaktiviert wird, wenn die dritte Einrichtung (206) erfasst, dass nicht mehr als ein Zyklus des Rückkopplungssignals innerhalb eines Zyklus des verschobenen Referenzsignals auftritt und nicht mehr als ein Zyklus des verschobenen Referenzsignals innerhalb eines Zyklus des Rückkopplungssignals auftritt.






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