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Dokumentenidentifikation DE102006011706A1 20.09.2007
Titel Halbleiter-Bauelement, sowie Halbleiter-Bauelement-Test-Verfahren
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Bucksch, Thorsten, 81543 München, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 14.03.2006
DE-Aktenzeichen 102006011706
Offenlegungstag 20.09.2007
Veröffentlichungstag im Patentblatt 20.09.2007
IPC-Hauptklasse H01L 21/66(2006.01)A, F, I, 20060314, B, H, DE
IPC-Nebenklasse H01L 23/544(2006.01)A, L, I, 20060314, B, H, DE   G11C 29/56(2006.01)A, L, I, 20060314, B, H, DE   G01R 31/28(2006.01)A, L, I, 20060314, B, H, DE   G01R 31/3193(2006.01)A, L, I, 20060314, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Halbleiter-Bauelement (2) sowie ein Halbleiter-Bauelement-Test-Verfahren zum Test eines Halbleiter-Bauelements (2), wobei in einem Normalbetriebs-Modus des Halbleiter-Bauelements (2) ein an einem Anschluss (12) des Halbleiter-Bauelements (2) anliegendes Signal an einen Schaltungskern (32) des Halbleiter-Bauelements (2) weitergeleitet wird und wobei in einem Testbetriebs-Modus des Halbleiter-Bauelements (2) ein an dem Anschluss (12) des Halbleiter-Bauelements (2) anliegendes Test-Signal statt an den Schaltungskern (32) des Halbleiter-Bauelements (2) an einen weiteren Anschluss (15) des Halbleiter-Bauelements (2) weitergeleitet wird.

Beschreibung[de]

Die Erfindung betrifft ein Halbleiter-Bauelement, sowie ein Halbleiter-Bauelement-Test-Verfahren.

Halbleiter-Bauelemente, z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.

Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i.A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d.h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z.B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z.B. zersägt (oder z.B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.

Bei der Herstellung von Halbleiter-Bauelementen (z.B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate)) können – noch bevor am Wafer sämtliche gewünschten, o.g. Bearbeitungsschritte durchgeführt wurden – (d.h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Testverfahren unterzogen werden (z.B. sog. Kerf-Messungen am Waferritzrahmen).

Nach der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher der o.g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Testverfahren unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen, fertiggestellten – Bauelemente entsprechend getestet werden („Scheibentests").

Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z.B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z.B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module (sog. „Modultests").

Beim Testen von Halbleiter-Bauelementen können als Testverfahren (z.B. bei den o.g. Scheibentests, Modultests, etc.) jeweils z.B. sog. „DC-Test", und/oder z.B. sog. „AC-Tests" eingesetzt werden.

Bei einem DC-Test kann z.B. an einen entsprechenden Anschluß eines zu testenden Halbleiter-Bauelements eine Spannung (oder Strom) bestimmter – insbesondere gleichbleibender – Höhe angelegt werden, und dann die Höhe von – sich ergebenden – Strömen (bzw. Spannungen) gemessen werden – insbesondere überprüft werden, ob diese Ströme (bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen.

Demgegenüber können bei einem AC-Test an entsprechende Anschlüsse eines Halbleiter-Bauelements beispielsweise – in der Höhe wechselnde – Spannungen (oder Ströme) angelegt werden, insbesondere entsprechende Test-Muster-Signale („Pattern"), mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende Funktionstest durchgeführt werden können.

Mit Hilfe der o.g. Testverfahren können defekte Halbleiter-Bauelemente bzw. -Module identifiziert, und dann aussortiert (oder teilweise auch repariert) werden, und/oder es können – entsprechend den erzielten Test-Ergebnissen – die bei der Herstellung der Bauelemente jeweils verwendeten Prozess-Parameter entsprechend modifiziert bzw. optimal eingestellt werden, etc., etc.

Beispielsweise kann bei den o.g. Testverfahren getestet werden, ob die auf einem entsprechenden Halbleiter-Bauelement vorgesehenen Interface-Schaltungen, z.B. dort vorgesehene – mit entsprechenden Halbleiter-Bauelement-Anschlüssen verbundene – Receiver-Schaltungen, Driver-Schaltungen, etc. richtig funktionieren.

Nicht richtig funktionierende Interface-Schaltungen sind – insbesondere bei mit hohen internen bzw. externen Datenraten arbeitenden Bauelementen – eine relativ häufige Ursache von Fehlern.

Bei herkömmlichen Funktionstests können in einem zu testenden Halbleiter-Bauelement durch ein entsprechendes Testgerät entsprechende Test-Daten abgespeichert, und später wieder ausgelesen werden. Daraufhin kann durch das Testgerät überprüft werden, ob die in das Halbleiter-Bauelement abgespeicherten Daten den aus dem Halbleiter-Bauelement ausgelesenen Daten entsprechen.

Als Test-Daten können z.B. entsprechende quasi-zufällige Test-Daten bzw. Pseudo-Random-Test-Daten verwendet werden.

Durch die Verwendung von Pseudo-Random-Test-Daten kann erreicht werden, dass in den an den entsprechenden Daten-Leitungen anliegenden Test-Daten-Signalen eine relativ große Zahl unterschiedlicher Frequenzanteile auftritt, bzw. die Test-Daten-Signale aus einem relativ breitbandigen Frequenz-Gemisch bestehen.

Bei herkömmlichen Funktionstests müssen die o.g. durch ein entsprechendes Testgerät an die Anschlüsse eines Halbleiter-Bauelements angelegten Test-Muster-Signale – d.h. entsprechende Daten-, Adress-, Takt-, und Steuer-Signale – protokoll-konform sein.

Von Nachteil ist, dass bei neuen bzw. geänderten Protokollen – z.B. einer neuen Halbleiter-Bauelement-Generation – entsprechende Testgeräte in der Regel erst zeitlich verzögert auf den Markt kommen, und relativ teuer sind.

Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement sowie ein neuartiges Halbleiter-Bauelement-Test-Verfahren zur Verfügung zu stellen, insbesondere ein Bauelement und ein Verfahren, mit welchen die o.g. und/oder weitere Nachteile herkömmlicher Bauelemente bzw. Verfahren – zumindest teilweise – überwunden werden können.

Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 13.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem Aspekt der Erfindung wird ein Halbleiter-Bauelement-Test-Verfahren zum Test eines Halbleiter-Bauelements zur Verfügung gestellt, wobei in einem Normalbetriebs-Modus des Halbleiter-Bauelements ein an einem Anschluss des Halbleiter-Bauelements anliegendes Signal an einen Schaltungskern des Halbleiter-Bauelements weitergeleitet wird, und wobei in einem Testbetriebs-Modus des Halbleiter-Bauelements ein an dem Anschluss des Halbleiter-Bauelements anliegendes Test-Signal statt an den Schaltungskern des Halbleiter-Bauelements an einen weiteren Anschluss des Halbleiter-Bauelements weitergeleitet wird.

Gemäß einem weiteren Aspekt der Erfindung wird ein Halbleiter-Bauelement zur Verfügung gestellt, welches einen Anschluss aufweist, wobei in einem Normalbetriebs-Modus des Halbleiter-Bauelements ein an dem Anschluss anliegendes Signal an einen Schaltungskern des Halbleiter-Bauelements weitergeleitet wird, wobei das Halbleiter-Bauelement zusätzlich eine Schalt-Einrichtung aufweist zum Weiterleiten eines an dem Anschluss anliegenden Test-Signals statt an den Schaltungskern des Halbleiter-Bauelements an einen weiteren Anschluss des Halbleiter-Bauelements in einem Testbetriebs-Modus des Halbleiter-Bauelements.

Die Schalt-Einrichtung kann z.B. zwischen eine Interface-Schaltung des Halbleiter-Bauelements, und den Schaltungskern des Halbleiter-Bauelements geschaltet sein.

Durch das Weiterleiten des an dem Anschluss anliegenden Test-Signals an den weiteren Anschluss des Halbleiter-Bauelements statt an den Halbleiter-Bauelement-Schaltungskern kann das Halbleiter-Bauelement, insbesondere die dort vorgesehene Interface-Schaltung auf einfache Weise einem entsprechenden Test unterzogen werden – beispielsweise, indem eine an dem Anschluss als Test-Signal eingegebene Bit-Folge mit einer in Reaktion auf die eingegebene Bit-Folge an dem weiteren Anschluss ausgegebenen Bit-Folge verglichen wird.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:

1 eine schematische Darstellung eines Testsystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und

2 eine schematische Detail-Darstellung eines Abschnitts eines mit Hilfe des in 1 gezeigten Testsystems testbaren Halbleiter-Bauelements.

In 1 ist eine schematische Darstellung eines Testsystems 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.

Das Testsystem 1 weist ein Testgerät 4, einen Pattern-Generator 3, und ein zu testendes, in einem entsprechenden Halbleiter-Bauelement-Gehäuse angeordnetes Halbleiter-Bauelement 2 auf.

Statt zum Test eines in einem entsprechenden Halbleiter-Bauelement-Gehäuse angeordneten (Einzel-)Bauelements 2 kann ein dem in 1 gezeigten Testsystem 1 entsprechendes Testsystem z.B. auch zum Test von – noch auf einem entsprechenden Wafer befindlichen, halbfertigen oder fertigen – Bauelementen verwendet werden, und/oder z.B. zum Test eines mehrere, in entsprechende Bauelement-Gehäuse eingebaute Halbleiter-Bauelemente aufweisenden elektronischen Moduls, etc., etc.

Bei dem in 1 gezeigten Halbleiter-Bauelement 2 kann es sich z.B. um einen integrierten (analogen bzw. digitalen) Rechenschaltkreis handeln, und/oder z.B. um ein Halbleiter-Speicherbauelement wie z.B. ein Funktionsspeicher-Bauelement (PLA, PAL, etc.) oder Tabellenspeicher-Bauelement (z.B. ROM oder RAM, insbesondere SRAM oder DRAM), insbesondere um ein DRAM (Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), z.B. DDR-DRAM (Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate)).

Wie aus 1 hervorgeht, gibt der Pattern-Generator 3 an einer Test-Leitung 7 (und alternativ zusätzlich an einer oder mehreren weiteren Leitungen) ein Test-Signal aus.

Optional kann der Pattern-Generator 3 zusätzlich – wie in 1 dargestellt, und wie im folgenden noch genauer erläutert wird – an einer oder mehreren – zur Test-Leitung 7 benachbarten – Test-Leitungen 6, 8 (hier: an den zur Test-Leitung 7 unmittelbar benachbarten Test-Leitungen 6, 8) entsprechende Stör-Signale ausgeben.

Die Funktion des in 1 gezeigten Testgeräts 4, und des Pattern-Generators 3 kann bei alternativen, hier nicht dargestellten Ausführungsbeispielen auch von einem einzelnen (Test-)Gerät erfüllt werden.

Bei dem Pattern-Generator 3 kann es sich um einen beliebigen Pattern-Generator 3 handeln, z.B. um einen – als Test- und Stör-Signal – entsprechende quasi-zufällige Test-Daten bzw. Pseudo-Random-Test-Daten (d.h. eine stochastische Bit-Folge) erzeugenden Pseudo-Random-Pattern-Generator 3, oder z.B. um einen Pattern-Generator 3 eines BERT (BERT = Bit Error Rate Tester) (welcher z.B. keine Pseudo-Random-Test-Daten erzeugt, sondern z.B. entsprechende z.B. regelmäßig bzw. vorhersagbar zwischen einem Zustand „Null" und einem Zustand „Eins" wechselnde Test- und Stör-Signale, d.h. eine determinierte Bit-Folge).

Die Test- und/oder Stör-Signale können mit relativ hoher Datenrate übertragen werden, z.B. mehr als 1 GB/s (z.B. 7 GB/s oder 13 GB/s, etc.). Vorteilhaft kann die vom Pattern-Generator 3 jeweils zu verwendende Datenrate flexibel variabel eingestellt werden.

Werden als Test- und/oder Stör-Signale entsprechende quasi-zufällige Test-Daten bzw. Pseudo-Random-Test-Daten verwendet, kann erreicht werden, dass in den an den entsprechenden Test-Leitungen 6, 7, 8 anliegenden Test- und/oder Stör-Signalen eine relativ große Zahl unterschiedlicher Frequenzanteile auftritt, bzw. die Test- und/oder Stör-Signale aus einem relativ breitbandigen Frequenz-Gemisch bestehen.

Mit Hilfe der o.g. an den Test-Leitungen 6, 8 angelegten Stör-Signale können entsprechende Nebensprech-Störungen des an der Test-Leitung 7 anliegenden Test-Signals simuliert werden, d.h. eine – auf Kopplungen über entsprechende magnetische/elektrische Felder beruhende – Beeinflussung der Test-Leitung 7 (bzw. des daran anliegenden Test-Signals) durch an Nachbarleitungen (hier: den Test-Leitungen 6, 8) anliegende (Stör-)Signale.

Alternativ oder zusätzlich zu den o.g. durch die o.g. Stör-Signale hervorgerufenen Nebensprech-Störungen des Test-Signals kann das Test-Signal z.B. mit einem entsprechenden – bewusst zusätzlich herbeigeführten – Jitter beaufschlagt werden (z.B. mit entsprechendem determinierten und/oder stochastischen Jitter), beispielsweise indem mit Hilfe einer entsprechenden Einrichtung 5a, z.B. eines Power Dividers ein von einer Jitter-Quelle 5 an einer Leitung 5b bereitgestelltes Jitter-Signal in das an der Test-Leitung 7 anliegende Test-Signal gemischt wird.

Wie im folgenden noch genauer erläutert wird, wird gemäß 2 das von dem Pattern-Generator 3 ausgegebene Test-Signal einem entsprechenden Pin des Halbleiter-Bauelements 2 zugeführt, und von dort aus – über einen entsprechenden Bond-Draht – an einen entsprechenden Anschluss 12 des Halbleiter-Bauelements 2, d.h. ein entsprechendes Halbleiter-Bauelement-Pad 12.

Bei dem Pin bzw. Pad/Anschluss 12 kann es sich im Prinzip um einen beliebigen zu testenden Pin bzw. Pad/Anschluss 12 des Halbleiter-Bauelements 2 handeln, z.B. um einen Pin bzw. Pad/Anschluss 12, an dem in einem Normalbetrieb bzw. Normalbetriebs-Modus des Halbleiter-Bauelements 2 – statt des o.g. Test-Signals – entsprechende (Nutz-)Daten-Signale angelegt werden (also um einen Daten-Pin bzw. -Pad), oder entsprechende Adress-, Takt-, oder Steuer-Signale (also um einen Adress-, Takt-, oder Steuer-Pin bzw. -Pad).

Entsprechend ähnlich wie das o.g. Test-Signal werden auch die vom Pattern-Generator 3 an den o.g. Test-Leitungen 6, 8 ausgegebenen Stör-Signale entsprechenden weiteren Pins des Halbleiter-Bauelements 2 zugeführt, und von dort aus – über entsprechende Bond-Drähte – an entsprechende weitere Anschlüsse 11, 13 des Halbleiter-Bauelements 2, d.h. entsprechende weitere Halbleiter-Bauelement-Pads 11, 13.

Bei den weiteren Pins bzw. Pads/Anschlüssen 11, 13 kann es sich – ebenfalls – im Prinzip um beliebige Pins bzw. Pads/Anschlüsse 12 des Halbleiter-Bauelements 2 handeln, z.B. um Pins bzw. Pads/Anschlüsse 11, 13, an denen im Normalbetrieb bzw. Normalbetriebs-Modus des Halbleiter-Bauelements 2 – statt der o.g. Stör-Signale – entsprechende (Nutz-)Daten-Signale, oder entsprechende Adress-, Takt-, oder Steuer-Signale angelegt werden (also um Daten-, Adress-, Takt-, oder Steuer-Pins bzw. -Pads).

Vorteilhaft handelt es sich bei den o.g. weiteren Pins bzw. Pads/Anschlüssen 11, 13, an denen die o.g. Stör-Signale angelegt werden um zu dem jeweils zu testenden Pin bzw. Pad/Anschluss 12 des Halbleiter-Bauelements 2 unmittelbar benachbarte Pins bzw. Pads/Anschlüsse 11, 13.

Das zu testende Halbleiter-Bauelement 2 kann in – mindestens – zwei verschiedenen Modi betrieben werden, nämlich im o.g.

Normalbetriebs-Modus, und in einem – im folgenden genauer erläuterten – speziellen Test-Modus.

Im Normalbetriebs-Modus werden entsprechende, an den Pins bzw. Pads/Anschlüssen 11, 12, 13 des Halbleiter-Bauelements 2 angelegte (Nutz-)Daten-Signale (bzw. entsprechende Adress-, Takt-, oder Steuer-Signale) jeweils über entsprechende mit den Pads/Anschlüssen 11, 12, 13 verbundene Leitungen 11a, 12a, 13a an entsprechende Receiver-Schaltungen 17, 18, 19 weitergeleitet. Die Receiver-Schaltungen 17, 18, 19 können z.B. entsprechend ähnlich oder identisch wie herkömmliche Halbleiter-Bauelement-Receiver-Schaltungen aufgebaut und eingerichtet sein.

Mit Hilfe der Receiver-Schaltungen 17, 18, 19 kann z.B. eine entsprechende Analog-Digital-Wandlung der an den Leitungen 11a, 11b, 11c anliegenden Signale durchgeführt werden, und/oder eine entsprechende Signal-Pegelumsetzung und/oder Signal-Verstärkung, etc. Als Receiver-Schaltungen 17, 18, 19 können z.B. entsprechende, kreuzgekoppelte p- bzw. n-Kanal-Feldeffekttransistoren aufweisende Receiver-Schaltungen 17, 18, 19 verwendet werden, oder beliebige andere Receiver-Schaltungen.

Die von den Receiver-Schaltungen 17, 18, 19 an entsprechenden Leitungen 17a, 18a, 19a ausgegebenen Ausgangs-Signale können – entsprechend ähnlich oder identisch wie bei herkömmlichen Halbleiter-Bauelementen – an entsprechende Flip-Flops 23, 24, 25 weitergeleitet werden (insbesondere z.B. an deren „Set"-(„S"-) Eingänge).

Mit Hilfe der Flip-Flops 23, 24, 25 kann eine Zwischenspeicherung der durch die Receiver-Schaltungen 17, 18, 19 an den Leitungen 17a, 18a, 19a ausgegebenen Signale erreicht werden, und eine zeitlich koordinierte Weiterschaltung der Signale an entsprechende Flip-Flop-Ausgangs-Leitungen 23a, 24a, 25a abhängig von einem an entsprechenden Takt-Eingängen der Flip-Flops 23, 24, 25 anliegenden, über eine Takt-Leitung 33 zugeführten (z.B. aus einem externen Takt-Signal generierten) Takt-Signal CLK.

Die Flip-Flops 23, 24, 25 können entsprechend ähnlich oder identisch wie bei herkömmlichen Halbleiter-Bauelementen verwendete, an entsprechende Receiver-Schaltungen angeschlossene Flip-Flops aufgebaut und eingerichtet sein, oder auf beliebig andere Weise.

Wie aus 2 hervorgeht, werden die von den Flip-Flops 23, 24, 25 an den o.g. Flip-Flop-Ausgangs-Leitungen 23a, 24a, 25a ausgegebenen Signale – anders als bei herkömmlichen Halbleiter-Bauelementen – nicht direkt an im Halbleiter-Bauelement-Core 32 vorgesehene (oder weitere, diesem vorgeschaltete, hier nicht dargestellte) Einrichtungen weitergeleitet, sondern – zunächst – entsprechenden Multiplexern 26, 27, 28 zugeführt (bzw. genauer: entsprechenden Daten-Eingängen der Multiplexer 26, 27, 28).

Mit anderen Worten sind die auf dem Halbleiter-Bauelement 2 vorgesehenen Eingangs-Interface-Schaltungen (z.B. die o.g. Receiver-Schaltungen 17, 18, 19, und/oder die o.g. Flip-Flops 23, 24, 25) also nicht direkt mit dem Halbleiter-Bauelement-Core 32 (d.h. dem „Schaltungskern") verbunden, sondern – indirekt – über die o.g. Multiplexer 26, 27, 28.

Die Frequenz eines intern im Halbleiter-Bauelement-Core 32 verwendeten Takt-Signals, bzw. die intern im Halbleiter-Bauelement-Core 32 verwendete Datenrate kann kleiner sein, als die Frequenz des an der Takt-Leitung 33 anliegenden, den Flip-Flops 23, 24, 25 zugeführten Takt-Signals CLK, bzw. kleiner als die o.g. Datenrate der an den Test-Leitungen 6, 7, 8 anliegenden Test- und/oder Stör-Signale (z.B. um mehr als 1/3 oder S kleiner, z.B. lediglich R so groß, etc.).

Abhängig davon, ob das Halbleiter-Bauelement 2 im o.g. Normalbetriebs-Modus, oder im o.g. Test-Modus betrieben wird, werden die an den Flip-Flop-Ausgangs-Leitungen 23a, 24a, 25a anliegenden Signale an entsprechende „Normalbetriebs"-Daten-Ausgänge der Multiplexer 26, 27, 28 durchgeschaltet (und damit über entsprechende Leitungen 26a, 27a, 28a an den Halbleiter-Bauelement-Core 32 (bzw. die o.g. dort entsprechend wie bei herkömmlichen Halbleiter-Bauelementen vorgesehenen Einrichtungen, z.B. DRAM-Speicherzellen, eine CPU, bzw. an vor den Core 32 geschaltete FIFO-Speicher, etc., etc., etc.)), oder an entsprechende „Testbetriebs"-Daten-Ausgänge der Multiplexer 26, 27, 28, und damit über entsprechende Leitungen 26b, 27b, 28b an entsprechende Demultiplexer 29, 30, 31 (bzw. genauer: entsprechende „Testbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31 (s.u.)).

Der Zustand der Multiplexer 26, 27, 28 kann durch ein an einer Steuer-Leitung 34 anliegendes, entsprechenden Steuer-Eingängen der Multiplexer 26, 27, 28 zugeführtes Steuer-Signal gesteuert werden.

Beispielsweise können in einem ersten Zustand des an der Steuer-Leitung 34 anliegenden Signals (z.B. „logisch niedrig" (oder alternativ: „logisch hoch")) – d.h. im „Normalbetriebs-Modus" – die Daten-Eingänge der Multiplexer 26, 27, 28 mit den „Normalbetriebs"-Daten-Ausgängen der Multiplexer 26, 27, 28 (d.h. den o.g. Leitungen 26a, 27a, 28a) verbunden, und von den „Testbetriebs"-Daten-Ausgängen der Multiplexer 26, 27, 28 (d.h. den Leitungen 26b, 27b, 28b) getrennt werden.

Demgegenüber können in einem zweiten – zum ersten Zustand inversen – Zustand des an der Steuer-Leitung 34 anliegenden Signals (z.B. „logisch hoch" (oder alternativ: „logisch niedrig")) – d.h. im „Testbetriebs-Modus" – die Daten-Eingänge der Multiplexer 26, 27, 28 von den „Normalbetriebs"-Daten-Ausgängen der Multiplexer 26, 27, 28 (d.h. den o.g. Leitungen 26a, 27a, 28a) getrennt, und mit den „Testbetriebs"-Daten-Ausgängen der Multiplexer 26, 27, 28 (d.h. den Leitungen 26b, 27b, 28b) verbunden werden.

Wie bereits oben angedeutet, sind entsprechende „Testbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31 über entsprechende Leitungen 26b, 27b, 28b an entsprechende „Testbetriebs-"Daten-Ausgänge der Multiplexer 26, 27, 28 angeschlossen.

Des weiteren sind – wie aus 2 weiter hervorgeht – entsprechende „Normalbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31 über entsprechende Leitungen 29b, 30b, 31b an den Halbleiter-Bauelement-Core 32 angeschlossen (bzw. an (weitere) dort entsprechend wie bei herkömmlichen Halbleiter-Bauelementen vorgesehene Einrichtungen, z.B. DRAM-Speicherzellen, eine CPU, bzw. hinter den Core 32 geschaltete FIFO-Speicher, etc., etc., etc.).

Die Daten-Ausgänge der Demultiplexer 29, 30, 31 sind über entsprechende Leitungen 29a, 30a, 31a an entsprechende Driver-Schaltungen 20, 21, 22 angeschlossen.

Vom Halbleiter-Bauelement-Core 32 (bzw. den dort vorgesehenen weiteren Einrichtungen) bereitgestellte Ausgangs-Signale werden also – anders als bei herkömmlichen Halbleiter-Bauelementen – nicht direkt an die Driver-Schaltungen 20, 21, 22 weitergeleitet, sondern zunächst den o.g. Demultiplexern 29, 30, 31 zugeführt.

Mit anderen Worten sind die auf dem Halbleiter-Bauelement 2 vorgesehenen Ausgangs-Interface-Schaltungen (z.B. die o.g. Driver-Schaltungen 20, 21, 22) also nicht direkt mit dem Halbleiter-Bauelement-Core 32 verbunden, sondern – indirekt – über die o.g. Demultiplexer 29, 30, 31.

Abhängig davon, ob das Halbleiter-Bauelement 2 im o.g. Normalbetriebs-Modus, oder im o.g. Test-Modus betrieben wird, werden die an den „Normalbetriebs-"Daten-Eingängen der Demultiplexer 29, 30, 31 (d.h. den o.g. Leitungen 29b, 30b, 31b) anliegenden – d.h. vom Halbleiter-Bauelement-Core 32 bereitgestellten – Signale an die Daten-Ausgänge der Demultiplexer 29, 30, 31 weitergeschaltet (und damit über die Leitungen 29a, 30a, 31a an die Driver-Schaltungen 20, 21, 22), oder die an den „Testbetriebs-"Daten-Eingängen der Demultiplexer 29, 30, 31 (d.h. den o.g. Leitungen 26b, 27b, 28b) anliegenden – d.h. von den o.g. Multiplexern 26, 27, 28 bereitgestellten – Signale.

Der Zustand der Demultiplexer 29, 30, 31 kann – entsprechend wie der Zustand der Multiplexer 26, 27, 28 – durch das an der Steuer-Leitung 34 anliegende, entsprechenden Steuer-Eingängen der Demultiplexer 29, 30, 31 zugeführte Steuer-Signal gesteuert werden.

Beispielsweise können im o.g. ersten Zustand des an der Steuer-Leitung 34 anliegenden Signals (z.B. „logisch niedrig" (oder alternativ: „logisch hoch")) – d.h. im „Normalbetriebs-Modus" – die „Normalbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31, d.h. die Leitungen 29b, 30b, 31b mit den Demultiplexer-Daten-Ausgängen (d.h. den o.g. Leitungen 29a, 30a, 31a) verbunden, und die „Testbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31, d.h. die Leitungen 26b, 27b, 28b von den Demultiplexer-Daten-Ausgängen (d.h. den o.g. Leitungen 29a, 30a, 31a) getrennt werden.

Demgegenüber können in dem o.g. zweiten – zum ersten Zustand inversen – Zustand des an der Steuer-Leitung 34 anliegenden Signals (z.B. „logisch hoch" (oder alternativ: „logisch niedrig")) – d.h. im „Testbetriebs-Modus" – die „Normalbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31, d.h. die Leitungen 29b, 30b, 31b von den Demultiplexer-Daten-Ausgängen (d.h. den o.g. Leitungen 29a, 30a, 31a) getrennt, und die „Testbetriebs-"Daten-Eingänge der Demultiplexer 29, 30, 31, d.h. die Leitungen 26b, 27b, 28b mit den Demultiplexer-Daten-Ausgängen (d.h. den o.g. Leitungen 29a, 30a, 31a) verbunden werden.

Die über die o.g. Leitungen 29a, 30a, 31a mit den Daten-Ausgängen der Demultiplexer 29, 30, 31 verbundenen Driver-Schaltungen 20, 21, 22 können z.B. entsprechend ähnlich oder identisch wie herkömmliche Halbleiter-Bauelement-Driver-Schaltungen aufgebaut und eingerichtet sein.

Mit Hilfe der Driver-Schaltungen 20, 21, 22 kann z.B. eine entsprechende Signal-Pegelumsetzung und/oder Signal-Verstärkung, etc. der an den Leitungen 29a, 30a, 31a anliegenden, entsprechenden Eingängen der Driver-Schaltungen 20, 21, 22 zugeführten Signale vorgenommen werden, etc., etc. Als Driver-Schaltungen 20, 21, 22 können z.B. entsprechende, einen Pull-Up- und einen Pull-Down-Transistor aufweisende Driver-Schaltungen 20, 21, 22 verwendet werden, oder beliebige andere Driver-Schaltungen.

Die an den Ausgängen der Driver-Schaltungen 20, 21, 22 ausgegebenen Signale werden – entsprechend wie herkömmlich, und wie in 2 veranschaulicht – an mit den Driver-Schaltungen 20, 21, 22 verbundene (zusätzliche) Pads bzw. Anschlüsse 14, 15, 16 des Halbleiter-Bauelements 2 weitergeleitet, und von dort aus – über entsprechende Bond-Drähte – an entsprechende (zusätzliche) Pins des Halbleiter-Bauelements 2.

Bei den o.g. zusätzlichen Pins bzw. Pads/Anschlüssen 14, 15, 16 kann es sich im Prinzip um beliebige Pins bzw. Pads/Anschlüsse 14, 15, 16 des Halbleiter-Bauelements 2 handeln, z.B. um Pins bzw. Pads/Anschlüsse 14, 15, 16, an denen im o.g. Normalbetriebs-Modus des Halbleiter-Bauelements 2 – aus den o.g. vom Halbleiter-Bauelement-Core 32 bereitgestellten Signalen generierte – (Nutz-)Daten-Signale ausgegeben werden (oder entsprechende Adress-, Takt-, oder Steuer-Signale (also um Daten-, Adress-, Takt-, oder Steuer-Pins bzw. -Pads)).

Zum Umschalten zwischen dem „Normalbetriebs-Modus" und dem „Testbetriebs-Modus" wird – wie bereits oben angedeutet – das an der Steuer-Leitung 34 anliegende Signal vom o.g. ersten Zustand in den o.g. zweiten. – zum ersten Zustand inversen – Zustand gebracht (z.B. von „logisch niedrig" auf „logisch hoch" (oder alternativ umgekehrt: von „logisch hoch" auf „logisch niedrig")).

Hierzu kann – bei einer ersten Variante des vorliegenden Ausführungsbeispiels – die Steuer-Leitung 34 z.B. an ein separates Pad des Halbleiter-Bauelements 2 angeschlossen sein, welches über einen entsprechenden Bond-Draht an einen separaten Halbleiter-Bauelement-Pin angeschlossen ist, an den ein entsprechendes – entweder „logisch hohes", oder „logisch niedriges" – Steuer-Signal angelegt, und an die Steuer-Eingänge der Multiplexer 26, 27, 28 und Demultiplexer 29, 30, 31 weitergeleitet werden kann.

Bei einer zweiten – bevorzugten – Variante des vorliegenden Ausführungsbeispiels kann das Halbleiter-Bauelement 2 dadurch vom „Normalbetriebs-Modus" in den „Testbetriebs-Modus" (und später wieder zurück in den „Normalbetriebs-Modus") gebracht werden, dass an mehreren – sowieso vorhandenen – Pins bzw. Pads des Halbleiter-Bauelements 2 (d.h. entsprechende Daten-, Adress-, und/oder Steuer-Pins bzw. -Pads) ein spezielles Kommando („Key") bzw. Pattern angelegt wird, mit dessen Hilfe dem Halbleiter-Bauelement 2 ein durchzuführender Wechsel von dem „Normalbetriebs-Modus" in den „Testbetriebs-Modus" (bzw. zurück in den „Normalbetriebs-Modus") signalisiert wird.

In Reaktion auf den Empfang des Keys bzw. Patterns wird durch das Halbleiter-Bauelement 2 das an der Steuer-Leitung 34 anliegende Signal vom o.g. ersten Zustand in den o.g. zweiten – zum ersten Zustand inversen – Zustand gebracht (z.B. von „logisch niedrig" auf „logisch hoch" – bzw. zurück in den o.g. ersten Zustand (z.B. von „logisch hoch" auf „logisch niedrig", etc.)).

Im „Testbetriebs-Modus" wird das o.g., von dem Pattern-Generator 3 ausgegebene – ggf. zusätzlich mit Jitter beaufschlagte – an der Test-Leitung 7 anliegende Test-Signal (und ggf. zusätzlich die z.B. an den Test-Leitungen 6, 8 anliegenden Stör-Signale) über das Pad/den Anschluss 11 (bzw. die Pads/Anschlüsse 11, 12, 13) an die Receiver-Schaltung 18 (bzw. die Receiver-Schaltungen 17, 18, 19) weitergeleitet, und von dort aus an das Flip-Flop 24 (bzw. die Flip-Flops 23, 24, 25), und – nach Anlegen eines entsprechenden (z.B. aus einem externen Takt-Signal generierten) Takt-Signals CLK an der Takt-Leitung 33 – an den Multiplexer 27 (bzw. die Multiplexer 26, 27, 28), den Demultiplexer 30 (bzw. die Demultiplexer 29, 30, 31), die Driver-Schaltung 21 (bzw. die Driver-Schaltungen 20, 21, 22), den Anschluss 15 (bzw. die Anschlüsse 14, 15, 16), und von dort aus z.B. an eine mit dem Anschluss 15 – z.B. über den o.g. Bond-Draht, und den entsprechenden Halbleiter-Bauelement-Pin – verbundene Test-Leitung 9 (bzw. alternativ an mehrere mit den Anschlüssen 14, 15, 16 verbundene Test-Leitungen) („Test-Pfad").

Wie aus 1 hervorgeht, wird das von der Driver-Schaltung 21 an der Test-Leitung 9 ausgegebene – in Reaktion auf das an der Test-Leitung 7 in das Halbleiter-Bauelement 2 eingegebene Test-Signal erzeugte – Signal (d.h. die der/den in das Halbleiter-Bauelement 2 an der Test-Leitung 7 eingegebene(n) Bit-Folge/Test-Daten entsprechende(n) Bit-Folge/Test-Daten) dem o.g. Testgerät 4 zugeführt.

Mit Hilfe des Testgeräts 4 werden die vom Pattern-Generator 3 an der Test-Leitung 7 ausgegebenen Test-Daten/Bit-Folge mit den an der Test-Leitung 9 empfangenen Test-Daten/Bit-Folge verglichen (insbesondere ermittelt, ob eine ausgesendete „1" jeweils korrekt als „1" (oder fehlerhaft als „0"), und eine ausgesendete „0" jeweils korrekt als „0" (oder fehlerhaft als „1") empfangen wurde).

Dadurch kann durch das Testgerät 4 die Bitfehlerrate, also die pro Zeiteinheit auftretende Anzahl an Bitfehlern ermittelt, und angezeigt werden.

Der o.g. Test kann ggf. mehrfach wiederholt werden, z.B. mit jeweils unterschiedlichen Test-Signal-Datenraten, und/oder mit jeweils unterschiedlich stark mit zusätzlichem Jitter beaufschlagten Test-Signalen, und/oder jeweils mit oder ohne Stör-Signale, und/oder mit jeweils unterschiedlich starken Stör-Signalen, etc., etc.

Alternativ oder zusätzlich zur o.g. Bitfehlerraten-Bestimmung kann mit Hilfe des Testgeräts 4, oder eines weiteren Testgeräts auch der genaue zeitliche Verlauf des an der Test-Leitung 9 anliegenden Signals analysiert werden (wobei vom Testgerät 4 z.B. das sich für das empfangene Test-Signal jeweils ergebende Daten-Auge angezeigt, und einer genaueren Analyse unterzogen werden kann, etc., etc.).

Bei weiteren alternativen Varianten der Erfindung können die o.g. Multiplexer 26, 27, 28 bzw. Demultiplexer 29, 30, 31 auch an jeweils anderen Stellen im Halbleiter-Bauelement 2 angeordnet sein, als oben in Bezug auf 2 beispielhaft dargestellt, so dass sich jeweils andere Test-Pfade ergeben, als oben erläutert.

Beispielsweise können die Multiplexer 26, 27, 28 statt zwischen den Flip-Flops 23, 24, 25 und dem Halbleiter-Bauelement-Core 32 z.B. auch zwischen den Receiver-Schaltungen 17, 18, 19, und den Flip-Flops 23, 24, 25 angeordnet sein (so dass sich z.B. der folgende Test-Pfad ergibt: Anschlüsse 11, 12, 13, Receiver-Schaltungen 17, 18, 19, Multiplexer 26, 27, 28, Demultiplexer 29, 30, 31, Anschlüsse 14, 15, 16).

Besonders vorteilhaft können im jeweiligen Test-Pfad auch Teile der im o.g. Halbleiter-Bauelement-Core 32 vorgesehenen Logik/Einrichtungen mit enthalten sein, bzw. weitere vor bzw. hinter den Core 32 geschaltete, hier nicht dargestellte Einrichtungen, z.B. die o.g. (eingangsseitigen) FIFO-Speicher, bzw. die o.g. weiteren (ausgangsseitigen) FIFO-Speicher, etc., etc. (d.h. Logik/Einrichtungen, die – im engeren Sinn – nicht dem Halbleiter-Bauelement-Core 32 zuzurechnen sind). Mit Hilfe der o.g. FIFO-Speicher kann z.B. jeweils eine Datenbreitenumsetzung, und/oder Daten-Zwischenspeicherung erreicht werden, z.B. eine Datenbreitenumsetzung/Zwischenspeicherung der eingangseitig in den Core 32 einzugebenden/ausgangsseitig aus dem Core 32 auszugebenen Daten.

Beispielsweise können die Multiplexer 26, 27, 28 statt zwischen den Flip-Flops 23, 24, 25 und dem Halbleiter-Bauelement-Core 32 z.B. auch zwischen den o.g. – durch den Test-Pfad mit zu umfassenden – Halbleiter-Bauelement-Core-Logik-Teilen, bzw. den o.g. FIFO-Speichern, und den (übrigen) Logik-Teilen/Einrichtungen des Halbleiter-Bauelement-Cores 32 vorgesehen sein (d.h. dem Halbleiter-Bauelement-Core im engeren Sinn), und/oder die Demultiplexer 29, 30, 31 statt zwischen den Driver-Schaltungen 20, 21, 22, und dem Halbleiter-Bauelement-Core 32 z.B. auch zwischen den o.g. – durch den Test-Pfad mit zu umfassenden – Halbleiter-Bauelement-Core-Logik-Teilen, bzw. den o.g. (weiteren) FIFO-Speichern, und den (übrigen) Logik-Teilen/Einrichtungen des Halbleiter-Bauelement-Cores 32 (d.h. dem Halbleiter-Bauelement-Core im engeren Sinn), etc., etc.

Alternativ können zusätzlich zu den – eigentlichen – im Halbleiter-Bauelement-Core 32 vorgesehenen, bzw. dem Core 32 im engeren Sinn vorgeschalteten/nachgeschalteten FIFO-Speichern auf dem Halbleiter-Bauelement 2 entsprechende „Dummy-"FIFO-Speicher vorgesehen sein, die identisch aufgebaut, und eingerichtet sein können, wie die eigentlichen FIFO-Speicher. Vorteilhaft können diese „Dummy-"FIFO-Speicher im o.g. Test-Pfad mit enthalten sein; als Test-Pfad ergibt sich dann z.B. der folgende Pfad: Anschlüsse 11, 12, 13, Receiver-Schaltungen 17, 18, 19, Flip-Flops 23, 24, 25, Multiplexer 26, 27, 28, FIFO-Speicher bzw. Dummy-FIFO-Speicher, Demultiplexer 29, 30, 31, Anschlüsse 14, 15, 16, etc., etc.

1
Testsystem
2
Halbleiter-Bauelement
3
Pattern-Generator
4
Testgerät
5
Jitter-Quelle
5a
Power Divider
5b
Leitung
6
Test-Leitung
7
Test-Leitung
8
Test-Leitung
9
Test-Leitung
11
Anschluss
11a
Leitung
12
Anschluss
12a
Leitung
13
Anschluss
13a
Leitung
14
Anschluss
15
Anschluss
16
Anschluss
17
Receiver-Schaltung
17a
Leitung
18
Receiver-Schaltung
18a
Leitung
19
Receiver-Schaltung
19a
Leitung
20
Driver-Schaltung
21
Driver-Schaltung
22
Driver-Schaltung
23
Flip-Flop
23a
Leitung
24
Flip-Flop
24a
Leitung
25
Flip-Flop
25a
Leitung
26
Multiplexer
26a
Leitung
26b
Leitung
27
Multiplexer
27a
Leitung
27b
Leitung
28
Multiplexer
28a
Leitung
28b
Leitung
29
Demultiplexer
29a
Leitung
29b
Leitung
30
Demultiplexer
30a
Leitung
30b
Leitung
31
Demultiplexer
31a
Leitung
31b
Leitung
32
Halbleiter-Bauelement-Core
33
Takt-Leitung
34
Steuer-Leitung


Anspruch[de]
Halbleiter-Bauelement-Test-Verfahren zum Test eines Halbleiter-Bauelements (2), wobei in einem Normalbetriebs-Modus des Halbleiter-Bauelements (2) ein an einem Anschluss (12) des Halbleiter-Bauelements (2) anliegendes Signal an einen Schaltungskern (32) des Halbleiter-Bauelements (2) weitergeleitet wird, dadurch gekennzeichnet dass in einem Testbetriebs-Modus des Halbleiter-Bauelements (2) ein an dem Anschluss (12) des Halbleiter-Bauelements (2) anliegendes Test-Signal statt an den Schaltungskern (32) des Halbleiter-Bauelements (2) an einen weiteren Anschluss (15) des Halbleiter-Bauelements (2) weitergeleitet wird. Test-Verfahren nach Anspruch 1, wobei zum Weiterleiten des Signals bzw. Test-Signals entweder an den Schaltungskern (32) oder den weiteren Anschluss (15) mindestens eine Schalt-Einrichtung (27, 30) verwendet wird. Test-Verfahren nach Anspruch 2, wobei als Schalt-Einrichtung (27) ein Multiplexer und/oder ein Demultiplexer verwendet wird. Test-Verfahren nach einem der vorhergehenden Ansprüche, wobei im Testbetriebs-Modus das Test-Signal über mindestens eine Interface-Schaltung (18, 24, 21), insbesondere eine Eingangs- und/oder eine Ausgangs-Interface-Schaltung (18, 24, 21) an den weiteren Anschluss (15) des Halbleiter-Bauelements (2) weitergeleitet wird. Test-Verfahren nach Anspruch 4, wobei die Eingangs-Interface-Schaltung eine Receiver-Schaltung (18) aufweist. Test-Verfahren nach Anspruch 4 oder 5, wobei die Eingangs-Interface-Schaltung einen Flip-Flop (24) aufweist. Test-Verfahren nach Anspruch 4, 5 oder 6, wobei die Ausgangs-Interface-Schaltung eine Driver-Schaltung (30) aufweist. Test-Verfahren nach einem der vorherigen Ansprüche, wobei als Test-Signal eine Bit-Folge verwendet wird. Test-Verfahren nach einem der vorherigen Ansprüche, wobei das Test-Signal von einem Gerät (3), insbesondere Testgerät ausgegeben, und an den Anschluss (12) des Halbleiter-Bauelements (2) weitergeleitet wird. Test-Verfahren nach Anspruch 9, wobei das von dem Anschluss (12) an den weiteren Anschluss (15) des Halbleiter-Bauelements (2) weitergeleitete Test-Signal an das Gerät, insbesondere Testgerät, oder ein weiteres Testgerät (4) weitergeleitet wird. Test-Verfahren nach Anspruch 10, welches zusätzlich den Schritt aufweist: Vergleichen des von dem Gerät (3), insbesondere Testgerät ausgegebenen Test-Signals, insbesondere Bit-Folge mit dem an das Gerät, insbesondere Testgerät, oder das weitere Testgerät (4) weitergeleiteten Test-Signal, insbesondere Bit-Folge. Test-Verfahren nach einem der Ansprüche 9 bis 11, wobei das Gerät (3), insbesondere Testgerät zusätzlich zum Test-Signal mindestens ein das Test-Signal störendes Stör-Signal ausgibt. Halbleiter-Bauelement (2), welches einen Anschluss (12) aufweist, wobei in einem Normalbetriebs-Modus des Halbleiter-Bauelements (2) ein an dem Anschluss (12) anliegendes Signal an einen Schaltungskern (32) des Halbleiter-Bauelements (2) weitergeleitet wird, wobei das Halbleiter-Bauelement (2) zusätzlich eine Schalt-Einrichtung (27, 30) aufweist zum Weiterleiten eines an dem Anschluss (12) anliegenden Test-Signals statt an den Schaltungskern (32) des Halbleiter-Bauelements (2) an einen weiteren Anschluss (15) des Halbleiter-Bauelements (2) in einem Testbetriebs-Modus des Halbleiter-Bauelements (2). Halbleiter-Bauelement (2) nach Anspruch 13, bei welchem die Schalt-Einrichtung (27) ein Multiplexer ist. Halbleiter-Bauelement (2) nach Anspruch 13 oder 14, bei welchem die Schalt-Einrichtung (27) zwischen eine Interface-Schaltung (18, 24), insbesondere Eingangs-Interface-Schaltung, und den Schaltungskern (32) des Halbleiter-Bauelements (2) geschaltet ist. Halbleiter-Bauelement (2) nach Anspruch 15, bei welchem die Eingangs-Interface-Schaltung eine Receiver-Schaltung (18) aufweist. Halbleiter-Bauelement (2) nach Anspruch 15 oder 16, bei welchem die Eingangs-Interface-Schaltung einen Flip-Flop (24) aufweist. Halbleiter-Bauelement (2) nach einem der Ansprüche 13 bis 17, welches eine weitere Schalt-Einrichtung (30) aufweist. Halbleiter-Bauelement (2) nach Anspruch 18, bei welchem die weitere Schalt-Einrichtung (30) ein Demultiplexer ist. Halbleiter-Bauelement (2) nach Anspruch 18 oder 19, bei welchem die weitere Schalt-Einrichtung (30) zwischen eine weitere Interface-Schaltung (21), insbesondere Ausgangs-Interface-Schaltung, und den Schaltungskern (32) des Halbleiter-Bauelements (2) geschaltet ist. Halbleiter-Bauelement (2) nach Anspruch 20, bei welchem die Ausgangs-Interface-Schaltung eine Driver-Schaltung (21) aufweist.






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