PatentDe  


Dokumentenidentifikation DE112005002630T5 04.10.2007
Titel Verfahren zum Herstellen einer vollständig silizidierten Gateelektrode
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Kim, SunOo, Hopewell Junction, N.Y., US;
Klee, Veit, Pleasant Valley, N.Y., US
Vertreter Kindermann, Patentanwälte, 85598 Baldham
DE-Aktenzeichen 112005002630
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM
WO-Anmeldetag 10.11.2005
PCT-Aktenzeichen PCT/EP2005/055873
WO-Veröffentlichungsnummer 2006051090
WO-Veröffentlichungsdatum 18.05.2006
Date of publication of WO application in German translation 04.10.2007
Veröffentlichungstag im Patentblatt 04.10.2007
IPC-Hauptklasse H01L 21/336(2006.01)A, F, I, 20051110, B, H, DE
IPC-Nebenklasse H01L 21/28(2006.01)A, L, I, 20051110, B, H, DE   H01L 29/78(2006.01)A, L, I, 20051110, B, H, DE   

Beschreibung[de]
ERFINDUNGSGEBIET

Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterbauelementen in integrierten Schaltungschips. Bei einem Aspekt betrifft sie insbesondere eine vollständig silizidierte Gateelektrode und Verfahren zu deren Herstellung.

ALLGEMEINER STAND DER TECHNIK

Mit fortschreitender Technologie und der Suche nach höheren Schaltgeschwindigkeiten nimmt die physische Größe von Halbleiterbauelementen weiter ab. Für einige Zeit waren Metallgates die Norm für Metalloxid-Halbleiter-(MOS – metal oxide semiconductor)-Bauelemente. Frühe MOS-Bauelemente wiesen oftmals aus Aluminium oder Aluminiumlegierungen hergestellte Metallgateelektroden auf. Aluminium wurde wegen seiner leichten Abscheidung und seines leichten Ätzens, seiner günstigen Haftung an SiO2- und Si-Oberflächen und seinem Mangel an Korrosionsproblemen bevorzugt. Aluminium wies jedoch einige Kehrseiten auf, wie etwa Elektromigration und Spiking in flache Anschlüsse. Die Kehrseiten wurden oftmals durch Legieren von Aluminium mit Kupfer oder Silizium überwunden. Als Mehrfachebenen von Metallzwischenverbindungen an dem Back-End-of-the-Line waren Aluminium und Aluminiumlegierungen aufgrund der niedrigen Schmelz- und Legierungstemperaturen von Aluminium nicht in der Lage, den für die Abscheidung und das Ausheilen von Intermetalldielektrika erforderlichen hohen thermischen Budgets standzuhalten.

In den frühen 1970ern begann die Verwendung von Gateelektroden aus dotiertem Polysilizium. Dies führte auch zu der CMOS-(complementary-MOS)-Technologie, die die Möglichkeit eröffnete, die Austrittsarbeit der Gateelektrode für einen negativen Kanal aufweisende MOS-(NMOS)- und einen positiven Kanal aufweisende MOS-(PMOS)-Bauelemente zuzuschneiden. Die Austrittsarbeit der Gateelektrode erforderte beim Design nicht viel Aufmerksamkeit, weil die Schwellwertspannung für das Bauelement mehr von anderen Faktoren wie etwa Substratdotierung, Gateoxidladung und Gateoxiddicke abhingen. Und weil Arbeitsspannungen relativ zu den heutigen Standards für Hochgeschwindigkeitslogikbauelemente hoch waren, war die Gateelektrode bei der Steuerung der Schwellwertspannungeinstellung nicht so kritisch.

Das Herunterskalieren der physischen Größe von Halbleiterbauelementen ging wegen technischer und wirtschaftlicher Faktoren weiter. Beispielsweise nimmt der Ausgabe- oder Ansteuerstrom eines Bauelements, der zum Schalten seiner Lasteinrichtungen zur Verfügung steht, mit abnehmender Länge seines physischen Kanals linear zu. Außerdem nimmt der von Lasteinrichtungen benötigte Strom, um ein Schalten zu erzielen, mit ihrer Gatefläche und physischen Kanallänge ab. Weil die Ansteuerstromanforderung zum Schalten der Lasteinrichtungen zumindest teilweise von der Gesamtlastkapazität und der Gesamtfläche abhängt, liegt auch eine starke Motivation vor, die Größe des ganzen Bauelements zu reduzieren, nicht nur seine physische Kanallänge. Außerdem ist es wirtschaftlich gesehen wünschenswert, die aus jedem Wafer erhaltene Anzahl an Bauelementen zu erhöhen, was die Bauelementabmessungen weiter reduziert. Mit abnehmenden Bauelementabmessungen entstehen jedoch neue technische Probleme.

Es stellt sich nun heraus, daß Gateelektroden aus dotiertem Polysilizium im Vergleich zu metallsilizidierten Gateelektroden inadäquat sind. Die physische Gatelänge des Transistors (oder Kanallänge) erreicht einen Punkt, wo die Dotierungskonzentrationen in Polysilizium nicht länger ausreichend gesteigert werden können, um die gewünschten elektrischen Potentialprofile zu unterstützen. Bei CMOS-Bauelementen, wo die Polysiliziumgateelektrode mit einem entgegengesetzten Leitfähigkeitstyp als der Kanal in dem Substrat dotiert ist, besteht für die Gateelektrode eine Tendenz, zu verarmen und zu invertieren, wenn das Bauelement für den Betrieb in eine Substratinversion vorgespannt wird. Eine etwaige Verarmung der Polysiliziumoberfläche bei dem Gatedielektrikum wirkt als ein zusätzliches dielektrisches Gebiet, das die äquivalente Oxiddicke (EOT – equivalent oxide thickness) des Gatedielektrikums heraufsetzt. Ein Anstoß, Borkonzentrationen in dem Polysiliziumgatedielektrikum heraufzusetzen, um die Verarmung auf ein Minimum zu reduzieren, hat zusammen mit dem Trend, das Gatedielektrikum dünner auszuführen, zu erhöhter Bordiffusion durch das Gatedielektrikum und in den Kanal des PMOS-Bauelements geführt. Dies ändert die Schwellwertspannung auf unkontrollierbare und unerwünschte Weise ab.

Infolge der jüngsten Probleme mit oben (zumindest teilweise) erörterten traditionellen Gateelektroden aus dotiertem Polysilizium hat es eine Rückkehr zu der Verwendung von Metallgateelektroden in Form von metallsilizidierten Gateelektroden gegeben, insbesondere bei Gateelektroden mit dualer Austrittsarbeit. Vollständig silizidierte (FUSI) Gateelektroden werden oftmals bevorzugt, weil die vorläufige Siliziumgateelektrodenstruktur vor der Silizidierung nicht dotiert zu werden braucht und weil sich eine FUSI-Gateelektrode mehr wie eine Metallgateelektrode verhält.

Es gibt jedoch bereits viele wohletablierte Prozesse zur Herstellung von Halbleiterbauelementen mit Gateelektroden aus dotiertem Polysilizium. Somit wäre es höchst wünschenswert, einen Prozeß zu haben, der die Ausbildung einer FUSI-Gateelektrode bei minimalen Änderungen an dem aktuellen Prozeßfluß integriert, der verwendet wird, um Bauelemente mit einer Gateelektrode aus dotiertem Polysilizium herzustellen.

Es ist außerdem oftmals wünschenswert, die Source- und Draingebiete eines Bauelements zu silizidieren. Somit wäre es weiterhin wünschenswert, in der Lage zu sein, die Gateelektrode zu silizidieren, während die Source- und Draingebiete silizidiert werden, aber ohne daß der zum Herstellen von Bauelementen mit einer Gateelektrode aus dotiertem Polysilizium verwendete aktuelle Prozeßfluß vollständig neu ausgelegt werden muß.

KURZE DARSTELLUNG DER ERFINDUNG

Die oben umrissenen Probleme und Notwendigkeiten können von Ausführungsformen der vorliegenden Erfindung behandelt werden. Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Ausbilden einer vollständig silizidierten Gateelektrode für ein Halbleiterbauelement bereitgestellt. Dieses Verfahren beinhaltet die in diesem Absatz beschriebenen folgenden Schritte. Die Reihenfolge der Schritte kann variieren, kann sequentiell sein, kann überlappen, kann parallel sein und Kombinationen davon. Eine erste Siliziumschicht wird auf einer Gatedielektrikumsschicht ausgebildet. Die Gatedielektrikumsschicht wird dabei auf einem Substrat ausgebildet. Eine Ätzstoppoxidschicht wird auf der ersten Siliziumschicht ausgebildet. Eine zweite Siliziumschicht wird auf der Ätzstoppoxidschicht ausgebildet. Die zweite Siliziumschicht wird geätzt und strukturiert, um einen oberen Siliziumabschnitt eines vorübergehenden Gateelektrodenstapels auszubilden. Der obere Siliziumabschnitt weist eine Obere-Abschnitt-Gatelängenabmessung auf. Das Ätzen der zweiten Siliziumschicht wird bei der Ätzstoppoxidschicht angehalten. Von der strukturierten zweiten Siliziumschicht nicht bedeckte Abschnitte der Ätzstoppoxidschicht werden entfernt, um mindestens einen Teil der ersten Siliziumschicht freizulegen, um unter der strukturierten zweiten Siliziumschicht eine strukturierte Stoppoxidschicht auszubilden und um einen geschichteten Oxidabschnitt eines vorübergehenden Gateelektrodenstapels auszubilden. Die erste Siliziumschicht wird geätzt und strukturiert, um einen unteren Siliziumabschnitt des vorübergehenden Gateelektrodenstapels auszubilden und um die Ausbildung des vorübergehenden Gateelektrodenstapels abzuschließen. Der untere Siliziumabschnitt weist eine Untere-Abschnitt-Gatelängenabmessung auf. Die Untere-Abschnitt-Gatelänge ist etwa gleich der Obere-Abschnitt-Gatelänge. Somit enthält der vorübergehende Gateelektrodenstapel den zwischen dem oberen Siliziumabschnitt und dem unteren Siliziumabschnitt angeordneten geschichteten Oxidabschnitt. Eine Abstandshalterstruktur ist um den vorübergehenden Gateelektrodenstapel herum ausgebildet. Nach dem Ausbilden der Abstandshalterstruktur wird ein Ätzen durchgeführt, um den oberen Siliziumabschnitt des vorübergehenden Gateelektrodenstapels zu entfernen. Das Ätzen zum Entfernen des oberen Siliziumabschnitts wird an dem geschichteten Oxidabschnitt des vorübergehenden Gateelektrodenstapels angehalten. Der geschichtete Oxidabschnitt des vorübergehenden Gateelektrodenstapels wird entfernt. Eine Metallschicht wird über dem unteren Siliziumabschnitt des vorübergehenden Gateelektrodenstapels ausgebildet. Die Metallschicht wird über ausgewählten Source- und Draingebieten des Substrats ausgebildet. Der untere Siliziumabschnitt des vorübergehenden Gateelektrodenstapels wird unter Verwendung der Metallschicht unter Ausbildung der vollständig silizidierten Gateelektrode silizidiert. Die ausgewählten Source- und Draingebiete des Substrats werden unter Verwendung der Metallschicht silizidiert während des Silizidierens des unteren Siliziumabschnitts des vorübergehenden Gateelektrodenstapels. Die erste Siliziumschicht weist bevorzugt eine Dicke auf, die so ausgewählt ist, daß der untere Siliziumabschnitt des vorübergehenden Gateelektrodenstapels etwa zur gleichen Zeit vollständig silizidiert ist, wie eine gewünschte Siliziddicke in ausgewählten Source- und Draingebieten des Substrats ausgebildet wird.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltungschips einschließlich Ausbilden vollständig silizidierter Gateelektroden bereitgestellt. Dieses Verfahren beinhaltet die in diesem Absatz beschriebenen folgenden Schritte. Die Reihenfolge der Schritte kann variieren, kann sequentiell sein, kann überlappen, kann parallel sein und Kombinationen davon. Eine erste Schicht aus Silizium wird auf einer Gatedielektrikumsschicht ausgebildet. Die Gatedielektrikumsschicht wird über einem Substrat ausgebildet. Eine Ätzstoppoxidschicht wird auf der ersten Siliziumschicht ausgebildet. Eine zweite Schicht aus Silizium wird auf der Ätzstoppoxidschicht ausgebildet. Eine strukturierte Maske wird über der zweiten Siliziumschicht ausgebildet. Die zweite Siliziumschicht wird auf die strukturierte Maske ausgerichtet geätzt und strukturiert. Das Ätzen der zweiten Siliziumschicht wird an der Ätzstoppoxidschicht angehalten. Von der strukturierten zweiten Siliziumschicht nicht bedeckte Abschnitte der Ätzstoppoxidschicht werden entfernt, um mindestens einen Teil der ersten Siliziumschicht freizulegen und unter der strukturierten zweiten Siliziumschicht eine strukturierte Ätzstoppoxidschicht auszubilden. Die erste Siliziumschicht wird auf die strukturierte zweite Siliziumschicht ausgerichtet geätzt und strukturiert, um einen Satz von vorübergehenden Gateelektrodenstapeln auszubilden, umfassend mindestens einen Teil der strukturierten zweiten Siliziumschicht, mindestens einen Teil der strukturierten Ätzstoppoxidschicht und mindestens einen Teil der strukturierten ersten Siliziumschicht. Eine Abstandshalterstruktur wird um mindestens einige der vorübergehenden Gateelektrodenstapel herum ausgebildet. Nach dem Ausbilden der Abstandshalterstruktur wird die strukturierte zweite Siliziumschicht geätzt, um sie zu entfernen, und dieses Ätzen wird an der strukturierten Ätzstoppoxidschicht angehalten. Die strukturierte Ätzstoppoxidschicht wird entfernt. Eine Metallschicht wird über einer oberen Oberfläche der strukturierten ersten Siliziumschicht und über ausgewählten Source- und Draingebieten des Substrats ausgebildet. Die Abschnitte der strukturierten ersten Siliziumschicht in den vorübergehenden Gateelektrodenstapeln werden unter Verwendung der Metallschicht silizidiert, um die vollständig silizidierten Gateelektroden auszubilden. Die ausgewählten Source- und Draingebiete des Substrats werden unter Verwendung der Metallschicht silizidiert unter gleichzeitiger Silizidierung der Abschnitte der strukturierten ersten Siliziumschicht in den vorübergehenden Gateelektrodenstapeln.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltungschips einschließlich Ausbilden vollständig silizidierter Gateelektroden bereitgestellt. Dieses Verfahren beinhaltet die in diesem Absatz beschriebenen folgenden Schritte. Die Reihenfolge der Schritte kann variieren, kann sequentiell sein, kann überlappen, kann parallel sein und Kombinationen davon. Eine erste Schicht aus Silizium wird auf einer Gatedielektrikumsschicht ausgebildet. Die Gatedielektrikumsschicht wird über einem Substrat ausgebildet. Eine Ätzstoppoxidschicht wird auf der ersten Siliziumschicht ausgebildet. Eine zweite Schicht aus Silizium wird auf der Ätzstoppoxidschicht ausgebildet. Eine strukturierte Maske wird über der zweiten Siliziumschicht ausgebildet. Die zweite Siliziumschicht wird auf die strukturierte Maske ausgerichtet geätzt und strukturiert. Das Ätzen der zweiten Siliziumschicht wird an der Ätzstoppoxidschicht angehalten. Von der strukturierten zweiten Siliziumschicht nicht bedeckte Abschnitte der Ätzstoppoxidschicht werden entfernt, um mindestens einen Teil der ersten Siliziumschicht freizulegen und unter der strukturierten zweiten Siliziumschicht eine strukturierte Ätzstoppoxidschicht auszubilden. Die erste Siliziumschicht wird auf die strukturierte zweite Siliziumschicht ausgerichtet geätzt und strukturiert, um einen Satz von vorübergehenden Gateelektrodenstapeln auszubilden, umfassend mindestens einen Teil der strukturierten zweiten Siliziumschicht, mindestens einen Teil der strukturierten Ätzstoppoxidschicht und mindestens einen Teil der strukturierten ersten Siliziumschicht. Eine Abstandshalterstruktur wird um mindestens einige der vorübergehenden Gateelektrodenstapel herum ausgebildet. Ausgewählte Source- und Draingebiete des Substrats werden in Ausrichtung auf die Abstandshalterstruktur implantiert. Ein Teil der Abstandshalterstruktur wird entfernt, um die Höhe der Abstandshalterstruktur derart zu reduzieren, daß sich mindestens ein Teil der strukturierten zweiten Siliziumschicht der vorübergehenden Gateelektrodenstapel über die Abstandshalterstruktur erstreckt. Eine unstrukturierte Maskenschicht wird über dem Substrat ausgebildet. Ein Abschnitt der unstrukturierten Maskenschicht wird entfernt, so daß eine obere Oberfläche der strukturierten zweiten Siliziumschicht freigelegt wird. Die strukturierte zweite Siliziumschicht wird geätzt und entfernt, und dieses Ätzen wird bei der strukturierten Ätzstoppoxidschicht angehalten. Die unstrukturierte Maskenschicht wird entfernt. Die strukturierte Ätzstoppoxidschicht wird entfernt. Eine Metallschicht wird auf einer oberen Oberfläche der strukturierten ersten Siliziumschicht und auf den Source- und Draingebieten des Substrats ausgebildet. Die Abschnitte der strukturierten ersten Siliziumschicht in den vorübergehenden Gateelektrodenstapeln werden unter Verwendung der Metallschicht silizidiert, um die vollständig silizidierten Gateelektroden auszubilden. Die ausgewählten Source- und Draingebiete des Substrats werden unter Verwendung der Metallschicht silizidiert unter gleichzeitiger Silizidierung der Abschnitte der strukturierten ersten Siliziumschicht in den vorübergehenden Gateelektrodenstapeln. Die Metallschicht wird entfernt.

Das oben Gesagte hat Merkmale der vorliegenden Erfindung recht grob umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Weitere Merkmale und Vorteile der Erfindung werden im folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, daß die Konzeption und die spezifische Ausführungsform, die offenbart sind, ohne weiteres als Basis zum Modifizieren oder entwerfen anderer Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung genutzt werden können. Der Fachmann versteht außerdem, daß solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung abweichen, wie sie in den beigefügten Ansprüchen dargelegt sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Folgendes ist eine kurze Beschreibung der Zeichnungen, die Ausführungsbeispiele der vorliegenden Erfindung veranschaulichen. Es zeigen:

16 einige veranschaulichende Schritte für einen herkömmlichen Prozeßfluß zum Ausbilden von Transistoren und

717 einen beispielhaften Prozeßfluß einer veranschaulichenden Ausführungsform der vorliegenden Erfindung zum Ausbilden von Transistoren mit vollständig silizidierten Gateelektroden.

AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN

Nunmehr unter Bezugnahme auf die Zeichnungen, bei denen hierin gleiche Bezugszahlen verwendet werden, um gleiche oder ähnliche Elemente in den verschiedenen Ansichten zu bezeichnen, werden veranschaulichende Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben. Die Figuren sind nicht notwendigerweise maßstabsgetreu gezeichnet, und in einigen Fällen sind die Zeichnungen stellenweise nur zu Veranschaulichungszwecken übertrieben und/oder vereinfacht worden. Der Durchschnittsfachmann erkennt die vielen möglichen Anwendungen und Variationen der vorliegenden Erfindung auf der Basis der folgenden veranschaulichenden Ausführungsformen der vorliegenden Erfindung.

Allgemein stellt eine Ausführungsform der vorliegenden Erfindung ein Verfahren zum Herstellen von Halbleiterbauelementen für einen integrierten Schaltungschip bereit, wobei die Halbleiterbauelemente vollständig silizidierte (FUSI) Gateelektroden aufweisen. Wie hierin gezeigt und beschrieben wird und wie möglicherweise höchst wünschenswert ist, kann eine Ausführungsform der vorliegenden Erfindung in einen existierenden Prozeßfluß integriert werden, der mit minimalen Änderungen bereits zur Herstellung von Halbleiterbauelementen mit Gateelektroden aus dotiertem Polysilizium verwendet wird. Unter Bezugnahme auf 16 werden einige Schritte eines herkömmlichen Prozeßflusses zum Herstellen von zwei Transistoren 20 (z.B. NMOS- und PMOS-Transistoren) mit Gateelektroden 22 aus dotiertem Polysilizium beschrieben. Außerdem zeigen 717 eine beispielhafte Anwendung, wo eine Ausführungsform der vorliegenden Erfindung in den herkömmlichen Prozeßfluß von 16 integriert ist, um FUSI-Gateelektroden 72 auszubilden.

Zuerst wird kurz das herkömmliche Prozeßflußbeispiel von 16 beschrieben. Als nächstes wird die veranschaulichende Ausführungsform der vorliegenden Erfindung, in 717 gezeigt, beschrieben. Beim Beschreiben des Erfindungsausführungsbeispiels von 717 werden verschiedene Aspekte der Ausführungsform mit dem herkömmlichen Flußbeispiel von 16 in Beziehung gesetzt und damit verglichen, um die Integrationsvorzüge der Ausführungsform zu zeigen. Weitere Vorteile, Vorzüge und Alternativen, die von einer Ausführungsform der vorliegenden Erfindung bereitgestellt werden, werden ebenfalls beschrieben.

Nunmehr unter Bezugnahme auf 1 wird ein Zwischenschritt beim Herstellen von zwei Transistoren unter Verwendung eines herkömmlichen Prozeßflusses gezeigt. In 1 weist das Substrat 26 bereits ein darin ausgebildetes Muldengebiet 28 auf, das vom N-Typ oder P-Typ sein kann. Das Substrat 26 von 1 weist auch bereits darin ausgebildete flache Grabenisolationsgebiete 30 zum Isolieren der Bauelemente auf. Eine Gatedielektrikumsschicht 32 und eine Polysiliziumgateelektrodenschicht 34 sind auf dem Substrat 26 in 1 ausgebildet. Außerdem ist in 1 eine strukturierte Fotolackschicht 36 über der ersten Transistorstelle 41 ausgebildet, so daß die Polysiliziumgateelektrodenschicht 34 über der zweiten Transistorstelle 42 durch Implantieren selektiv dotiert werden kann. Die Pfeile 44 in 1 stellen die in die Polysiliziumgateelektrodenschicht 34 implantierten Ionen (z.B. Bor oder Phosphor) dar.

In 2 ist die Fotolackmaske 36 von 1 entfernt worden, und eine weitere Fotolackmaske 46 ist auf einer Tetraethyloxysilan-(TEOS)-Schicht 48 ausgebildet. In diesem Beispiel wird die strukturierte Fotolackschicht 46 als eine Weichmaske verwendet, und die TEOS-Schicht 48 wird als eine Hartmaske verwendet. Als Alternative zum Einsatz von TEOS können auch andere Materialien für eine Hartmaske verwendet werden, wie etwa Si3N4, andere Nitride und andere Oxide, als Beispiel. Die Fotolackmaske 46 in 2 ist zum Ausbilden der Gateelektroden 22 bestimmt. In 3 wurde die TEOS-Schicht 48 strukturiert, um eine Hartmaske auszubilden, die dann zum Ätzen und Strukturieren des Polysiliziummaterials 34 zum Ausbilden der Gateelektroden 22 verwendet wurde. Zwischen 3 und 4 sind viele wohlbekannte Schritte ausgelassen, einschließlich dem Entfernen der Fotolackmaske 46 und der TEOS-Hartmaske 48. In 4 wird eine komplexe Abstandshalterstruktur 50 um jede der Polysiliziumgateelektroden 22 herum ausgebildet. Nach verschiedenen Stadien des Ausbildens der Abstandshalterstrukturen 50 können verschiedene Dotierungsimplantierungen für die Source- und Draingebiete 52 (z.B. HALO-Implantierung, schwach dotierte Gebiete) durchgeführt worden sein. Eine Fotolackmaske 54 ist in 4 gezeigt, die die erste Transistorstelle 41 bedeckt, während die zweite Transistorstelle 42 implantiert wird (siehe Pfeile 56).

Nach dem Dotieren der Polysiliziumgates 22 und der Source- und Draingebiete 52 des Substrats 26 wird eine Metallschicht 58 über der Zwischenstruktur ausgebildet, wie in 5 gezeigt. Bei diesem Beispiel ist die Metallschicht 58 Nickel. Bei anderen Ausführungsformen können für die Metallschicht 58 Kobalt, Titan oder Legierungen davon verwendet werden, als Beispiel. Diese Metallschicht 58 wird für das Silizidieren der Oberseite der Gateelektroden 22 und der Oberseite der Source- und Draingebiete 52 verwendet, wie in 6 gezeigt. In 6 ist der Rest der Metallschicht 58 (bei der Silizidierung nicht verbraucht) entfernt worden. Somit sind zwei Transistoren 20 in 6 ausgebildet, die jeweils eine Gateelektrode 22 aus dotiertem Polysilizium mit einem silizidierten oberen Abschnitt 60 aufweisen und die jeweils Source- und Draingebiete 52 mit einem silizidierten oberen Abschnitt 62 aufweisen. Bei diesem beispielhaften Prozeßfluß von 16 werden die Gateelektroden 22 und die Source- und Draingebiete 52 zur gleichen Zeit silizidiert. Die gleichzeitige Silizidierung dieser Abschnitte wird besonders bevorzugt, anstatt sie getrennt zu silizidieren. Eine derartige Präferenz hinsichtlich der Silizidierung wird unten weiter erörtert.

Nunmehr unter Bezugnahme auf 717 wird als nächstes ein Verfahren zum Herstellen von Transistoren 70 mit FUSI-Gateelektroden 72 gemäß einer veranschaulichenden Ausführungsform der vorliegenden Erfindung beschrieben. In 7 ist das Substrat 26 das gleiche wie das von 1, weil das Substrat 26 ein Muldengebiet 28 (kann vom N-Typ oder P-Typ sein) und flache Grabenisolationsgebiete 30 aufweist, die darin ausgebildet sind. Wie dem Durchschnittsfachmann wohlbekannt ist, kann es Mulden vom N-Typ und P-Typ, gestapelte Mulden (z.B. Dreifachmulde) geben, das Substrat 26 kann vom N-Typ und/oder P-Typ sein, als Beispiel. Zudem kann das Substrat 26 einer Ausführungsform beliebige geeignete Materialien und eine beliebige geeignete Struktur aufweisen, gegenwärtig bekannt (z.B. SOI, tiefe N-Mulde, tiefe P-Mulde, vergrabener Isolator, verspannter Kanal, SiGe usw.) oder später entwickelt. Außerdem können die Isolationsgebiete 30 unter Verwendung eines beliebigen bekannten oder später entwickelten Prozesses ausgebildet werden, können eine beliebige geeignete Gestalt aufweisen und können von einem beliebigen geeigneten Typ sein (z.B. flache Grabenisolation, FOX, thermisch aufgewachsen, tiefe Grabenisolation), wie benötigt oder erwünscht.

Auch wie in 1 ist eine Gatedielektrikumsschicht 32 über dem Substrat 26 in 7 ausgebildet. Die Gatedielektrikumsschicht 32 kann bei einer Ausführungsform aus einem oder mehreren geeigneten Materialien hergestellt sein, kann unter Verwendung eines beliebigen bekannten oder später entwickelten Prozesses ausgebildet werden und kann eine einzelne Schicht, eine gestapelte dielektrische Struktur, eine Verbundstruktur oder Kombinationen davon sein, als Beispiel. Zudem kann die physische Dicke und die äquivalente Oxiddicke (EOT) der Gatedielektikumsschicht 32 eine beliebige bekannte oder später entwickelte Dicke sein.

In 7 ist eine erste Schicht aus Siliziummaterial 74 auf der Gatedielektrikumsschicht 32 ausgebildet. Bei dieser Ausführungsform ist die erste Siliziumschicht 74 aus polykristallinem Silizium (auch als Poly oder Polysilizium bekannt) hergestellt, als Beispiel. Bei anderen Ausführungsformen kann die erste Siliziumschicht 74 aus einer anderen Art von Silizium hergestellt sein (z.B. einkristallin, nanokristallin, amorph oder eine gewisse Kombination davon). Eine Ätzstoppoxidschicht 76 ist auf der ersten Siliziumschicht 74 ausgebildet, und eine zweite Siliziumschicht 78 ist auf der Ätzstoppoxidschicht 76 ausgebildet (siehe 7). Die Ätzstoppoxidschicht 76 ist in diesem Beispiel ein Siliziumoxid (z.B. SiO2). Bei anderen Ausführungsformen jedoch kann die Ätzstoppoxidschicht 76 ein beliebiges geeignetes Material sein, bevorzugt mit einer guten Ätzselektivität gegenüber Silizium, als Beispiel. Bei dieser Ausführungsform ist auch die zweite Siliziumschicht 78 aus polykristallinem Silizium hergestellt. Bei anderen Ausführungsformen kann die zweite Siliziumschicht 78 aus einer anderen Art von Silizium hergestellt sein (z.B. einkristallin, nanokristallin, amorph oder eine gewisse Kombination davon). Außerdem braucht die zweite Siliziumschicht 78 nicht das gleiche Material wie die erste Siliziumschicht 74 zu sein, doch wird bevorzugt, daß sie aus dem gleichen Material sind (z.B. zur leichten Herstellung).

Der in 7 gezeigte Stapel 80 (erste Siliziumschicht 74, Ätzstoppoxidschicht 76 und zweite Siliziumschicht 78) kann in situ in einem gleichen Werkzeug ausgebildet werden, was in vielen Fällen bevorzugt würde. Das Ausbilden des Stapels 80 in situ kann unter Verwendung der folgenden Schritte durchgeführt werden, beispielsweise: 1) Abscheiden der ersten Siliziumschicht 74 in einem CVD-(chemical vapor deposition – chemische Dampfabscheidung)-Ofen unter Verwendung von LPCVD (low pressure CVD) (zum Bereitstellen einer guten Temperatursteuerung und eines guten Durchsatzes); 2) Zusetzen von O2 in den Ofen bei einer geringfügig höheren Temperatur, um ein dünnes natives Oxid (SiO2) (d.h. die Ätzstoppoxidschicht 76) auf der ersten Siliziumschicht 74 auszubilden; und 3) Zurückführen von Parametern zu denen, die verwendet wurden, um die erste Siliziumschicht 74 auszubilden, um die zweite Siliziumschicht 78 in dem Ofen auszubilden. Jeder dieser Schritte individuell können wohlbekannte und wohlgesteuerte Verarbeitungsschritte sein. Dies ist vorteilhaft, da die Ausbildung des Stapels 80 minimale Änderungen an dem herkömmlichen Prozeß zum Ausbilden eines Polysiliziumgatematerials erfordert (siehe z.B. Schicht 34 in 1). Beliebige Werkzeuge oder Prozesse können zum Ausbilden des Stapels 80 in anderen Ausführungsformen verwendet werden. In der Regel wird eine Herstellungsanlage bereits das oder die Werkzeuge aufweisen, die zum Implementieren einer Ausführungsform der vorliegenden Erfindung benötigt werden, und keine Umrüstung wird benötigt werden, was ein weiterer Vorteil ist, der beim Implementieren einer Ausführungsform der vorliegenden Erfindung realisiert werden kann.

Beim Vergleich des Prozesses der Erfindungsausführungsform mit dem herkömmlichen Prozeß beginnt die Differenz beim Prozeßfluß mit der Abscheidung des Gateelektrodenmaterials (siehe 1 und 7). Somit besteht der Ansatz bei dieser Ausführungsform in der Verwendung eines herkömmlichen Polysiliziumflusses und der existierenden Polysiliziumwerkzeugausrüstung, aber mit einem Stapel 80 aus dünnen Poly (erste Siliziumschicht 74), dünnem Oxid (Ätzstoppoxidschicht 76) und relativ dickem Poly (zweite Siliziumschicht 78), wie in 7gezeigt. In der Regel wird die zweite Siliziumschicht 78 dicker sein als die erste Siliziumschicht 74, ist aber möglicherweise in einigen Fällen nicht erforderlich. Der in 7 gezeigte Stapel 80 kann eine Gesamtdicke 82 aufweisen, die etwa die gleiche ist wie die oder geringfügig geringer ist als die der in 1 gezeigten herkömmlichen Polysiliziumgateelektrodenschicht 34, als Beispiel. Dies gestattet, daß die Ausführungsform der vorliegenden Erfindung bei minimalen Änderungen leichter in den herkömmlichen Prozeßfluß integriert wird.

In 8 ist eine strukturierte Fotolackschicht 46 als eine Weichmaske über einer TEOS-Schicht 48 ausgebildet, die als eine Hartmaske verwendet wird. Dieses Maskierungsverfahren wird bei der vorliegenden Ausführungsform verwendet, um das gleiche zu sein wie der herkömmliche Prozeß (siehe zum Beispiel 2). Bei einer Ausführungsform der vorliegenden Erfindung kann jedoch jedes geeignete Maskierungsverfahren oder jeder geeignete Maskierungsprozeß verwendet werden. Beispielsweise kann die TEOS-Schicht 48 oder die TEOS-Hartmaske entfallen, und möglicherweise reicht nur eine Weichmaske (z.B. Fotolack 46) aus. Bevorzugt kann der herkömmliche, bereits zur Verwendung beim Strukturieren der Polysiliziumgateelektrode 22 vorhandene Maskierungsprozeß verwendet werden. Somit braucht der Lithographieprozeß nicht geändert werden, um eine Ausführungsform der vorliegenden Erfindung zu implementieren, was noch ein weiterer Vorteil ist.

In 9 wurde die TEOS-Hartmaske 48 strukturiert. Unter Verwendung der TEOS-Hartmaske 48 bei dieser Ausführungsform wird die zweite Siliziumschicht 78 geätzt und strukturiert, wie in 9 gezeigt. Dieses Ätzen der zweiten Siliziumschicht 78 wird bei der Ätzstoppoxidschicht 76 angehalten. Bei Verwendung üblicherweise bekannter Ätzchemien und Ätzprozesse (z.B. reaktives Ionenätzen (RIE)) weist Siliziumoxid eine relativ hohe Ätzselektivität gegenüber Silizium auf. Tatsächlich ist das Anhalten an Siliziumoxid beim Ätzen von Silizium einer der am besten gesteuerten Ätzprozesse mit einer der höchsten Ätzselektivitäten. Er ist ein sehr selbstbegrenzender Prozeß relativ zu anderen Prozessen aufgrund der hohen Ätzselektivität. Somit kann für diesen Schritt ein standardmäßiger Gatepolysiliziumätz- und -strukturierungsprozeß verwendet werden.

Wegen des Wunsches, eine vollständig silizidierte Gateelektrode zu erhalten und gleichzeitig die Source- und Draingebiete zu silizidieren, wird eine relativ dünne Siliziumgateelektrode verwendet. Bei anderen Ansätzen, um eine FUSI-Gateelektrode zu erhalten und gleichzeitig die Source- und Draingebiete zu silizidieren, wird eine relativ dicke nicht aus Silizium bestehende Hartmaske verwendet (im Gegensatz zu dem von einer Ausführungsform der vorliegenden Erfindung bereitgestellten Poly-Oxid-Poly-Stapel 80). Eine derartige, relativ dicke, nicht aus Silizium bestehende Hartmaske wird oftmals benötigt, wenn die Polysiliziumgateelektrode relativ dünn ist, um das Implantieren des Kanals (durch die Gateelektrode) während des Implantierens der Source- und Draingebiete zu verhindern. Es ist jedoch schwierig, durch eine dicke nicht aus Silizium bestehende Hartmaske (z.B. Nitrid) zu ätzen und mit sehr hoher Steuerbarkeit und Genauigkeit an einer sehr dünnen Polysiliziumgateelektrode anzuhalten. Somit weist eine Ausführungsform der vorliegenden Erfindung durch Verwendung eines Oxids (Schicht 76) als Ätzstopp beim Ätzen durch Silizium (Schicht 78) einen Vorteil gegenüber anderen FUSI-Gateausbildungsprozessen auf. Man beachte außerdem, daß der herkömmliche Prozeß bereits eingerichtet sein kann, Polysilizium zu ätzen und an einem Oxid anzuhalten (siehe z.B. 3). Somit steht die Werkzeugausstattung zum Ätzen der zweiten Siliziumschicht 78 wahrscheinlich bereits zur Verfügung und wird gegenwärtig in einem herkömmlichen Prozeß verwendet, was wenige Änderungen erfordert, um eine solche Werkzeugausstattung für eine Ausführungsform der vorliegenden Erfindung zu verwenden.

Nachdem die zweite Siliziumschicht 78 geätzt und strukturiert ist (siehe 9), können die von der strukturierten zweiten Siliziumschicht 78 nicht bedeckten verbleibenden Abschnitte der Ätzstoppoxidschicht 76 leicht entfernt werden (z.B. unter Verwendung eines Naßätz- oder Reinigungsschritts). Wenn die Ätzstoppoxidschicht 76 in Ausrichtung auf die strukturierte zweite Siliziumschicht 78 strukturiert wird, wird ein Teil der ersten Siliziumschicht 74 (nicht von der strukturierten zweiten Siliziumschicht 78 bedeckt) freigelegt.

Noch ein weiterer Vorzug einer Ausführungsform der vorliegenden Erfindung besteht darin, daß das Anhalten der Ätzung an der Ätzstoppoxidschicht 76 des Stapels 80 (siehe 9) eine sehr gut definierte dünne Siliziumschicht (erste Siliziumschicht 74) mit einer präzise gesteuerten Dicke liefert. Somit kann die erste Siliziumschicht 74 mit einer relativ kurzen Ätzzeit geätzt und strukturiert werden. Dies verringert stark das Risiko des Ätzens durch eine sehr dünne Gatedielektrikumsschicht 32 (falls dies nicht erwünscht ist). Allgemein gilt: je dünner eine Polysiliziumschicht ist, umso leichter ist es, den Ätzanhaltepunkt zu steuern (z.B. unter Verwendung eines Endpunktsignals zum Steuern des Anhaltepunkts), weil der prozentuale Fehler auf den Prozeß einen geringeren Effekt besitzt. Beispielsweise kann das Ätzen durch 120 nm Polysilizium mit einem Fehler von 10% beim Anhaltepunkt mit einem Offset von 12 nm enden, wohingegen das Ätzen durch eine 20 nm dicke Schicht aus Polysilizium mit dem gleichem Fehler von 10% möglicherweise nur einen Offset von 2 nm aufweist. Eine der Kehrseiten eines herkömmlichen Prozesses, wo ein relativ dickes Polysiliziumgateelektrodenmaterial 34 (z.B. 1000 bis 1200 Angström) geätzt wird (siehe z.B. 3), besteht darin, daß es schwierig ist, genau an einer sehr dünnen Gatedielektrikumsschicht 32 anzuhalten. Somit kann ein Vorteil einer Ausführungsform der vorliegenden Erfindung darin bestehen, daß die Ätzung des dickeren Siliziums an einem Abschnitt (der zweiten Siliziumschicht 78) durchgeführt wird, wo weniger Präzision erforderlich ist.

Ein weiterer Nachteil des herkömmlichen Prozesses ist in dem Fall, wo die Polysiliziumgateelektroden 22 unterschiedlich dotiert sind (für NMOS- und PMOS-Bauelemente), daß die Gateelektroden 22 aus unterschiedlich dotiertem Polysilizium mit unterschiedlichen Raten ätzen, was die Endpunktsteuerung des Anhaltens des Ätzvorgangs problematisch und schwierig zu steuern macht. Dieses Problem wird mit zunehmender Dicke der Polysiliziumgateelektrode 22 schwerwiegender. Indem man relativ dünne Gateelektroden hat, kann dieses Problem somit abgeschwächt werden. Eine FUSI-Gateelektrode 72 kann dotiert oder undotiert sein. In einigen Fällen von FUSI-Gateelektroden 72 ist es möglicherweise nicht erforderlich oder erwünscht, die Gateelektroden 72 zu dotieren, was einen oder mehrere Schritte einsparen kann. In dem Fall, wo die Gateelektroden nicht vor dem Ausbilden einer FUSI-Gateelektrode 72 dotiert werden, ist das ungleichmäßige Ätzen unter Gateelektroden möglicherweise überhaupt kein Problem, weil die Gateelektroden (für NMOS- und PMOS-Bauelemente) alle die gleichen sind. Die Summe dieser Faktoren besteht deshalb darin, daß es insgesamt leichter sein kann, das Ätzen des Gateelektrodenmaterials unter Verwendung einer Ausführungsform der vorliegenden Erfindung zu handhaben und zu steuern.

Die Ätzstoppoxidschicht 76 kann sehr dünn sein und wird in den meisten Fällen nicht über 10 Angström dick zu sein brauchen. Bei einer tatsächlichen Anwendung kann ein praktischer Bereich für die Dicke der Ätzstoppoxidschicht 76 beispielsweise etwa 10 Angström bis etwa 50 Angström betragen. Die bevorzugte Dicke der ersten Siliziumschicht 74 kann beispielsweise in einem Bereich von etwa 200 Angström (20 nm) bis etwa 300 Angström (30 nm) liegen. Die Dicke der ersten Siliziumschicht 74 kann durch die gewünschte Dicke des Silizids 62 auf den Source- und Draingebieten 52 am Ende des Silizidprozesses bestimmt werden (siehe z.B. 17), wie unten weiter erörtert wird.

Die bevorzugte Dicke der zweiten Siliziumschicht 78 kann beispielsweise in einem Bereich von etwa 500 Angström (50 nm) bis etwa 700 Angström (70 nm) liegen. Bei den meisten Anwendungen wird die zweite Siliziumschicht 78 dicker sein als die erste Siliziumschicht 74. Ein Grund, daß es wünschenswert oder erforderlich sein kann, eine relativ dicke zweite Siliziumschicht 78 zu haben, besteht darin, ein Implantieren des Kanals 84 unter der Gateelektrode während des Implantierens der Source- und Draingebiete 52 zu verhindern (siehe z.B. 11, unten näher beschrieben). Wenn während des Implantierens der Source- und Draingebiete 52 die Gesamtstapelhöhe nicht groß genug ist, kann das Implantieren durch den vorübergehenden Gateelektrodenstapel 90 und in das Kanalgebiet 84 darunter erfolgen.

Bei 10 wird der vorübergehende Gateelektrodenstapel 90 für jede Transistorstelle 41, 42 ausgebildet. Der vorübergehende Gateelektrodenstapel 90 enthält einen (aus der zweiten Siliziumschicht 78 strukturierten) oberen Siliziumabschnitt 78, einen (aus der ersten Siliziumschicht 74 strukturierten) unteren Siliziumabschnitt 74 und eine zwischen dem oberen Siliziumabschnitt 78 und dem unteren Siliziumabschnitt 74 angeordnete (aus der Ätzstoppoxidschicht 76 strukturierte) geschichtete Oxidschicht 76.

Zwischen 10 und 11 sind mehrere Schritte (die wohlbekannte Schritte sein können) zu Zwecken der Vereinfachung der Figuren nicht gezeigt, einschließlich: Entfernen der Fotolackmaske 46; Entfernen der TEOS-Maske 48; Implantieren oder Dotieren von Source- und Draingebieten 52; Ausbilden einer Abstandshalterstruktur 50 um die vorübergehenden Gateelektrodenstapel 90 herum und Ausbilden und Entfernen von Fotolackmasken (einige nicht gezeigt) für das Implantieren.

Die Gesamtdicke 82 des Stapels 80 (siehe 7) kann eine bevorzugte Dicke von unter etwa 1000 Angström aufweisen und kann bei einer typischen Anwendung beispielsweise in einem Bereich von etwa 800 Angström bis etwa 900 Angström liegen. Der in 7 gezeigte Stapel 80 kann eine Gesamtdicke 82 aufweisen, die etwa gleich der oder geringfügig geringer ist als die der in 1 gezeigten herkömmlichen Polysiliziumgateelektrodenschicht 34. Zusätzlich dazu, daß ein Implantieren des Kanalgebiets 84 verhindert wird, gibt es auch andere Vorzüge, einen Stapel 80 mit einer Höhe zu haben, die der einer herkömmlichen Polysiliziumgateelektrodenschicht 34 ähnlich ist, wie etwa für die Abstandshalterausbildung.

Ein Vergleich der 4 und 11 zeigt, daß der herkömmliche Prozeß und der Prozeß der Erfindungsausführungsform sich an diesem Punkt wieder vereinigen können. Unter einem praktischen Gesichtspunkt wird bevorzugt, daß der vorübergehende Gateelektrodenstapel 90 eine Dicke aufweist, die etwa gleich der des herkömmlichen Prozeßflusses ist (siehe z.B. 4), so daß die Prozesse zum Implantieren der Source- und Draingebiete 52 unter Verwendung komplexer Abstandshaltersequenzen (siehe z.B. 4), die bereits entwickelt und optimiert worden sind, bei dem Implementieren einer Ausführungsform der vorliegenden Erfindung verwendet werden können (siehe 11). Die Abstandshalterstruktur 50 einer Ausführungsform kann aus einem oder mehreren Abstandshalterabschnitten aus einem oder mehreren geeigneten Abstandshaltermaterialien ausgebildet sein. Außerdem unterstützt eine ausreichende Höhe für den Stapel 90 zu haben die Ausbildung der Abstandshalterstruktur(en). Allgemein wird eine gewisse Höhe für die Abstandshalterstruktur(en) benötigt, um zu verhindern, daß Implantierungen durch die Abstandshalterstruktur 50 eindringen, da ihre Hauptfunktion in der Regel das Blockieren von implantierenden Ionen ist. In der Regel bilden sich Abstandshalter bei einem herkömmlichen Prozeß von selbst auf der Oberseite einer Gateelektrode. Wenn die gleiche Höhe für den Stapel 90 einer Ausführungsform verwendet wird, wie sie in einem herkömmlichen Prozeß verwendet wurde, kann somit der gleiche Prozeß zum Ausbilden der Abstandshalterstruktur 50 verwendet werden. Dies ist noch ein weiterer Vorteil des Implementierens einer Ausführungsform der vorliegenden Erfindung zum Ausbilden einer FUSI-Gateelektrode 72 (d.h. leichtere Integration des neuen Verfahrens). Änderungen an dem herkömmlichen Prozeß auf ein Minimum zu reduzieren, ist oftmals wirtschaftlicher, vorhersagbarer und schneller für die Integration.

Die Schritte des Implantierens der Source- und Draingebiete 52, was die Ausbildung der Abstandshalterstruktur 50 beinhaltet, sind zudem in der Regel gleichermaßen kritisch und weisen einen signifikanten Effekt auf die Charakteristiken des resultierenden Bauelements wie die Ausbildung der Gateelektrode auf. Dies ist noch ein weiterer Grund zu vermeiden, die Prozesse des Implantierens der Source- und Draingebiete 52 zum Implementieren eines neuen Gateelektrodendesigns ändern zu müssen. Ein Vorteil des Implementierens einer Ausführungsform der vorliegenden Erfindung zum Ausbilden einer FUSI-Gateelektrode besteht somit darin, daß das Bauelement nicht neu entworfen werden muß (bezüglich der Abstandshalterausbildung und der Source- und Drainimplantierung), um eine verbesserte Gateelektrode zu erhalten.

Wenngleich eine bestimmte Abstandshalterstruktur 50 in dieser Ausführungsform gezeigt ist (11), ist dies lediglich eine beispielhafte Abstandshalterstruktur unter vielen. Jede und alle geeigneten Abstandshalterstrukturen (gegenwärtig bekannt oder später entwickelt) können in einer Ausführungsform der vorliegenden Erfindung implementiert oder verwendet werden.

Bei 12, beispielsweise nach dem Implantieren der Source- und Draingebiete 52, weicht der Prozeßfluß der Erfindungsausführungsform wieder von dem herkömmlichen Prozeßfluß ab. Bei 16 vereinigt sich der Prozeßfluß der Erfindungsausführungsform wieder mit dem herkömmlichen Prozeßfluß (siehe 5). In 12 ist ein Teil der Abstandshalterstruktur 50 heruntergezogen worden. Dieses Herunterziehen der Abstandshalterstruktur 50 kann erfolgen (oder zu einem gewissen Ausmaß) inhärent während des oder der Prozesse des Implantierens der Source- und Draingebiete 52. Das Implantieren beeinflußt manchmal die Ätzselektivität des oder der Abstandshaltermaterialien, und somit gibt es oftmals ein gewisses inhärentes Abstandshalterherunterziehen (z.B. Fotolackentfernen, bei Reinigungsschritten). Eine Änderung an den Reinigungschemikalien oder Reinigungsschritten kann verwendet werden, um, wie gewünscht oder benötigt ein geringeres oder größeres Abstandshalterherunterziehen zu verursachen. Außerdem kann über der Abstandshalterstruktur 50 ein nicht gezeigtes dünnes Abschirmungsoxid vor dem Implantieren ausgebildet werden, um die Oberfläche der Abstandshalterstruktur 50 zu schützen, falls gewünscht oder erforderlich, um das Ausmaß des Abstandshalterherunterziehens zu steuern.

Bei einer bevorzugten Ausführungsform, wie in 12 gezeigt, ist die Höhe der Abstandshalterstruktur 50 so reduziert, daß sich die Abstandshalterstruktur 50unmittelbar über dem unteren Abschnitt 74 des vorübergehenden Gateelektrodenstapels 90 befindet. Bei anderen Ausführungsformen jedoch kann ein Teil der oder die ganze Abstandshalterstrukturhöhe vollständig entfernt werden. Es wird bevorzugt, die Abstandshalterstruktur 50 zurückzulassen, so daß der spätere Silizidierungsschritt ein selbstjustierter Silizidierungsprozeß sein kann. Außerdem wird bei anderen Ausführungsformen die Abstandshalterstrukturhöhe möglicherweise überhaupt nicht reduziert, oder ein zusätzlicher Schritt kann für eine Ausführungsform der vorliegenden Erfindung hinzugefügt werden, um die Höhe der Abstandshalterstruktur 50 zu reduzieren oder weiter zu reduzieren (falls inhärent reduziert). Wenn ein Schritt für eine Ausführungsform der vorliegenden Erfindung spezifisch zum Herunterziehen der Höhe der Abstandshalterstruktur 50 implementiert wird, wie bevorzugt ist, kann dieser Schritt ein beliebiger geeigneter Prozeß (z.B. hinzugefügter oder abgeänderter Reinigungsprozeß) oder eine Ätzung sein (z.B. RIE, Naßätzen, Trockenätzen). Ein derartiger Herunterziehprozeß oder Ätzen wird stark von den für die Abstandshaltersturkur 50 verwendeten Materialien abhängen. Einer der Gründe, daß bevorzugt sein kann, die Höhe der Abstandshalterstruktur 50 für eine Ausführungsform zu reduzieren, besteht darin, eine gleichförmigere Anwendung der Metallschicht 58 zur Silizidierung bereitzustellen. Dies wird weiter unten hinsichtlich der Ausbildung der Metallschicht 58 für die Silizidierung beim Beschreiben von 16 erörtert. Zudem kann die Abstandshalterstrukturhöhe auf eine Höhe unter der oberen Oberfläche des unteren Siliziumabschnitts 74 reduziert werden. Deshalb, ob ein Abstandshalterstrukturherunterziehschritt hinzugefügt wird oder enthalten ist, und die resultierende Höhe der Abstandshalterstruktur 50 vor der Ausbildung der Metallschicht 58 für eine Silizidierung (siehe z.B. 16), sind für eine Ausführungsform der vorliegenden Erfindung optional.

In 13 ist eine unstrukturierte Maskenschicht 92 über dem Substrat ausgebildet. Anfänglich kann die unstrukturierte Maskenschicht 92 den oberen Siliziumabschnitt 78 des vorübergehenden Gateelektrodenstapels 90 bedecken oder teilweise bedecken. In einem derartigen Fall wird ein Abschnitt der unstrukturierten Maskenschicht 92 entfernt, so daß mindestens eine obere Oberfläche des oberen Siliziumabschnitts 78 freigelegt ist. Die unstrukturierte Maskenschicht 92 kann beispielsweise zurückgeätzt werden. Der obere Siliziumabschnitt 78 des vorübergehenden Gateelektrodenstapels 90 muß für den nächsten Schritt des Entfernens des oberen Siliziumabschnitts 78 freigelegt werden, wie in 14 gezeigt. Einer der Zwecke der unstrukturierten Maskenschicht 78 besteht in dem Bedecken des Substrats 26, während der obere Siliziumabschnitt 78 entfernt wird (siehe 14).

Die unstrukturierte Maskenschicht 92 ist aus mehreren Gründen bevorzugt aus einem Aufschleudermaterial (z.B. Fotolack) hergestellt. Erstens ist Aufschleudermaterial oftmals sehr selbst-ausgleichend. Somit wird wahrscheinlich kein nachfolgender chemisch-mechanischer Polierprozeß (CMP) benötigt, wenn Aufschleudermaterial verwendet wird. Zweitens läßt sich Aufschleudermaterial wie etwa Fotolack unter Verwendung wohlbekannter Prozesse leicht bearbeiten. Bei anderen Ausführungsformen können andere Materialien für die unstrukturierte Maskenschicht 92 verwendet werden (z.B. ein Oxid, ein Nitrid). Beim Aufbringen der unstrukturierten Maskenschicht 92 kann der obere Siliziumabschnitt 78 je nach der anfänglichen Dicke der unstrukturierten Maskenschicht 92 bereits freigelegt sein. In einem derartigen Fall wird ein Schritt des Entfernens eines Teils der unstrukturierten Maskenschicht 92 (z.B. Rückätzen) möglicherweise nicht benötigt.

In 14 ist der obere Siliziumabschnitt 78 des vorübergehenden Gateelektrodenstapels 90 entfernt.

Erfolgen kann dies unter Verwendung des gleichen Ätzprozesses, mit dem die zweite Siliziumschicht 78 strukturiert wird (z.B. bei 9). Das Ätzen des oberen Siliziumabschnitts 78 wird bei der geschichteten Oxidschicht 76 (d.h. der strukturierten Ätzstoppoxidschicht 76) wie oben hinsichtlich 9 erörtert angehalten. Als nächstes werden die geschichtete Oxidschicht 76 und die unstrukturierte Maskenschicht 78 entfernt, wie in 15 gezeigt. Erfolgen kann dies unter Verwendung einer Fotolackablösung, die auch die geschichtete Oxidschicht 76 zusammen mit der umstrukturierten Maskenschicht 92 entfernen kann. Um den Rest der geschichteten Oxidschicht 76 zu entfernen, kann zusätzlich oder alternativ ein HF-Säure-Tauchen oder eine Oxidätzchemie verwendet werden. Beim Entfernen der geschichteten Oxidschicht 76 kann sie auch einen Teil der Abstandshalterstruktur 50 entfernen. Somit kann das Entfernen der unstrukturierten Maskenschicht 92 und/oder das Entfernen der geschichteten Oxidschicht 76 für das gleichzeitige Herunterziehen der Abstandshalterstrukturhöhe in dem vollen erforderlichen Ausmaß oder in einem gewissen Ausmaß verwendet werden.

In vielen Fällen wird es nicht erforderlich sein, einen Schritt lediglich für das Entfernen des Restes der geschichteten Oxidschicht 76 einzuführen, weil möglicherweise ein Silizidvorreinigungsprozeß ausreicht, um sie zu entfernen. Eine Silizidvorreinigung wird in der Regel unmittelbar vor dem Abscheiden der Metallschicht 58 erfolgen, um eine etwaige Oxidansammlung und/oder eine andere Ansammlung auf den Oberflächen des vorübergehenden Gateelektrodenstapels 90 und der Source-/Draingebiete 52 zu entfernen, die den Silizidierungsprozeß stören können. Beispielsweise muß zum Durchführen einer Nickelabscheidung für eine Silizidierung die Oberfläche üblicherweise sehr sauber sein, damit sie ordnungsgemäß funktioniert.

In 16 ist eine Metallschicht 58 über dem unteren Siliziumabschnitt 74 des vorübergehenden Gateelektrodenstapels 90 und über den Source- und Draingebieten 52 als Vorbereitung für die Silizidierung ausgebildet. Es wird bevorzugt, daß die Metallschicht 58 gleichförmig aufgebracht wird, doch wird bei anderen Ausführungsformen die Metallschicht 58 möglicherweise nicht gleichförmig aufgebracht (absichtlich oder inhärent). Die Metallschicht 58 kann aus einem beliebigen geeigneten Material ausgebildet sein, einschließlich (aber nicht beschränkt auf): Kobalt, Nickel, Hafnium, Titan, Legierungen davon oder eine beliebige Kombination davon, als Beispiel. Bei einer gegenwärtig bevorzugten Ausführungsform wird Nickel für die Metallschicht 58 verwendet. Eine Nickelschicht kann unter Verwendung eines physikalischen Dampfabscheidungsprozesses (PVD) ausgebildet werden, als Beispiel, um eine gleichförmige oder im wesentlichen gleichförmige Auftragung der Metallschicht 58 zu liefern. Weil PVD üblicherweise gegenüber dem Seitenverhältnis von Stufen entlang einer Oberfläche empfindlich ist, wird bevorzugt, daß sich die Abstandshalterstruktur 50 nicht zu hoch über die obere Oberfläche des unteren Siliziumabschnitts 74 des vorübergehenden Gateelektrodenstapels 90 erstreckt. Idealerweise erstreckt sich die Abstandshalterstruktur 50 geringfügig über den unteren Siliziumabschnitt 74, um während der Silizidierung überbrückende Kurzschlüsse (zwischen Gateelektrode und Source-/Draingebieten 52) besser zu verhindern. Eine größere Abstandshalterstrukturhöhe liefert einen größeren Spielraum gegenüber überbrückenden Kurzschlüssen während der Silizidierung und liefert einen selbstjustierteren Silizidierungsprozeß. Der Kompromiß besteht jedoch darin, daß die Metallschicht 58 in der Lage sein muß, sich über der Abstandshalterstruktur 50 ausreichend anzupassen, um eine ausreichende Abdeckung mit der Metallschicht 58 zu liefern (d.h. in den Ecken). Somit kann die Abstandshalterstrukturhöhe oder das Ausmaß des Abstandshalterstrukturherunterziehens, das erforderlich ist, von dem für die Metallschicht 58 verwendeten Metallmaterial und von dem zum Ausbilden der Metallschicht 58 verwendeten Prozeß abhängen (z.B. PVD, CVD). Für eine PVD von Nickel ist es manchmal schwierig, das Nickel in schmalen Ritzen mit einem großen Seitenverhältnis aufzubringen, als Beispiel.

In 17 wurde der untere Siliziumabschnitt 74 des vorübergehenden Gateelektrodenstapels 90 vollständig silizidiert, um eine FUSI-Gateelektrode 72 auszubilden. Die in dem Silizidierungsprozeß nicht verbrauchte Metallschicht 58 ist in 17 entfernt worden. Außerdem sind in 17 die Source- und Draingebiete 52 silizidiert worden. Bei einer Ausführungsform der vorliegenden Erfindung wird die Gateelektrode 72 zu der gleichen Zeit vollständig silizidiert, zu der die ausgewählten Source- und Draingebiete 52 (können alle Source- und Draingebiete auf dem Chip sein oder nicht). Dies ist aus mehreren Gründen bevorzugt und vorteilhaft. Zuerst werden keine zusätzlichen und Extraschritte benötigt, um die Gateelektrode 72 vollständig zu silizidieren. Zweitens eliminiert diese gleichzeitige Silizidierung der Gateelektroden 72 und der ausgewählten Source- und Draingebiete 52 zusätzliche thermische Budgets, die benötigt würden, um die Gateelektrode 72 separat zu silizidieren. Die Source- und Draingebiete 52 sind nach ihrer Ausbildung gegenüber thermischen Budgets empfindlich, insbesondere einem anderen Silizidierungsprozeß. Eine zweite Silizidierung für die Gateelektrode, wie dies in einigen FUSI-Prozessen erfolgt, kann einen nicht vorhersagbaren Schaden an dem Silizid an den Source- und Draingebieten 52 hervorrufen. Sie kann sogar die physikalischen und elektrischen Eigenschaften des Silizids an den Source- und Draingebieten ändern (wobei sich z.B. NiSi zu NiSi2 ändert). NiSi2 weist einen viel höheren Widerstand als NiSi auf.

Weil die Dicke des Silizids an den Source- und Draingebieten 52 kritischer ist als die Dicke der Gateelektrode 72, wird bevorzugt, die Dicke der ersten Siliziumschicht 74 auf der Basis der gewünschten Siliziddicke an den Source- und Draingebieten 52 auszuwählen. Es ist jedoch auch wünschenswert, insbesondere dann eine vollständig silizidierte Gateelektrode 72 zu erhalten, wenn die erste Siliziumschicht 74 vor der Silizidierung nicht dotiert (oder nicht ausreichend dotiert) ist. Die bevorzugte Dicke der ersten Siliziumschicht 74 kann durch die Siliziddicke an den Source- und Draingebieten 52 in einem existierenden oder herkömmlichen Prozeß bestimmt werden (siehe z.B. 6).

Obwohl eine Ausführungsform der vorliegenden Erfindung in einen existierenden Prozeßfluß integriert werden kann, ist dies nicht erforderlich. Eine Ausführungsform der vorliegenden Erfindung kann in einem völlig oder hauptsächlich neuen Prozeßfluß implementiert oder darin integriert sein, der neue Werkzeugausstattung, neue Abstandshalterdesigns, neue Implantierungsprozeduren oder Kombinationen davon verwendet, als Beispiel.

Obwohl Ausführungsformen der vorliegenden Erfindung und mindestens einige ihrer Vorteile ausführlich beschrieben worden sind, versteht sich, daß daran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung abzuweichen, wie durch die beigefügten Ansprüche definiert. Zudem soll der Schutzbereich der vorliegenden Anmeldung nicht auf die besonderen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der materiellen Zusammensetzung, der Mittel, Methoden und Schritte beschränkt sein, die in der Patentschrift beschrieben sind. Wie der Durchschnittsfachmann auf dem Gebiet ohne weiteres aus der Offenbarung der vorliegenden Erfindung erkennt, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellung, materielle Zusammensetzung, Mittel, Methoden oder Schritte, gegenwärtig existierend oder später zu entwickeln, die im wesentlichen die gleiche Funktion erfüllen oder im wesentlichen das gleiche Ergebnis wie die hierin beschriebenen entsprechenden Ausführungsformen erzielen, verwendet werden. Dementsprechend sollen die beigefügten Ansprüche in ihrem Schutzbereich diese Prozesse, Maschinen, die Herstellung, die materiellen Zusammensetzungen, Mittel, Methoden oder Schritte beinhalten.

Verfahren zum Herstellen einer vollständig silizidierten Gateelektrode ZUSAMMENFASSUNG

Ein Verfahren zum Herstellen eines Halbleiterbauelements für einen integrierten Schaltungschip. Ein ausgebildeter vorübergehender Gateelektrodenstapel enthält einen von einer zweiten Siliziumschicht strukturierten oberen Siliziumabschnitt, einen von einer Ätzstoppoxidschicht strukturierten geschichteten Oxidabschnitt und einen unteren Siliziumabschnitt, strukturiert von einer ersten Siliziumschicht, ausgebildet auf einer Gatedielektrikumsschicht über einem Substrat. Das Ätzen der zweiten Siliziumschicht wird an der Ätzstoppoxidschicht angehalten. Eine Abstandshalterstruktur wird um den vorübergehenden Gateelektrodenstapel herum ausgebildet, und dann werden der obere Siliziumabschnitt und der geschichtete Oxidabschnitt entfernt. Die Abstandshalterstrukturhöhe kann reduziert werden. Eine Metallschicht wird über dem unteren Siliziumabschnitt des vorübergehenden Gateelektrodenstapels und über Source- und Draingebieten des Substrats ausgebildet, die alle zur gleichen Zeit silizidiert werden, um eine vollständig silizidierte (FUSI) Gateelektrode und silizidierte Source- und Draingebiete auszubilden.


Anspruch[de]
Verfahren zum Ausbilden eines Halbleiterbauelements, wobei das Verfahren folgendes umfaßt:

Ausbilden einer Siliziumelektrode;

Ausbilden einer Seitenwandabstandshalterstruktur neben Seitenwänden der Siliziumelektrode;

Entfernen eines oberen Abschnitts der Siliziumelektrode und

vollständiges Silizidieren eines restlichen Abschnitts der Siliziumelektrode.
Verfahren nach Anspruch 1, wobei das Ausbilden der Siliziumelektrode folgendes umfaßt:

Ausbilden einer ersten Siliziumschicht;

Ausbilden einer Ätzstoppoxidschicht auf der ersten Siliziumschicht und

Ausbilden einer zweiten Siliziumschicht auf der Ätzstoppoxidschicht.
Verfahren nach Anspruch 2, wobei das Ausbilden der Siliziumelektrode folgendes umfaßt:

Ätzen und Strukturieren der zweiten Siliziumschicht zum Ausbilden des oberen Abschnitts der Siliziumelektrode und

Anhalten des Ätzens der zweiten Siliziumschicht an der Ätzstoppoxidschicht.
Verfahren nach Anspruch 3, wobei das Ausbilden der Siliziumelektrode folgendes umfaßt:

Entfernen von von der strukturierten zweiten Siliziumschicht nicht bedeckten Abschnitten der Ätzstoppoxidschicht, um mindestens einen Teil der ersten Siliziumschicht freizulegen; und

Ätzen und Strukturieren der ersten Siliziumschicht zum Ausbilden des restlichen Abschnitts der Siliziumelektrode.
Verfahren nach Anspruch 2, wobei der obere Abschnitt der Siliziumelektrode einen strukturierten Abschnitt der zweiten Siliziumschicht umfaßt und wobei das Entfernen des oberen Abschnitts der Siliziumelektrode folgendes umfaßt:

Ätzen des oberen Abschnitts der Siliziumelektrode und

Anhalten des Ätzens des oberen Abschnitts an der Ätzstoppoxidschicht.
Verfahren nach Anspruch 1, weiterhin umfassend das Ausbilden einer Metallschicht über der Siliziumelektrode, wobei die Metallschicht für das vollständige Silizidieren der Siliziumelektrode verwendet wird. Verfahren nach Anspruch 6, weiterhin umfassend das Silizidieren ausgewählter Source- und Draingebiete eines Substrats unter Verwendung der Metallschicht während des vollständigen Silizidierens des restlichen Abschnitts der Siliziumelektrode, wobei sich die ausgewählten Source- und Draingebiete neben der Abstandshalterstruktur befinden. Verfahren nach Anspruch 7, wobei das Silizidieren der ausgewählten Source- und Draingebiete und der Siliziumgateelektrode ein selbstjustierter Silizidierungsprozeß ist. Verfahren nach Anspruch 1, weiterhin umfassend das Reduzieren einer Höhe der Abstandshalterstruktur vor dem vollständigen Silizidieren des restlichen Abschnitts der Siliziumelektrode. Integrierter Schaltungschip, umfassend ein unter Verwendung von Anspruch 1 produziertes Halbleiterbauelement. Verfahren nach Anspruch 1, wobei die Siliziumelektrode eine dazwischengeschichtete Oxidschicht umfaßt. Verfahren zum Ausbilden einer vollständig silizidierten Gateelektrode für ein Halbleiterbauelement, wobei das Verfahren folgendes umfaßt:

Ausbilden einer ersten Siliziumschicht auf einer Gatedielektrikumsschicht, wobei die Gatedielektrikumsschicht über einem Substrat ausgebildet wird;

Ausbilden einer Ätzstoppoxidschicht auf der ersten Siliziumschicht; Ausbilden einer zweiten Siliziumschicht auf der Ätzstoppoxidschicht;

Ätzen und Strukturieren der zweiten Siliziumschicht zum Ausbilden eines oberen Siliziumabschnitts eines vorübergehenden Gateelektrodenstapels, wobei der obere Siliziumabschnitt eine Obere-Abschnitt-Gatelängenabmessung aufweist; Anhalten des Ätzens der zweiten Siliziumschicht an der Ätzstoppoxidschicht;

Entfernen von nicht von der strukturierten zweiten Siliziumschicht bedeckten Abschnitten der Ätzstoppoxidschicht, um mindestens einen Teil der ersten Siliziumschicht freizulegen, um eine strukturierte Stoppoxidschicht unter der strukturierten zweiten Siliziumschicht auszubilden und um einen geschichteten Oxidabschnitt des vorübergehenden Gateelektrodenstapels auszubilden;

Ätzen und Strukturieren der ersten Siliziumschicht, um einen unteren Siliziumabschnitt des vorübergehenden Gateelektrodenstapels auszubilden und um die Ausbildung des vorübergehenden Gateelektrodenstapels abzuschließen, wobei der untere Siliziumabschnitt eine Untere-Abschnitt-Gatelängenabmessung aufweist, wobei die Untere-Abschnitt-Gatelänge etwa gleich der Obere-Abschnitt-Gatelänge ist und wobei der vorübergehende Gateelektrodenstapel den zwischen dem oberen Siliziumabschnitt und dem unteren Siliziumabschnitt angeordneten geschichteten Oxidabschnitt enthält;

Ausbilden einer Abstandshalterstruktur um den vorübergehenden Gateelektrodenstapel herum;

nach dem Ausbilden der Abstandshalterstruktur Ätzen zum Entfernen des oberen Siliziumabschnitts des vorübergehenden Gateelektrodenstapels;

Anhalten des Ätzens zum Entfernen des oberen Siliziumabschnitts an dem geschichteten Oxidabschnitt des vorübergehenden Gateelektrodenstapels;

Entfernen des geschichteten Oxidabschnitts des vorübergehenden Gateelektrodenstapels;

Ausbilden einer Metallschicht über dem unteren Siliziumabschnitt des vorübergehenden Gateelektrodenstapels;

Ausbilden der Metallschicht über ausgewählten Source- und Draingebieten des Substrats;

Silizidieren des unteren Siliziumabschnitts des vorübergehenden Gateelektrodenstapels unter Verwendung der Metallschicht, um die vollständig silizidierte Gateelektrode auszubilden; und

Silizidieren der ausgewählten Source- und Draingebiete des Substrats unter Verwendung der Metallschicht bei gleichzeitiger Silizidierung des unteren Siliziumabschnitts des vorübergehenden Gateelektrodenstapels.
Verfahren zum Herstellen eines integrierten Schaltungschips, umfassend das Verfahren von Anspruch 12. Verfahren nach Anspruch 12, wobei die erste Siliziumschicht polykristallines Silizium ist. Verfahren nach Anspruch 14, wobei das Ausbilden der ersten Siliziumschicht in einem chemischen Dampfabscheidungswerkzeug abläuft. Verfahren nach Anspruch 14, wobei die zweite Siliziumschicht polykristallines Silizium ist. Verfahren nach Anspruch 12, wobei das Ausbilden der ersten Siliziumschicht, das Ausbilden der Ätzstoppoxidschicht und das Ausbilden der zweiten Siliziumschicht in situ unter Verwendung eines gleichen Werkzeugs ausgebildet werden. Verfahren nach Anspruch 12, wobei die zweite Siliziumschicht dicker ist als die erste Siliziumschicht. Verfahren nach Anspruch 12, umfassend weiterhin das Implantieren mindestens eines Teils der ausgewählten Source- und Draingebiete des Substrats in Ausrichtung auf mindestens einen Teil der Abstandshalterstruktur. Verfahren nach Anspruch 12, umfassend weiterhin das Entfernen eines Teils der Abstandshalterstruktur, um die Höhe der Abstandshalterstruktur derart zu reduzieren, daß sich mindestens ein Teil des oberen Siliziumabschnitts des vorübergehenden Gateelektrodenstapels über die Abstandshalterstruktur erstreckt. Verfahren nach Anspruch 20, wobei nach dem Schritt des Entfernens eines Teils der Abstandshalterstruktur, um die Höhe der Abstandshalterstruktur zu reduzieren, die Höhe der Abstandshalterstruktur über dem unteren Siliziumabschnitt des vorübergehenden Gateelektrodenstapels liegt. Verfahren nach Anspruch 12, weiterhin umfassend:

Ausbilden einer unstrukturierten Maskenschicht über dem Substrat nach dem Ausbilden der Abstandshalterstruktur, wobei die unstrukturierte Maskenschicht ein Aufschleudermaterial umfaßt;

Entfernen eines Abschnitts der umstrukturierten Maskenschicht, so daß eine obere Oberfläche des oberen Siliziumabschnitts des vorübergehenden Gateelektrodenstapels freigelegt ist; und

Entfernen der unstrukturierten Maskenschicht nach dem Ätzen zum Entfernen des oberen Siliziumabschnitts des vorübergehenden Gateelektrodenstapels.
Verfahren nach Anspruch 12, wobei die erste Siliziumschicht eine Dicke in einem Bereich von etwa 200 Angström bis etwa 300 Angström aufweist. Verfahren nach Anspruch 12, wobei die Ätzstoppoxidschicht eine Dicke in einem Bereich von etwa 10 Angström bis etwa 50 Angström aufweist. Verfahren nach Anspruch 12, wobei der vorübergehende Gateelektrodenstapel eine Dicke von unter etwa 1000 Angström aufweist. Verfahren nach Anspruch 12, wobei die Ätzstoppoxidschicht ein Siliziumoxidmaterial umfaßt. Integrierter Schaltungschip, unter Verwendung des Verfahrens von Anspruch 12 produziert. Verfahren nach Anspruch 12, wobei die Metallschicht ein Metall umfaßt ausgewählt aus einer Gruppe bestehend aus Nickel, Kobalt, Titan, Hafnium, Legierungen davon und Kombinationen davon. Verfahren nach Anspruch 12, wobei die erste Siliziumschicht eine Dicke aufweist, die so ausgewählt ist, daß der untere Siliziumabschnitt des vorübergehenden Gateelektrodenstapels etwa zur gleichen Zeit vollständig silizidiert wird, wie die gewünschte Siliziddicke in ausgewählten Source- und Draingebieten des Substrats ausgebildet wird. Verfahren nach Anspruch 12, wobei es sich bei dem Silizidieren des unteren Siliziumabschnitts des vorübergehenden Gateelektrodenstapels und dem Silizidieren der ausgewählten Source- und Draingebiete des Substrats um selbstjustiertes Silizidieren handelt. Verfahren zum Ausbilden einer vollständig silizidierten Gateelektrode für ein Halbleiterbauelement, wobei das Verfahren folgendes umfaßt:

Ausbilden einer ersten Polysiliziumschicht auf einer Gatedielektrikumsschicht, wobei die Gatedielektrikumsschicht auf einem Substrat ausgebildet ist;

Ausbilden einer Ätzstoppoxidschicht auf der ersten Polysiliziumschicht; Ausbilden einer zweiten Polysiliziumschicht auf der Ätzstoppoxidschicht;

Ätzen und Strukturieren der zweiten Polysiliziumschicht zum Ausbilden eines oberen Polysiliziumabschnitts eines vorübergehenden Gateelektrodenstapels, wobei der obere Polysiliziumabschnitt eine Obere-Abschnitt-Gatelängenabmessung aufweist;

Anhalten des Ätzens der zweiten Polysiliziumschicht an der Ätzstoppoxidschicht;

Entfernen von von der strukturierten Siliziumschicht nicht bedeckten Abschnitten der Ätzstoppoxidschicht, um mindestens einen Teil der ersten Siliziumschicht freizulegen, um eine strukturierte Ätzstoppoxidschicht unter der strukturierten zweiten Siliziumschicht auszubilden und um einen geschichteten Oxidabschnitt des vorübergehenden Gateelektrodenstapels auszubilden;

Ätzen und Strukturieren der ersten Polysiliziumschicht, um einen unteren Polysiliziumabschnitt des vorübergehenden Gateelektrodenstapels auszubilden und um die Ausbildung der vorübergehenden Gateelektrode abzuschließen, wobei der untere Polysiliziumabschnitt eine Untere-Abschnitt-Gatelängenabmessung aufweist, wobei die Untere-Abschnitt-Gatelänge etwa gleich der Obere-Abschnitt-Gatelänge ist und wobei der vorübergehende Gateelektrodenstapel den zwischen dem oberen Polysiliziumabschnitt und dem unteren Polysiliziumabschnitt angeordneten geschichteten Oxidabschnitt enthält;

Ausbilden einer Abstandshalterstruktur um den vorübergehenden Gateelektrodenstapel herum;

nach dem Ausbilden der Abstandshalterstruktur Ätzen zum Entfernen des oberen Polysiliziumabschnitts des vorübergehenden Gateelektrodenstapels;

Anhalten des Ätzens, um den oberen Polysiliziumabschnitt an dem geschichteten Oxidabschnitt des vorübergehenden Gateelektrodenstapels zu entfernen;

Entfernen des geschichteten Oxidabschnitts des vorübergehenden Gateelektrodenstapels;

Ausbilden einer Metallschicht über dem unteren Polysiliziumabschnitt des vorübergehenden Gateelektrodenstapels;

Ausbilden der Metallschicht über ausgewählten Source- und Draingebieten des Substrats;

Silizidieren des unteren Polysiliziumabschnitts des vorübergehenden Gateelektrodenstapels unter Verwendung der Metallschicht, um die vollständig silizidierte Gateelektrode auszubilden; und

Silizidieren der ausgewählten Source- und Draingebiete des Substrats unter Verwendung der Metallschicht bei gleichzeitiger Silizidierung des unteren Polysiliziumabschnitts des vorübergehenden Gateelektrodenstapels, wobei die erste Polysiliziumschicht eine Dicke aufweist, die so ausgewählt ist, daß der untere Polysiliziumabschnitt des vorübergehenden Gateelektrodenstapels etwa zur gleichen Zeit vollständig silizidiert ist, wie eine gewünschte Siliziddicke in ausgewählten Source- und Draingebieten des Substrats ausgebildet ist.
Verfahren zum Herstellen eines integrierten Schaltungschips umfassend das Ausbilden vollständig silizidierter Gateelektroden, wobei das Ausbilden von Gateelektroden folgendes umfaßt:

Ausbilden einer ersten Schicht aus Silizium auf einer Gatedielektrikumsschicht, wobei die Gatedielektrikumsschicht über einem Substrat ausgebildet ist;

Ausbilden einer Ätzstoppoxidschicht auf der ersten Siliziumschicht;

Ausbilden einer zweiten Schicht aus Silizium auf der Ätzstoppoxidschicht;

Ausbilden einer strukturierten Maske über der zweiten Siliziumschicht;

Ätzen und Strukturieren der zweiten Siliziumschicht ausgerichtet auf die strukturierte Maske;

Anhalten des Ätzens der zweiten Siliziumschicht an der Ätzstoppoxidschicht;

Entfernen von nicht von der strukturierten zweiten Siliziumschicht bedeckten Abschnitten der Ätzstoppoxidschicht, um mindestens einen Teil der ersten Siliziumschicht freizulegen und um unter der strukturierten zweiten Siliziumschicht eine strukturierte Ätzstoppoxidschicht auszubilden;

Ätzen und Strukturieren der ersten Siliziumschicht in Ausrichtung auf die strukturierte zweite Siliziumschicht zum Ausbilden eines Satzes von vorübergehenden Gateelektrodenstapeln, umfassend mindestens einen Teil der strukturierten zweiten Siliziumschicht, mindestens einen Teil der strukturierten Ätzstoppoxidschicht und mindestens einen Teil der strukturierten ersten Siliziumschicht;

Ausbilden einer Abstandshalterstruktur um mindestens einige der vorübergehenden Gateelektrodenstapel;

nach dem Ausbilden der Abstandshalterstruktur Ätzen zum Beseitigen der strukturierten zweiten Siliziumschicht und Anhalten an der an der strukturierten Ätzstoppoxidschicht;

Entfernen der strukturierten Ätzstoppoxidschicht;

Ausbilden einer Metallschicht über einer oberen Oberfläche der strukturierten ersten Siliziumschicht und über ausgewählten Source- und Draingebieten des Substrats;

Silizidieren der Abschnitte der strukturierten ersten Siliziumschicht in den vorübergehenden Gateelektrodenstapeln werden unter Verwendung der Metallschicht zum Ausbilden der vollständig silizidierten Gateelektroden und

Silizidieren der ausgewählten Source- und Draingebiete des Substrats unter Verwendung der Metallschicht unter gleichzeitiger Silizidierung der strukturierten ersten Siliziumschicht der vorübergehenden Gateelektrodenstapel.
Verfahren nach Anspruch 32, wobei die erste Siliziumschicht polykristallines Silizium ist und wobei die zweite Siliziumschicht polykristallines Silizium ist. Verfahren nach Anspruch 33, wobei das Ausbilden der ersten und zweiten Siliziumschicht in einem chemischen Dampfabscheidungswerkzeug erfolgt. Verfahren nach Anspruch 32, wobei das Ausbilden der ersten Siliziumschicht, das Ausbilden der Ätzstoppoxidschicht und das Ausbilden der zweiten Siliziumschicht in situ unter Verwendung eines gleichen Werkzeugs ausgebildet werden. Verfahren nach Anspruch 32, wobei die zweite Siliziumschicht dicker ist als die erste Siliziumschicht. Verfahren nach Anspruch 32, umfassend weiterhin das Implantieren mindestens einiger der ausgewählten Source- und Draingebiete des Substrats in Ausrichtung auf die Abstandshalterstruktur. Verfahren nach Anspruch 32, umfassend weiterhin das Entfernen eines Teils der Abstandshalterstruktur, um die Höhe der Abstandshalterstruktur derart zu reduzieren, daß sich mindestens ein Teil der strukturierten zweiten Siliziumschicht des vorübergehenden Gateelektrodenstapels über die Abstandshalterstruktur erstreckt. Verfahren nach Anspruch 32, wobei nach dem Schritt des Entfernens eines Teils der Abstandshalterstruktur, um die Höhe der Abstandshalterstruktur zu reduzieren, die Höhe der Abstandshalterstruktur der oberen Oberfläche der ersten Siliziumschicht des vorübergehenden Gateelektrodenstapels liegt. Verfahren nach Anspruch 38, wobei nach dem Schritt des Entfernens eines Teils der Abstandshalterstruktur, um die Höhe der Abstandshalterstruktur zu reduzieren, die Höhe der Abstandshalterstruktur der unteren Oberfläche der ersten Siliziumschicht des vorübergehenden Gateelektrodenstapels liegt. Verfahren nach Anspruch 32, umfassend weiterhin:

Ausbilden einer unstrukturierten Maskenschicht über dem Substrat nach dem Ausbilden der Abstandshalterstruktur;

Entfernen eines Abschnitts der unstrukturierten Maskenschicht, so daß eine obere Oberfläche der strukturierten zweiten Siliziumschicht freigelegt wird und

Entfernen der unstrukturierten Maskenschicht nach dem Ätzen, um die unstrukturierte zweite Siliziumschicht zu entfernen.
Verfahren nach Anspruch 41, wobei die unstrukturierte Maskenschicht ein Aufschleudermaterial umfaßt. Verfahren nach Anspruch 41, wobei mindestens ein Teil der strukturierten Ätzstoppoxidschicht während des Entfernens der unstrukturierten Maskenschicht entfernt wird. Verfahren nach Anspruch 32, weiterhin umfassend das Entfernen der Metallschicht nach dem Silizidieren. Verfahren nach Anspruch 32, wobei die erste Siliziumschicht eine Dicke in einem Bereich von etwa 200 Angström bis etwa 300 Angström aufweist. Verfahren nach Anspruch 32, wobei die Ätzstoppoxidschicht eine Dicke in einem Bereich von etwa 10 Angström bis etwa 50 Angström aufweist. Verfahren nach Anspruch 32, wobei die vorübergehenden Gateelektrodenstapel eine Dicke von unter etwa 1000 Angström aufweisen. Verfahren nach Anspruch 32, wobei die vorübergehenden Gateelektrodenstapel eine Dicke in einem Bereich von etwa 800 Angström bis etwa 900 Angström aufweisen. Verfahren nach Anspruch 32, wobei die Ätzstoppoxidschicht ein Siliziumoxidmaterial umfaßt. Integrierter Schaltungschip, unter Verwendung des Verfahrens von Anspruch 32 produziert. Verfahren nach Anspruch 32, wobei die Metallschicht ein Metall umfaßt ausgewählt aus einer Gruppe bestehend aus Nickel, Kobalt, Titan, Hafnium, Legierungen davon und Kombinationen davon.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com